JP3512397B2 - 画素クロック生成回路及び画像形成装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、レーザプリンタ、
デジタル複写機、その他、広く画像形成装置で使用され
る画素クロックの生成及び位相制御に関し、詳しくは、
画素クロックの高精度の位相制御を実現する画素クロッ
ク生成回路及びそれを備えた画像形成装置に関する。

【０００２】

【従来の技術】レーザプリンタ、デジタル複写機等の画
像形成装置の一般的構成を図２９に示す。図２９におい
て、半導体レーザユニット１００１から発光されたレー
ザ光は、回転するポリゴンミラー１００２によりスキャ
ンされ、走査レンズ１００３を介して被走査媒体である
感光体１００４上に光スポットを形成し、該感光体１０
０４を露光して静電潜像を形成する。このとき、１ライ
ン毎に、フォトディテクタ１００５が走査ビームを検出
する。位相同期回路１００９は、クロック生成回路１０
０８のクロックを入力し、フォトディテクタ１００５の
出力信号に基づいて、１ライン毎、位相同期のとられた
画像クロック（画素クロック）を生成して画像処理ユニ
ット１００６とレーザ駆動回路１００７へ供給する。こ
のようにして、半導体レーザユニット１００１は、画像
処理ユニット１００６により生成された画像データと位
相同期回路１００９により１ライン毎に位相が設定され
た画像クロックに従い、半導体レーザの発光時間をコン
トロールすることにより、被走査媒体上２４上の静電潜
像をコントロールする。

【０００３】このような走査光学系において、ポリゴン
スキャナ等の偏向器の偏向反射面の回転軸からの距離の
ばらつきは、被走査面上を走査する光スポット（走査ビ
ーム）の走査速度ムラを発生させる。この走査速度ムラ
は画像の揺らぎとなり画像品質の劣化となる。高品位の
画質を要求する場合は走査ムラの補正を行う必要があ
る。

【０００４】さらに、マルチビーム光学系の場合、各発
光源の発振波長に差があると、走査レンズの色収差が補
正されていない光学系の場合に露光位置ずれが発生し、
各発光源に対応する光スポットが被走査媒体上を走査す
る時の走査幅は、発光源ごとに差が生じてしまい、画像
品質の劣化の要因になってしまうため、走査幅の補正を
行う必要がある。

【０００５】従来、走査ムラ等の補正を行う技術として
は、例えば、特開平１１−１６７０８１号公報や特開２
００１−２２８４１５号公報に記載のように、基本的に
画素クロックの周波数を変化させて、走査線に沿った光
スポット位置を制御する方法が知られている。

【０００６】

【発明が解決しようとする課題】しかしながら、画素ク
ロックの周波数を変化させる従来方式（周波数変調方
式）は、一般に画素クロック制御部の構成が複雑であ
り、かつ、その複雑さは周波変調幅が微小になるにつれ
て増大するため、きめ細かな制御ができないという問題
がある。

【０００７】本発明の目的は、簡単な構成で画素クロッ
クの位相制御を可能にする画素クロック生成回路及びそ
れを備えた画像形成装置を提供することにある。本発明
の他の目的は、高い高周波クロックを必要とすることな
く、より細かいステップの画素クロックの位相制御を可
能にする画素クロック生成回路及びそれを備えた画像形
成装置を提供することにある。

【０００８】

【課題を解決するための手段】本発明の画素クロック生
成回路は、高周波クロックを生成する高周波クロック生
成手段と、該高周波クロック生成手段から出力される高
周波クロックと、画素クロックに同期して与えられ、画
素クロックの遷移タイミングを指示する位相データとに
基づいて画素クロックの周期を変化させる画素クロック
生成手段を有することを基本とする。

【０００９】一実施形態では、本発明の画素クロック生
成回路は、高周波クロック生成する高周波クロック生成
手段と、前記高周波クロック生成手段から出力される高
周波クロックをカウントする計数手段と、前記計数手段
の計数値と画素クロックの遷移タイミングを指示する位
相データを比較する比較手段と、前記比較手段の結果に
基づいて画素クロックの遷移を行う画素クロック制御手
段とを有する。

【００１０】また、他の実施形態では、本発明の画素ク
ロック生成回路は、高周波クロックを生成する高周波ク
ロック生成手段と、画素クロックの位相シフト量を示す
位相データと画素クロックの状態を示す状態信号から第
１比較値、第２比較値２を生成する比較値生成手段と、
前記高周波クロック生成手段から出力される高周波クロ
ックの第１変化点でカウント動作する第１計数手段と、
前記第１計数手段の計数値と前記比較値生成手段から出
力される第１比較値を比較する第１比較手段と、前記第
１比較手段の結果に基づいて、前記高周波クロックの第
１変化点タイミングで第１クロックを生成する第１クロ
ック生成手段と、前記高周波クロック生成手段から出力
される高周波クロックの第２変化点でカウント動作する
第２計数手段と、前記第２計数手段の計数値と前記比較
値生成手段から出力される第２比較値を比較する第２比
較手段と、前記第２比較手段の結果に基づいて、前記高
周波クロックの第２変化点タイミングで第２クロックを
生成する第２クロック生成手段と、前記第１クロックと
前記第２クロックを選択し、画素クロックとして出力す
るクロック選択手段とを有する。

【００１１】

【発明の実施の形態】以下、本発明に係る画素クロック
生成回路の実施形態を実施形態１及び実施形態２に場合
分けし、また、本発明に係る画素クロック生成回路を適
用した画像形成装置の実施形態を実施形態３として、そ
れぞれについて図面により詳細に説明する。

【００１２】〔実施形態１〕本発明に係る画素クロック
生成回路は、高周波クロックを生成する高周波クロック
生成手段と、該高周波クロック生成手段から出力される
高周波クロックと画素クロックの遷移タイミングを指示
する位相データに基づいて画素クロックを生成し、ま
た、該画素クロックの周期を変化させる画素クロック生
成手段からなることを基本とする。実施形態１は、この
基本構成をベースとしたものである。以下にいくつかの
実施例について具体的に説明する。

【００１３】〈実施例１−１〉図１に本実施例の構成図
を示す。図１において、画素クロック生成回路１０は高
周波クロック生成回路１１、カウンタ１２、比較回路１
３及び画素クロック制御回路１４からなる。高周波クロ
ック生成回路１１は画素クロックＰＣＬＫの基準となる
高周波クロックＶＣＬＫを生成する。カウンタ１２は高
周波クロックＶＣＫＬの立上がりで動作して該ＶＣＫＬ
をカウントするカウンタである。比較回路１２はカウン
タの値とあらかじめ設定された値及び外部から与えられ
る画素クロックの遷移タイミングとして位相シフト量を
指示する位相データと比較し、その比較結果にもとづき
制御信号ａ、制御信号ｂを出力する。画素クロック制御
回路１３は制御信号ａ、制御信号ｂにもとづき画素クロ
ックＰＣＬＫの遷移タイミングを制御する。

【００１４】ここで、位相データは走査レンズの特性に
より生ずる走査ムラを補正したり、ポリゴンミラーの回
転ムラによってドット位置ずれを補正したり、レーザ光
の色収差によって生ずるドット位置ずれを補正するため
に画素クロックの位相のシフト量を指示するためのデー
タで、一般に数ビットのデジタル値で与えられる。な
お、これについては後述する。

【００１５】図１の画素クロック生成回路の動作につい
て図２のタイミング図を用いて説明する。ここでは、画
素クロックＰＣＬＫは高周波クロックＶＣＬＫの８分周
とし、標準ではデュティ比５０％とする。図２（ａ）は
ＶＣＬＫの８分周に相当するデュティ比５０％の標準の
画素クロックＰＣＬＫを生成する様子を、図２（ｂ）は
ＶＣＬＫの８分周クロックに対して１／８クロックだけ
位相を進めたＰＣＬＫを生成する様子を、図２（ｃ）は
ＶＣＬＫの８分周クロックに対して１／８クロックだけ
位相を遅らせたＰＣＬＫクロックを生成する様子を示し
たものである。

【００１６】まず、図２（ａ）について説明する。ここ
では位相データとして「７」の値が与えられている。比
較回路１３には、あらかじめ「３」が設定されている。
カウンタ１２は高周波クロックＶＣＬＫの立上がりで動
作しカウントを行う。比較回路１３では、まずカウンタ
１２の値が「３」になったところで制御信号ａを出力す
る。画素クロック制御回路１３は、制御信号ａが”Ｈ”
になっていることからのクロックのタイミングで画素
クロックＰＣＬＫを”Ｈ”から”Ｌ”に遷移させる。次
に比較回路１３では、与えられた位相データとカウンタ
値を比較し、一致したら制御信号ｂを出力する。図２
（ａ）では、カウンタ１２の値が「７」になったところ
で、比較回路１３は制御信号ｂを出力する。画素クロッ
ク制御回路１４は、制御信号ｂが”Ｈ”になっているこ
とからのクロックのタイミングで画素クロックＰＣＬ
Ｋを”Ｌ”から”Ｈ”に遷移させる。この時、比較回路
１３では同時にカウンタ１２をリセットさせ、再び０か
らカウントを行わせて行く。これにより、図２（ａ）に
示すように、高周波クロックＶＣＬＫの８分周に相当す
るデュティ比５０％の画素クロックＰＣＬＫを生成する
ことができる。なお、比較回路１３の設定値を変えれ
ば、デュティ比が変化する。

【００１７】次に、図２（ｂ）について説明する。ここ
では位相データとして「８」を与えるとする。カウンタ
１２は高周波クロックＶＣＬＫのカウントを行う。比較
回路１３では、まずカウンタ１２の値が「３」になった
ところで制御信号ａを出力する。画素クロック制御回路
１４は、制御信号ａが”Ｈ”になっていることからの
クロックのタイミングで画素クロックＰＣＬＫを”Ｈ”
から”Ｌ”に遷移させる。次に比較回路１３では、カウ
ンタ１２の値が与えられた位相データ（ここでは８）と
一致したら制御信号ｂを出力する。画素クロック制御回
路１４は、制御信号ｂが”Ｈ”になっていることから
のクロックのタイミングで画素クロックＰＣＬＫを”
Ｌ”から”Ｈ”に遷移させる。この時、比較回路１３で
は同時にカウンタ１２をリセットさせ、再び０からカウ
ントを行わせて行く。これにより、図２（ｂ）に示すよ
うに、高周波クロックＶＣＬＫの８分周クロックに対し
て１／８クロックだけ位相を進ませた画素クロックＰＣ
ＬＫを生成することができる。

【００１８】次に、図２（ｃ）について説明する。ここ
では位相データとして「６」を与えるとする。カウンタ
１２は画素クロックＶＣＬＫのカウントを行う。比較回
路１３では、まずカウンタ１２の値が「３」になったと
ころで制御信号ａを出力する。画素クロック制御回路１
４は、制御信号ａが”Ｈ”になっていることからのク
ロックのタイミングで画素クロックＰＣＬＫを”Ｈ”か
ら”Ｌ”に遷移させる。次に比較回路１３では、カウン
タ１２の値が与えられた位相データ（ここでは６）と一
致したら制御信号ｂを出力する。画素クロック制御回路
１４は、制御信号ｂが”Ｈ”になっていることからの
クロックのタイミングで画素クロックＰＣＬＫを”Ｌ”
から”Ｈ”に遷移させる。この時、同時にカウンタ１２
をリセットさせ再び０からカウントを行わせて行く。こ
れにより、図２（ｃ）に示すように、高周波クロックＶ
ＣＬＫの８分周クロックに対して１／８クロックだけ位
相を遅らせた画素クロックＰＣＬＫを生成することがで
きる。

【００１９】なお、位相データを、例えば画素クロック
ＰＣＬＫの立上がりに同期させて与えることにより、画
素クロックＰＣＬＫの位相を１クロックごとに変化させ
ることが可能となる。図３は、これを示したタイミング
図である。

【００２０】本実施例によれば、簡単な構成で、画素ク
ロックＰＣＬＫの位相を高周波クロックＶＣＬＫのクロ
ック幅単位に±方向に制御することが可能となる。ま
た、位相データのビット数をカウンタ１２のカウント・
ビット数と同じにすることにより、比較回路１３は、よ
り簡単な構成となる。

【００２１】〈実施例１−２〉図４に本実施例の構成図
を示す。図４は、図１の構成において位相データデコー
ド回路１５を付加したものである。ここで、位相データ
は、図５に示すように位相シフト量に対応しているとす
る。位相データデコード回路１５は、入力された位相デ
ータをからその位相シフト量に対応したカウンタ値を求
め、比較回路１３へ出力する。このようにすることによ
り位相データは、そのビット幅としてカウンタ１２のｂ
ｉｔ幅分を持つ必要がなく、例えば画素クロック生成回
路１０をチップに組み込んだ場合、ピン数を減らすこと
ができる。また、比較回路１３の構成は図１の場合と同
じでよい。図４の動作は図１と同様であるための説明を
省略する。

【００２２】〈実施例１−３〉図６に本実施例の構成図
を示す。図６は、図１の構成において複数の位相データ
を記憶するための位相データ記憶回路１６を付加したも
のである。位相データ記憶回路１６には、あらかじめ外
部から複数の位相データの設定を行い、画素クロックＰ
ＣＬＫに同期して順次一つの位相データずつ読み出し、
比較回路１３へ与えていく。図６では省略したが、位相
データ記憶回路１６はアドレスカウンタを内蔵してい
る。

【００２３】このようにすることにより、例えば走査レ
ンズの特性により生ずる走査ムラを補正するための位相
データのような毎ライン同じ位相データとなるようなデ
ータの場合、あらかじめ位相データ記憶回路１６に１ラ
イン分の位相データを記憶しておき、ラインを走査する
たびに位相データ記憶回路１６の先頭アドレスから位相
データを順次読み出して比較回路１３へ与えるようにす
れば、外部からライン毎に同じ位相データを出力する必
要がなく、外部制御回路の負担が少なくてすむ。

【００２４】〈実施例１−４〉図７に本実施例の構成図
を示す。図７は、図４の構成において位相データデコー
ド回路１５の前段に複数の位相データを記憶するための
位相データ記憶回路１６を付加したものである。すなわ
ち、本実施例は実施例１−２と１−３を組み合わせたも
のである。位相データ記憶回路１６には、あらかじめ外
部から複数の位相データの設定を行い、画素クロックＰ
ＣＬＫに同期して順次一つの位相データずつ読み出して
いく。位相データデコード回路１５は、この位相データ
記憶回路１６から読み出された位相データを入力し、そ
の位相シフト量に対応したカウンタ値を求め、比較回路
１３へ出力する。

【００２５】このようにすることにより、例えば走査レ
ンズの特性により生ずる走査ムラを補正するための位相
データのような毎ライン同じ位相データとなるようなデ
ータの場合、あらかじめ位相データ記憶回路１６に１ラ
イン分の位相データを記憶しておき、ラインを走査する
たびに位相データ記憶回路１６の先頭アドレスから位相
データを順次出力すれば、外部からライン毎に同じ位相
データを出力する必要がなく、外部制御回路の負担が少
なくてすむ。更に、位相データとデコード回路出力は、
例えば図５のように対応しているので、位相データのビ
ット幅は小さく、位相データ記憶回路１６の記憶容量は
小さくて済み、チップサイズ、コストに有効である。

【００２６】〈実施例１−５〉図８に本実施例の構成図
を示す。図８は、図６の構成において位相データ合成回
路１７を付加したものである。位相データ記憶回路１６
には、あらかじめ複数の位相データ（２）の設定を行
い、画素クロックＶＣＬＫに同期して順次一つずつ読み
出して位相データ合成回路１７の一方の入力とする。位
相データ合成回路１７の他方の入力としては、外部から
例えば１ライン毎に位相データ（１）を与える。位相デ
ータ合成回路１７は、外部から与えられる位相データ
（１）と位相データ記憶回路１６から出力される位相デ
ータ（２）を合成し、比較回路１３へ位相データを出力
する。ここで、位相データ合成回路１７では位相データ
＝位相データ（１）＋位相データ（２）−７のような計
算を行う。

【００２７】このようにすることにより、例えば走査レ
ンズの特性により生ずる走査ムラを補正するようなライ
ン毎に常に同じ補正をするだけでなく、ポリゴンミラー
の回転ムラのようなライン毎に変化する補正にも対応す
ることができる。

【００２８】〈実施例１−６〉図９に本実施例の構成図
を示す。図９は、図８の構成において位相データ合成回
路１７の出力側に位相データデコード回路１５を付加し
たものである。位相データ合成回路１７は外部から与え
られる位相データ（１）と位相データ記憶回路１６から
出力される位相データ（２）を合成し、位相データデコ
ード回路１５へ出力する。この場合、位相データ合成回
路１７では 位相データ＝位相データ（１）＋位相データ（２） のような計算を行う。位相データデコード回路１５は、
位相データ合成回路１７からの位相データを入力して、
図５に示したように、その位相シフト量に対応したカウ
ンタ値を求め、比較回路１３へ出力する。

【００２９】このようにすることにより、例えば走査レ
ンズの特性により生ずる走査ムラを補正するようなライ
ン毎に常に同じ補正をするだけでなく、ポリゴンミラー
の回転ムラのようなライン毎に変化する補正にも対応す
ることができる。更に位相データが例えば図５のように
対応しているのでｂｉｔ幅が小さく、位相データ記憶回
路１６の記憶容量が小さくて済みチップサイズ、コスト
に有効である。

【００３０】以上、実施形態１の各実施例では、ＶＣＬ
Ｋの立上がりでカウンタ１２が動作するとして説明した
が、ＶＣＬＫの立下りでカウンタ１２を動作させても同
様のことが実現できる。

【００３１】〔実施形態２〕これは、先の実施形態１の
構成を発展させて、高い高周波クロックを必要とせず
に、より細かいステップで画素クロックの位相制御を可
能にする画素クロック生成回路を実現したものである。
以下に二、三の実施例について具体的に説明する。

【００３２】〈実施例２−１〉図１０に本実施例の構成
図を示す。図１０において、画素クロック生成回路２０
は、高周波クロック生成回路２１、カウンタ（１）２
２、比較回路（１）２３、クロック１生成回路２４、カ
ウンタ（２）２５、比較回路（２）２６、クロック２生
成回路２７、マルチプレクサ２８、比較値生成回路２
９、ステータス信号生成回路３０及びセレクト信号生成
回路３１からなる。

【００３３】高周波クロック生成回路２１は画素クロッ
クＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成
する。カウンタ（１）２２は、高周波クロックＶＣＫＬ
の立上がりで動作するカウンタである。比較回路（１）
２３はカウンタ（１）２２の値とあらかじめ設定された
値及び比較値生成回路２９が出力する比較値１と比較
し、その比較結果にもとづき制御信号１を出力する。後
述するように、制御信号１は制御信号１ａ，１ｂの二つ
からなる。クロック（１）生成回路２４は制御信号１に
もどづきクロック１を生成する。カウンタ（２）２５は
高周波クロックＶＣＫＬのクロックの立下がりで動作す
るカウンタである。比較回路（２）２６はカウンタ
（２）２５の値とあらかじめ設定された値及び比較値生
成回路２９が出力する比較値２と比較し、その比較結果
にもとづき制御信号２を出力する。制御信号２も制御信
号２ａ，２ｂの二つからなる。クロック２生成回路２７
は制御信号２にもどづきクロック２を生成する。マルチ
プレクサ２８は、セレクト信号生成回路３１からのセレ
クト信号に基づきクロック１、クロック２を選択し、画
素クロックＰＣＬＫとして出力する。

【００３４】比較値生成回路２９は、外部から与えられ
る位相データとステータス信号生成回路３０が出力する
ステータス信号に基づき比較値１、比較値２を出力す
る。位相データは、先の実施形態１と同様に、走査レン
ズの特性により生ずる走査ムラを補正したり、ポリゴン
ミラーの回転ムラによって生ずるドット位置ずれを補正
したり、レーザ光の色収差によって生ずるドット位置ず
れを補正するために画素クロックの位相のシフト量を指
示するためのデータで、ここでは２ビット構成とする
（図１５）。ステータス信号生成回路３０は位相データ
のビット０が１のときに画素クロックＰＣＬＫの立上が
りのタイミングで信号をトグルさせてステータス信号と
して出力する。セレクト信号生成回路３１は、位相デー
タのビット０が１のときに画素クロックＰＣＬＫの立下
がりのタイミングで信号をトグルさせてセレクト信号と
して出力する。

【００３５】図１１、図１２に図１におけるクロック１
生成回路２４、クロック２生成回路２７の構成例を示
す。図１１はＪＫフリップフロップ（ＪＫ−ＦＦ）で構
成されており、クロック生成回路２４を形成しているＪ
Ｋ−ＦＦ２４ａは高周波クロックＶＣＬＫの立上がりで
動作し、クロック生成回路２７を形成しているＪＫ−Ｆ
Ｆ２７ａは高周波クロックＶＣＬＫの立下りで動作す
る。図１２はクロック同期セットリセット付のＤタイプ
フリップフロップ（Ｄ−ＦＦ）で構成されており、クロ
ック生成回路２４を形成しているＤ−ＦＦ２４ｂは高周
波クロックＶＣＬＫの立上がりで動作し、クロック生成
回路２７を形成しているＤ−ＦＦ２７ｂは高周波クロッ
クＶＣＬＫの立下りで動作する。

【００３６】図１０の動作について図１３、図１４のタ
イミング図を用いて説明する。ここでは、高周波クロッ
クＶＣＬＫの４分周に相当する画素クロックＰＣＬＫを
生成し、位相を＋１／８ＰＣＬＫ、−１／８ＰＣＬＫシ
フトさせるとする。また、標準では画素クロックＰＣＬ
Ｋのデュティ比は５０％とする。図１５に位相シフト量
と外部から与える位相データの対応を示し、図１６に比
較値生成回路２９の入出力の対応を示す。

【００３７】まず、図１３のタイミング図を用いてクロ
ック１、クロック２の生成について説明する。図１３に
示すように、初めに位相シフト量０を示す位相データ
“００”が画素クロックＰＣＬＫに同期して与えられる
とする（図１３）。その位相データとステータス信号
（最初は０としている）に基づき、比較値生成回路２９
により比較値１、比較値２が生成される。図１６の表よ
り、ここでは比較値１、比較値２とも「３」という値が
出力される（図１３）。比較値生成回路２９の比較値
１、比較値２の生成の論理については後で説明する。こ
れらの比較値１、比較値２は、それぞれ比較回路（１）
２３、比較回路（２）２６でカウンタ（１）２２、カウ
ンタ（２）２５のカウント値と比較される。カウンタ
（１）２２は高周波クロックＶＣＬＫの立上がりでカウ
ントされている。比較回路（１）２３では、固定の比較
値、ここでは「１」という値とカウンタ（１）２２の値
を比較し、一致したら制御信号１ｂを出力する（図１３
）。また、比較回路（１）２３は比較値生成回路２９
から出力される比較値１、ここでは「３」という値とカ
ウンタ（１）２２の値を比較し、一致したら制御信号１
ａを出力する（図１３）。この時、比較回路（１）２
３はカウンタ（１）２２をリセットし、再びカウントを
開始させる。クロック１生成回路２４では、比較回路
（１）２３からの制御信号１ｂが”Ｈ”の時、高周波ク
ロックＶＣＬＫの立上がりでクロック１を”Ｈ”から”
Ｌ”に遷移させ（図１３）、制御信号１ａが”Ｈ”の
時、ＶＣＬＫの立上がりでクロック１を”Ｌ”から”
Ｈ”に遷移させる（図１３）。一方、カウンタ（２）
２５は高周波クロックＶＣＬＫの立下りでカウントされ
ている。比較回路（２）２６では、固定の比較値、ここ
では「１」という値とカウンタ（２）２５の値を比較
し、一致したら制御信号２ｂを出力する（図１３
’）。また、比較回路（２）２６は比較値生成回路２
９から出力される比較値２、ここでは「３」という値と
カウンタ（２）２５の値を比較し、一致したら制御信号
２ａを出力する（図１３’）。この時、比較回路
（２）２６はカウンタ（２）２５をリセットし、再びカ
ウントを開始させる。クロック２生成回路２７では、制
御信号２ｂが”Ｈ”の時、高周波クロックＶＣＬＫの立
下がりでクロック２を”Ｈ”から”Ｌ”に遷移させ（図
１３’）、制御信号２ａが”Ｈ”の時、高周波クロッ
クＶＣＬＫの立下がりでクロック２を”Ｌ”から”Ｈ”
に遷移させる（図１３’）。

【００３８】次に、位相データとして、位相シフト量＋
１／８ＰＣＬＫを示す位相データ“０１”が与えられた
とする（図１３）。この場合は比較値生成回路２９か
らは比較値１が「３」、比較値２が「４」という値が図
１６に従って出力され（ステータス信号は０）、上記と
同様に比較回路（１）２３、比較回路（２）２６でカウ
ンタ（１）２２、カウンタ（２）２６の値と比較され、
その制御信号１ａ，１ｂ，２ａ，２ｂにより、クロック
（１）生成回路、クロック２生成回路にてクロック１、
クロック２の遷移が行われる（図１３，’）。

【００３９】クロック１生成回路２４、クロック生成回
路２７の具体例としては図１１に示したＪＫ−ＦＦ２４
ａ，２７ａによる構成が考えられる。即ち、クロック１
生成回路２４のＪＫ−ＦＦ２４ａのはＶＣＬＫの立上が
りで動作させ、Ｊ端子に制御信号１ａ、Ｋ端子に制御信
号１ｂを与え、クロック２生成回路２７のＪＫ−ＦＦ２
７ａはＶＣＬＫの立下がりで動作させ、Ｊ端子に制御信
号２ａ、Ｋ端子に制御信号２ｂを与えることにより実現
できる。同様に、図１２に示した同期リセットセット付
Ｄ−ＦＦでもって実現することも可能である。この場
合、制御信号１ａ、制御信号２ａを反転させた信号をＳ
ＥＴ端子に、制御信号１ａ、制御信号２ｂを反転させた
信号をＲＥＳＥＴ端子に与え、クロック１生成回路２４
のＤ−ＦＦ２４ａはＶＣＬＫの立上がりで動作させ、ク
ロック２生成回路２７のＤ−ＦＦ２７ｂはＶＣＬＫの立
下りで動作させればよい。

【００４０】このように、比較値生成回路２９からの出
力に従ってクロック１、クロック２の遷移を行なわせ、
クロック１、クロック２を生成する。そして、これらの
クロック１、クロック２８をマルチプレクサ８で切り替
えて行くことにより、画素クロックＰＣＬＫを生成す
る。ここでは、マルチプレクサ２８は、セレクト信号が
０でクロック１を、信号が１でクロック２を選択する。

【００４１】図１４に、位相シフト量とクロック１とク
ロック２の切替の様子について示す。初めに、セレクト
信号を０としてマルチプレクサ２８でクロック１が選択
され、これが画素クロックＰＣＬＫとして出力されてい
るところからスタートする（図１４）。最初は位相デ
ータ“００”で位相シフト０の時で、図１４のにおい
てセレクト信号生成回路３１にてセレクト信号が出力さ
れるが、位相データのビット０が０なので信号をトグル
せずに、セレクト信号は０のままでクロック１が画素ク
ロックＰＣＬＫとして出力される。この時は、位相シフ
ト０の画素クロックＰＣＬＫとなる。次は位相データと
して“０１”が与えられた場合で（図１４）、図４
において位相データビット０が１なのでセレクト信号が
トグルし１となり、これにより、クロック２が画素クロ
ックＰＣＬＫとして出力される。この時は、図に示すよ
うに＋１／８ＰＣＬＫだけ位相シフトした画素クロック
ＰＣＬＫとなる。次ぎに再び位相データとして“０１”
を与えると（図１４）、図１４において位相データ
のビット０が１なのでセレクト信号がトグルし０とな
り、クロック１が画素クロックＰＣＬＫとして出力され
る。この時は、図に示すように＋１／８ＰＣＬＫだけ位
相シフトした画素クロックＰＣＬＫとなる。次ぎに位相
データとして“１１”を与えると（図１４）、図１４
において位相データのビット０が１なのでセレクト信
号がトグルし１となり、クロック２が画素クロックＰＣ
ＬＫとして出力される。この時は、図に示すように−１
／８ＰＣＬＫだけ位相シフトしたクロックとなる。

【００４２】以上のようにして、位相データに応じてク
ロック１、クロック２を生成し、クロック１、クロック
２を切り替えて画素クロックＰＣＬＫとして出力させて
行くことにより、±１／８ＰＣＬＫステップで、即ち、
高周波クロックＶＣＬＫの半ピッチステップで位相シフ
トされた画素クロックＰＣＬＫを得ることができる。

【００４３】次に、比較値生成回路２９について説明す
る。一般に、位相データは［ｂ３，ｂ２，ｂ１，ｂ０］
で構成され、最上位ビットｂ３が位相シフトの正負を示
し、残りのビットｂ２〜ｂ０でシフトの絶対量を示すと
する。ステータス信号は、高周波ＶＣＬＫの立上がり時
に画素クロックＰＣＬＫが立ち上がっている時は”
０”、高周波クロックＶＣＬＫの立下り時に画素クロッ
クＰＣＬＫが立ち上がっている時は”１”を示すとす
る。また位相データのシフト量が０の時の比較値１、比
較値２は同じでその値をＸとする。この時、比較値１、
比較値２は次のように出力される。

【００４４】(１) 位相データのｂ０が”０”の時 ステータス信号に関係なく、比較値１、比較値２とも同
じ値で次式で表せる。 比較値１、比較値２＝Ｘ＋（シフト量（符号を含む）／
２） (２) 位相データのｂ０が”１”の時 ステータス信号が”０”の時は、次のようになる。 比較値１＝Ｘ＋（（シフト量（符号を含む）−１）／
２） 比較値２＝Ｘ＋（（シフト量（符号を含む）＋１）／
２） ステータス信号が”１”の時は次のようになる。 比較値１＝Ｘ＋（（シフト量（符号を含む）＋１）／
２） 比較値２＝Ｘ＋（（シフト量（符号を含む）―１）／
２）

【００４５】図１５の例は、便宜上、位相データは〔ｂ
１，ｂ０〕で構成され、ビットｂ１が位相シフトの正負
を示し、ビットｂ０がシフトの絶対量（１／８ＰＣＬ
Ｋ）を示している。ただし、位相データ「００」は、こ
れ自体で位相シフト量が０を示す。これは、位相データ
が〔ｂ３，ｂ２，ｂ１，ｂ０〕の場合も同様であり、位
相データ「００００」で位相シフト量が０を示す。

【００４６】なお、図１０において、カウンタ（２）２
５、クロック２生成回路２７にＶＣＬＫを反転させたク
ロックを与えるようにすれば、これらカウンタ（２）２
５、クロック２生成回路２７をカウンタ（１）２２、ク
ロック１生成回路２４と同じ部品で構成することができ
コストが安くなる。

【００４７】このように、本実施例によれば、高い高周
波クロックＶＣＬＫを必要とせずに、より細かいステッ
プの画素クロックの位相を制御することが可能となる。
例えば、実施形態１と同じ高周波クロックＶＣＬＫでも
って、該ＶＣＬＫの半ピッチ単位（半サイクル単位）で
位相シフトされた画素クロックＰＣＬＫを得ることがで
きる。

【００４８】〈実施例２−２〉図１７は本実施例の構成
図を示す。図１７は図１０において複数の位相データを
記憶するための位相データ記憶回路３２を付加したもの
である。位相データ記憶回路３２は、先の図６の位相デ
ータ記憶回路１６と同様であり、外部から複数の位相デ
ータの設定を行い、画素クロックＰＣＬＫに同期して順
次位相データを一つずつ出力していく。

【００４９】このようにすることにより、例えば走査レ
ンズの特性により生ずる走査ムラを補正するための位相
データのような毎ライン同じ位相データとなるようなデ
ータの場合、あらかじめ位相データ記憶回路３２にライ
ン分の位相データを記憶しておき、ラインを走査するた
びに位相データ記憶回路３２の先頭アドレスから位相デ
ータを順次出力すれば、外部からライン毎に同じデータ
を出力する必要がなく、外部回路の負荷が少なくてす
む。

【００５０】〈実施例２−３〉図１８に本実施例の構成
図を示す。図１８は、図１７において位相データ合成回
路３３を付加したものである。位相データ合成回路３３
は、先の図８の位相データ合成回路１７と同様であり、
外部から与えられる位相データ（１）と位相データ記憶
回路３２から出力される位相データ（２）を合成し、比
較値生成回路２９へ出力する。位相データ合成回路３３
では、 位相データ＝外部位相データ＋内部位相データ のような計算を行い位相データを出力する。

【００５１】このようにすることにより、例えば走査レ
ンズの特性により生ずる走査ムラを補正するようなライ
ン毎に常に同じ補正をするだけでなく、ポリゴンミラー
の回転ムラのようなライン毎に変化する補正にも対応す
ることができる。

【００５２】〔実施形態３〕図１９に本発明に係る画像
形成装置の一実施例の全体構成図を示す。半導体レーザ
２０１からのレーザ光は、コリメータレンズ２０２、シ
リンダーレンズ２０３を通り、ポリゴンミラー２０４に
よりスキャン（走査）され、ｆｏレンズ２０５、トロイ
ダルレンズ２０６を通り、ミラー２０８で反射し、感光
体２０８に入射することにより、感光体２０８上に画像
（静電潜像）を形成する。この走査レーザ光の始点、終
点をフォトセンサ１０１，１０２により検出してドット
位置ずれ検出・制御部１１０に入力する。ドット位置ず
れ検出・制御部１１０では、フォトセンサ１０１，１０
２間をレーザ光が走査される時間を測定し、基準の時間
と比較するなどしてずれ量を求め、そのずれ量を補正す
る位相データを生成して画素クロック生成部１２０へ出
力する。なお、フォトセンサ１０１の出力信号は、ライ
ン同期信号として画像処理部１３０にも与える。

【００５３】ここで、画素クロック生成部１２０が位相
データ記憶回路を具備していない場合には、ドット位置
ずれ検出・制御部１１０ではライン毎に位相データを画
素クロック生成部１２０へ出力するが、位相データ記憶
回路を具備している場合には、前以って位相データを求
めるなどして、あらかじめ画素クロック生成部１２０へ
与えておくようにする。また、ドット位置ずれ検出・制
御部１１０では、走査レンズの特性により生ずる走査ム
ラを補正するようなライン毎に常に同じ補正をするため
の位相データ（第１位相データ）だけでなく、ポリゴン
ミラーの回転ムラのようなライン毎に変化する補正にも
対応するための位相データ（第２位相データ）も生成
し、画素クロック生成部１２０が位相データ合成回路を
具備している場合には、その位相データも画素クロック
生成部１２０へ出力するようにする。また、後述のマル
チビーム走査装置を使用する場合には、フォトセンサ１
０１，１０２の組を複数設けることにより、複数ライン
分の位相データを同時に生成することが可能である。

【００５４】画素クロック生成部１２０では、実施形態
１や実施形態２で説明したように、ドット位置ずれ検出
・制御部１１０からの位相データに基づいて画素クロッ
クを生成し、画像処理部１３０とレーザ駆動データ生成
部１４０に与える。画像処理部１３０は、画素クロック
を基準に画像データを生成し、レーザ駆動データ生成部
１４０は、この画像データを入力して、同様に画素クロ
ックを基準にレーザ駆動データ（変調データ）を生成
し、レーザ駆動部１５０を介して半導体レーザ２０１を
駆動する。これにより、感光体２０８には、位置ずれの
ない画像を形成することができる。

【００５５】本発明はマルチビーム走査装置にも適用す
ることができる。以下、マルチビーム走査装置（マルチ
ビーム光学系）について説明する。

【００５６】図２０にマルチビーム走査装置の一実施例
の構成図を示す。この実施例では、図２１に示すよう
に、２個の発光源が間隔ｄｓ＝２５μｍでモノリシック
に配列された半導体レーザアレイ３００をｎ＝２個用
い、コリメートレンズ３０５の光軸Ｃを対称として副走
査方向に配置される。

【００５７】図２０において、半導体レーザアレイ３０
１、３０２はコリメートレンズ３０３、３０４との光軸
を一致させ、主走査方向に対称に射出角度を持たせ、ポ
リゴンミラー３０７の反射点で射出軸が交差するようレ
イアウトされている。各半導体レーザアレイ３０１，３
０２より射出した複数のビームはシリンダレンズ３０８
を介してポリゴンミラー３０７で一括して走査され、ｆ
θレンズ３１０、トロイダルレンズ３１１、ミラー３１
２により感光体３１３上に結像される。画像処理部１３
０内のバッファメモリには各発光源ごとに１ライン分の
印字データが蓄えられ、ポリゴンミラー１面毎に読み出
されて、４ラインずつ同時に記録がおこなわれる。

【００５８】図２２は、その光源ユニットの構成図を示
す。半導体レーザアレイ４０３、４０４は各々主走査方
向に所定角度、実施例では約１．５°微小に傾斜したベ
ース部材４０５の裏側に形成した図示しないかん合穴４
０５−１、４０５−２に個別に円筒状ヒートシンク部４
０３−１、４０４−１をかん合し、押え部材４０６、４
０７の突起４０６−１、４０７−１をヒートシンク部の
切り欠き部に合わせて発光源の配列方向を合わせ、背面
側からネジ４１２で固定される。また、コリメートレン
ズ４０８、４０９は各々その外周をベース部材４０５の
半円状の取付ガイド面４０５−４、４０５−５に沿わせ
て光軸方向の調整を行い、発光点から射出した発散ビー
ムが平行光束となるよう位置決めされ接着される。

【００５９】なお、実施例では、上記したように各々の
半導体レーザアレイからの光線が主走査面内で交差する
ように設定するため、光線に沿ってかん合穴４０５−
１、４０５−２および半円状の取付ガイド面４０５−
４、４０５−５を傾けて形成している。

【００６０】ベース部材４０５はホルダ部材４１０に円
筒状係合部４０５−３を係合し、ネジ４１３を貫通穴４
１０−２を介してネジ穴４０５−６、４０５−７に螺合
して固定され光源ユニットを構成する。

【００６１】光源ユニットは、光学ハウジングの取付壁
４１１に設けた基準穴４１１−１にホルダ部材の円筒部
４１０−１をかん合し、表側よりスプリング６１１を挿
入してストッパ部材６１２を円筒部突起４１０−３に係
合することでホルダ部材４１０は取付壁４１１の裏側に
密着して保持される。この時、スプリングの一端を突起
４１１−２に引っかけることで円筒部中心を回転軸とし
た回転力を発生し、回転力を係止するように設けた調節
ネジ６１３により、光軸の周りθにユニット全体を回転
し、図２４（１）に示すように各ビームスポット列を１
ライン分ずらして交互に配列するように調節する。

【００６２】アパーチャ４１５は各半導体レーザアレイ
毎にスリットが設けられ、光学ハウジングに取り付けら
れて光ビームの射出径を規定する。

【００６３】図２３は光源ユニットの別の実施例を示
し、２個の半導体レーザアレイからの光ビームをビーム
合成手段を用いて合成した例を示す。半導体レーザアレ
イ６０３，６１３およびコリメートレンズ６０５，６０
６は図２２の実施例と同様、ベース部材６０１、６０２
に各一つずつ支持され、第１、第２の光源部を構成す
る。第１のベース部材６０１、第２のベース部材６０２
は共通のフランジ部材６０７に設けた穴６０７−１、６
０７−２に円筒状係合部を係合してネジ固定される。第
２のベース部材６０２には調節ネジ６０６が螺合され、
この突出量を裏側から調節することで両腕部６０２−１
を捩じって半導体レーザアレイおよびコリメートレンズ
の保持部だけが副走査方向βに傾けることができる。こ
れにより、各々のビームスポットの配列を１ライン分ず
らし、図２４（２）における配列となるよう調節する。

【００６４】平行四辺形柱部と三角柱部からなるプリズ
ム６０８は、第２の光源部の各ビームを斜面６０８−１
で反射し、ビームスプリッタ面６０８−２で反射され
て、直接通過してきた第１の光源部の各ビームに近接さ
せて射出する。近接された複数のビームはポリゴンミラ
ーで一度に走査され、感光体上に各々ビームスポットを
結像する。アパーチャ６１５は同様に光学ハウジングに
支持さる。実施例では各半導体レーザアレイからの光ビ
ームはほぼ重なっているため共通のスリット６１５を設
けている。フランジ部材６０７はホルダ部材６０９に保
持され、光学ハウジングへは上記実施例と同様、取付壁
６１０に設けた基準穴６１０−１にホルダ部材の円筒部
６０９−１をかん合し、ユニット全体を回転すること
で、各々のビームスポットの配列の傾きを補正できるよ
うにしている。

【００６５】図２５は、図２６に示すような４チャンネ
ル半導体レーザアレイ８０１を用いた場合のマルチビー
ム走査装置の構成例を示す。構成は、図２２、図２３と
同様であるので、ここでは説明を省略する。

【００６６】図２７は、図２２に示す光源ユニットを光
学ハウジング８０４に搭載してマルチビーム走査装置を
構成した様子を示す。上記した光源ユニット８０１の背
面には半導体レーザの制御を司る駆動回路が形成された
プリント基板８０２が装着され、光軸と直交する光学ハ
ウジングの壁面に上記したスプリングにより当接され、
調節ネジ８０３により傾きが合わせられ姿勢が保持され
る。尚、調節ネジ８０３はハウジング壁面に形成された
突起部に螺合される。光学ハウジング内部には、上記し
たシリンダレンズ８０５、ポリゴンミラーを回転するポ
リゴンモータ８０８、ｆθレンズ８０６、トロイダルレ
ンズ、および折り返しミラー８０７が各々位置決めされ
支持され、また、同期検知センサを実装するプリント基
板８０９は、ハウジング壁面に光源ユニットと同様、外
側より装着される。光学ハウジングは、カバー８１１に
より上部を封止し、壁面から突出した複数の取付部８１
０にて画像形成装置本体のフレーム部材にネジ固定され
る。

【００６７】図２８は上記光走査装置を搭載した画像形
成装置の例を示す。被走査面である感光体ドラム９０１
の周囲には感光体を高圧に帯電する帯電チャージャ９０
２、光走査装置９００により記録された静電潜像に帯電
したトナーを付着して顕像化する現像ローラ９０３、現
像ローラにトナーを供給するトナーカートリッジ９０
４、ドラムに残ったトナーを掻き取り備蓄するクリーニ
ングケース９０５が配置される。感光体ドラムへは上記
したように１面毎に複数ライン同時に潜像記録が行われ
る。記録紙は給紙トレイ９０６から給紙コロ９０７によ
り供給され、レジストローラ対９０８により副走査方向
の記録開始のタイミングに合わせて送りだされ、感光体
ドラムを通過する際に転写チャージャ９０６によってト
ナーが転写され、定着ローラ９０９で定着して排紙ロー
ラ９１２により排紙トレイ９１０に排出される。

【００６８】

【発明の効果】以上、本発明に係る画素クロック生成回
路及びそれを適用した画像形成装置によれば、次のよう
な効果が得られる。 (１) 比較的簡単な構成で画素クロックの位相を制御す
ることが可能となる。 (２) 高い高周波クロックが必要なくより細かいステッ
プでの画素クロックの位相を制御することが可能とな
る。 (３) 位相シフト量データを実際に制御を行う位相シフ
ト量に対応したビット幅で与えることにより、少ないビ
ット幅で位相シフト量データを与えることができる。 (４) 画素クロックの位相制御を各画素ごと、各ライン
毎に自由に行うことができる。 (５) 少なくとも１ライン分の同じ画素位置では同じ位
相シフト量データを記憶し、各ラインの同じ画素位置で
同じ位相シフト量データを出力することにより、外部回
路の負荷を少なくすることができる。 (６) 例えば走査レンズの特性により生ずる走査ムラを
補正するようなライン毎に常に同じ補正をするだけでな
く、ポリゴンミラーの回転ムラのようなライン毎に変化
する補正にも対応することができる。

【図面の簡単な説明】

【図１】本発明の画素クロック生成回路の実施例１−１
の構成図である。

【図２】図１の動作を説明するためのタイミング図であ
る。

【図３】図１の動作を説明するための別のタイミング図
である。

【図４】本発明の画素クロック生成回路の実施例１−２
の構成図である。

【図５】図４の位相データデコード回路の入出力の対応
関係を示す図である。

【図６】本発明の画素クロック生成回路の実施例１−３
の構成図である。

【図７】本発明の画素クロック生成回路の実施例１−４
の構成図である。

【図８】本発明の画素クロック生成回路の実施例１−５
の構成図である。

【図９】本発明の画素クロック生成回路の実施例１−６
の構成図である。

【図１０】本発明の画素クロック生成回路の実施例２−
１の構成図である。

【図１１】図１０のクロック生成回路の具体的構成図で
ある。

【図１２】図１０のクロック生成回路の別の具体的構成
図である。

【図１３】図１０の動作を説明するためのタイミング図
である。

【図１４】同じく図１０の動作を説明するためのタイミ
ング図である。

【図１５】位相シフト量と位相データの対応例を示す図
である。

【図１６】図１０の比較値生成回路の入出力の対応関係
を示す図である。

【図１７】本発明の画素クロック生成回路の実施例２−
２の構成図である。

【図１８】本発明の画素クロック生成回路の実施例２−
３の構成図である。

【図１９】本発明の画素クロック生成回路を適用した画
像形成装置の一実施例を示す全体的構成図である。

【図２０】本発明の画像形成装置に使用されるマルチビ
ーム走査装置の全体的構成図である。

【図２１】２チャンネル半導体レーザアレィの構成図で
ある。

【図２２】マルチビーム走査装置の光源ユニットの分解
構成図である。

【図２３】マルチビーム走査装置の別の光源ユニットの
分解構成図である。

【図２４】図２２及び図２３の光源ユニットにおけるピ
ームスポット配列を示す図である。

【図２５】マルチビーム走査装置の更に別の光源ユニッ
トの分解構成図である。

【図２６】４チャルネ半導体レーザアレイの構成図であ
る。

【図２７】マルチビーム走査装置を光学ハウジングに搭
載した様子を示す図である。

【図２８】光走査装置を搭載した画像形成装置の一例を
示す図である。

【図２９】従来の画像形成装置の全体的構成図である。

【符号の説明】

１０ 画素クロック生成回路 １１ 高周波クロック生成回路 １２ カウンタ １３ 比較回路 １４ 画素クロック制御回路 １５ 位相データデコード回路 １６ 位相データ記憶回路 １７ 位相データ合成回路 ２０ 画素クロック生成回路 ２１ 高周波クロック生成回路 ２２ カウンタ１ ２３ 比較回路１ ２４ クロック１生成回路 ２５ カウンタ２ ２６ 比較回路２ ２７ クロック２生成回路 ２８ マルチプレクサ ２９ 比較値生成回路 ３０ ステータス信号生成回路 ３１ セレクト信号生成回路 ３２ 位相データ記憶回路 ３３ 位相データ合成回路 １０１，１０２ フォトセンサ １１０ ドット位置ずれ検出・制御部 １２０ 画素クロック生成部 １３０ 画像処理部 １４０ レーザ駆動データ生成部 １５０ レーザ駆動部 ２０１ 半導体レーザ ２０４ ポリゴンミラー ２０８ 感光体

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02B 26/10 B41J 2/44

Claims (24)

(57)【特許請求の範囲】
1. 【請求項１】 高周波クロックを生成する高周波クロッ
   ク生成手段と、 前記高周波クロック生成手段から出力される高周波クロ
   ックと、画素クロックに同期して与えられ、画素クロッ
   クの遷移タイミングを指示する位相データとに基づいて
   画素クロックの周期を変化させる画素クロック生成手段
   と、を有することを特徴とする画素クロック生成回路。
2. 【請求項２】 請求項１記載の画素クロック生成回路に
   おいて、 前記画素クロックの遷移タイミングは前記高周波クロッ
   クの遷移に同期していることを特徴とする画素クロック
   生成回路。
3. 【請求項３】 請求項１記載の画素クロック生成回路に
   おいて、 前記画素クロックの周期は前記高周波クロックの１クロ
   ックステップで変化することを特徴とする画素クロック
   生成回路。
4. 【請求項４】 請求項１記載の画素クロック生成回路に
   おいて、 前記画素クロックの周期は前記高周波クロックの１／２
   クロックステップで変化することを特徴とする画素クロ
   ック生成回路。
5. 【請求項５】 高周波クロックを生成する高周波クロッ
   ク生成手段と、 前記高周波クロック生成手段から出力される高周波クロ
   ックをカウントする計数手段と、 前記計数手段の計数値と、画素クロックに同期して与え
   られ、画素クロックの遷移タイミングを指示する位相デ
   ータを比較する比較手段と、 前記比較手段の結果に基づいて画素クロックの遷移を行
   う画素クロック制御手段と、を有することを特徴とする
   画素クロック生成回路。
6. 【請求項６】 請求項５記載の画素クロック生成回路に
   おいて、 位相データをデコードし、該デコード出力を比較手段へ
   与える位相データデコード手段を有することを特徴とす
   る画素クロック生成回路。
7. 【請求項７】 請求項５記載の画素クロック生成回路に
   おいて、 複数の位相データを記憶し、画素クロックに同期して順
   次読み出し、比較手段へ与える位相データ記憶手段を有
   することを特徴とする画素クロック生成回路。
8. 【請求項８】 請求項５記載の画素クロック生成回路に
   おいて、 複数の位相データを記憶し、画素クロックに同期して順
   次読み出す位相データ記憶手段と、 前記位相データ記憶手段から読み出された位相データを
   デコードし、該デコード出力を比較手段へ与える位相デ
   ータデコード手段を有することを特徴とする画素クロッ
   ク生成回路。
9. 【請求項９】 請求項５記載の画素クロック生成回路に
   おいて、 複数の第１の位相データを記憶し、画素クロックに同期
   して順次読み出す位相データ記憶手段と、 第２の位相データと前記位相データ記憶手段から読み出
   される第１の位相データを合成して比較手段へ与える位
   相データ合成手段を有することを特徴とする画素クロッ
   ク生成回路。
10. 【請求項１０】 請求項５記載の画素クロック生成回路
    において、 複数の第１の位相データを記憶し、画素クロックに同期
    して順次読み出す位相データ記憶手段と、 第２の位相データと前記位相データ記憶手段から読み出
    される第１の位相データを合成して出力する位相データ
    合成手段と、 前記位相データ合成手段から出力される位相データをデ
    コードし、該デコード出力を比較手段へ与える位相デー
    タデコード手段を有することを特徴とする画素クロック
    生成回路。
11. 【請求項１１】 請求項６、８もしくは１０記載の画素
    クロック生成回路において、 位相データデコード手段は、実際に制御を行う位相シフ
    ト量に対応したビット幅の位相データをデコードし、計
    数手段の計数値と同じビット幅の位相データに変換する
    ことを特徴とする画素クロック生成回路。
12. 【請求項１２】 請求項７記載の画素クロック生成回路
    において、 位相データ記憶手段は、あらじめ１ライン分の位相デー
    タを記憶し、ラインを走査するたびに、画素クロックに
    同期して順次読み出すことを特徴とする画素クロック生
    成回路。
13. 【請求項１３】 請求項９もしくは１０記載の画素クロ
    ック生成回路において、 位相データ記憶手段は、あらかじめ１ライン分の第１の
    位相データを記憶し、ラインを走査するたびに、画素ク
    ロックに同期して順次読み出し、 位相データ合成手段は、ライン毎に外部から与えられる
    第２の位相データと、前記ラインを走査するたびに位相
    データ記憶手段から順次読み出される第１の位相データ
    とを合成することを特徴とする画素クロック生成回路。
14. 【請求項１４】 請求項５乃至１３のいずれか１項に記
    載の画素クロック生成回路において、 計数手段は画素クロックの立ち上がりあるいは立ち下が
    りでカウント動作することを特徴とする画素クロック生
    成回路。
15. 【請求項１５】 高周波クロックを生成する高周波クロ
    ック生成手段と、画素クロックに同期して与えられ、 画素クロックの位相
    シフト量を示す位相データと、画素クロックの状態を示
    す状態信号から第１比較値、第２比較値を生成する比較
    値生成手段と、 前記高周波クロック生成手段から出力される高周波クロ
    ックの第１変化点でカウント動作する第１計数手段と、 前記第１計数手段の計数値と前記比較値生成手段から出
    力される第１比較値を比較する第１比較手段と、 前記第１比較手段の結果に基づいて、前記高周波クロッ
    クの第１変化点タイミングで第１クロックを生成する第
    １クロック生成手段と、 前記高周波クロック生成手段から出力される高周波クロ
    ックの第２変化点でカウント動作する第２計数手段と、 前記第２計数手段の計数値と前記比較値生成手段から出
    力される第２比較値を比較する第２比較手段と、 前記第２比較手段の結果に基づいて、前記高周波クロッ
    クの第２変化点タイミングで第２クロックを生成する第
    ２クロック生成手段と、 前記第１クロックと前記第２クロックを選択し、画素ク
    ロックとして出力するクロック選択手段と、を有するこ
    とを特徴とする画素クロック生成回路。
16. 【請求項１６】 請求項１５記載の画素クロック生成回
    路において、 比較値生成手段は、画素クロックが第１の状態では、位
    相データの位相シフト量に応じて、第１比較値として第
    １の値、第２比較値として第２の値を生成し、画素クロ
    ックが第２の状態では、位相データの位相シフト量に応
    じて、第１比較値として前記第２の値、第２比較値とし
    て前記第１の値を生成することを特徴とする画素クロッ
    ク生成回路。
17. 【請求項１７】 請求項１５もしくは１６記載の画素ク
    ロック生成回路において、 クロック選択手段は、位相データと画素クロックの状態
    信号に基づいて選択信号をトグルし、第１クロックある
    いは第２クロックを選択することを特徴とする画素クロ
    ック生成回路。
18. 【請求項１８】 請求項１５記載の画素クロック生成回
    路において、 複数の位相データを記憶し、画素クロックに同期して順
    次読み出して比較値生成手段に与える位相データ記憶手
    段を有することを特徴とする画素クロック生成回路。
19. 【請求項１９】 請求項１５記載の画素クロック生成回
    路において、 複数の第１の位相データを記憶し、画素クロックに同期
    して順次読み出す位相データ記憶手段と、 第２の位相データと前記位相データ記憶手段から読み出
    される第１の位相データを合成して比較値生成手段へ与
    える位相データ合成手段を有することを特徴とする画素
    クロック生成回路。
20. 【請求項２０】 請求項１８記載の画素クロック生成回
    路において、 位相データ記憶手段は、あらじめ１ライン分の位相デー
    タを記憶し、ラインを走査するたびに、画素クロックに
    同期して順次読み出すことを特徴とする画素クロック生
    成回路。
21. 【請求項２１】 請求項１９記載の画素クロック生成回
    路において、 位相データ記憶手段は、あらじめ１ライン分の第１の位
    相データを記憶し、ラインを走査するたびに、画素クロ
    ックに同期して順次読み出し、 位相データ合成手段は、ライン毎に外部から与えられる
    第２の位相データと、前記ラインを走査するたびに位相
    データ記憶手段から順次読み出される第１の位相データ
    とを合成ことを特徴とする画素クロック生成回路。
22. 【請求項２２】 請求項１５乃至２１のいずれか１項に
    記載の画素クロック生成回路において、 第１計数手段は画素クロックの立ち上がりでカウント動
    作し、第２計数手段は高周波クロックの立ち下がりでカ
    ウント動作することを特徴とする画素クロック生成回
    路。
23. 【請求項２３】 光源から出力される光束を、偏向器に
    より走査方向に沿って被走査媒体上を走査させることに
    より画像を形成する画像形成装置において、請求項１乃至２２のいずれか１項に 記載の画素クロック
    生成回路を具備することを特徴とする画像形成装置。
24. 【請求項２４】 複数の光源から出力される光束を、偏
    向器により走査方向に沿って被走査媒体上を走査させる
    ことにより画像を形成する画像形成装置において、請求項１乃至２２のいずれか１項に 記載の画素クロック
    生成回路を具備することを特徴とする画像形成装置。