JP4165746B2 - 画素クロック生成回路及び画像形成装置 - Google Patents
画素クロック生成回路及び画像形成装置 Download PDFInfo
- Publication number
- JP4165746B2 JP4165746B2 JP2003031057A JP2003031057A JP4165746B2 JP 4165746 B2 JP4165746 B2 JP 4165746B2 JP 2003031057 A JP2003031057 A JP 2003031057A JP 2003031057 A JP2003031057 A JP 2003031057A JP 4165746 B2 JP4165746 B2 JP 4165746B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- synchronization signal
- pixel clock
- phase
- generating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 96
- 238000001514 detection method Methods 0.000 claims description 73
- 230000007704 transition Effects 0.000 claims description 64
- 230000000630 rising effect Effects 0.000 claims description 32
- 230000001360 synchronised effect Effects 0.000 claims description 17
- 230000010363 phase shift Effects 0.000 description 31
- 238000010586 diagram Methods 0.000 description 20
- 239000004065 semiconductor Substances 0.000 description 8
- 230000004075 alteration Effects 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000006073 displacement reaction Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 108091008695 photoreceptors Proteins 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B26/00—Optical devices or arrangements for the control of light using movable or deformable optical elements
- G02B26/08—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light
- G02B26/10—Scanning systems
- G02B26/12—Scanning systems using multifaceted mirrors
- G02B26/127—Adaptive control of the scanning light beam, e.g. using the feedback from one or more detectors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/50—All digital phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Laser Beam Printer (AREA)
- Mechanical Optical Scanning Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Facsimile Scanning Arrangements (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、レーザプリンタ、デジタル複写機、その他、広く画像形成装置で使用される画素クロックの生成及び位相制御に関し、詳しくは、画素クロックの高精度の位相制御を実現する画素クロック生成回路及びそれを備えた画像形成装置に関する。
【０００２】
【従来の技術】
レーザプリンタ、デジタル複写機等の画像形成装置の一般的構成を図２５に示す。図２５において、半導体レーザユニット１００１から発光されたレーザ光は、回転するポリゴンミラー１００２によりスキャンされ、走査レンズ１００３を介して被走査媒体である感光体１００４上に光スポットを形成し、その感光体１００４を露光して静電潜像を形成する。このとき、１ライン毎に、フォトディテクタ１００５の出力信号に基づいて、１ライン毎、位相同期のとられた画像クロック（画素クロック）を生成して画像処理ユニット１００６とレーザ駆動回路１００７へ供給する。このようにして、半導体レーザユニット１００１は、画像処理ユニット１００６により生成された画像データと位相同期回路１００９により１ライン毎に位相が設定された画像クロックに従い、半導体レーザの発光時間をコントロールすることにより、被走査媒体である感光体１００４上の静電潜像をコントロールする。
【０００３】
このような走査光学系において、ポリゴンスキャナ等の偏向器の偏向反射面の回転軸からの距離のばらつきは、被走査面上を走査する光スポット（走査ビーム）の走査速度ムラを発生させる。この走査速度ムラは画像の揺らぎとなり画像品質の劣化となる。高品位の画質を要求する場合は走査ムラの補正を行う必要がある。さらに、マルチビーム光学系の場合、各発光源の発振波長に差があると、走査レンズの色収差が補正されていない光学系の場合に露光位置ずれが発生し、各発光源に対応するスポットが被走査媒体上を走査する時の走査幅は、発光源ごとに差が生じてしまい、画像品質の劣化の要因になってしまうため、走査幅の補正を行う必要がある。
【０００４】
従来、走査ムラ等の補正を行う技術としては、例えば、特許文献１や特許文献２に記載のように、基本的に画素クロックの周波数を変化させて、走査線に沿った光スポット位置を制御する方法が知られている。
【０００５】
【特許文献１】
特開平１１−１６７０８１号公報
【特許文献２】
特開２００１−２２８４１５号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、画素クロックの周波数を変化させる従来方式（周波数変調方式）は、一般に画素クロック制御部の構成が複雑であり、かつ、その複雑さは周波数変調幅が微小になるにつれて増大するため、きめ細かな制御ができないという問題がある。
【０００７】
本発明の目的は、簡単な構成で位相同期のとられた画素クロックの位相制御を可能にする画素クロック生成回路及びそれを備えた画像形成装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の画素クロック生成回路は、高周波クロックを生成する高周波クロック生成手段と、前記高周波クロック生成手段から出力される高周波クロックと画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成する画素クロック生成手段からなる。ここで、画素クロック生成手段は、前記水平同期信号を前記高周波クロックに同期させた位相同期信号として出力する位相同期生成手段と、前記位相同期信号及び画素クロックの遷移を検出する検出手段と、前記検出手段からの出力と画素クロックの遷移タイミングを指示する位相データに基づいて制御信号を生成する制御信号生成手段と、前記制御信号生成手段の出力に基づいて画素クロックの遷移を行う画素クロック制御手段とを有することを基本とする。
本発明によれば、画素クロックの水平同期信号入力からの出力を精度良くでき、比較的簡単な構成で画素クロックの位相をきめ細かに制御することができるようになる。
【０００９】
【発明の実施の形態】
図１に本発明による画素クロック生成回路を搭載した画像形成装置の一実施形態の全体構成を示す。本画像形成装置は、レーザ駆動部１５０で駆動されることで任意時間幅のレーザ光を出力する半導体レーザ２０１を有している。半導体レーザ２０１から出力されたレーザ光は、コリメータレンズ２０２及びシリンダレンズ２０３を介することで整形され、その後、ポリゴンミラー２０４に入射することで、周期性をもって感光体２０８上を走査するように反射される。ポリゴンミラー２０４で反射されたレーザ光は、感光体２０８に照射される前にｆθレンズ２０５及びミラー２０７及びトロイダルレンズ２０６を介することで光軸が曲げられる。このように光軸の曲げられたレーザ光が被走査媒体である感光体２０８に照射されて光スポットを形成する。これにより感光体２０８上には、半導体レーザ２０１の出力に応じた画像（静電潜像）が形成される。
【００１０】
また、ミラー２０７の両端には、それぞれフォトディテクタ１０１，１０２が設けられており、走査の開始と終了とが検出されるように構成されている。即ち、ポリゴンミラー２０４により所定方向へ反射するレーザ光は、感光体２０８を１ライン走査する前に開始側のフォトディテクタ１０１に入射され、走査後にフォトディテクタ１０２に入射される。フォトディテクタ１０１，１０２は、入射されたレーザ光を電気信号（第１／第２水平同期信号）に変換して、これをドット位置ずれ検出・制御部１１０に入力する。このようにドット位置ずれ検出・制御部１１０には、１ライン毎の走査開始のタイミング信号（第１の水平同期信号）と走査終了のタイミングと信号（第２の水平同期信号）が入力される。また、フォトディテクタ１０１から出力される第１の水平同期信号は、ライン同期信号として画素クロック生成部１２０にも入力される。
【００１１】
ドット位置ずれ検出・制御部１１０では、フォトディテクタ１０１と１０２とから入力される２つの電気信号（第１／第２水平同期信号）の時間間隔が測定され、この測定値に基づいて１ライン毎に走査時間のずれ量が求められる。この方法としては、例えば測定された時間間隔を予め設定しておいた基準の時間と比較する等の方法を採用することができる。
【００１２】
ドット位置ずれ検出・制御部１１０は、求めたずれ量を補正するための位相データを生成する。ここで、位相データとは、走査レンズ等よりなる光学系の特性により生じる走査ムラを補正したり、ポリゴンミラー２０４の回転ムラによるドット位置ずれを補正したり、レーザ光の色収差によって生じるドット位置ずれを補正するためのものであり、画素クロックの位相のシフト量の指示が示されている。生成された位相データは画素クロック生成部１２０に入力される。
【００１３】
画素クロック生成部１２０では、フォトディテクタ１０１から出力される第１の水平同期信号に位相同期させ、また、ドット位置ずれ検出・制御部１１０から与えられた位相データに基づいて半導体レーザ２０１を駆動する際のタイミングとなる画素クロック（ＰＣＬＫ）を生成する。生成された画素クロック（ＰＣＬＫ）は画像処理部１３０及びレーザ駆動データ生成部１４０に与えられる。この画素クロック生成部１２０が本発明に係る画素クロック生成回路であり、その構成については、図２以降の図面を用いて詳細に説明する。
【００１４】
画像処理部１３０は、画素クロック生成部（画素クロック生成回路）１２０から与えられる画素クロック（ＰＣＬＫ）を基準に画像データを生成し、これをレーザ駆動データ生成部１４０に入力する。レーザ駆動データ生成部１４０は、入力された画像データから、同様に画素クロック生成部（画素クロック生成回路）１２０から与えられる画素クロック（ＰＣＬＫ）を基準にしてレーザ駆動データ（変調データ）を生成し、これをレーザ駆動部１５０に入力する。レーザ駆動部１５０は、入力されたレーザ駆動データ（変調データ）に従って半導体レーザ２０１を駆動する。これにより、感光体２０８には、走査幅揺らぎの解消された画像が形成される。
【００１５】
以下に、上記した画像形成装置における画素クロック生成部１２０、即ち、本発明に係る画素クロック生成回路の種々の実施例について、図面を用いて詳細に説明する。
【００１６】
〈実施例１〉
図２は、本実施例１による画素クロック生成回路の全体構成を示すブロック図である。図２において、画素クロック生成回路１０は高周波クロック生成回路１１、遷移検出回路１２、制御信号生成回路１３及び画素クロック制御回路１４、位相同期信号生成回路１５からなる。
【００１７】
高周波クロック生成回路１１は画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。位相同期信号生成回路１５は、外部から与えられる水平同期信号を高周波クロックに同期させた位相同期信号として出力する。遷移検出回路１２は位相同期信号あるいは画素クロックの遷移を検出する。具体的には、遷移検出回路１２は画素クロックＰＣＬＫの立上がりまたは立下りを検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を出力する。また、遷移検出回路１２は位相同期信号の立下りを検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を出力する。制御信号生成回路１３は遷移検出回路１２の出力信号である検出信号と外部から与えられる画素クロックの位相シフト量を指示する位相データに基づき、制御信号ａ、制御信号ｂを出力する。画素クロック制御回路１４は高周波クロックＶＣＬＫ、制御信号ａ、制御信号ｂに基づき画素クロックＰＣＬＫの遷移タイミングを制御してＰＬＣＫを生成する。
【００１８】
先に述べたように、位相データは走査レンズの特性により生ずる走査ムラを補正したり、ポリゴンミラーの回転ムラによるドット位置ずれを補正したり、レーザ光の色収差によって生ずるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータである。本実施例では３ビット構成とし、位相シフト量と位相データは図８（ａ）のように対応させる。
【００１９】
図３に図２の位相同期信号生成回路１５の構成例を示す。本位相同期信号生成回路１５はシフトレジスタＳＲで構成されている。シフトレジスタＳＲは高周波クロックＶＣＬＫでシフト動作し、入力される水平同期信号を高周波クロックＶＣＬＫに同期した信号として位相同期信号を出力する。図３では、入力される水平同期信号がＳ０，Ｓ１，Ｓ２とシフトし、出力Ｓ２が位相同期信号として出力される。このシフトレジスタＳＲの段数により水平同期信号が入力されてから画素クロックＰＣＬＫが出力されるまでの間隔をきめることになる。
【００２０】
図４に位相同期信号生成回路１５の別の構成例を示す。本位相同期信号生成回路１５は多段のシフトレジスタＳＲとマルチプレクサＭＵＸで構成されており、シフトレジスタＳＲは高周波クロックＶＣＬＫでシフト動作し、該シフトレジスタＳＲの各段の出力をマルチプレクサＭＵＸに入力し、外部から与えられるセレクトデータにより、そのいずれかを選択できるようになっている。このようにすることにより、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されるまでの間隔は固定されず、可変とすることができる。
【００２１】
図５に図２の制御信号生成回路１３の構成例を示す。本制御信号生成回路１５はシフトレジスタＳＲとマルチプレクサＭＵＸで構成されている。シフトレジスタＳＲは高周波クロックＶＣＬＫでシフト動作し、入力された検出信号Ｓ０〜Ｓ９とシフトさせていく。そして、途中のレジスタ出力Ｓ２を制御信号ａとして出力する。また、後段のレジスタ出力Ｓ３〜Ｓ９はマルチプレクサＭＵＸの入力となり、位相データにより、そのいずれかを選択できるようになっている。位相データとマルチプレクサＭＵＸから出力される信号ＯＵＴの対応は図８（ｂ）の通りである。このマルチプレクサＭＵＸの出力信号を制御信号ｂとして出力する。
【００２２】
図６、図７に図２における画素クロック制御回路１４の構成例を示す。図６は画素クロック制御回路１４がＪＫフリップフロップ（ＪＫ−ＦＦ）で構成されており、制御信号ａに”Ｈ”の信号、制御信号ｂに”Ｌ”の信号が入力されると、高周波クロックＶＣＬＫの立上がりで”Ｈ”を出力する。また、制御信号ａに”Ｌ”の信号、制御信号ｂに”Ｈ”の信号が入力されると、高周波クロックＶＣＬＫの立上がりで”Ｌ”を出力する。このＪＫフリップフロップの出力が画素クロックＰＣＬＫとなる。図７はクロック同期セットリセット付Ｄフリップフロップ（Ｄ−ＦＦ）で構成されており、制御信号ａに”Ｈ”の信号、制御信号ｂに”Ｌ”の信号が入力されると、ＶＣＬＫの立上がりで”Ｈ”を出力する。また、制御信号ａに”Ｌ”の信号、制御信号ｂに”Ｈ”の信号が入力されると、ＶＣＬＫの立上がりで”Ｌ”を出力する。同様に、このＤフリップフロップの出力が画素クロックＰＣＬＫとなる。
【００２３】
次に、本実施例の画素クロック生成回路の動作について、図９のタイミングチャートを用いて詳しく説明する。
【００２４】
図９では、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されるまでの様子と、高周波クロックＶＣＬＫの８分周に相当するデューティ比５０％の画素クロックＰＣＬＫを生成する様子（位相シフト量０）と、ＶＣＬＫの８分周のクロックに対して１／８クロックだけ位相を進めたＰＣＬＫを生成する様子（位相シフト量＋１）と、ＶＣＬＫの８分周のクロックに対して１／８クロックだけ位相を遅らせたＰＣＬＫを生成する様子（位相シフト量−１）を示している。なお、位相シフト量と位相データの対応は図８（ａ）の通りとする。
【００２５】
まず、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されるまでの様子について説明する。位相データは初期値として「３」が与えられているとする。図９において、（イ）のタイミングで水平同期信号が位相同期信号生成回路１５に入力されたとすると、位相同期信号は（ロ）のタイミングで高周波クロックＶＣＬＫに同期して出力される。この（ロ）における位相同期信号の立下りを遷移検出回路１２で検出し、検出信号を生成する。制御信号生成回路１３において、この検出信号が図５におけるシフトレジスタＳＲによりシフトされていく。シフトレジスタＳＲの各段の出力の様子が図９のＳ０〜Ｓ９である。制御信号ａはＳ２であるので、（ハ）のタイミングで”Ｈ”となる。そして、（ニ）のクロックのタイミングにおいて、制御信号ａが”Ｈ”になっていることから、図６あるいは図７示す画素クロック制御回路１４にて画素クロックＰＣＬＫを”Ｈ”から”Ｌ”に遷移させる。次に、位相データとして「３」が与えられているので、図８（ｂ）より、制御信号生成回路１３において、図５のマルチプレクサＭＵＸから制御信号ｂとしてＳ６の信号が出力され、（ホ）のタイミングで”Ｈ”となる。そして、（ヘ）のクロックのタイミングにおいて、制御信号ｂが”Ｈ”になっていることから、図６あるいは図７に示した画素クロック制御回路１４にて画素クロックＰＣＬＫを”Ｌ”から”Ｈ”に遷移させる。
【００２６】
このようにして、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されまでの間隔を、高周波クロック１周期以下の誤差内で出力することができる。
【００２７】
次に、その後の画素クロックＰＣＬＫの生成の様子について説明する。まず、位相シフト量「０」におけるＰＣＬＫの生成の様子について説明する。位相シフト量「０」のＰＣＬＫを生成する場合は、ＰＣＬＫの立上がりに同期して位相データとして「３」を与える（図９の（ヘ））。また、（ヘ）におけるＰＣＬＫの立上がりを遷移検出回路１２で検出し、検出信号を生成する。制御信号生成回路１３において、この検出信号は図５におけるシフトレジスタＳＲによりシフトされていく。シフトレジスタＳＲの各段の出力の様子が図９のＳ０〜Ｓ９である。制御信号ａはＳ２であるので、（ト）のタイミングで”Ｈ”となり、（チ）のクロックのタイミングにおいて、制御信号ａが”Ｈ”になっていることから、図６あるいは図７に示す画素クロック制御回路１４にて画素クロックＰＣＬＫを”Ｈ”から”Ｌ”に遷移させる。次に、位相データとして「３」が与えられているので、図８（ｂ）より、制御信号生成回路１３において、図５のマルチプレクサＭＵＸから制御信号ｂとしてＳ６の信号が出力され、（リ）のタイミングで”Ｈ”となる。そして、（ヌ）のクロックのタイミングにおいて、制御信号ｂが”Ｈ”になっていることから、図６あるいは図７に示した画素クロック制御回路１４にて画素クロックＰＣＬＫを”Ｌ”から”Ｈ”に遷移させる。このようにして、位相シフト量「０」の画素クロックＰＣＬＫを生成することができる。
【００２８】
次に、位相シフト量「−１」におけるＰＣＬＫの生成の様子について説明する。位相シフト量「−１」のＰＣＬＫを生成する場合は、ＰＣＬＫの立上がりに同期して位相データとして「２」を与える（図９の（ヌ））。また、（ヌ）におけるＰＣＬＫの立上がりを遷移検出回路１２で検出し、検出信号を生成する。制御信号生成回路１３において、この検出信号は図５におけるシフトレジスタＳＲによりＳ０〜Ｓ９とシフトされていく。制御信号ａはＳ２であるので、（ル）のタイミングで”Ｈ”となる。そして、（オ）のクロックのタイミングにおいて、制御信号ａが”Ｈ”になっていることから、図６あるいは図７に示す画素クロック制御回路１４にて画素クロックＰＣＬＫを”Ｈ”から”Ｌ”に遷移させる。次に、位相データとして「２」が与えられているので、図８（ｂ）より、制御信号生成回路１３において、図５のマルチプレクサＭＵＸから制御信号ｂとしてＳ５の信号が出力され、（ワ）のタイミングで”Ｈ”となる。そして、（カ）のクロックのタイミングにおいて、制御信号ｂが”Ｈ”になっていることから、図６あるいは図７に示す画素クロック制御回路１４にて画素クロックＰＣＬＫを”Ｌ”から”Ｈ”に遷移させる。このようにして、位相シフト量「−１」の画素クロックＰＣＬＫを生成することができる。
【００２９】
次に、位相シフト量「＋１」におけるＰＣＬＫの生成の様子について説明する。位相シフト量「＋１」のＰＣＬＫを生成する場合は、ＰＣＬＫの立上がりに同期して位相データとして「４」を与える（図９の（カ））。また、（カ）におけるＰＣＬＫの立上がりを遷移検出回路１２で検出し、検出信号を生成する。制御信号生成回路１３において、この検出信号は図５におけるシフトレジスタＳＲによりシフトＳ０〜Ｓ９されていく。制御信号ａはＳ２であるので、（ヨ）のタイミングで”Ｈ”となる。そして、（タ）のクロックのタイミングにおいて、制御信号ａが”Ｈ”になっていることから、図６あるいは図７に示す画素クロック制御回路１４にて画素クロックＰＣＬＫを”Ｈ”から”Ｌ”に遷移させる。次に、位相データとして「４」が与えられているので、図８（ｂ）より、制御信号生成回路１３において、図５のマルチプレクサＭＵＸから制御信号ｂとしてＳ７の信号が出力され、（レ）のタイミングで”Ｈ”となる。そして、（ソ）のクロックのタイミングにおいて、制御信号ｂが”Ｈ”になっていることから、図６あるいは図７に示す画素クロック制御回路１４にて画素クロックＰＣＬＫを”Ｌ”から”Ｈ”に遷移させる。このようにして、位相シフト量「＋１」の画素クロックＰＣＬＫを生成することができる。
【００３０】
以上のように、位相データを画素クロックＰＣＬＫに同期させて与えることにより、画素クロックＰＣＬＫの位相を１クロックごとに変化させることができる。
【００３１】
〈実施例２〉
図１０に本実施例２による画素クロック生成回路の全体構成図を示す。図１０において、画素クロック生成回路１０は、高周波クロック生成回路１１、遷移検出回路（１）１２、制御信号生成回路（１）１３、クロック１生成回路１４、遷移検出回路（２）１５、制御信号生成回路（２）１６、クロック２生成回路１７、マルチプレクサ（ＭＵＸ）１８、位相同期信号生成回路１９からなる。
【００３２】
高周波クロック生成回路１１は画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。遷移検出回路（１）１２は、高周波クロックＶＣＬＫの立上がりで動作し、クロック１信号の立上がりと位相同期信号１の立下りを検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を出力する。遷移検出回路１２の出力を検出信号１とする。制御信号生成回路（１）１３は、高周波クロックＶＣＬＫの立上がりで動作し、遷移検出回路（１）１２の出力信号と位相データに基づき、制御信号１ａ及び制御信号１ｂを出力する。クロック１生成回路１４は高周波クロックＶＣＬＫの立上がりで動作し、制御信号１ａ及び制御信号１ｂに基づきクロック１を生成する。遷移検出回路（２）１５は、高周波クロックＶＣＬＫの立下がりで動作し、クロック２信号の立上がりと位相同期信号２の立下りを検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を出力する。遷移検出回路（２）１５の出力を検出信号２とする。制御信号生成回路（２）１６は、高周波クロックＶＣＬＫの立下がりで動作し、遷移検出回路（２）１５の出力信号と位相データに基づき、制御信号２ａ及び制御信号２ｂを出力する。クロック２生成回路１７は高周波クロックＶＣＬＫの立下がりで動作し、制御信号２ａ及び制御信号２ｂに基づきクロック２を生成する。マルチプレクサ１８は、位相同期信号生成回路１９からの位相状態信号に基づきクロック１、クロック２を選択し、画素クロックＰＣＬＫとして出力する。
【００３３】
位相同期信号生成回路１９は、水平同期信号を入力し、高周波クロックＶＣＬＫの立上がりに同期した位相同期信号１と、高周波クロックＶＣＬＫの立下りに同期した位相同期信号２と、水平同期信号の入力のタイミングつまり、高周波クロックＶＣＬＫの”Ｈ”の時に立ち下がっているか、”Ｌ”の時に立ち下がっているかを示す位相状態信号を出力する。
【００３４】
先に述べたように、位相データは、走査レンズの特性により生ずる走査ムラを補正したり、ポリゴンミラーの回転ムラによって生ずるドット位置ずれを補正したり、レーザ光の色収差によって生ずるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータで、ここでは３ビット構成とし、位相シフト量と位相データは図８（ａ）のように対応させる。
【００３５】
図１１に図１０の位相同期信号生成回路１９の構成例を示す。本位相同期信号生成回路１９はシフトレジスタ等で構成されている。ＦＦ１０〜ＦＦ１２のシフトレジスタＳＲ１は高周波クロックＶＣＬＫの立上がりでシフト動作し、ＦＦ１２の出力Ｑ１２を、入力される水平同期信号を高周波クロックＶＣＬＫの立上がりに同期した位相同期信号１として出力する。また、ＦＦ２０〜ＦＦ２２のシフトレジスタＳＲ２は高周波クロックＶＣＬＫの立下がりでシフト動作し、ＦＦ２２の出力Ｑ２２を、入力される水平同期信号を高周波クロックＶＣＬＫの立下りに同期した位相同期信号２として出力する。
【００３６】
また、位相同期信号生成回路１９は、水平同期信号の入力タイミングを示す位相状態信号を生成するための順序回路、ＲＳ−ＦＦの回路１９′を含んでいる。この位相状態信号の生成の様子を図１２、図１３を用いて説明する。
【００３７】
図１２は水平同期信号が高周波クロックＶＣＬＫの”Ｈ”の時に立ち下がった場合（図１２の（イ））を示している。この場合、Ａ１、Ａ２の信号が図１２の（ロ）、（ハ）のタイミングで出力され、それにより、まずＳＥＴ信号（Ｓ）が（ロ）のタイミングで”Ｈ”になり、ＲＳ−ＦＦの出力つまり、位相状態信号が”Ｈ”になる。その後、ＲＥＳＥＴ信号（Ｒ）が（ニ）のタイミングで”Ｈ”になるので、ＲＳ−ＦＦの出力つまり、位相状態信号が”Ｌ”になる。このように、水平同期信号が高周波クロックＶＣＬＫの”Ｈ”の時に立ち下がった場合は、位相状態信号は”Ｌ”となる。
【００３８】
図１３は水平同期信号が高周波クロックＶＣＬＫの”Ｌ”の時に立ち下がった場合（図１３の（イ））を示している。この場合、Ａ１、Ａ２の信号が図１３の（ロ）、（ハ）のタイミングで出力され、それにより、まずＲＥＳＥＴ信号（Ｒ）が（ロ）のタイミングで”Ｈ”になり、ＲＳ−ＦＦの出力つまり、位相状態信号が”Ｌ”になる。その後、ＳＥＴ信号（Ｓ）が（ニ）のタイミングで”Ｈ”になるので、ＲＳ−ＦＦの出力つまり、位相状態信号が”Ｈ”になる。このように、水平同期信号が高周波クロックＶＣＬＫの”Ｌ”の時に立ち下がった場合は、位相状態信号は”Ｈ”となる。
【００３９】
図１４に図９の位相同期信号生成回路１９の別の構成例を示す。これは位相状態信号生成のための回路が順序回路とＴ−ＦＦで構成されているものである。ここでは図１１のＦＦ１０〜ＦＦ１２のシフトレジスタ構成にＦＦ１３のレジスタが追加され、Ａ１信号はＱ１３とＱ１２Ｂ信号のＡＮＤ条件から生成されている。この位相同期信号生成回路１９における位相状態信号生成の様子を図１５、図１６に示す。
【００４０】
図１５は水平同期信号が高周波クロックＶＣＬＫの”Ｈ”の時に立ち下がった場合（図１５の（イ））を示している。まず、水平同期信号が入力されたことを検出しＴ−ＦＦをリセットし、位相状態信号を”Ｌ”にしておく。その後、Ａ２、Ａ１の信号が図１５の（ロ）、（ハ）のタイミングで出力される。Ａ１、Ａ２の信号のＡＮＤ条件からＴ信号が生成されるが、（Ａ１，Ａ２）＝（Ｈ、Ｈ）という状態はないので、Ｔ信号は”Ｌ”のままで、Ｔ−ＦＦの出力も”Ｌ”のままとなり、位相状態信号は”Ｌ”となる。
【００４１】
図１６は水平同期信号が高周波クロックＶＣＬＫの”Ｌ”の時に立ち下がった場合（図１６の（イ））を示している。まず、水平同期信号が入力されたことを検出し、Ｔ−ＦＦをリセットし、位相状態信号を”Ｌ”にしておく。その後、Ａ１、Ａ２の信号が図１６の（ロ）、（ハ）のタイミングで出力される。Ａ１、Ａ２の信号のＡＮＤ条件からＴ信号が生成されるが、ここでは、（ハ）のタイミングで（Ａ１，Ａ２）＝（Ｈ、Ｈ）という状態となるので、Ｔ信号が”Ｈ”となる。Ｔ信号が”Ｈ”となったことにより、Ｔ−ＦＦの出力がトグルされ”Ｈ”となる。よって位相状態信号は”Ｈ”となる。
【００４２】
なお、図１１、図１４の構成の位相同期信号生成回路１９において、図４に示した位相同期信号生成回路１５のように、シフトレジスタを多段にしてその出力をマルチプレクサで選択できるようにすれば、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されるまでの間隔は固定されず、可変とすることができる。
【００４３】
図１０における制御信号生成回路（１）１３、制御信号生成回路（２）１６は図５に示した回路構成と同じである。ただし、制御信号生成回路（１）１３は高周波クロックＶＣＬＫの立上がりで動作し、制御信号生成回路（２）１６は高周波クロックＶＣＬＫの立下りで動作する。
【００４４】
図１０におけるクロック１生成回路１４、クロック２生成回路１７は図６あるいは図７に示した回路構成と同じである。ただし、クロック１生成回路１４は、高周波クロックＶＣＬＫの立上がりで動作し、クロック２生成回路１７は、高周波クロックＶＣＬＫの立下がりで動作する。
【００４５】
図１０におけるクロック１は遷移検出回路（１）１２、制御信号生成回路（１）１３、クロック１生成回路１４の系から生成され、その生成の様子は先の実施例１の場合と同じで、高周波クロックＶＣＬＫの立上がりに同期している。また、図１０におけるクロック２は遷移検出回路（２）１５、制御信号生成回路（２）１６、クロック２生成回路１７の系から生成され、同様に、その生成の様子は先の実施例１の場合と同じであるが、高周波クロックの立下りに同期している。
【００４６】
図１７、図１８に、図１０の画素クロック生成回路１０における水平同期信号とクロック１、クロック２、及び画素クロックＰＣＬＫの出力の様子を示す。
【００４７】
図１７は水平同期信号が高周波クロックＶＣＬＫの”Ｈ”の時に立ち下がった様子を示す。ここでは、水平同期信号が高周波クロックＶＣＬＫの”Ｈ”の時に立ち下がっているので（図１７の（イ））、位相状態信号が”Ｌ”となり、図１０のマルチプレクサ１８によりクロック１が選択されて画素クロックＰＣＬＫとして出力される（図１７の（ロ））。
【００４８】
図１８は水平同期信号が高周波クロックＶＣＬＫの”Ｌ”の時に立ち下がった様子を示す。ここでは、水平同期信号が高周波クロックＶＣＬＫの”Ｌ”の時に立ち下がっているので（図１８の（イ））、位相状態信号が”Ｈ”となり、図１０のマルチプレクサ１８によりクロック２が選択されて画素クロックＰＣＬＫとして出力される（図１８の（ロ））。
【００４９】
以上により、本実施例２では、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されまでの間隔を、高周波クロック半周期以下の誤差内で出力することができる。また、位相データを与えることにより、画素クロックＰＣＬＫの位相を高周波クロックＶＣＬＫの１クロックステップで変化させることができる。
【００５０】
〈実施例３〉
図１９に本実施例３による画素クロック生成回路の全体構成図を示す。図１９において、画素クロック生成回路１０は、高周波クロック生成回路１１、遷移検出回路（１）１２、制御信号生成回路（１）１３、クロック１生成回路１４、遷移検出回路（２）１５、制御信号生成回路（２）１６、クロック２生成回路１７、マルチプレクサ１８、制御データ生成回路１９、ステータス信号生成回路２０、セレクト信号生成回路２１、位相同期信号生成回路２２からなる。
【００５１】
高周波クロック生成回路１１は画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。遷移検出回路（１）１２は、高周波クロックＶＣＬＫの立上がりで動作し、クロック１信号の立上がりを検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を検出信号１として出力する。制御信号生成回路（１）１３は、高周波クロックＶＣＬＫの立上がりで動作し、遷移検出回路（１）１２の出力信号と制御データ生成回路１９が出力する制御データ１に基づき、制御信号１ａ及び制御信号１ｂを出力する。クロック１生成回路１４は高周波クロックＶＣＬＫの立上がりで動作し、制御信号１ａ及び制御信号１ｂに基づきクロック１を生成する。遷移検出回路（２）１５は、高周波クロックＶＣＬＫの立下がりで動作し、クロック２信号の立上がりを検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を検出信号２として出力する。制御信号生成回路（２）１６は、高周波クロックＶＣＬＫの立下がりで動作し、遷移検出回路（２）１５の出力信号と制御データ生成回路１９が出力する制御データ２に基づき、制御信号２ａ及び制御信号２ｂを出力する。クロック２生成回路１７は高周波クロックＶＣＬＫの立下がりで動作し、制御信号２ａ及び制御信号２ｂに基づきクロック２を生成する。マルチプレクサ１８は、セレクト信号生成回路２１からのセレクト信号に基づきクロック１、クロック２を選択し、画素クロックＰＣＬＫとして出力する。
【００５２】
制御データ生成回路１９は、外部から与えられる位相データとステータス信号生成回路２０が出力するステータス信号に基づき制御データ１、制御データ２を出力する。先に述べたように、位相データは、走査レンズの特性により生ずる走査ムラを補正したり、ポリゴンミラーの回転ムラによって生ずるドット位置ずれを補正したり、レーザ光の色収差によって生ずるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータで、ここでも３ビット構成とするが、本実施例では位相シフト量と位相データは図２０のように対応させる。
【００５３】
ステータス信号生成回路２０は、位相データのビット０が１のときに画素クロックＰＣＬＫの立上がりのタイミングで信号をトグルさせてステータス信号として出力する。これにより、ステータス信号は高周波クロックＶＣＬＫの立上がり時に画素クロックＰＣＬＫが立ち上がっているときは第１のステートを、高周波クロックＶＣＬＫの立下り時に画素クロックＰＣＬＫが立ち下がっているときは第２のステートを示すようになる。ここではステータス信号は高周波クロックＶＣＬＫの立上がり時に画素クロックＰＣＬＫが立ち上がっているときは”０”、高周波クロックＶＣＬＫの立下り時に画素クロックＰＣＬＫが立ち下がっているときは”１”とする。また位相同期信号生成回路２２からの位相状態信号により、その初期値をきめる。
【００５４】
セレクト信号生成回路２１は、位相データのビット０が１のときに画素クロックＰＣＬＫの立下りのタイミングで信号をトグルさせてセレクト信号として出力する。また位相同期信号生成回路２２からの位相状態信号によりその初期値をきめる。
【００５５】
図１９におけるクロック１生成回路１４、クロック２生成回路１７の構成は先の図６あるいは図７と同じである。
【００５６】
図２１に、図１９における制御信号生成回路（１）１３及び制御信号生成回路（２）１６の構成例を示す。制御信号生成回路（１）１３、制御信号生成回路（２）１６はシフトレジスタとマルチプレクサで構成されている。ただし、制御信号生成回路（１）１３におけるシフトレジスタＳＲ（１）は高周波クロックＶＣＬＫの立上がりでシフト動作し、制御信号生成回路（２）１６におけるシフトレジスタＳＲ（２）は高周波クロックＶＣＬＫの立下がりでシフト動作する。シフトレジスタＳＲ（１）は入力された検出信号１をＳ１０〜Ｓ１８とシフトさせていき、途中の出力Ｓ１２を制御信号１ａとして出力する。シフトレジスタＳＲ（２）は入力された検出信号２をＳ２０〜Ｓ２８とシフトさせていき、途中の出力Ｓ１２を制御信号２ａとして出力する。また、シフトレジスタＳＲ（１）の後段の出力Ｓ１３〜Ｓ１９はマルチプレクサＭＵＸ（１）に、シフトレジスタＳＲ（２）の後段の出力Ｓ２３〜Ｓ２９はマルチプレクサＭＵＸ（２）に与えられる。マルチプレクサＭＵＸ（１）では、制御データ生成回路１９から与えられる制御データ１に従ってレジスタ出力Ｓ１３〜Ｓ１９のいずれかを選択し、制御信号１ｂとして出力する。マルチプレクサＭＵＸ（２）では、制御データ生成回路１９から与えられる制御データ２に従ってレジスタ出力Ｓ１３〜Ｓ１９のいずれかを選択し、制御信号２ｂとして出力する。マルチプレクサＭＵＸ（１）、マルチプレクサＭＵＸ（２）の真理値表を図２２に示す。
【００５７】
次に、図１９における制御データ生成回路１９について説明する。制御データ生成回路１９は、外部から与えられる位相データとステータス信号生成回路２０が出力するステータス信号をデコードして制御データ１、制御データ２を出力する。制御データ生成回路１９の動作は、制御信号生成回路（１）１３、制御信号生成回路（２）１６と関係している。つまり、図２１における制御信号生成回路（１）１３、制御信号生成回路（２）１６のシフトレジスタＳＲ（１）、シフトレジスタＳＲ（２）の出力とマルチプレクサＭＵＸ（１）、マルチプレクサＭＵＸ（２）の入力の順番によって制御データ生成回路１９のデコードの動作が決まる。本実施例における位相シフト量と位相データの対応は図２０に示した通りである。この場合の制御データ生成回路１９の真理値表を図２３に示す。
【００５８】
図１９における位相同期信号生成回路２２の構成は実施例２におけるものと同じである（図１１）。ここでも位相同期信号生成回路２２から出力される位相状態同期信号により、水平同期信号入力から最初に出力される画素クロックＰＣＬＫとしてクロック１かクロック２のいずれかが選択され、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されまでの間隔を高周波クロック半周期以下の誤差内で出力することができる。
【００５９】
次に、本実施例３の画素クロック生成回路１０において、最初のクロックが出力された後の画素クロックＰＣＬＫの生成の様子を図２４を用いて説明する。図２４では、位相シフトが０の時、高周波クロックＶＣＬＫの８分周に相当する画素クロックＰＣＬＫを生成し、それに対し位相を＋１／１６ＰＣＬＫ、−１／１６ＰＣＬＫシフトさせた画素クロックＰＣＬＫを生成している様子を示している。
【００６０】
まず、位相シフト「０」の画素クロックＰＣＬＫの生成について説明する。
（制御データ１、制御データ２の生成について）
画素クロックＰＣＬＫに同期して、位相シフト「０」を示す位相データ”０００”が与えられる（図２４の（イ））。その位相データとステータス信号（最初は０としている）が制御データ生成回路１９に入力され、図２３の真理値表に従って、制御データ１（０１０）、制御データ２（０１０）が出力される。
【００６１】
（クロック１生成について）
図２４の（イ）において、クロック１の立上がりを遷移検出回路（１）１２で検出し、検出信号１として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号１が制御信号生成回路（１）１３のシフトレジスタＳＲ（１）（図２１）に与えられ、図２４に示すようなレジスタ出力Ｓ１０〜Ｓ１８の信号が得られる。制御信号１ａはレジスタ出力Ｓ１２そのものであるので、（ロ）のタイミングで”Ｈ”となり、（ハ）のクロックのタイミングにおいて、制御信号１ａが”Ｈ”になっていることから、クロック１生成回路１４はクロック１を”Ｌ”に遷移させ出力する。次に、制御データ１が”０１０”であるので、制御信号生成回路（１）１３のマルチプレクサＭＵＸ（１）の出力である制御信号１ｂにはレジスタ出力Ｓ１６が現れ、（ニ）のタイミングで”Ｈ”となり、（ホ）のクロックのタイミングにおいて、制御信号１ｂが”Ｈ”になっていることから、クロック１生成回路１４はクロック１を”Ｈ”に遷移させ出力する。
【００６２】
（クロック２生成について）
図２４の（イ）′において、クロック２の立上がりを遷移検出回路（２）１５で検出し、図２４に示すように、検出信号２として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号２が制御信号生成回路（２）１６のシフトレジスタＳＲ（２）（図２１）に与えられ、図２４に示すようなレジスタ出力Ｓ２０〜Ｓ２８の信号が得られる。制御信号２ａはレジスタ出力Ｓ２２そのものであるので、図（ロ）′のタイミングで”Ｈ”となり、（ハ）′のクロックのタイミングにおいて、制御信号２ａが”Ｈ”になっていることから、クロック２生成回路１７はクロック２を”Ｌ”に遷移させ出力する。次に、制御データ２が”０１０”であるので、制御信号生成回路（２）１６のマルチプレクサＭＵＸ（２）の出力である制御信号２ｂにはレジスタ出力Ｓ２６が現れ、（ニ）′のタイミングで”Ｈ”となり、（ホ）′のクロックのタイミングにおいて、制御信号２ｂが”Ｈ”になっていることから、クロック２生成回路１７はクロック２を”Ｈ”に遷移させ出力する。
【００６３】
（画素クロックＰＣＬＫの生成について）
ここではセレクト信号が”Ｌ”であるので画素クロックＰＣＬＫとしてクロック１が出力される。
【００６４】
次に、位相シフト＋１／１６ＰＣＬＫさせた画素クロックＰＣＬＫの生成について説明する。
（制御データ１、制御データ２の生成について）
画素クロックＰＣＬＫに同期して、位相シフト「＋１」を示す位相データ”００１”が与えられる（図２４の（ホ））。ステータス信号生成回路２０からのステータス信号は、その前の位相データのｂｉｔ０が”０”であるのでトグルせず”０”のままである。その位相データとステータス信号が制御データ生成回路１９に入力され、図２３の真理値表に従って、制御データ１（０１０）、制御データ２（００１）が出力される。
【００６５】
（クロック１生成について）
図２４の（ホ）において、クロック１の立上がりを遷移検出回路（１）１２で検出し、図２４に示すように、検出信号１として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号１が制御信号生成回路（２）１３のシフトレジスタＳＲ（１）（図２１）に与えられ、図２４に示すようなレジスタ出力Ｓ１０〜Ｓ１８の信号が得られる。制御信号１ａはレジスタ出力Ｓ１２そのものであるので、（ヘ）のタイミングで”Ｈ”となり、（ト）のクロックのタイミングにおいて、制御信号１ａが”Ｈ”になっていることから、クロック１生成回路１４はクロック１を”Ｌ”に遷移させ出力する。次に、制御データ１が”０１０”であるので、制御信号生成回路（１）１３のマルチプレクサＭＵＸ（１）の出力である制御信号１ｂにはレジスタ出力Ｓ１６が現れ、（チ）のタイミングで”Ｈ”となり、（リ）のクロックのタイミングにおいて、制御信号１ｂが”Ｈ”になっていることから、クロック１生成回路１４はクロック１を”Ｈ”に遷移させ出力する。
【００６６】
（クロック２生成について）
図２４の（ホ）′において、クロック２の立上がりを遷移検出回路（２）１５で検出し、図２４に示すように、検出信号２として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号２が制御信号生成回路（２）１６のシフトレジスタＳＲ（２）（図２１）に与えられ、図２４に示すようなレジスタ出力Ｓ２０〜Ｓ２８の信号が得られる。制御信号２ａはレジスタ出力Ｓ２２そのものであるので、（ヘ）′のタイミングで”Ｈ”となり、（ト）′のクロックのタイミングにおいて、制御信号２ａが”Ｈ”になっていることから、クロック２生成回路１７はクロック２を”Ｌ”に遷移させ出力する。次に、制御データ２が”００１”であるので、制御信号生成回路（２）１６のマルチプレクサＭＵＸ（２）の出力である制御信号２ｂにはレジスタ出力Ｓ２７が現れ、（チ）′のタイミングで”Ｈ”となり、（リ）′のクロックのタイミングにおいて、制御信号２ｂが”Ｈ”になっていることから、クロック２生成回路１７はクロック２を”Ｈ”に遷移させ出力する。
【００６７】
（画素クロックＰＣＬＫの生成について）
ここではセレクト信号は位相データのｂｉｔ０が”１”であるので、図２４の（ト）の画素クロックＰＣＬＫの立下りのタイミングでトグルし、”１”となる。よってマルチプレクサ１８からは、はじめはクロック１が画素クロックＰＣＬＫとして出力され（図２４の（ホ）から（ト）の期間）、図２４の（ト）でセレクト信号が”１”になってからは、クロック２が画素クロックＰＣＬＫとして出力される（図２４の（ト）から（リ）′の期間）。
【００６８】
次に、位相シフト−１／１６ＰＣＬＫさせた画素クロックＰＣＬＫの生成について説明する。
（制御データ１、制御データ２の生成について）
画素クロックＰＣＬＫに同期して、位相シフト「−１」を示す位相データ”１０１”が与えられる（図２４の（リ）′）。ステータス信号生成回路２０からのステータス信号は、その前の位相データのｂｉｔ０が”１”であるのでトグルし”１”となる（図２４の（リ）′）。その位相データとステータス信号が制御データ生成回路１９に入力され、図２３の真理値表に従って、制御データ１（０１０）、制御データ２（０１１）が出力される。
【００６９】
（クロック１生成について）
図２４の（リ）において、クロック１の立上がりを遷移検出回路（１）１２で検出し、図２４に示すように、検出信号１として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号１が制御信号生成回路（１）１３のシフトレジスタＳＲ（１）（図２１）に与えられ、図２４に示すようなレジスタ出力Ｓ１０〜Ｓ１８の信号が得られる。制御信号１ａはレジスタ出力Ｓ１２そのものであるので、図２４の（ヌ）のタイミングで”Ｈ”となり、（ル）のクロックのタイミングにおいて、制御信号１ａが”Ｈ”になっていることから、クロック１生成回路１４はクロック１を”Ｌ”に遷移させ出力する。次に、制御データ１が”０１０”であるので、制御信号生成回路（１）１３のマルチプレクサＭＵＸ（１）の出力である制御信号１ｂにはレジスタ出力Ｓ１６が現れ、図２４（オ）のタイミングで”Ｈ”となり、（ワ）のクロックのタイミングにおいて制御信号１ｂが”Ｈ”になっていることから、クロック１生成回路１４はクロック１を”Ｈ”に遷移させ出力する。
【００７０】
（クロック２生成について）
図２４の（リ）′においてクロック２の立上がりを、遷移検出回路（２）１５で検出し、図２４に示すように、検出信号２としては高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号２が制御信号生成回路（２）１６シフトレジスタＳＲ（２）（図２１）に与えられ、図２４に示すようなレジスタ出力Ｓ２０〜Ｓ２８の信号が得られる。制御信号２ａはレジスタ出力Ｓ２２そのものであるので、（ヌ）′のタイミングで”Ｈ”となり、（ル）′のクロックのタイミングにおいて、制御信号２ａが”Ｈ”になっていることから、クロック２生成回路１７はクロック２を”Ｌ”に遷移させ出力する。次に、制御データ２が”０１１”であるので、制御信号生成回路（２）１６のマルチプレクサＭＵＸ（２）の出力である制御信号２ｂにはレジスタ出力Ｓ２５が現れ、（オ）′のタイミングで”Ｈ”となり、（ワ）′のクロックのタイミングにおいて、制御信号２ｂが”Ｈ”になっていることから、クロック２生成回路１７はクロック２を”Ｈ”に遷移させ出力する。
【００７１】
（画素クロックＰＣＬＫの生成について）
ここではセレクト信号は位相データのｂｉｔ０が”１”であるので、図２４の（ル）′の画素クロックＰＣＬＫの立下りのタイミングでトグルし、”０”となる。よって、マルチプレクサ１８からは、はじめはクロック２が画素クロックＰＣＬＫとして出力され（図２４の（リ）′から（ル）′の期間）、（ル）′でセレクト信号が”０”になってからは、クロック１が画素クロックＰＣＬＫとして出力される（図２４の（ル）′から（ワ）の期間）。
【００７２】
ここでは位相シフト０、＋１／１６ＰＣＬＫ、−１／１６ＰＣＬＫについてのみ説明したが、＋２／１６ＰＣＬＫ、＋３／１６ＰＣＬＫ、−２／１６ＰＣＬＫ、−３／１６ＰＣＬＫについても同様に行うことができる。
【００７３】
以上のようにすることにより、１クロックずつ、±１／１６ＰＣＬＫステップで、即ち、高周波クロックＶＣＬＫの半ピッチステップで位相シフトされた画素クロックＰＣＬＫを得ることができる。
【００７４】
【発明の効果】
以上説明したように、本発明にかかる画素クロック生成回路及びそれを適用した画像形成装置によれば、次のような効果が得られる。
（１） 高周波クロックと、画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成することにより、画素クロックの水平同期信号入力からの出力を精度良くでき、比較的簡単な構成で画素クロックの位相を制御することができる。
（２） 水平同期信号を高周波クロックの立上がりに同期させた第１／第２位相同期信号、水平同期信号の入力タイミングを示す水平同期状態信号を利用することにより、画素クロックＰＣＬＫの水平同期信号入力からの出力をより細かい精度で行うことができ、比較的簡単な構成で画素クロックの位相を制御することができる。
（３） 水平同期信号を高周波クロックに同期させた複数の位相同期信号を生成し、そのいずれかを出力することで、画素クロックＰＣＬＫの水平同期信号入力からの出力を精度よくでき、かつ出力タイミングを変更することができ、比較的簡単な構成で画素クロックの位相をより細かく制御することができる。
【図面の簡単な説明】
【図１】本発明の画素クロック生成回路を適用した画像形成装置の一実施例を示す全体構成図である。
【図２】本発明の画素クロック生成回路の第１の実施例の全体構成図である。
【図３】図２の位相同期信号生成回路の構成例を示す図である。
【図４】図２の位相同期信号生成回路の別の構成例を示す図である。
【図５】図２の制御信号生成回路の構成例を示す図である。
【図６】図２の画素クロック制御回路の構成例を示す図である。
【図７】図２の画素クロック制御回路の構成例の別の構成例を示す図である。
【図８】位相シフト量と位相データの対応、及び、位相データと出力される制御信号との対応の一例を示す表である。
【図９】図２の画素クロック生成回路の動作を説明するためのタイミング図である。
【図１０】本発明の画素クロック生成回路の第２の実施例の全体構成図である。
【図１１】図１０の位相同期信号生成回路の構成例を示す図である。
【図１２】図１１の回路における位相状態信号の生成を説明するためのタイミング図である。
【図１３】同じく位相状態信号の生成を説明するためのタイミング図である。
【図１４】図１０の位相同期信号生成回路の別の構成例を示す図である。
【図１５】図１４の回路における位相状態信号の生成を説明するためのタイミング図である。
【図１６】同じく位相状態信号の生成を説明するためのタイミンク図である。
【図１７】図９の画素クロック生成回路の動作を説明するためのタイミンク図である。
【図１８】同じく図９の画素クロック生成回路の動作を説明するためのタイミング図である。
【図１９】本発明の画素クロック生成回路の第３の実施例の全体構成図である。
【図２０】位相シフト量と位相データの対応の別の例を示す表である。
【図２１】図１９の制御信号生成回路（１）、（２）の構成例を示す図である。
【図２２】図２１における制御データ１、２と制御信号１ｂ，２ｂの真理値表である。
【図２３】図１９の制御データ生成回路の真理値表である。
【図２４】図１９の画素クロック生成回路の動作を説明するためのタイミング図である。
【図２５】従来の画像形成装置の全体構成図である。
【符合の説明】
１０ 画素クロック生成回路
１１ 高周波クロック生成回路
１２ 遷移検出回路
１３ 制御信号生成回路
１４ 画素クロック制御回路
１５ 位相同期信号生成回路
１０ 画素クロック生成回路
１１ 高周波クロック生成回路
１２ 遷移検出回路（１）
１３ 制御信号生成回路（１）
１４ クロック１生成回路
１５ 遷移検出回路（２）
１６ 制御信号生成回路（２）
１７ クロック２生成回路
１８ マルチプレクサ
１９ 位相同期信号生成回路
１０ 画素クロック生成回路
１１ 高周波クロック生成回路
１２ 遷移検出回路（１）
１３ 制御信号生成回路（１）
１４ クロック１生成回路
１５ 遷移検出回路（２）
１６ 制御信号生成回路（２）
１７ クロック２生成回路
１８ マルチプレクサ
１９ 制御データ生成回路
２０ ステータス信号生成回路
２２ 位相同期信号生成回路
１０１，１０２ センサ
１１０ ドット位置ずれ検出・制御部
１２０ 画素クロック生成部
１３０ 画像処理部
１４０ レーザ駆動データ生成部
１５０ レーザ駆動部
【発明の属する技術分野】
本発明は、レーザプリンタ、デジタル複写機、その他、広く画像形成装置で使用される画素クロックの生成及び位相制御に関し、詳しくは、画素クロックの高精度の位相制御を実現する画素クロック生成回路及びそれを備えた画像形成装置に関する。
【０００２】
【従来の技術】
レーザプリンタ、デジタル複写機等の画像形成装置の一般的構成を図２５に示す。図２５において、半導体レーザユニット１００１から発光されたレーザ光は、回転するポリゴンミラー１００２によりスキャンされ、走査レンズ１００３を介して被走査媒体である感光体１００４上に光スポットを形成し、その感光体１００４を露光して静電潜像を形成する。このとき、１ライン毎に、フォトディテクタ１００５の出力信号に基づいて、１ライン毎、位相同期のとられた画像クロック（画素クロック）を生成して画像処理ユニット１００６とレーザ駆動回路１００７へ供給する。このようにして、半導体レーザユニット１００１は、画像処理ユニット１００６により生成された画像データと位相同期回路１００９により１ライン毎に位相が設定された画像クロックに従い、半導体レーザの発光時間をコントロールすることにより、被走査媒体である感光体１００４上の静電潜像をコントロールする。
【０００３】
このような走査光学系において、ポリゴンスキャナ等の偏向器の偏向反射面の回転軸からの距離のばらつきは、被走査面上を走査する光スポット（走査ビーム）の走査速度ムラを発生させる。この走査速度ムラは画像の揺らぎとなり画像品質の劣化となる。高品位の画質を要求する場合は走査ムラの補正を行う必要がある。さらに、マルチビーム光学系の場合、各発光源の発振波長に差があると、走査レンズの色収差が補正されていない光学系の場合に露光位置ずれが発生し、各発光源に対応するスポットが被走査媒体上を走査する時の走査幅は、発光源ごとに差が生じてしまい、画像品質の劣化の要因になってしまうため、走査幅の補正を行う必要がある。
【０００４】
従来、走査ムラ等の補正を行う技術としては、例えば、特許文献１や特許文献２に記載のように、基本的に画素クロックの周波数を変化させて、走査線に沿った光スポット位置を制御する方法が知られている。
【０００５】
【特許文献１】
特開平１１−１６７０８１号公報
【特許文献２】
特開２００１−２２８４１５号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、画素クロックの周波数を変化させる従来方式（周波数変調方式）は、一般に画素クロック制御部の構成が複雑であり、かつ、その複雑さは周波数変調幅が微小になるにつれて増大するため、きめ細かな制御ができないという問題がある。
【０００７】
本発明の目的は、簡単な構成で位相同期のとられた画素クロックの位相制御を可能にする画素クロック生成回路及びそれを備えた画像形成装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の画素クロック生成回路は、高周波クロックを生成する高周波クロック生成手段と、前記高周波クロック生成手段から出力される高周波クロックと画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成する画素クロック生成手段からなる。ここで、画素クロック生成手段は、前記水平同期信号を前記高周波クロックに同期させた位相同期信号として出力する位相同期生成手段と、前記位相同期信号及び画素クロックの遷移を検出する検出手段と、前記検出手段からの出力と画素クロックの遷移タイミングを指示する位相データに基づいて制御信号を生成する制御信号生成手段と、前記制御信号生成手段の出力に基づいて画素クロックの遷移を行う画素クロック制御手段とを有することを基本とする。
本発明によれば、画素クロックの水平同期信号入力からの出力を精度良くでき、比較的簡単な構成で画素クロックの位相をきめ細かに制御することができるようになる。
【０００９】
【発明の実施の形態】
図１に本発明による画素クロック生成回路を搭載した画像形成装置の一実施形態の全体構成を示す。本画像形成装置は、レーザ駆動部１５０で駆動されることで任意時間幅のレーザ光を出力する半導体レーザ２０１を有している。半導体レーザ２０１から出力されたレーザ光は、コリメータレンズ２０２及びシリンダレンズ２０３を介することで整形され、その後、ポリゴンミラー２０４に入射することで、周期性をもって感光体２０８上を走査するように反射される。ポリゴンミラー２０４で反射されたレーザ光は、感光体２０８に照射される前にｆθレンズ２０５及びミラー２０７及びトロイダルレンズ２０６を介することで光軸が曲げられる。このように光軸の曲げられたレーザ光が被走査媒体である感光体２０８に照射されて光スポットを形成する。これにより感光体２０８上には、半導体レーザ２０１の出力に応じた画像（静電潜像）が形成される。
【００１０】
また、ミラー２０７の両端には、それぞれフォトディテクタ１０１，１０２が設けられており、走査の開始と終了とが検出されるように構成されている。即ち、ポリゴンミラー２０４により所定方向へ反射するレーザ光は、感光体２０８を１ライン走査する前に開始側のフォトディテクタ１０１に入射され、走査後にフォトディテクタ１０２に入射される。フォトディテクタ１０１，１０２は、入射されたレーザ光を電気信号（第１／第２水平同期信号）に変換して、これをドット位置ずれ検出・制御部１１０に入力する。このようにドット位置ずれ検出・制御部１１０には、１ライン毎の走査開始のタイミング信号（第１の水平同期信号）と走査終了のタイミングと信号（第２の水平同期信号）が入力される。また、フォトディテクタ１０１から出力される第１の水平同期信号は、ライン同期信号として画素クロック生成部１２０にも入力される。
【００１１】
ドット位置ずれ検出・制御部１１０では、フォトディテクタ１０１と１０２とから入力される２つの電気信号（第１／第２水平同期信号）の時間間隔が測定され、この測定値に基づいて１ライン毎に走査時間のずれ量が求められる。この方法としては、例えば測定された時間間隔を予め設定しておいた基準の時間と比較する等の方法を採用することができる。
【００１２】
ドット位置ずれ検出・制御部１１０は、求めたずれ量を補正するための位相データを生成する。ここで、位相データとは、走査レンズ等よりなる光学系の特性により生じる走査ムラを補正したり、ポリゴンミラー２０４の回転ムラによるドット位置ずれを補正したり、レーザ光の色収差によって生じるドット位置ずれを補正するためのものであり、画素クロックの位相のシフト量の指示が示されている。生成された位相データは画素クロック生成部１２０に入力される。
【００１３】
画素クロック生成部１２０では、フォトディテクタ１０１から出力される第１の水平同期信号に位相同期させ、また、ドット位置ずれ検出・制御部１１０から与えられた位相データに基づいて半導体レーザ２０１を駆動する際のタイミングとなる画素クロック（ＰＣＬＫ）を生成する。生成された画素クロック（ＰＣＬＫ）は画像処理部１３０及びレーザ駆動データ生成部１４０に与えられる。この画素クロック生成部１２０が本発明に係る画素クロック生成回路であり、その構成については、図２以降の図面を用いて詳細に説明する。
【００１４】
画像処理部１３０は、画素クロック生成部（画素クロック生成回路）１２０から与えられる画素クロック（ＰＣＬＫ）を基準に画像データを生成し、これをレーザ駆動データ生成部１４０に入力する。レーザ駆動データ生成部１４０は、入力された画像データから、同様に画素クロック生成部（画素クロック生成回路）１２０から与えられる画素クロック（ＰＣＬＫ）を基準にしてレーザ駆動データ（変調データ）を生成し、これをレーザ駆動部１５０に入力する。レーザ駆動部１５０は、入力されたレーザ駆動データ（変調データ）に従って半導体レーザ２０１を駆動する。これにより、感光体２０８には、走査幅揺らぎの解消された画像が形成される。
【００１５】
以下に、上記した画像形成装置における画素クロック生成部１２０、即ち、本発明に係る画素クロック生成回路の種々の実施例について、図面を用いて詳細に説明する。
【００１６】
〈実施例１〉
図２は、本実施例１による画素クロック生成回路の全体構成を示すブロック図である。図２において、画素クロック生成回路１０は高周波クロック生成回路１１、遷移検出回路１２、制御信号生成回路１３及び画素クロック制御回路１４、位相同期信号生成回路１５からなる。
【００１７】
高周波クロック生成回路１１は画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。位相同期信号生成回路１５は、外部から与えられる水平同期信号を高周波クロックに同期させた位相同期信号として出力する。遷移検出回路１２は位相同期信号あるいは画素クロックの遷移を検出する。具体的には、遷移検出回路１２は画素クロックＰＣＬＫの立上がりまたは立下りを検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を出力する。また、遷移検出回路１２は位相同期信号の立下りを検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を出力する。制御信号生成回路１３は遷移検出回路１２の出力信号である検出信号と外部から与えられる画素クロックの位相シフト量を指示する位相データに基づき、制御信号ａ、制御信号ｂを出力する。画素クロック制御回路１４は高周波クロックＶＣＬＫ、制御信号ａ、制御信号ｂに基づき画素クロックＰＣＬＫの遷移タイミングを制御してＰＬＣＫを生成する。
【００１８】
先に述べたように、位相データは走査レンズの特性により生ずる走査ムラを補正したり、ポリゴンミラーの回転ムラによるドット位置ずれを補正したり、レーザ光の色収差によって生ずるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータである。本実施例では３ビット構成とし、位相シフト量と位相データは図８（ａ）のように対応させる。
【００１９】
図３に図２の位相同期信号生成回路１５の構成例を示す。本位相同期信号生成回路１５はシフトレジスタＳＲで構成されている。シフトレジスタＳＲは高周波クロックＶＣＬＫでシフト動作し、入力される水平同期信号を高周波クロックＶＣＬＫに同期した信号として位相同期信号を出力する。図３では、入力される水平同期信号がＳ０，Ｓ１，Ｓ２とシフトし、出力Ｓ２が位相同期信号として出力される。このシフトレジスタＳＲの段数により水平同期信号が入力されてから画素クロックＰＣＬＫが出力されるまでの間隔をきめることになる。
【００２０】
図４に位相同期信号生成回路１５の別の構成例を示す。本位相同期信号生成回路１５は多段のシフトレジスタＳＲとマルチプレクサＭＵＸで構成されており、シフトレジスタＳＲは高周波クロックＶＣＬＫでシフト動作し、該シフトレジスタＳＲの各段の出力をマルチプレクサＭＵＸに入力し、外部から与えられるセレクトデータにより、そのいずれかを選択できるようになっている。このようにすることにより、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されるまでの間隔は固定されず、可変とすることができる。
【００２１】
図５に図２の制御信号生成回路１３の構成例を示す。本制御信号生成回路１５はシフトレジスタＳＲとマルチプレクサＭＵＸで構成されている。シフトレジスタＳＲは高周波クロックＶＣＬＫでシフト動作し、入力された検出信号Ｓ０〜Ｓ９とシフトさせていく。そして、途中のレジスタ出力Ｓ２を制御信号ａとして出力する。また、後段のレジスタ出力Ｓ３〜Ｓ９はマルチプレクサＭＵＸの入力となり、位相データにより、そのいずれかを選択できるようになっている。位相データとマルチプレクサＭＵＸから出力される信号ＯＵＴの対応は図８（ｂ）の通りである。このマルチプレクサＭＵＸの出力信号を制御信号ｂとして出力する。
【００２２】
図６、図７に図２における画素クロック制御回路１４の構成例を示す。図６は画素クロック制御回路１４がＪＫフリップフロップ（ＪＫ−ＦＦ）で構成されており、制御信号ａに”Ｈ”の信号、制御信号ｂに”Ｌ”の信号が入力されると、高周波クロックＶＣＬＫの立上がりで”Ｈ”を出力する。また、制御信号ａに”Ｌ”の信号、制御信号ｂに”Ｈ”の信号が入力されると、高周波クロックＶＣＬＫの立上がりで”Ｌ”を出力する。このＪＫフリップフロップの出力が画素クロックＰＣＬＫとなる。図７はクロック同期セットリセット付Ｄフリップフロップ（Ｄ−ＦＦ）で構成されており、制御信号ａに”Ｈ”の信号、制御信号ｂに”Ｌ”の信号が入力されると、ＶＣＬＫの立上がりで”Ｈ”を出力する。また、制御信号ａに”Ｌ”の信号、制御信号ｂに”Ｈ”の信号が入力されると、ＶＣＬＫの立上がりで”Ｌ”を出力する。同様に、このＤフリップフロップの出力が画素クロックＰＣＬＫとなる。
【００２３】
次に、本実施例の画素クロック生成回路の動作について、図９のタイミングチャートを用いて詳しく説明する。
【００２４】
図９では、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されるまでの様子と、高周波クロックＶＣＬＫの８分周に相当するデューティ比５０％の画素クロックＰＣＬＫを生成する様子（位相シフト量０）と、ＶＣＬＫの８分周のクロックに対して１／８クロックだけ位相を進めたＰＣＬＫを生成する様子（位相シフト量＋１）と、ＶＣＬＫの８分周のクロックに対して１／８クロックだけ位相を遅らせたＰＣＬＫを生成する様子（位相シフト量−１）を示している。なお、位相シフト量と位相データの対応は図８（ａ）の通りとする。
【００２５】
まず、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されるまでの様子について説明する。位相データは初期値として「３」が与えられているとする。図９において、（イ）のタイミングで水平同期信号が位相同期信号生成回路１５に入力されたとすると、位相同期信号は（ロ）のタイミングで高周波クロックＶＣＬＫに同期して出力される。この（ロ）における位相同期信号の立下りを遷移検出回路１２で検出し、検出信号を生成する。制御信号生成回路１３において、この検出信号が図５におけるシフトレジスタＳＲによりシフトされていく。シフトレジスタＳＲの各段の出力の様子が図９のＳ０〜Ｓ９である。制御信号ａはＳ２であるので、（ハ）のタイミングで”Ｈ”となる。そして、（ニ）のクロックのタイミングにおいて、制御信号ａが”Ｈ”になっていることから、図６あるいは図７示す画素クロック制御回路１４にて画素クロックＰＣＬＫを”Ｈ”から”Ｌ”に遷移させる。次に、位相データとして「３」が与えられているので、図８（ｂ）より、制御信号生成回路１３において、図５のマルチプレクサＭＵＸから制御信号ｂとしてＳ６の信号が出力され、（ホ）のタイミングで”Ｈ”となる。そして、（ヘ）のクロックのタイミングにおいて、制御信号ｂが”Ｈ”になっていることから、図６あるいは図７に示した画素クロック制御回路１４にて画素クロックＰＣＬＫを”Ｌ”から”Ｈ”に遷移させる。
【００２６】
このようにして、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されまでの間隔を、高周波クロック１周期以下の誤差内で出力することができる。
【００２７】
次に、その後の画素クロックＰＣＬＫの生成の様子について説明する。まず、位相シフト量「０」におけるＰＣＬＫの生成の様子について説明する。位相シフト量「０」のＰＣＬＫを生成する場合は、ＰＣＬＫの立上がりに同期して位相データとして「３」を与える（図９の（ヘ））。また、（ヘ）におけるＰＣＬＫの立上がりを遷移検出回路１２で検出し、検出信号を生成する。制御信号生成回路１３において、この検出信号は図５におけるシフトレジスタＳＲによりシフトされていく。シフトレジスタＳＲの各段の出力の様子が図９のＳ０〜Ｓ９である。制御信号ａはＳ２であるので、（ト）のタイミングで”Ｈ”となり、（チ）のクロックのタイミングにおいて、制御信号ａが”Ｈ”になっていることから、図６あるいは図７に示す画素クロック制御回路１４にて画素クロックＰＣＬＫを”Ｈ”から”Ｌ”に遷移させる。次に、位相データとして「３」が与えられているので、図８（ｂ）より、制御信号生成回路１３において、図５のマルチプレクサＭＵＸから制御信号ｂとしてＳ６の信号が出力され、（リ）のタイミングで”Ｈ”となる。そして、（ヌ）のクロックのタイミングにおいて、制御信号ｂが”Ｈ”になっていることから、図６あるいは図７に示した画素クロック制御回路１４にて画素クロックＰＣＬＫを”Ｌ”から”Ｈ”に遷移させる。このようにして、位相シフト量「０」の画素クロックＰＣＬＫを生成することができる。
【００２８】
次に、位相シフト量「−１」におけるＰＣＬＫの生成の様子について説明する。位相シフト量「−１」のＰＣＬＫを生成する場合は、ＰＣＬＫの立上がりに同期して位相データとして「２」を与える（図９の（ヌ））。また、（ヌ）におけるＰＣＬＫの立上がりを遷移検出回路１２で検出し、検出信号を生成する。制御信号生成回路１３において、この検出信号は図５におけるシフトレジスタＳＲによりＳ０〜Ｓ９とシフトされていく。制御信号ａはＳ２であるので、（ル）のタイミングで”Ｈ”となる。そして、（オ）のクロックのタイミングにおいて、制御信号ａが”Ｈ”になっていることから、図６あるいは図７に示す画素クロック制御回路１４にて画素クロックＰＣＬＫを”Ｈ”から”Ｌ”に遷移させる。次に、位相データとして「２」が与えられているので、図８（ｂ）より、制御信号生成回路１３において、図５のマルチプレクサＭＵＸから制御信号ｂとしてＳ５の信号が出力され、（ワ）のタイミングで”Ｈ”となる。そして、（カ）のクロックのタイミングにおいて、制御信号ｂが”Ｈ”になっていることから、図６あるいは図７に示す画素クロック制御回路１４にて画素クロックＰＣＬＫを”Ｌ”から”Ｈ”に遷移させる。このようにして、位相シフト量「−１」の画素クロックＰＣＬＫを生成することができる。
【００２９】
次に、位相シフト量「＋１」におけるＰＣＬＫの生成の様子について説明する。位相シフト量「＋１」のＰＣＬＫを生成する場合は、ＰＣＬＫの立上がりに同期して位相データとして「４」を与える（図９の（カ））。また、（カ）におけるＰＣＬＫの立上がりを遷移検出回路１２で検出し、検出信号を生成する。制御信号生成回路１３において、この検出信号は図５におけるシフトレジスタＳＲによりシフトＳ０〜Ｓ９されていく。制御信号ａはＳ２であるので、（ヨ）のタイミングで”Ｈ”となる。そして、（タ）のクロックのタイミングにおいて、制御信号ａが”Ｈ”になっていることから、図６あるいは図７に示す画素クロック制御回路１４にて画素クロックＰＣＬＫを”Ｈ”から”Ｌ”に遷移させる。次に、位相データとして「４」が与えられているので、図８（ｂ）より、制御信号生成回路１３において、図５のマルチプレクサＭＵＸから制御信号ｂとしてＳ７の信号が出力され、（レ）のタイミングで”Ｈ”となる。そして、（ソ）のクロックのタイミングにおいて、制御信号ｂが”Ｈ”になっていることから、図６あるいは図７に示す画素クロック制御回路１４にて画素クロックＰＣＬＫを”Ｌ”から”Ｈ”に遷移させる。このようにして、位相シフト量「＋１」の画素クロックＰＣＬＫを生成することができる。
【００３０】
以上のように、位相データを画素クロックＰＣＬＫに同期させて与えることにより、画素クロックＰＣＬＫの位相を１クロックごとに変化させることができる。
【００３１】
〈実施例２〉
図１０に本実施例２による画素クロック生成回路の全体構成図を示す。図１０において、画素クロック生成回路１０は、高周波クロック生成回路１１、遷移検出回路（１）１２、制御信号生成回路（１）１３、クロック１生成回路１４、遷移検出回路（２）１５、制御信号生成回路（２）１６、クロック２生成回路１７、マルチプレクサ（ＭＵＸ）１８、位相同期信号生成回路１９からなる。
【００３２】
高周波クロック生成回路１１は画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。遷移検出回路（１）１２は、高周波クロックＶＣＬＫの立上がりで動作し、クロック１信号の立上がりと位相同期信号１の立下りを検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を出力する。遷移検出回路１２の出力を検出信号１とする。制御信号生成回路（１）１３は、高周波クロックＶＣＬＫの立上がりで動作し、遷移検出回路（１）１２の出力信号と位相データに基づき、制御信号１ａ及び制御信号１ｂを出力する。クロック１生成回路１４は高周波クロックＶＣＬＫの立上がりで動作し、制御信号１ａ及び制御信号１ｂに基づきクロック１を生成する。遷移検出回路（２）１５は、高周波クロックＶＣＬＫの立下がりで動作し、クロック２信号の立上がりと位相同期信号２の立下りを検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を出力する。遷移検出回路（２）１５の出力を検出信号２とする。制御信号生成回路（２）１６は、高周波クロックＶＣＬＫの立下がりで動作し、遷移検出回路（２）１５の出力信号と位相データに基づき、制御信号２ａ及び制御信号２ｂを出力する。クロック２生成回路１７は高周波クロックＶＣＬＫの立下がりで動作し、制御信号２ａ及び制御信号２ｂに基づきクロック２を生成する。マルチプレクサ１８は、位相同期信号生成回路１９からの位相状態信号に基づきクロック１、クロック２を選択し、画素クロックＰＣＬＫとして出力する。
【００３３】
位相同期信号生成回路１９は、水平同期信号を入力し、高周波クロックＶＣＬＫの立上がりに同期した位相同期信号１と、高周波クロックＶＣＬＫの立下りに同期した位相同期信号２と、水平同期信号の入力のタイミングつまり、高周波クロックＶＣＬＫの”Ｈ”の時に立ち下がっているか、”Ｌ”の時に立ち下がっているかを示す位相状態信号を出力する。
【００３４】
先に述べたように、位相データは、走査レンズの特性により生ずる走査ムラを補正したり、ポリゴンミラーの回転ムラによって生ずるドット位置ずれを補正したり、レーザ光の色収差によって生ずるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータで、ここでは３ビット構成とし、位相シフト量と位相データは図８（ａ）のように対応させる。
【００３５】
図１１に図１０の位相同期信号生成回路１９の構成例を示す。本位相同期信号生成回路１９はシフトレジスタ等で構成されている。ＦＦ１０〜ＦＦ１２のシフトレジスタＳＲ１は高周波クロックＶＣＬＫの立上がりでシフト動作し、ＦＦ１２の出力Ｑ１２を、入力される水平同期信号を高周波クロックＶＣＬＫの立上がりに同期した位相同期信号１として出力する。また、ＦＦ２０〜ＦＦ２２のシフトレジスタＳＲ２は高周波クロックＶＣＬＫの立下がりでシフト動作し、ＦＦ２２の出力Ｑ２２を、入力される水平同期信号を高周波クロックＶＣＬＫの立下りに同期した位相同期信号２として出力する。
【００３６】
また、位相同期信号生成回路１９は、水平同期信号の入力タイミングを示す位相状態信号を生成するための順序回路、ＲＳ−ＦＦの回路１９′を含んでいる。この位相状態信号の生成の様子を図１２、図１３を用いて説明する。
【００３７】
図１２は水平同期信号が高周波クロックＶＣＬＫの”Ｈ”の時に立ち下がった場合（図１２の（イ））を示している。この場合、Ａ１、Ａ２の信号が図１２の（ロ）、（ハ）のタイミングで出力され、それにより、まずＳＥＴ信号（Ｓ）が（ロ）のタイミングで”Ｈ”になり、ＲＳ−ＦＦの出力つまり、位相状態信号が”Ｈ”になる。その後、ＲＥＳＥＴ信号（Ｒ）が（ニ）のタイミングで”Ｈ”になるので、ＲＳ−ＦＦの出力つまり、位相状態信号が”Ｌ”になる。このように、水平同期信号が高周波クロックＶＣＬＫの”Ｈ”の時に立ち下がった場合は、位相状態信号は”Ｌ”となる。
【００３８】
図１３は水平同期信号が高周波クロックＶＣＬＫの”Ｌ”の時に立ち下がった場合（図１３の（イ））を示している。この場合、Ａ１、Ａ２の信号が図１３の（ロ）、（ハ）のタイミングで出力され、それにより、まずＲＥＳＥＴ信号（Ｒ）が（ロ）のタイミングで”Ｈ”になり、ＲＳ−ＦＦの出力つまり、位相状態信号が”Ｌ”になる。その後、ＳＥＴ信号（Ｓ）が（ニ）のタイミングで”Ｈ”になるので、ＲＳ−ＦＦの出力つまり、位相状態信号が”Ｈ”になる。このように、水平同期信号が高周波クロックＶＣＬＫの”Ｌ”の時に立ち下がった場合は、位相状態信号は”Ｈ”となる。
【００３９】
図１４に図９の位相同期信号生成回路１９の別の構成例を示す。これは位相状態信号生成のための回路が順序回路とＴ−ＦＦで構成されているものである。ここでは図１１のＦＦ１０〜ＦＦ１２のシフトレジスタ構成にＦＦ１３のレジスタが追加され、Ａ１信号はＱ１３とＱ１２Ｂ信号のＡＮＤ条件から生成されている。この位相同期信号生成回路１９における位相状態信号生成の様子を図１５、図１６に示す。
【００４０】
図１５は水平同期信号が高周波クロックＶＣＬＫの”Ｈ”の時に立ち下がった場合（図１５の（イ））を示している。まず、水平同期信号が入力されたことを検出しＴ−ＦＦをリセットし、位相状態信号を”Ｌ”にしておく。その後、Ａ２、Ａ１の信号が図１５の（ロ）、（ハ）のタイミングで出力される。Ａ１、Ａ２の信号のＡＮＤ条件からＴ信号が生成されるが、（Ａ１，Ａ２）＝（Ｈ、Ｈ）という状態はないので、Ｔ信号は”Ｌ”のままで、Ｔ−ＦＦの出力も”Ｌ”のままとなり、位相状態信号は”Ｌ”となる。
【００４１】
図１６は水平同期信号が高周波クロックＶＣＬＫの”Ｌ”の時に立ち下がった場合（図１６の（イ））を示している。まず、水平同期信号が入力されたことを検出し、Ｔ−ＦＦをリセットし、位相状態信号を”Ｌ”にしておく。その後、Ａ１、Ａ２の信号が図１６の（ロ）、（ハ）のタイミングで出力される。Ａ１、Ａ２の信号のＡＮＤ条件からＴ信号が生成されるが、ここでは、（ハ）のタイミングで（Ａ１，Ａ２）＝（Ｈ、Ｈ）という状態となるので、Ｔ信号が”Ｈ”となる。Ｔ信号が”Ｈ”となったことにより、Ｔ−ＦＦの出力がトグルされ”Ｈ”となる。よって位相状態信号は”Ｈ”となる。
【００４２】
なお、図１１、図１４の構成の位相同期信号生成回路１９において、図４に示した位相同期信号生成回路１５のように、シフトレジスタを多段にしてその出力をマルチプレクサで選択できるようにすれば、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されるまでの間隔は固定されず、可変とすることができる。
【００４３】
図１０における制御信号生成回路（１）１３、制御信号生成回路（２）１６は図５に示した回路構成と同じである。ただし、制御信号生成回路（１）１３は高周波クロックＶＣＬＫの立上がりで動作し、制御信号生成回路（２）１６は高周波クロックＶＣＬＫの立下りで動作する。
【００４４】
図１０におけるクロック１生成回路１４、クロック２生成回路１７は図６あるいは図７に示した回路構成と同じである。ただし、クロック１生成回路１４は、高周波クロックＶＣＬＫの立上がりで動作し、クロック２生成回路１７は、高周波クロックＶＣＬＫの立下がりで動作する。
【００４５】
図１０におけるクロック１は遷移検出回路（１）１２、制御信号生成回路（１）１３、クロック１生成回路１４の系から生成され、その生成の様子は先の実施例１の場合と同じで、高周波クロックＶＣＬＫの立上がりに同期している。また、図１０におけるクロック２は遷移検出回路（２）１５、制御信号生成回路（２）１６、クロック２生成回路１７の系から生成され、同様に、その生成の様子は先の実施例１の場合と同じであるが、高周波クロックの立下りに同期している。
【００４６】
図１７、図１８に、図１０の画素クロック生成回路１０における水平同期信号とクロック１、クロック２、及び画素クロックＰＣＬＫの出力の様子を示す。
【００４７】
図１７は水平同期信号が高周波クロックＶＣＬＫの”Ｈ”の時に立ち下がった様子を示す。ここでは、水平同期信号が高周波クロックＶＣＬＫの”Ｈ”の時に立ち下がっているので（図１７の（イ））、位相状態信号が”Ｌ”となり、図１０のマルチプレクサ１８によりクロック１が選択されて画素クロックＰＣＬＫとして出力される（図１７の（ロ））。
【００４８】
図１８は水平同期信号が高周波クロックＶＣＬＫの”Ｌ”の時に立ち下がった様子を示す。ここでは、水平同期信号が高周波クロックＶＣＬＫの”Ｌ”の時に立ち下がっているので（図１８の（イ））、位相状態信号が”Ｈ”となり、図１０のマルチプレクサ１８によりクロック２が選択されて画素クロックＰＣＬＫとして出力される（図１８の（ロ））。
【００４９】
以上により、本実施例２では、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されまでの間隔を、高周波クロック半周期以下の誤差内で出力することができる。また、位相データを与えることにより、画素クロックＰＣＬＫの位相を高周波クロックＶＣＬＫの１クロックステップで変化させることができる。
【００５０】
〈実施例３〉
図１９に本実施例３による画素クロック生成回路の全体構成図を示す。図１９において、画素クロック生成回路１０は、高周波クロック生成回路１１、遷移検出回路（１）１２、制御信号生成回路（１）１３、クロック１生成回路１４、遷移検出回路（２）１５、制御信号生成回路（２）１６、クロック２生成回路１７、マルチプレクサ１８、制御データ生成回路１９、ステータス信号生成回路２０、セレクト信号生成回路２１、位相同期信号生成回路２２からなる。
【００５１】
高周波クロック生成回路１１は画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。遷移検出回路（１）１２は、高周波クロックＶＣＬＫの立上がりで動作し、クロック１信号の立上がりを検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を検出信号１として出力する。制御信号生成回路（１）１３は、高周波クロックＶＣＬＫの立上がりで動作し、遷移検出回路（１）１２の出力信号と制御データ生成回路１９が出力する制御データ１に基づき、制御信号１ａ及び制御信号１ｂを出力する。クロック１生成回路１４は高周波クロックＶＣＬＫの立上がりで動作し、制御信号１ａ及び制御信号１ｂに基づきクロック１を生成する。遷移検出回路（２）１５は、高周波クロックＶＣＬＫの立下がりで動作し、クロック２信号の立上がりを検出し、高周波クロックＶＣＬＫの１クロック幅のパルス信号を検出信号２として出力する。制御信号生成回路（２）１６は、高周波クロックＶＣＬＫの立下がりで動作し、遷移検出回路（２）１５の出力信号と制御データ生成回路１９が出力する制御データ２に基づき、制御信号２ａ及び制御信号２ｂを出力する。クロック２生成回路１７は高周波クロックＶＣＬＫの立下がりで動作し、制御信号２ａ及び制御信号２ｂに基づきクロック２を生成する。マルチプレクサ１８は、セレクト信号生成回路２１からのセレクト信号に基づきクロック１、クロック２を選択し、画素クロックＰＣＬＫとして出力する。
【００５２】
制御データ生成回路１９は、外部から与えられる位相データとステータス信号生成回路２０が出力するステータス信号に基づき制御データ１、制御データ２を出力する。先に述べたように、位相データは、走査レンズの特性により生ずる走査ムラを補正したり、ポリゴンミラーの回転ムラによって生ずるドット位置ずれを補正したり、レーザ光の色収差によって生ずるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータで、ここでも３ビット構成とするが、本実施例では位相シフト量と位相データは図２０のように対応させる。
【００５３】
ステータス信号生成回路２０は、位相データのビット０が１のときに画素クロックＰＣＬＫの立上がりのタイミングで信号をトグルさせてステータス信号として出力する。これにより、ステータス信号は高周波クロックＶＣＬＫの立上がり時に画素クロックＰＣＬＫが立ち上がっているときは第１のステートを、高周波クロックＶＣＬＫの立下り時に画素クロックＰＣＬＫが立ち下がっているときは第２のステートを示すようになる。ここではステータス信号は高周波クロックＶＣＬＫの立上がり時に画素クロックＰＣＬＫが立ち上がっているときは”０”、高周波クロックＶＣＬＫの立下り時に画素クロックＰＣＬＫが立ち下がっているときは”１”とする。また位相同期信号生成回路２２からの位相状態信号により、その初期値をきめる。
【００５４】
セレクト信号生成回路２１は、位相データのビット０が１のときに画素クロックＰＣＬＫの立下りのタイミングで信号をトグルさせてセレクト信号として出力する。また位相同期信号生成回路２２からの位相状態信号によりその初期値をきめる。
【００５５】
図１９におけるクロック１生成回路１４、クロック２生成回路１７の構成は先の図６あるいは図７と同じである。
【００５６】
図２１に、図１９における制御信号生成回路（１）１３及び制御信号生成回路（２）１６の構成例を示す。制御信号生成回路（１）１３、制御信号生成回路（２）１６はシフトレジスタとマルチプレクサで構成されている。ただし、制御信号生成回路（１）１３におけるシフトレジスタＳＲ（１）は高周波クロックＶＣＬＫの立上がりでシフト動作し、制御信号生成回路（２）１６におけるシフトレジスタＳＲ（２）は高周波クロックＶＣＬＫの立下がりでシフト動作する。シフトレジスタＳＲ（１）は入力された検出信号１をＳ１０〜Ｓ１８とシフトさせていき、途中の出力Ｓ１２を制御信号１ａとして出力する。シフトレジスタＳＲ（２）は入力された検出信号２をＳ２０〜Ｓ２８とシフトさせていき、途中の出力Ｓ１２を制御信号２ａとして出力する。また、シフトレジスタＳＲ（１）の後段の出力Ｓ１３〜Ｓ１９はマルチプレクサＭＵＸ（１）に、シフトレジスタＳＲ（２）の後段の出力Ｓ２３〜Ｓ２９はマルチプレクサＭＵＸ（２）に与えられる。マルチプレクサＭＵＸ（１）では、制御データ生成回路１９から与えられる制御データ１に従ってレジスタ出力Ｓ１３〜Ｓ１９のいずれかを選択し、制御信号１ｂとして出力する。マルチプレクサＭＵＸ（２）では、制御データ生成回路１９から与えられる制御データ２に従ってレジスタ出力Ｓ１３〜Ｓ１９のいずれかを選択し、制御信号２ｂとして出力する。マルチプレクサＭＵＸ（１）、マルチプレクサＭＵＸ（２）の真理値表を図２２に示す。
【００５７】
次に、図１９における制御データ生成回路１９について説明する。制御データ生成回路１９は、外部から与えられる位相データとステータス信号生成回路２０が出力するステータス信号をデコードして制御データ１、制御データ２を出力する。制御データ生成回路１９の動作は、制御信号生成回路（１）１３、制御信号生成回路（２）１６と関係している。つまり、図２１における制御信号生成回路（１）１３、制御信号生成回路（２）１６のシフトレジスタＳＲ（１）、シフトレジスタＳＲ（２）の出力とマルチプレクサＭＵＸ（１）、マルチプレクサＭＵＸ（２）の入力の順番によって制御データ生成回路１９のデコードの動作が決まる。本実施例における位相シフト量と位相データの対応は図２０に示した通りである。この場合の制御データ生成回路１９の真理値表を図２３に示す。
【００５８】
図１９における位相同期信号生成回路２２の構成は実施例２におけるものと同じである（図１１）。ここでも位相同期信号生成回路２２から出力される位相状態同期信号により、水平同期信号入力から最初に出力される画素クロックＰＣＬＫとしてクロック１かクロック２のいずれかが選択され、水平同期信号が入力されてから画素クロックＰＣＬＫが出力されまでの間隔を高周波クロック半周期以下の誤差内で出力することができる。
【００５９】
次に、本実施例３の画素クロック生成回路１０において、最初のクロックが出力された後の画素クロックＰＣＬＫの生成の様子を図２４を用いて説明する。図２４では、位相シフトが０の時、高周波クロックＶＣＬＫの８分周に相当する画素クロックＰＣＬＫを生成し、それに対し位相を＋１／１６ＰＣＬＫ、−１／１６ＰＣＬＫシフトさせた画素クロックＰＣＬＫを生成している様子を示している。
【００６０】
まず、位相シフト「０」の画素クロックＰＣＬＫの生成について説明する。
（制御データ１、制御データ２の生成について）
画素クロックＰＣＬＫに同期して、位相シフト「０」を示す位相データ”０００”が与えられる（図２４の（イ））。その位相データとステータス信号（最初は０としている）が制御データ生成回路１９に入力され、図２３の真理値表に従って、制御データ１（０１０）、制御データ２（０１０）が出力される。
【００６１】
（クロック１生成について）
図２４の（イ）において、クロック１の立上がりを遷移検出回路（１）１２で検出し、検出信号１として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号１が制御信号生成回路（１）１３のシフトレジスタＳＲ（１）（図２１）に与えられ、図２４に示すようなレジスタ出力Ｓ１０〜Ｓ１８の信号が得られる。制御信号１ａはレジスタ出力Ｓ１２そのものであるので、（ロ）のタイミングで”Ｈ”となり、（ハ）のクロックのタイミングにおいて、制御信号１ａが”Ｈ”になっていることから、クロック１生成回路１４はクロック１を”Ｌ”に遷移させ出力する。次に、制御データ１が”０１０”であるので、制御信号生成回路（１）１３のマルチプレクサＭＵＸ（１）の出力である制御信号１ｂにはレジスタ出力Ｓ１６が現れ、（ニ）のタイミングで”Ｈ”となり、（ホ）のクロックのタイミングにおいて、制御信号１ｂが”Ｈ”になっていることから、クロック１生成回路１４はクロック１を”Ｈ”に遷移させ出力する。
【００６２】
（クロック２生成について）
図２４の（イ）′において、クロック２の立上がりを遷移検出回路（２）１５で検出し、図２４に示すように、検出信号２として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号２が制御信号生成回路（２）１６のシフトレジスタＳＲ（２）（図２１）に与えられ、図２４に示すようなレジスタ出力Ｓ２０〜Ｓ２８の信号が得られる。制御信号２ａはレジスタ出力Ｓ２２そのものであるので、図（ロ）′のタイミングで”Ｈ”となり、（ハ）′のクロックのタイミングにおいて、制御信号２ａが”Ｈ”になっていることから、クロック２生成回路１７はクロック２を”Ｌ”に遷移させ出力する。次に、制御データ２が”０１０”であるので、制御信号生成回路（２）１６のマルチプレクサＭＵＸ（２）の出力である制御信号２ｂにはレジスタ出力Ｓ２６が現れ、（ニ）′のタイミングで”Ｈ”となり、（ホ）′のクロックのタイミングにおいて、制御信号２ｂが”Ｈ”になっていることから、クロック２生成回路１７はクロック２を”Ｈ”に遷移させ出力する。
【００６３】
（画素クロックＰＣＬＫの生成について）
ここではセレクト信号が”Ｌ”であるので画素クロックＰＣＬＫとしてクロック１が出力される。
【００６４】
次に、位相シフト＋１／１６ＰＣＬＫさせた画素クロックＰＣＬＫの生成について説明する。
（制御データ１、制御データ２の生成について）
画素クロックＰＣＬＫに同期して、位相シフト「＋１」を示す位相データ”００１”が与えられる（図２４の（ホ））。ステータス信号生成回路２０からのステータス信号は、その前の位相データのｂｉｔ０が”０”であるのでトグルせず”０”のままである。その位相データとステータス信号が制御データ生成回路１９に入力され、図２３の真理値表に従って、制御データ１（０１０）、制御データ２（００１）が出力される。
【００６５】
（クロック１生成について）
図２４の（ホ）において、クロック１の立上がりを遷移検出回路（１）１２で検出し、図２４に示すように、検出信号１として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号１が制御信号生成回路（２）１３のシフトレジスタＳＲ（１）（図２１）に与えられ、図２４に示すようなレジスタ出力Ｓ１０〜Ｓ１８の信号が得られる。制御信号１ａはレジスタ出力Ｓ１２そのものであるので、（ヘ）のタイミングで”Ｈ”となり、（ト）のクロックのタイミングにおいて、制御信号１ａが”Ｈ”になっていることから、クロック１生成回路１４はクロック１を”Ｌ”に遷移させ出力する。次に、制御データ１が”０１０”であるので、制御信号生成回路（１）１３のマルチプレクサＭＵＸ（１）の出力である制御信号１ｂにはレジスタ出力Ｓ１６が現れ、（チ）のタイミングで”Ｈ”となり、（リ）のクロックのタイミングにおいて、制御信号１ｂが”Ｈ”になっていることから、クロック１生成回路１４はクロック１を”Ｈ”に遷移させ出力する。
【００６６】
（クロック２生成について）
図２４の（ホ）′において、クロック２の立上がりを遷移検出回路（２）１５で検出し、図２４に示すように、検出信号２として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号２が制御信号生成回路（２）１６のシフトレジスタＳＲ（２）（図２１）に与えられ、図２４に示すようなレジスタ出力Ｓ２０〜Ｓ２８の信号が得られる。制御信号２ａはレジスタ出力Ｓ２２そのものであるので、（ヘ）′のタイミングで”Ｈ”となり、（ト）′のクロックのタイミングにおいて、制御信号２ａが”Ｈ”になっていることから、クロック２生成回路１７はクロック２を”Ｌ”に遷移させ出力する。次に、制御データ２が”００１”であるので、制御信号生成回路（２）１６のマルチプレクサＭＵＸ（２）の出力である制御信号２ｂにはレジスタ出力Ｓ２７が現れ、（チ）′のタイミングで”Ｈ”となり、（リ）′のクロックのタイミングにおいて、制御信号２ｂが”Ｈ”になっていることから、クロック２生成回路１７はクロック２を”Ｈ”に遷移させ出力する。
【００６７】
（画素クロックＰＣＬＫの生成について）
ここではセレクト信号は位相データのｂｉｔ０が”１”であるので、図２４の（ト）の画素クロックＰＣＬＫの立下りのタイミングでトグルし、”１”となる。よってマルチプレクサ１８からは、はじめはクロック１が画素クロックＰＣＬＫとして出力され（図２４の（ホ）から（ト）の期間）、図２４の（ト）でセレクト信号が”１”になってからは、クロック２が画素クロックＰＣＬＫとして出力される（図２４の（ト）から（リ）′の期間）。
【００６８】
次に、位相シフト−１／１６ＰＣＬＫさせた画素クロックＰＣＬＫの生成について説明する。
（制御データ１、制御データ２の生成について）
画素クロックＰＣＬＫに同期して、位相シフト「−１」を示す位相データ”１０１”が与えられる（図２４の（リ）′）。ステータス信号生成回路２０からのステータス信号は、その前の位相データのｂｉｔ０が”１”であるのでトグルし”１”となる（図２４の（リ）′）。その位相データとステータス信号が制御データ生成回路１９に入力され、図２３の真理値表に従って、制御データ１（０１０）、制御データ２（０１１）が出力される。
【００６９】
（クロック１生成について）
図２４の（リ）において、クロック１の立上がりを遷移検出回路（１）１２で検出し、図２４に示すように、検出信号１として高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号１が制御信号生成回路（１）１３のシフトレジスタＳＲ（１）（図２１）に与えられ、図２４に示すようなレジスタ出力Ｓ１０〜Ｓ１８の信号が得られる。制御信号１ａはレジスタ出力Ｓ１２そのものであるので、図２４の（ヌ）のタイミングで”Ｈ”となり、（ル）のクロックのタイミングにおいて、制御信号１ａが”Ｈ”になっていることから、クロック１生成回路１４はクロック１を”Ｌ”に遷移させ出力する。次に、制御データ１が”０１０”であるので、制御信号生成回路（１）１３のマルチプレクサＭＵＸ（１）の出力である制御信号１ｂにはレジスタ出力Ｓ１６が現れ、図２４（オ）のタイミングで”Ｈ”となり、（ワ）のクロックのタイミングにおいて制御信号１ｂが”Ｈ”になっていることから、クロック１生成回路１４はクロック１を”Ｈ”に遷移させ出力する。
【００７０】
（クロック２生成について）
図２４の（リ）′においてクロック２の立上がりを、遷移検出回路（２）１５で検出し、図２４に示すように、検出信号２としては高周波ＶＣＬＫの１クロック幅のパルス信号を得る。この検出信号２が制御信号生成回路（２）１６シフトレジスタＳＲ（２）（図２１）に与えられ、図２４に示すようなレジスタ出力Ｓ２０〜Ｓ２８の信号が得られる。制御信号２ａはレジスタ出力Ｓ２２そのものであるので、（ヌ）′のタイミングで”Ｈ”となり、（ル）′のクロックのタイミングにおいて、制御信号２ａが”Ｈ”になっていることから、クロック２生成回路１７はクロック２を”Ｌ”に遷移させ出力する。次に、制御データ２が”０１１”であるので、制御信号生成回路（２）１６のマルチプレクサＭＵＸ（２）の出力である制御信号２ｂにはレジスタ出力Ｓ２５が現れ、（オ）′のタイミングで”Ｈ”となり、（ワ）′のクロックのタイミングにおいて、制御信号２ｂが”Ｈ”になっていることから、クロック２生成回路１７はクロック２を”Ｈ”に遷移させ出力する。
【００７１】
（画素クロックＰＣＬＫの生成について）
ここではセレクト信号は位相データのｂｉｔ０が”１”であるので、図２４の（ル）′の画素クロックＰＣＬＫの立下りのタイミングでトグルし、”０”となる。よって、マルチプレクサ１８からは、はじめはクロック２が画素クロックＰＣＬＫとして出力され（図２４の（リ）′から（ル）′の期間）、（ル）′でセレクト信号が”０”になってからは、クロック１が画素クロックＰＣＬＫとして出力される（図２４の（ル）′から（ワ）の期間）。
【００７２】
ここでは位相シフト０、＋１／１６ＰＣＬＫ、−１／１６ＰＣＬＫについてのみ説明したが、＋２／１６ＰＣＬＫ、＋３／１６ＰＣＬＫ、−２／１６ＰＣＬＫ、−３／１６ＰＣＬＫについても同様に行うことができる。
【００７３】
以上のようにすることにより、１クロックずつ、±１／１６ＰＣＬＫステップで、即ち、高周波クロックＶＣＬＫの半ピッチステップで位相シフトされた画素クロックＰＣＬＫを得ることができる。
【００７４】
【発明の効果】
以上説明したように、本発明にかかる画素クロック生成回路及びそれを適用した画像形成装置によれば、次のような効果が得られる。
（１） 高周波クロックと、画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成することにより、画素クロックの水平同期信号入力からの出力を精度良くでき、比較的簡単な構成で画素クロックの位相を制御することができる。
（２） 水平同期信号を高周波クロックの立上がりに同期させた第１／第２位相同期信号、水平同期信号の入力タイミングを示す水平同期状態信号を利用することにより、画素クロックＰＣＬＫの水平同期信号入力からの出力をより細かい精度で行うことができ、比較的簡単な構成で画素クロックの位相を制御することができる。
（３） 水平同期信号を高周波クロックに同期させた複数の位相同期信号を生成し、そのいずれかを出力することで、画素クロックＰＣＬＫの水平同期信号入力からの出力を精度よくでき、かつ出力タイミングを変更することができ、比較的簡単な構成で画素クロックの位相をより細かく制御することができる。
【図面の簡単な説明】
【図１】本発明の画素クロック生成回路を適用した画像形成装置の一実施例を示す全体構成図である。
【図２】本発明の画素クロック生成回路の第１の実施例の全体構成図である。
【図３】図２の位相同期信号生成回路の構成例を示す図である。
【図４】図２の位相同期信号生成回路の別の構成例を示す図である。
【図５】図２の制御信号生成回路の構成例を示す図である。
【図６】図２の画素クロック制御回路の構成例を示す図である。
【図７】図２の画素クロック制御回路の構成例の別の構成例を示す図である。
【図８】位相シフト量と位相データの対応、及び、位相データと出力される制御信号との対応の一例を示す表である。
【図９】図２の画素クロック生成回路の動作を説明するためのタイミング図である。
【図１０】本発明の画素クロック生成回路の第２の実施例の全体構成図である。
【図１１】図１０の位相同期信号生成回路の構成例を示す図である。
【図１２】図１１の回路における位相状態信号の生成を説明するためのタイミング図である。
【図１３】同じく位相状態信号の生成を説明するためのタイミング図である。
【図１４】図１０の位相同期信号生成回路の別の構成例を示す図である。
【図１５】図１４の回路における位相状態信号の生成を説明するためのタイミング図である。
【図１６】同じく位相状態信号の生成を説明するためのタイミンク図である。
【図１７】図９の画素クロック生成回路の動作を説明するためのタイミンク図である。
【図１８】同じく図９の画素クロック生成回路の動作を説明するためのタイミング図である。
【図１９】本発明の画素クロック生成回路の第３の実施例の全体構成図である。
【図２０】位相シフト量と位相データの対応の別の例を示す表である。
【図２１】図１９の制御信号生成回路（１）、（２）の構成例を示す図である。
【図２２】図２１における制御データ１、２と制御信号１ｂ，２ｂの真理値表である。
【図２３】図１９の制御データ生成回路の真理値表である。
【図２４】図１９の画素クロック生成回路の動作を説明するためのタイミング図である。
【図２５】従来の画像形成装置の全体構成図である。
【符合の説明】
１０ 画素クロック生成回路
１１ 高周波クロック生成回路
１２ 遷移検出回路
１３ 制御信号生成回路
１４ 画素クロック制御回路
１５ 位相同期信号生成回路
１０ 画素クロック生成回路
１１ 高周波クロック生成回路
１２ 遷移検出回路（１）
１３ 制御信号生成回路（１）
１４ クロック１生成回路
１５ 遷移検出回路（２）
１６ 制御信号生成回路（２）
１７ クロック２生成回路
１８ マルチプレクサ
１９ 位相同期信号生成回路
１０ 画素クロック生成回路
１１ 高周波クロック生成回路
１２ 遷移検出回路（１）
１３ 制御信号生成回路（１）
１４ クロック１生成回路
１５ 遷移検出回路（２）
１６ 制御信号生成回路（２）
１７ クロック２生成回路
１８ マルチプレクサ
１９ 制御データ生成回路
２０ ステータス信号生成回路
２２ 位相同期信号生成回路
１０１，１０２ センサ
１１０ ドット位置ずれ検出・制御部
１２０ 画素クロック生成部
１３０ 画像処理部
１４０ レーザ駆動データ生成部
１５０ レーザ駆動部
Claims (7)
- 高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成する画素クロック生成手段とを有し、
前記画素クロック生成手段は、
前記水平同期信号を前記高周波クロックに同期させた位相同期信号として出力する位相同期信号生成手段と、
前記位相同期信号あるいは画素クロックの遷移を検出する検出手段と、
前記検出手段からの出力と画素クロックの遷移タイミングを指示する位相データに基づいて制御信号を生成する制御信号生成手段と、
前記制御信号生成手段の出力に基づいて画素クロックの遷移を行う画素クロック制御手段と、
からなることを特徴とする画素クロック生成回路。 - 高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成する画素クロック生成手段とを有し、
前記画素クロック生成手段は、
前記水平同期信号を前記高周波クロックの立上がりに同期させた第１位相同期信号と、前記水平同期信号を前記高周波クロックの立下りに同期させた第２位相同期信号と、前記水平同期信号の入力タイミングを示す水平同期状態信号を出力する位相同期信号生成手段と、
前記高周波クロックと前記第１位相同期信号と位相データに基づいて第１クロックを生成する第１クロック生成手段と、
前記高周波クロックと前記第２位相同期信号と位相データに基づいて第２クロックを生成する第２クロック生成手段と、
前記水平同期状態信号により前記第１クロックと前記第２クロックのいずれかを選択し、画素クロックとして出力するクロック選択手段と、
からなることを特徴とする画素クロック生成回路。 - 高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成する画素クロック生成手段とを有し、
前記画素クロック生成手段は、
前記水平同期信号を前記高周波クロックの立上がりに同期させた第１位相同期信号と、前記水平同期信号を前記高周波クロックの立下りに同期させた第２位相同期信号と、前記水平同期信号の入力タイミングを示す水平同期状態信号を出力する位相同期信号生成手段と、
前記高周波クロックと前記第１位相同期信号と位相データに基づいて第１クロックを生成する第１クロック生成手段と、
前記高周波クロックと前記第２位相同期信号と位相データに基づいて第２クロックを生成する第２クロック生成手段と、
前記水平同期状態信号と位相データにより前記第１クロックと前記第２クロックのいずれかを選択し、画素クロックとして出力するクロック選択手段と、
からなることを特徴とする画素クロック生成回路。 - 高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成する画素クロック生成手段とを有し、
前記画素クロック生成手段は、
前記水平同期信号を前記高周波クロックに同期させた複数の位相同期信号を生成しそのいずれかを出力する位相同期信号生成手段と、
前記位相同期信号あるいは画素クロックの遷移を検出する検出手段と、
前記検出手段からの出力と画素クロックの遷移タイミングを指示する位相データに基づいて制御信号を生成する制御信号生成手段と、
前記制御信号生成手段の出力に基づいて画素クロックの遷移を行う画素クロック制御手段と、
からなることを特徴とする画素クロック生成回路。 - 高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成する画素クロック生成手段とを有し、
前記画素クロック生成手段は、
前記水平同期信号を前記高周波クロックの立上がりに同期させた複数の位相同期信号を生成しそのいずれかを選択し第１位相同期信号として出力し、また、前記水平同期信号を前記高周波クロックの立下りに同期させた複数の位相同期信号を生成しそのいずれを選択し第２位相同期信号として出力し、また前記水平同期信号の入力タイミングを示す水平同期状態信号を出力する位相同期信号生成手段と、
前記高周波クロックと前記第１位相同期信号と位相データに基づいて第１クロックを生成する第１クロック生成手段と、
前記高周波クロックと前記第２位相同期信号と位相データに基づいて第２クロックを生成する第２クロック生成手段と、
前記水平同期状態信号により前記第１クロックと前記第２クロックのいずれかを選択し、画素クロックとして出力するクロック選択手段と、
からなることを特徴とする画素クロック生成回路。 - 高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成する画素クロック生成手段とを有し、
前記画素クロック生成手段は、
前記水平同期信号を前記高周波クロックの立上がりに同期させた複数の位相同期信号を生成しそのいずれかを選択し第１位相同期信号として出力し、また、前記水平同期信号を前記高周波クロックの立下りに同期させた複数の位相同期信号を生成しそのいずれかを選択し第２位相同期信号として出力し、また、前記水平同期信号の入力タイミングを示す水平同期状態信号を出力する位相同期信号生成手段と、
前記高周波クロックと前記第１位相同期信号と位相データに基づいて第１クロックを生成する第１クロック生成手段と、
前記高周波クロックと前記第２位相同期信号と位相データに基づいて第２クロックを生成する第２クロック生成手段と、
前記水平同期状態信号と位相データにより前記第１クロックと前記第２クロックのいずれかを選択し、画素クロックとして出力するクロック選択手段と、
からなることを特徴とする画素クロック生成回路。 - 光源から出力される光束を、偏向器により走査方向に沿って被走査媒体上を走査させることにより画像を形成する画像形成装置において、請求項１乃至６のいずれか１項に記載の画素クロック生成回路を具備することを特徴とする画像形成装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003031057A JP4165746B2 (ja) | 2003-02-07 | 2003-02-07 | 画素クロック生成回路及び画像形成装置 |
| US10/771,521 US7009430B2 (en) | 2003-02-07 | 2004-02-05 | Circuit for generating pixel clock with fine phase control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003031057A JP4165746B2 (ja) | 2003-02-07 | 2003-02-07 | 画素クロック生成回路及び画像形成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004237663A JP2004237663A (ja) | 2004-08-26 |
| JP4165746B2 true JP4165746B2 (ja) | 2008-10-15 |
Family
ID=32844286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003031057A Expired - Fee Related JP4165746B2 (ja) | 2003-02-07 | 2003-02-07 | 画素クロック生成回路及び画像形成装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7009430B2 (ja) |
| JP (1) | JP4165746B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7283151B2 (en) * | 2002-05-27 | 2007-10-16 | Ricoh Company, Ltd. | Pixel clock generation device causing state transition of pixel clock according to detected state transition and phase data indicating phase shift amount |
| JP4341908B2 (ja) | 2004-01-07 | 2009-10-14 | 株式会社リコー | 画素クロック及びパルス変調信号生成装置、光走査装置並びに画像形成装置 |
| JP4364010B2 (ja) * | 2004-02-23 | 2009-11-11 | 株式会社リコー | 画素クロック生成装置、光走査装置及び画像形成装置 |
| US7440532B1 (en) | 2004-04-21 | 2008-10-21 | Altera Corporation | Bit slip circuitry for serial data signals |
| JP4134999B2 (ja) * | 2005-04-28 | 2008-08-20 | コニカミノルタビジネステクノロジーズ株式会社 | 発光タイミング調整方法、レーザ走査装置及び画像形成装置 |
| JP4748356B2 (ja) * | 2005-10-13 | 2011-08-17 | サンケン電気株式会社 | 誘導加熱装置 |
| JP4820667B2 (ja) * | 2006-03-06 | 2011-11-24 | 株式会社リコー | 画像形成装置 |
| JP4909966B2 (ja) * | 2008-09-16 | 2012-04-04 | 株式会社リコー | 画素クロック生成装置及び画像形成装置 |
| JP2011066089A (ja) | 2009-09-15 | 2011-03-31 | Ricoh Co Ltd | 半導体レーザ制御装置及び画像形成装置 |
| US8983318B2 (en) | 2012-03-16 | 2015-03-17 | Ricoh Company, Ltd. | Image forming apparatus with a density sensor for detecting density fluctuations |
| JP2016114963A (ja) | 2014-12-11 | 2016-06-23 | 株式会社リコー | 入力操作検出装置、プロジェクタ装置、電子黒板装置、デジタルサイネージ装置、及びプロジェクタシステム |
| US10630461B2 (en) * | 2018-09-18 | 2020-04-21 | Samsung Display Co., Ltd. | Efficient frequency detectors for clock and data recovery circuits |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138623A (en) * | 1990-03-06 | 1992-08-11 | Ricoh Company, Ltd. | Semiconductor laser control device |
| US5258780A (en) * | 1990-05-09 | 1993-11-02 | Ricoh Company, Ltd. | Beam recorder forming low density dots |
| US5237579A (en) * | 1992-01-22 | 1993-08-17 | Ricoh Co. Ltd. | Semiconductor laser controller using optical-electronic negative feedback loop |
| JP2938721B2 (ja) * | 1993-06-04 | 1999-08-25 | 株式会社リコー | 半導体レーザ制御装置 |
| US5946334A (en) * | 1996-03-27 | 1999-08-31 | Ricoh Company, Inc. | Semiconductor laser control system |
| JPH11167081A (ja) | 1997-09-30 | 1999-06-22 | Eastman Kodak Co | 周波数可変画素クロック |
| JP3983449B2 (ja) * | 1999-10-15 | 2007-09-26 | 株式会社リコー | パルス幅変調回路、光書き込み装置及び画像形成装置 |
| US6178031B1 (en) | 1999-12-20 | 2001-01-23 | Xerox Corporation | Raster output scanning system having scan line non-linearity compensation means |
| US6791596B2 (en) * | 2001-06-28 | 2004-09-14 | Ricoh Company, Ltd. | Method and apparatus for image forming capable of effectively generating pixel clock pulses |
-
2003
- 2003-02-07 JP JP2003031057A patent/JP4165746B2/ja not_active Expired - Fee Related
-
2004
- 2004-02-05 US US10/771,521 patent/US7009430B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040160509A1 (en) | 2004-08-19 |
| US7009430B2 (en) | 2006-03-07 |
| JP2004237663A (ja) | 2004-08-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7834902B2 (en) | Pixel clock creation method, pixel clock creation device, optical scanning device, and image forming apparatus | |
| US8005321B2 (en) | Pixel clock generator, optical scanner, and image forming apparatus | |
| US7791634B2 (en) | Pixel clock generator, pulse modulator, and image forming apparatus | |
| US20070030548A1 (en) | Apparatus for generating pulse-modulated signal | |
| JP4165746B2 (ja) | 画素クロック生成回路及び画像形成装置 | |
| JP6662086B2 (ja) | 光書込装置及び画像形成装置 | |
| JP3512397B2 (ja) | 画素クロック生成回路及び画像形成装置 | |
| JP2003015068A (ja) | 画像形成装置および画素クロック生成回路 | |
| JPH02108014A (ja) | 多点同期方式の光走査装置 | |
| JP4367840B2 (ja) | 画素クロック生成装置、光走査装置及び画像形成装置 | |
| JPS63132214A (ja) | ポリゴンミラ−のジツタ補正方法および装置 | |
| JP2004354626A (ja) | 画像形成装置及び該装置における水平同期信号発生方法 | |
| JPH0373908A (ja) | 多点同期方式の光書込み記録装置 | |
| US6885480B2 (en) | Light beam scanning apparatus and image forming apparatus | |
| JP2006289949A (ja) | 画素クロック生成装置、光走査装置及び画像形成装置 | |
| JP6812832B2 (ja) | 画素クロック生成装置、画像書き込み装置および画像形成装置 | |
| JP2003034051A (ja) | 画素クロック生成装置、光書き込み装置および画像形成装置 | |
| JP2670069B2 (ja) | 画像形成装置 | |
| JP2002090671A (ja) | 光ビーム走査装置 | |
| JP2986159B2 (ja) | 光走査装置の同期回路 | |
| JP3562742B2 (ja) | 光ビーム出力制御装置 | |
| JP2003341125A (ja) | 画素クロック生成装置、レーザ走査装置、及び画像形成装置 | |
| JP2006259404A (ja) | 画素クロック生成装置、光走査装置及び画像形成装置 | |
| JPH06152873A (ja) | 画像記録装置 | |
| JPH04316268A (ja) | 走査ビーム同期制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050629 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080418 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080430 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080625 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080723 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080724 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130808 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |