JP4165746B2 - 画素クロック生成回路及び画像形成装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、レーザプリンタ、デジタル複写機、その他、広く画像形成装置で使用される画素クロックの生成及び位相制御に関し、詳しくは、画素クロックの高精度の位相制御を実現する画素クロック生成回路及びそれを備えた画像形成装置に関する。
【0002】
【従来の技術】
レーザプリンタ、デジタル複写機等の画像形成装置の一般的構成を図25に示す。図25において、半導体レーザユニット1001から発光されたレーザ光は、回転するポリゴンミラー1002によりスキャンされ、走査レンズ1003を介して被走査媒体である感光体1004上に光スポットを形成し、その感光体1004を露光して静電潜像を形成する。このとき、1ライン毎に、フォトディテクタ1005の出力信号に基づいて、1ライン毎、位相同期のとられた画像クロック(画素クロック)を生成して画像処理ユニット1006とレーザ駆動回路1007へ供給する。このようにして、半導体レーザユニット1001は、画像処理ユニット1006により生成された画像データと位相同期回路1009により1ライン毎に位相が設定された画像クロックに従い、半導体レーザの発光時間をコントロールすることにより、被走査媒体である感光体1004上の静電潜像をコントロールする。
【0003】
このような走査光学系において、ポリゴンスキャナ等の偏向器の偏向反射面の回転軸からの距離のばらつきは、被走査面上を走査する光スポット(走査ビーム)の走査速度ムラを発生させる。この走査速度ムラは画像の揺らぎとなり画像品質の劣化となる。高品位の画質を要求する場合は走査ムラの補正を行う必要がある。さらに、マルチビーム光学系の場合、各発光源の発振波長に差があると、走査レンズの色収差が補正されていない光学系の場合に露光位置ずれが発生し、各発光源に対応するスポットが被走査媒体上を走査する時の走査幅は、発光源ごとに差が生じてしまい、画像品質の劣化の要因になってしまうため、走査幅の補正を行う必要がある。
【0004】
従来、走査ムラ等の補正を行う技術としては、例えば、特許文献1や特許文献2に記載のように、基本的に画素クロックの周波数を変化させて、走査線に沿った光スポット位置を制御する方法が知られている。
【0005】
【特許文献1】
特開平11−167081号公報
【特許文献2】
特開2001−228415号公報
【0006】
【発明が解決しようとする課題】
しかしながら、画素クロックの周波数を変化させる従来方式(周波数変調方式)は、一般に画素クロック制御部の構成が複雑であり、かつ、その複雑さは周波数変調幅が微小になるにつれて増大するため、きめ細かな制御ができないという問題がある。
【0007】
本発明の目的は、簡単な構成で位相同期のとられた画素クロックの位相制御を可能にする画素クロック生成回路及びそれを備えた画像形成装置を提供することにある。
【0008】
【課題を解決するための手段】
本発明の画素クロック生成回路は、高周波クロックを生成する高周波クロック生成手段と、前記高周波クロック生成手段から出力される高周波クロックと画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成する画素クロック生成手段からなる。ここで、画素クロック生成手段は、前記水平同期信号を前記高周波クロックに同期させた位相同期信号として出力する位相同期生成手段と、前記位相同期信号及び画素クロックの遷移を検出する検出手段と、前記検出手段からの出力と画素クロックの遷移タイミングを指示する位相データに基づいて制御信号を生成する制御信号生成手段と、前記制御信号生成手段の出力に基づいて画素クロックの遷移を行う画素クロック制御手段とを有することを基本とする。
本発明によれば、画素クロックの水平同期信号入力からの出力を精度良くでき、比較的簡単な構成で画素クロックの位相をきめ細かに制御することができるようになる。
【0009】
【発明の実施の形態】
図1に本発明による画素クロック生成回路を搭載した画像形成装置の一実施形態の全体構成を示す。本画像形成装置は、レーザ駆動部150で駆動されることで任意時間幅のレーザ光を出力する半導体レーザ201を有している。半導体レーザ201から出力されたレーザ光は、コリメータレンズ202及びシリンダレンズ203を介することで整形され、その後、ポリゴンミラー204に入射することで、周期性をもって感光体208上を走査するように反射される。ポリゴンミラー204で反射されたレーザ光は、感光体208に照射される前にfθレンズ205及びミラー207及びトロイダルレンズ206を介することで光軸が曲げられる。このように光軸の曲げられたレーザ光が被走査媒体である感光体208に照射されて光スポットを形成する。これにより感光体208上には、半導体レーザ201の出力に応じた画像(静電潜像)が形成される。
【0010】
また、ミラー207の両端には、それぞれフォトディテクタ101,102が設けられており、走査の開始と終了とが検出されるように構成されている。即ち、ポリゴンミラー204により所定方向へ反射するレーザ光は、感光体208を1ライン走査する前に開始側のフォトディテクタ101に入射され、走査後にフォトディテクタ102に入射される。フォトディテクタ101,102は、入射されたレーザ光を電気信号(第1/第2水平同期信号)に変換して、これをドット位置ずれ検出・制御部110に入力する。このようにドット位置ずれ検出・制御部110には、1ライン毎の走査開始のタイミング信号(第1の水平同期信号)と走査終了のタイミングと信号(第2の水平同期信号)が入力される。また、フォトディテクタ101から出力される第1の水平同期信号は、ライン同期信号として画素クロック生成部120にも入力される。
【0011】
ドット位置ずれ検出・制御部110では、フォトディテクタ101と102とから入力される2つの電気信号(第1/第2水平同期信号)の時間間隔が測定され、この測定値に基づいて1ライン毎に走査時間のずれ量が求められる。この方法としては、例えば測定された時間間隔を予め設定しておいた基準の時間と比較する等の方法を採用することができる。
【0012】
ドット位置ずれ検出・制御部110は、求めたずれ量を補正するための位相データを生成する。ここで、位相データとは、走査レンズ等よりなる光学系の特性により生じる走査ムラを補正したり、ポリゴンミラー204の回転ムラによるドット位置ずれを補正したり、レーザ光の色収差によって生じるドット位置ずれを補正するためのものであり、画素クロックの位相のシフト量の指示が示されている。生成された位相データは画素クロック生成部120に入力される。
【0013】
画素クロック生成部120では、フォトディテクタ101から出力される第1の水平同期信号に位相同期させ、また、ドット位置ずれ検出・制御部110から与えられた位相データに基づいて半導体レーザ201を駆動する際のタイミングとなる画素クロック(PCLK)を生成する。生成された画素クロック(PCLK)は画像処理部130及びレーザ駆動データ生成部140に与えられる。この画素クロック生成部120が本発明に係る画素クロック生成回路であり、その構成については、図2以降の図面を用いて詳細に説明する。
【0014】
画像処理部130は、画素クロック生成部(画素クロック生成回路)120から与えられる画素クロック(PCLK)を基準に画像データを生成し、これをレーザ駆動データ生成部140に入力する。レーザ駆動データ生成部140は、入力された画像データから、同様に画素クロック生成部(画素クロック生成回路)120から与えられる画素クロック(PCLK)を基準にしてレーザ駆動データ(変調データ)を生成し、これをレーザ駆動部150に入力する。レーザ駆動部150は、入力されたレーザ駆動データ(変調データ)に従って半導体レーザ201を駆動する。これにより、感光体208には、走査幅揺らぎの解消された画像が形成される。
【0015】
以下に、上記した画像形成装置における画素クロック生成部120、即ち、本発明に係る画素クロック生成回路の種々の実施例について、図面を用いて詳細に説明する。
【0016】
〈実施例1〉
図2は、本実施例1による画素クロック生成回路の全体構成を示すブロック図である。図2において、画素クロック生成回路10は高周波クロック生成回路11、遷移検出回路12、制御信号生成回路13及び画素クロック制御回路14、位相同期信号生成回路15からなる。
【0017】
高周波クロック生成回路11は画素クロックPCLKの基準となる高周波クロックVCLKを生成する。位相同期信号生成回路15は、外部から与えられる水平同期信号を高周波クロックに同期させた位相同期信号として出力する。遷移検出回路12は位相同期信号あるいは画素クロックの遷移を検出する。具体的には、遷移検出回路12は画素クロックPCLKの立上がりまたは立下りを検出し、高周波クロックVCLKの1クロック幅のパルス信号を出力する。また、遷移検出回路12は位相同期信号の立下りを検出し、高周波クロックVCLKの1クロック幅のパルス信号を出力する。制御信号生成回路13は遷移検出回路12の出力信号である検出信号と外部から与えられる画素クロックの位相シフト量を指示する位相データに基づき、制御信号a、制御信号bを出力する。画素クロック制御回路14は高周波クロックVCLK、制御信号a、制御信号bに基づき画素クロックPCLKの遷移タイミングを制御してPLCKを生成する。
【0018】
先に述べたように、位相データは走査レンズの特性により生ずる走査ムラを補正したり、ポリゴンミラーの回転ムラによるドット位置ずれを補正したり、レーザ光の色収差によって生ずるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータである。本実施例では3ビット構成とし、位相シフト量と位相データは図8(a)のように対応させる。
【0019】
図3に図2の位相同期信号生成回路15の構成例を示す。本位相同期信号生成回路15はシフトレジスタSRで構成されている。シフトレジスタSRは高周波クロックVCLKでシフト動作し、入力される水平同期信号を高周波クロックVCLKに同期した信号として位相同期信号を出力する。図3では、入力される水平同期信号がS0,S1,S2とシフトし、出力S2が位相同期信号として出力される。このシフトレジスタSRの段数により水平同期信号が入力されてから画素クロックPCLKが出力されるまでの間隔をきめることになる。
【0020】
図4に位相同期信号生成回路15の別の構成例を示す。本位相同期信号生成回路15は多段のシフトレジスタSRとマルチプレクサMUXで構成されており、シフトレジスタSRは高周波クロックVCLKでシフト動作し、該シフトレジスタSRの各段の出力をマルチプレクサMUXに入力し、外部から与えられるセレクトデータにより、そのいずれかを選択できるようになっている。このようにすることにより、水平同期信号が入力されてから画素クロックPCLKが出力されるまでの間隔は固定されず、可変とすることができる。
【0021】
図5に図2の制御信号生成回路13の構成例を示す。本制御信号生成回路15はシフトレジスタSRとマルチプレクサMUXで構成されている。シフトレジスタSRは高周波クロックVCLKでシフト動作し、入力された検出信号S0〜S9とシフトさせていく。そして、途中のレジスタ出力S2を制御信号aとして出力する。また、後段のレジスタ出力S3〜S9はマルチプレクサMUXの入力となり、位相データにより、そのいずれかを選択できるようになっている。位相データとマルチプレクサMUXから出力される信号OUTの対応は図8(b)の通りである。このマルチプレクサMUXの出力信号を制御信号bとして出力する。
【0022】
図6、図7に図2における画素クロック制御回路14の構成例を示す。図6は画素クロック制御回路14がJKフリップフロップ(JK−FF)で構成されており、制御信号aに”H”の信号、制御信号bに”L”の信号が入力されると、高周波クロックVCLKの立上がりで”H”を出力する。また、制御信号aに”L”の信号、制御信号bに”H”の信号が入力されると、高周波クロックVCLKの立上がりで”L”を出力する。このJKフリップフロップの出力が画素クロックPCLKとなる。図7はクロック同期セットリセット付Dフリップフロップ(D−FF)で構成されており、制御信号aに”H”の信号、制御信号bに”L”の信号が入力されると、VCLKの立上がりで”H”を出力する。また、制御信号aに”L”の信号、制御信号bに”H”の信号が入力されると、VCLKの立上がりで”L”を出力する。同様に、このDフリップフロップの出力が画素クロックPCLKとなる。
【0023】
次に、本実施例の画素クロック生成回路の動作について、図9のタイミングチャートを用いて詳しく説明する。
【0024】
図9では、水平同期信号が入力されてから画素クロックPCLKが出力されるまでの様子と、高周波クロックVCLKの8分周に相当するデューティ比50%の画素クロックPCLKを生成する様子(位相シフト量0)と、VCLKの8分周のクロックに対して1/8クロックだけ位相を進めたPCLKを生成する様子(位相シフト量+1)と、VCLKの8分周のクロックに対して1/8クロックだけ位相を遅らせたPCLKを生成する様子(位相シフト量−1)を示している。なお、位相シフト量と位相データの対応は図8(a)の通りとする。
【0025】
まず、水平同期信号が入力されてから画素クロックPCLKが出力されるまでの様子について説明する。位相データは初期値として「3」が与えられているとする。図9において、(イ)のタイミングで水平同期信号が位相同期信号生成回路15に入力されたとすると、位相同期信号は(ロ)のタイミングで高周波クロックVCLKに同期して出力される。この(ロ)における位相同期信号の立下りを遷移検出回路12で検出し、検出信号を生成する。制御信号生成回路13において、この検出信号が図5におけるシフトレジスタSRによりシフトされていく。シフトレジスタSRの各段の出力の様子が図9のS0〜S9である。制御信号aはS2であるので、(ハ)のタイミングで”H”となる。そして、(ニ)のクロックのタイミングにおいて、制御信号aが”H”になっていることから、図6あるいは図7示す画素クロック制御回路14にて画素クロックPCLKを”H”から”L”に遷移させる。次に、位相データとして「3」が与えられているので、図8(b)より、制御信号生成回路13において、図5のマルチプレクサMUXから制御信号bとしてS6の信号が出力され、(ホ)のタイミングで”H”となる。そして、(ヘ)のクロックのタイミングにおいて、制御信号bが”H”になっていることから、図6あるいは図7に示した画素クロック制御回路14にて画素クロックPCLKを”L”から”H”に遷移させる。
【0026】
このようにして、水平同期信号が入力されてから画素クロックPCLKが出力されまでの間隔を、高周波クロック1周期以下の誤差内で出力することができる。
【0027】
次に、その後の画素クロックPCLKの生成の様子について説明する。まず、位相シフト量「0」におけるPCLKの生成の様子について説明する。位相シフト量「0」のPCLKを生成する場合は、PCLKの立上がりに同期して位相データとして「3」を与える(図9の(ヘ))。また、(ヘ)におけるPCLKの立上がりを遷移検出回路12で検出し、検出信号を生成する。制御信号生成回路13において、この検出信号は図5におけるシフトレジスタSRによりシフトされていく。シフトレジスタSRの各段の出力の様子が図9のS0〜S9である。制御信号aはS2であるので、(ト)のタイミングで”H”となり、(チ)のクロックのタイミングにおいて、制御信号aが”H”になっていることから、図6あるいは図7に示す画素クロック制御回路14にて画素クロックPCLKを”H”から”L”に遷移させる。次に、位相データとして「3」が与えられているので、図8(b)より、制御信号生成回路13において、図5のマルチプレクサMUXから制御信号bとしてS6の信号が出力され、(リ)のタイミングで”H”となる。そして、(ヌ)のクロックのタイミングにおいて、制御信号bが”H”になっていることから、図6あるいは図7に示した画素クロック制御回路14にて画素クロックPCLKを”L”から”H”に遷移させる。このようにして、位相シフト量「0」の画素クロックPCLKを生成することができる。
【0028】
次に、位相シフト量「−1」におけるPCLKの生成の様子について説明する。位相シフト量「−1」のPCLKを生成する場合は、PCLKの立上がりに同期して位相データとして「2」を与える(図9の(ヌ))。また、(ヌ)におけるPCLKの立上がりを遷移検出回路12で検出し、検出信号を生成する。制御信号生成回路13において、この検出信号は図5におけるシフトレジスタSRによりS0〜S9とシフトされていく。制御信号aはS2であるので、(ル)のタイミングで”H”となる。そして、(オ)のクロックのタイミングにおいて、制御信号aが”H”になっていることから、図6あるいは図7に示す画素クロック制御回路14にて画素クロックPCLKを”H”から”L”に遷移させる。次に、位相データとして「2」が与えられているので、図8(b)より、制御信号生成回路13において、図5のマルチプレクサMUXから制御信号bとしてS5の信号が出力され、(ワ)のタイミングで”H”となる。そして、(カ)のクロックのタイミングにおいて、制御信号bが”H”になっていることから、図6あるいは図7に示す画素クロック制御回路14にて画素クロックPCLKを”L”から”H”に遷移させる。このようにして、位相シフト量「−1」の画素クロックPCLKを生成することができる。
【0029】
次に、位相シフト量「+1」におけるPCLKの生成の様子について説明する。位相シフト量「+1」のPCLKを生成する場合は、PCLKの立上がりに同期して位相データとして「4」を与える(図9の(カ))。また、(カ)におけるPCLKの立上がりを遷移検出回路12で検出し、検出信号を生成する。制御信号生成回路13において、この検出信号は図5におけるシフトレジスタSRによりシフトS0〜S9されていく。制御信号aはS2であるので、(ヨ)のタイミングで”H”となる。そして、(タ)のクロックのタイミングにおいて、制御信号aが”H”になっていることから、図6あるいは図7に示す画素クロック制御回路14にて画素クロックPCLKを”H”から”L”に遷移させる。次に、位相データとして「4」が与えられているので、図8(b)より、制御信号生成回路13において、図5のマルチプレクサMUXから制御信号bとしてS7の信号が出力され、(レ)のタイミングで”H”となる。そして、(ソ)のクロックのタイミングにおいて、制御信号bが”H”になっていることから、図6あるいは図7に示す画素クロック制御回路14にて画素クロックPCLKを”L”から”H”に遷移させる。このようにして、位相シフト量「+1」の画素クロックPCLKを生成することができる。
【0030】
以上のように、位相データを画素クロックPCLKに同期させて与えることにより、画素クロックPCLKの位相を1クロックごとに変化させることができる。
【0031】
〈実施例2〉
図10に本実施例2による画素クロック生成回路の全体構成図を示す。図10において、画素クロック生成回路10は、高周波クロック生成回路11、遷移検出回路(1)12、制御信号生成回路(1)13、クロック1生成回路14、遷移検出回路(2)15、制御信号生成回路(2)16、クロック2生成回路17、マルチプレクサ(MUX)18、位相同期信号生成回路19からなる。
【0032】
高周波クロック生成回路11は画素クロックPCLKの基準となる高周波クロックVCLKを生成する。遷移検出回路(1)12は、高周波クロックVCLKの立上がりで動作し、クロック1信号の立上がりと位相同期信号1の立下りを検出し、高周波クロックVCLKの1クロック幅のパルス信号を出力する。遷移検出回路12の出力を検出信号1とする。制御信号生成回路(1)13は、高周波クロックVCLKの立上がりで動作し、遷移検出回路(1)12の出力信号と位相データに基づき、制御信号1a及び制御信号1bを出力する。クロック1生成回路14は高周波クロックVCLKの立上がりで動作し、制御信号1a及び制御信号1bに基づきクロック1を生成する。遷移検出回路(2)15は、高周波クロックVCLKの立下がりで動作し、クロック2信号の立上がりと位相同期信号2の立下りを検出し、高周波クロックVCLKの1クロック幅のパルス信号を出力する。遷移検出回路(2)15の出力を検出信号2とする。制御信号生成回路(2)16は、高周波クロックVCLKの立下がりで動作し、遷移検出回路(2)15の出力信号と位相データに基づき、制御信号2a及び制御信号2bを出力する。クロック2生成回路17は高周波クロックVCLKの立下がりで動作し、制御信号2a及び制御信号2bに基づきクロック2を生成する。マルチプレクサ18は、位相同期信号生成回路19からの位相状態信号に基づきクロック1、クロック2を選択し、画素クロックPCLKとして出力する。
【0033】
位相同期信号生成回路19は、水平同期信号を入力し、高周波クロックVCLKの立上がりに同期した位相同期信号1と、高周波クロックVCLKの立下りに同期した位相同期信号2と、水平同期信号の入力のタイミングつまり、高周波クロックVCLKの”H”の時に立ち下がっているか、”L”の時に立ち下がっているかを示す位相状態信号を出力する。
【0034】
先に述べたように、位相データは、走査レンズの特性により生ずる走査ムラを補正したり、ポリゴンミラーの回転ムラによって生ずるドット位置ずれを補正したり、レーザ光の色収差によって生ずるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータで、ここでは3ビット構成とし、位相シフト量と位相データは図8(a)のように対応させる。
【0035】
図11に図10の位相同期信号生成回路19の構成例を示す。本位相同期信号生成回路19はシフトレジスタ等で構成されている。FF10〜FF12のシフトレジスタSR1は高周波クロックVCLKの立上がりでシフト動作し、FF12の出力Q12を、入力される水平同期信号を高周波クロックVCLKの立上がりに同期した位相同期信号1として出力する。また、FF20〜FF22のシフトレジスタSR2は高周波クロックVCLKの立下がりでシフト動作し、FF22の出力Q22を、入力される水平同期信号を高周波クロックVCLKの立下りに同期した位相同期信号2として出力する。
【0036】
また、位相同期信号生成回路19は、水平同期信号の入力タイミングを示す位相状態信号を生成するための順序回路、RS−FFの回路19′を含んでいる。この位相状態信号の生成の様子を図12、図13を用いて説明する。
【0037】
図12は水平同期信号が高周波クロックVCLKの”H”の時に立ち下がった場合(図12の(イ))を示している。この場合、A1、A2の信号が図12の(ロ)、(ハ)のタイミングで出力され、それにより、まずSET信号(S)が(ロ)のタイミングで”H”になり、RS−FFの出力つまり、位相状態信号が”H”になる。その後、RESET信号(R)が(ニ)のタイミングで”H”になるので、RS−FFの出力つまり、位相状態信号が”L”になる。このように、水平同期信号が高周波クロックVCLKの”H”の時に立ち下がった場合は、位相状態信号は”L”となる。
【0038】
図13は水平同期信号が高周波クロックVCLKの”L”の時に立ち下がった場合(図13の(イ))を示している。この場合、A1、A2の信号が図13の(ロ)、(ハ)のタイミングで出力され、それにより、まずRESET信号(R)が(ロ)のタイミングで”H”になり、RS−FFの出力つまり、位相状態信号が”L”になる。その後、SET信号(S)が(ニ)のタイミングで”H”になるので、RS−FFの出力つまり、位相状態信号が”H”になる。このように、水平同期信号が高周波クロックVCLKの”L”の時に立ち下がった場合は、位相状態信号は”H”となる。
【0039】
図14に図9の位相同期信号生成回路19の別の構成例を示す。これは位相状態信号生成のための回路が順序回路とT−FFで構成されているものである。ここでは図11のFF10〜FF12のシフトレジスタ構成にFF13のレジスタが追加され、A1信号はQ13とQ12B信号のAND条件から生成されている。この位相同期信号生成回路19における位相状態信号生成の様子を図15、図16に示す。
【0040】
図15は水平同期信号が高周波クロックVCLKの”H”の時に立ち下がった場合(図15の(イ))を示している。まず、水平同期信号が入力されたことを検出しT−FFをリセットし、位相状態信号を”L”にしておく。その後、A2、A1の信号が図15の(ロ)、(ハ)のタイミングで出力される。A1、A2の信号のAND条件からT信号が生成されるが、(A1,A2)=(H、H)という状態はないので、T信号は”L”のままで、T−FFの出力も”L”のままとなり、位相状態信号は”L”となる。
【0041】
図16は水平同期信号が高周波クロックVCLKの”L”の時に立ち下がった場合(図16の(イ))を示している。まず、水平同期信号が入力されたことを検出し、T−FFをリセットし、位相状態信号を”L”にしておく。その後、A1、A2の信号が図16の(ロ)、(ハ)のタイミングで出力される。A1、A2の信号のAND条件からT信号が生成されるが、ここでは、(ハ)のタイミングで(A1,A2)=(H、H)という状態となるので、T信号が”H”となる。T信号が”H”となったことにより、T−FFの出力がトグルされ”H”となる。よって位相状態信号は”H”となる。
【0042】
なお、図11、図14の構成の位相同期信号生成回路19において、図4に示した位相同期信号生成回路15のように、シフトレジスタを多段にしてその出力をマルチプレクサで選択できるようにすれば、水平同期信号が入力されてから画素クロックPCLKが出力されるまでの間隔は固定されず、可変とすることができる。
【0043】
図10における制御信号生成回路(1)13、制御信号生成回路(2)16は図5に示した回路構成と同じである。ただし、制御信号生成回路(1)13は高周波クロックVCLKの立上がりで動作し、制御信号生成回路(2)16は高周波クロックVCLKの立下りで動作する。
【0044】
図10におけるクロック1生成回路14、クロック2生成回路17は図6あるいは図7に示した回路構成と同じである。ただし、クロック1生成回路14は、高周波クロックVCLKの立上がりで動作し、クロック2生成回路17は、高周波クロックVCLKの立下がりで動作する。
【0045】
図10におけるクロック1は遷移検出回路(1)12、制御信号生成回路(1)13、クロック1生成回路14の系から生成され、その生成の様子は先の実施例1の場合と同じで、高周波クロックVCLKの立上がりに同期している。また、図10におけるクロック2は遷移検出回路(2)15、制御信号生成回路(2)16、クロック2生成回路17の系から生成され、同様に、その生成の様子は先の実施例1の場合と同じであるが、高周波クロックの立下りに同期している。
【0046】
図17、図18に、図10の画素クロック生成回路10における水平同期信号とクロック1、クロック2、及び画素クロックPCLKの出力の様子を示す。
【0047】
図17は水平同期信号が高周波クロックVCLKの”H”の時に立ち下がった様子を示す。ここでは、水平同期信号が高周波クロックVCLKの”H”の時に立ち下がっているので(図17の(イ))、位相状態信号が”L”となり、図10のマルチプレクサ18によりクロック1が選択されて画素クロックPCLKとして出力される(図17の(ロ))。
【0048】
図18は水平同期信号が高周波クロックVCLKの”L”の時に立ち下がった様子を示す。ここでは、水平同期信号が高周波クロックVCLKの”L”の時に立ち下がっているので(図18の(イ))、位相状態信号が”H”となり、図10のマルチプレクサ18によりクロック2が選択されて画素クロックPCLKとして出力される(図18の(ロ))。
【0049】
以上により、本実施例2では、水平同期信号が入力されてから画素クロックPCLKが出力されまでの間隔を、高周波クロック半周期以下の誤差内で出力することができる。また、位相データを与えることにより、画素クロックPCLKの位相を高周波クロックVCLKの1クロックステップで変化させることができる。
【0050】
〈実施例3〉
図19に本実施例3による画素クロック生成回路の全体構成図を示す。図19において、画素クロック生成回路10は、高周波クロック生成回路11、遷移検出回路(1)12、制御信号生成回路(1)13、クロック1生成回路14、遷移検出回路(2)15、制御信号生成回路(2)16、クロック2生成回路17、マルチプレクサ18、制御データ生成回路19、ステータス信号生成回路20、セレクト信号生成回路21、位相同期信号生成回路22からなる。
【0051】
高周波クロック生成回路11は画素クロックPCLKの基準となる高周波クロックVCLKを生成する。遷移検出回路(1)12は、高周波クロックVCLKの立上がりで動作し、クロック1信号の立上がりを検出し、高周波クロックVCLKの1クロック幅のパルス信号を検出信号1として出力する。制御信号生成回路(1)13は、高周波クロックVCLKの立上がりで動作し、遷移検出回路(1)12の出力信号と制御データ生成回路19が出力する制御データ1に基づき、制御信号1a及び制御信号1bを出力する。クロック1生成回路14は高周波クロックVCLKの立上がりで動作し、制御信号1a及び制御信号1bに基づきクロック1を生成する。遷移検出回路(2)15は、高周波クロックVCLKの立下がりで動作し、クロック2信号の立上がりを検出し、高周波クロックVCLKの1クロック幅のパルス信号を検出信号2として出力する。制御信号生成回路(2)16は、高周波クロックVCLKの立下がりで動作し、遷移検出回路(2)15の出力信号と制御データ生成回路19が出力する制御データ2に基づき、制御信号2a及び制御信号2bを出力する。クロック2生成回路17は高周波クロックVCLKの立下がりで動作し、制御信号2a及び制御信号2bに基づきクロック2を生成する。マルチプレクサ18は、セレクト信号生成回路21からのセレクト信号に基づきクロック1、クロック2を選択し、画素クロックPCLKとして出力する。
【0052】
制御データ生成回路19は、外部から与えられる位相データとステータス信号生成回路20が出力するステータス信号に基づき制御データ1、制御データ2を出力する。先に述べたように、位相データは、走査レンズの特性により生ずる走査ムラを補正したり、ポリゴンミラーの回転ムラによって生ずるドット位置ずれを補正したり、レーザ光の色収差によって生ずるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータで、ここでも3ビット構成とするが、本実施例では位相シフト量と位相データは図20のように対応させる。
【0053】
ステータス信号生成回路20は、位相データのビット0が1のときに画素クロックPCLKの立上がりのタイミングで信号をトグルさせてステータス信号として出力する。これにより、ステータス信号は高周波クロックVCLKの立上がり時に画素クロックPCLKが立ち上がっているときは第1のステートを、高周波クロックVCLKの立下り時に画素クロックPCLKが立ち下がっているときは第2のステートを示すようになる。ここではステータス信号は高周波クロックVCLKの立上がり時に画素クロックPCLKが立ち上がっているときは”0”、高周波クロックVCLKの立下り時に画素クロックPCLKが立ち下がっているときは”1”とする。また位相同期信号生成回路22からの位相状態信号により、その初期値をきめる。
【0054】
セレクト信号生成回路21は、位相データのビット0が1のときに画素クロックPCLKの立下りのタイミングで信号をトグルさせてセレクト信号として出力する。また位相同期信号生成回路22からの位相状態信号によりその初期値をきめる。
【0055】
図19におけるクロック1生成回路14、クロック2生成回路17の構成は先の図6あるいは図7と同じである。
【0056】
図21に、図19における制御信号生成回路(1)13及び制御信号生成回路(2)16の構成例を示す。制御信号生成回路(1)13、制御信号生成回路(2)16はシフトレジスタとマルチプレクサで構成されている。ただし、制御信号生成回路(1)13におけるシフトレジスタSR(1)は高周波クロックVCLKの立上がりでシフト動作し、制御信号生成回路(2)16におけるシフトレジスタSR(2)は高周波クロックVCLKの立下がりでシフト動作する。シフトレジスタSR(1)は入力された検出信号1をS10〜S18とシフトさせていき、途中の出力S12を制御信号1aとして出力する。シフトレジスタSR(2)は入力された検出信号2をS20〜S28とシフトさせていき、途中の出力S12を制御信号2aとして出力する。また、シフトレジスタSR(1)の後段の出力S13〜S19はマルチプレクサMUX(1)に、シフトレジスタSR(2)の後段の出力S23〜S29はマルチプレクサMUX(2)に与えられる。マルチプレクサMUX(1)では、制御データ生成回路19から与えられる制御データ1に従ってレジスタ出力S13〜S19のいずれかを選択し、制御信号1bとして出力する。マルチプレクサMUX(2)では、制御データ生成回路19から与えられる制御データ2に従ってレジスタ出力S13〜S19のいずれかを選択し、制御信号2bとして出力する。マルチプレクサMUX(1)、マルチプレクサMUX(2)の真理値表を図22に示す。
【0057】
次に、図19における制御データ生成回路19について説明する。制御データ生成回路19は、外部から与えられる位相データとステータス信号生成回路20が出力するステータス信号をデコードして制御データ1、制御データ2を出力する。制御データ生成回路19の動作は、制御信号生成回路(1)13、制御信号生成回路(2)16と関係している。つまり、図21における制御信号生成回路(1)13、制御信号生成回路(2)16のシフトレジスタSR(1)、シフトレジスタSR(2)の出力とマルチプレクサMUX(1)、マルチプレクサMUX(2)の入力の順番によって制御データ生成回路19のデコードの動作が決まる。本実施例における位相シフト量と位相データの対応は図20に示した通りである。この場合の制御データ生成回路19の真理値表を図23に示す。
【0058】
図19における位相同期信号生成回路22の構成は実施例2におけるものと同じである(図11)。ここでも位相同期信号生成回路22から出力される位相状態同期信号により、水平同期信号入力から最初に出力される画素クロックPCLKとしてクロック1かクロック2のいずれかが選択され、水平同期信号が入力されてから画素クロックPCLKが出力されまでの間隔を高周波クロック半周期以下の誤差内で出力することができる。
【0059】
次に、本実施例3の画素クロック生成回路10において、最初のクロックが出力された後の画素クロックPCLKの生成の様子を図24を用いて説明する。図24では、位相シフトが0の時、高周波クロックVCLKの8分周に相当する画素クロックPCLKを生成し、それに対し位相を+1/16PCLK、−1/16PCLKシフトさせた画素クロックPCLKを生成している様子を示している。
【0060】
まず、位相シフト「0」の画素クロックPCLKの生成について説明する。
(制御データ1、制御データ2の生成について)
画素クロックPCLKに同期して、位相シフト「0」を示す位相データ”000”が与えられる(図24の(イ))。その位相データとステータス信号(最初は0としている)が制御データ生成回路19に入力され、図23の真理値表に従って、制御データ1(010)、制御データ2(010)が出力される。
【0061】
(クロック1生成について)
図24の(イ)において、クロック1の立上がりを遷移検出回路(1)12で検出し、検出信号1として高周波VCLKの1クロック幅のパルス信号を得る。この検出信号1が制御信号生成回路(1)13のシフトレジスタSR(1)(図21)に与えられ、図24に示すようなレジスタ出力S10〜S18の信号が得られる。制御信号1aはレジスタ出力S12そのものであるので、(ロ)のタイミングで”H”となり、(ハ)のクロックのタイミングにおいて、制御信号1aが”H”になっていることから、クロック1生成回路14はクロック1を”L”に遷移させ出力する。次に、制御データ1が”010”であるので、制御信号生成回路(1)13のマルチプレクサMUX(1)の出力である制御信号1bにはレジスタ出力S16が現れ、(ニ)のタイミングで”H”となり、(ホ)のクロックのタイミングにおいて、制御信号1bが”H”になっていることから、クロック1生成回路14はクロック1を”H”に遷移させ出力する。
【0062】
(クロック2生成について)
図24の(イ)′において、クロック2の立上がりを遷移検出回路(2)15で検出し、図24に示すように、検出信号2として高周波VCLKの1クロック幅のパルス信号を得る。この検出信号2が制御信号生成回路(2)16のシフトレジスタSR(2)(図21)に与えられ、図24に示すようなレジスタ出力S20〜S28の信号が得られる。制御信号2aはレジスタ出力S22そのものであるので、図(ロ)′のタイミングで”H”となり、(ハ)′のクロックのタイミングにおいて、制御信号2aが”H”になっていることから、クロック2生成回路17はクロック2を”L”に遷移させ出力する。次に、制御データ2が”010”であるので、制御信号生成回路(2)16のマルチプレクサMUX(2)の出力である制御信号2bにはレジスタ出力S26が現れ、(ニ)′のタイミングで”H”となり、(ホ)′のクロックのタイミングにおいて、制御信号2bが”H”になっていることから、クロック2生成回路17はクロック2を”H”に遷移させ出力する。
【0063】
(画素クロックPCLKの生成について)
ここではセレクト信号が”L”であるので画素クロックPCLKとしてクロック1が出力される。
【0064】
次に、位相シフト+1/16PCLKさせた画素クロックPCLKの生成について説明する。
(制御データ1、制御データ2の生成について)
画素クロックPCLKに同期して、位相シフト「+1」を示す位相データ”001”が与えられる(図24の(ホ))。ステータス信号生成回路20からのステータス信号は、その前の位相データのbit0が”0”であるのでトグルせず”0”のままである。その位相データとステータス信号が制御データ生成回路19に入力され、図23の真理値表に従って、制御データ1(010)、制御データ2(001)が出力される。
【0065】
(クロック1生成について)
図24の(ホ)において、クロック1の立上がりを遷移検出回路(1)12で検出し、図24に示すように、検出信号1として高周波VCLKの1クロック幅のパルス信号を得る。この検出信号1が制御信号生成回路(2)13のシフトレジスタSR(1)(図21)に与えられ、図24に示すようなレジスタ出力S10〜S18の信号が得られる。制御信号1aはレジスタ出力S12そのものであるので、(ヘ)のタイミングで”H”となり、(ト)のクロックのタイミングにおいて、制御信号1aが”H”になっていることから、クロック1生成回路14はクロック1を”L”に遷移させ出力する。次に、制御データ1が”010”であるので、制御信号生成回路(1)13のマルチプレクサMUX(1)の出力である制御信号1bにはレジスタ出力S16が現れ、(チ)のタイミングで”H”となり、(リ)のクロックのタイミングにおいて、制御信号1bが”H”になっていることから、クロック1生成回路14はクロック1を”H”に遷移させ出力する。
【0066】
(クロック2生成について)
図24の(ホ)′において、クロック2の立上がりを遷移検出回路(2)15で検出し、図24に示すように、検出信号2として高周波VCLKの1クロック幅のパルス信号を得る。この検出信号2が制御信号生成回路(2)16のシフトレジスタSR(2)(図21)に与えられ、図24に示すようなレジスタ出力S20〜S28の信号が得られる。制御信号2aはレジスタ出力S22そのものであるので、(ヘ)′のタイミングで”H”となり、(ト)′のクロックのタイミングにおいて、制御信号2aが”H”になっていることから、クロック2生成回路17はクロック2を”L”に遷移させ出力する。次に、制御データ2が”001”であるので、制御信号生成回路(2)16のマルチプレクサMUX(2)の出力である制御信号2bにはレジスタ出力S27が現れ、(チ)′のタイミングで”H”となり、(リ)′のクロックのタイミングにおいて、制御信号2bが”H”になっていることから、クロック2生成回路17はクロック2を”H”に遷移させ出力する。
【0067】
(画素クロックPCLKの生成について)
ここではセレクト信号は位相データのbit0が”1”であるので、図24の(ト)の画素クロックPCLKの立下りのタイミングでトグルし、”1”となる。よってマルチプレクサ18からは、はじめはクロック1が画素クロックPCLKとして出力され(図24の(ホ)から(ト)の期間)、図24の(ト)でセレクト信号が”1”になってからは、クロック2が画素クロックPCLKとして出力される(図24の(ト)から(リ)′の期間)。
【0068】
次に、位相シフト−1/16PCLKさせた画素クロックPCLKの生成について説明する。
(制御データ1、制御データ2の生成について)
画素クロックPCLKに同期して、位相シフト「−1」を示す位相データ”101”が与えられる(図24の(リ)′)。ステータス信号生成回路20からのステータス信号は、その前の位相データのbit0が”1”であるのでトグルし”1”となる(図24の(リ)′)。その位相データとステータス信号が制御データ生成回路19に入力され、図23の真理値表に従って、制御データ1(010)、制御データ2(011)が出力される。
【0069】
(クロック1生成について)
図24の(リ)において、クロック1の立上がりを遷移検出回路(1)12で検出し、図24に示すように、検出信号1として高周波VCLKの1クロック幅のパルス信号を得る。この検出信号1が制御信号生成回路(1)13のシフトレジスタSR(1)(図21)に与えられ、図24に示すようなレジスタ出力S10〜S18の信号が得られる。制御信号1aはレジスタ出力S12そのものであるので、図24の(ヌ)のタイミングで”H”となり、(ル)のクロックのタイミングにおいて、制御信号1aが”H”になっていることから、クロック1生成回路14はクロック1を”L”に遷移させ出力する。次に、制御データ1が”010”であるので、制御信号生成回路(1)13のマルチプレクサMUX(1)の出力である制御信号1bにはレジスタ出力S16が現れ、図24(オ)のタイミングで”H”となり、(ワ)のクロックのタイミングにおいて制御信号1bが”H”になっていることから、クロック1生成回路14はクロック1を”H”に遷移させ出力する。
【0070】
(クロック2生成について)
図24の(リ)′においてクロック2の立上がりを、遷移検出回路(2)15で検出し、図24に示すように、検出信号2としては高周波VCLKの1クロック幅のパルス信号を得る。この検出信号2が制御信号生成回路(2)16シフトレジスタSR(2)(図21)に与えられ、図24に示すようなレジスタ出力S20〜S28の信号が得られる。制御信号2aはレジスタ出力S22そのものであるので、(ヌ)′のタイミングで”H”となり、(ル)′のクロックのタイミングにおいて、制御信号2aが”H”になっていることから、クロック2生成回路17はクロック2を”L”に遷移させ出力する。次に、制御データ2が”011”であるので、制御信号生成回路(2)16のマルチプレクサMUX(2)の出力である制御信号2bにはレジスタ出力S25が現れ、(オ)′のタイミングで”H”となり、(ワ)′のクロックのタイミングにおいて、制御信号2bが”H”になっていることから、クロック2生成回路17はクロック2を”H”に遷移させ出力する。
【0071】
(画素クロックPCLKの生成について)
ここではセレクト信号は位相データのbit0が”1”であるので、図24の(ル)′の画素クロックPCLKの立下りのタイミングでトグルし、”0”となる。よって、マルチプレクサ18からは、はじめはクロック2が画素クロックPCLKとして出力され(図24の(リ)′から(ル)′の期間)、(ル)′でセレクト信号が”0”になってからは、クロック1が画素クロックPCLKとして出力される(図24の(ル)′から(ワ)の期間)。
【0072】
ここでは位相シフト0、+1/16PCLK、−1/16PCLKについてのみ説明したが、+2/16PCLK、+3/16PCLK、−2/16PCLK、−3/16PCLKについても同様に行うことができる。
【0073】
以上のようにすることにより、1クロックずつ、±1/16PCLKステップで、即ち、高周波クロックVCLKの半ピッチステップで位相シフトされた画素クロックPCLKを得ることができる。
【0074】
【発明の効果】
以上説明したように、本発明にかかる画素クロック生成回路及びそれを適用した画像形成装置によれば、次のような効果が得られる。
(1) 高周波クロックと、画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成することにより、画素クロックの水平同期信号入力からの出力を精度良くでき、比較的簡単な構成で画素クロックの位相を制御することができる。
(2) 水平同期信号を高周波クロックの立上がりに同期させた第1/第2位相同期信号、水平同期信号の入力タイミングを示す水平同期状態信号を利用することにより、画素クロックPCLKの水平同期信号入力からの出力をより細かい精度で行うことができ、比較的簡単な構成で画素クロックの位相を制御することができる。
(3) 水平同期信号を高周波クロックに同期させた複数の位相同期信号を生成し、そのいずれかを出力することで、画素クロックPCLKの水平同期信号入力からの出力を精度よくでき、かつ出力タイミングを変更することができ、比較的簡単な構成で画素クロックの位相をより細かく制御することができる。
【図面の簡単な説明】
【図1】本発明の画素クロック生成回路を適用した画像形成装置の一実施例を示す全体構成図である。
【図2】本発明の画素クロック生成回路の第1の実施例の全体構成図である。
【図3】図2の位相同期信号生成回路の構成例を示す図である。
【図4】図2の位相同期信号生成回路の別の構成例を示す図である。
【図5】図2の制御信号生成回路の構成例を示す図である。
【図6】図2の画素クロック制御回路の構成例を示す図である。
【図7】図2の画素クロック制御回路の構成例の別の構成例を示す図である。
【図8】位相シフト量と位相データの対応、及び、位相データと出力される制御信号との対応の一例を示す表である。
【図9】図2の画素クロック生成回路の動作を説明するためのタイミング図である。
【図10】本発明の画素クロック生成回路の第2の実施例の全体構成図である。
【図11】図10の位相同期信号生成回路の構成例を示す図である。
【図12】図11の回路における位相状態信号の生成を説明するためのタイミング図である。
【図13】同じく位相状態信号の生成を説明するためのタイミング図である。
【図14】図10の位相同期信号生成回路の別の構成例を示す図である。
【図15】図14の回路における位相状態信号の生成を説明するためのタイミング図である。
【図16】同じく位相状態信号の生成を説明するためのタイミンク図である。
【図17】図9の画素クロック生成回路の動作を説明するためのタイミンク図である。
【図18】同じく図9の画素クロック生成回路の動作を説明するためのタイミング図である。
【図19】本発明の画素クロック生成回路の第3の実施例の全体構成図である。
【図20】位相シフト量と位相データの対応の別の例を示す表である。
【図21】図19の制御信号生成回路(1)、(2)の構成例を示す図である。
【図22】図21における制御データ1、2と制御信号1b,2bの真理値表である。
【図23】図19の制御データ生成回路の真理値表である。
【図24】図19の画素クロック生成回路の動作を説明するためのタイミング図である。
【図25】従来の画像形成装置の全体構成図である。
【符合の説明】
10 画素クロック生成回路
11 高周波クロック生成回路
12 遷移検出回路
13 制御信号生成回路
14 画素クロック制御回路
15 位相同期信号生成回路
10 画素クロック生成回路
11 高周波クロック生成回路
12 遷移検出回路(1)
13 制御信号生成回路(1)
14 クロック1生成回路
15 遷移検出回路(2)
16 制御信号生成回路(2)
17 クロック2生成回路
18 マルチプレクサ
19 位相同期信号生成回路
10 画素クロック生成回路
11 高周波クロック生成回路
12 遷移検出回路(1)
13 制御信号生成回路(1)
14 クロック1生成回路
15 遷移検出回路(2)
16 制御信号生成回路(2)
17 クロック2生成回路
18 マルチプレクサ
19 制御データ生成回路
20 ステータス信号生成回路
22 位相同期信号生成回路
101,102 センサ
110 ドット位置ずれ検出・制御部
120 画素クロック生成部
130 画像処理部
140 レーザ駆動データ生成部
150 レーザ駆動部
Claims (7)
- 高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成する画素クロック生成手段とを有し、
前記画素クロック生成手段は、
前記水平同期信号を前記高周波クロックに同期させた位相同期信号として出力する位相同期信号生成手段と、
前記位相同期信号あるいは画素クロックの遷移を検出する検出手段と、
前記検出手段からの出力と画素クロックの遷移タイミングを指示する位相データに基づいて制御信号を生成する制御信号生成手段と、
前記制御信号生成手段の出力に基づいて画素クロックの遷移を行う画素クロック制御手段と、
からなることを特徴とする画素クロック生成回路。 - 高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成する画素クロック生成手段とを有し、
前記画素クロック生成手段は、
前記水平同期信号を前記高周波クロックの立上がりに同期させた第1位相同期信号と、前記水平同期信号を前記高周波クロックの立下りに同期させた第2位相同期信号と、前記水平同期信号の入力タイミングを示す水平同期状態信号を出力する位相同期信号生成手段と、
前記高周波クロックと前記第1位相同期信号と位相データに基づいて第1クロックを生成する第1クロック生成手段と、
前記高周波クロックと前記第2位相同期信号と位相データに基づいて第2クロックを生成する第2クロック生成手段と、
前記水平同期状態信号により前記第1クロックと前記第2クロックのいずれかを選択し、画素クロックとして出力するクロック選択手段と、
からなることを特徴とする画素クロック生成回路。 - 高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成する画素クロック生成手段とを有し、
前記画素クロック生成手段は、
前記水平同期信号を前記高周波クロックの立上がりに同期させた第1位相同期信号と、前記水平同期信号を前記高周波クロックの立下りに同期させた第2位相同期信号と、前記水平同期信号の入力タイミングを示す水平同期状態信号を出力する位相同期信号生成手段と、
前記高周波クロックと前記第1位相同期信号と位相データに基づいて第1クロックを生成する第1クロック生成手段と、
前記高周波クロックと前記第2位相同期信号と位相データに基づいて第2クロックを生成する第2クロック生成手段と、
前記水平同期状態信号と位相データにより前記第1クロックと前記第2クロックのいずれかを選択し、画素クロックとして出力するクロック選択手段と、
からなることを特徴とする画素クロック生成回路。 - 高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成する画素クロック生成手段とを有し、
前記画素クロック生成手段は、
前記水平同期信号を前記高周波クロックに同期させた複数の位相同期信号を生成しそのいずれかを出力する位相同期信号生成手段と、
前記位相同期信号あるいは画素クロックの遷移を検出する検出手段と、
前記検出手段からの出力と画素クロックの遷移タイミングを指示する位相データに基づいて制御信号を生成する制御信号生成手段と、
前記制御信号生成手段の出力に基づいて画素クロックの遷移を行う画素クロック制御手段と、
からなることを特徴とする画素クロック生成回路。 - 高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成する画素クロック生成手段とを有し、
前記画素クロック生成手段は、
前記水平同期信号を前記高周波クロックの立上がりに同期させた複数の位相同期信号を生成しそのいずれかを選択し第1位相同期信号として出力し、また、前記水平同期信号を前記高周波クロックの立下りに同期させた複数の位相同期信号を生成しそのいずれを選択し第2位相同期信号として出力し、また前記水平同期信号の入力タイミングを示す水平同期状態信号を出力する位相同期信号生成手段と、
前記高周波クロックと前記第1位相同期信号と位相データに基づいて第1クロックを生成する第1クロック生成手段と、
前記高周波クロックと前記第2位相同期信号と位相データに基づいて第2クロックを生成する第2クロック生成手段と、
前記水平同期状態信号により前記第1クロックと前記第2クロックのいずれかを選択し、画素クロックとして出力するクロック選択手段と、
からなることを特徴とする画素クロック生成回路。 - 高周波クロックを生成する高周波クロック生成手段と、
前記高周波クロック生成手段から出力される高周波クロックと画素クロックの出力スタートタイミングを示す水平同期信号と画素クロックの遷移タイミングを指示する位相データとに基づいて画素クロックを生成する画素クロック生成手段とを有し、
前記画素クロック生成手段は、
前記水平同期信号を前記高周波クロックの立上がりに同期させた複数の位相同期信号を生成しそのいずれかを選択し第1位相同期信号として出力し、また、前記水平同期信号を前記高周波クロックの立下りに同期させた複数の位相同期信号を生成しそのいずれかを選択し第2位相同期信号として出力し、また、前記水平同期信号の入力タイミングを示す水平同期状態信号を出力する位相同期信号生成手段と、
前記高周波クロックと前記第1位相同期信号と位相データに基づいて第1クロックを生成する第1クロック生成手段と、
前記高周波クロックと前記第2位相同期信号と位相データに基づいて第2クロックを生成する第2クロック生成手段と、
前記水平同期状態信号と位相データにより前記第1クロックと前記第2クロックのいずれかを選択し、画素クロックとして出力するクロック選択手段と、
からなることを特徴とする画素クロック生成回路。 - 光源から出力される光束を、偏向器により走査方向に沿って被走査媒体上を走査させることにより画像を形成する画像形成装置において、請求項1乃至6のいずれか1項に記載の画素クロック生成回路を具備することを特徴とする画像形成装置。
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