JP2003015068A - 画像形成装置および画素クロック生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 走査幅の補正を行うことができる画像形成装
置および画素クロック生成回路を提供すること。 【解決手段】 画素クロックを生成する画素クロック生
成回路が、高周波クロック生成回路１０と、高周波クロ
ック生成回路１０により出力された高周波クロックＶＣ
ＬＫの立下がり時にインクリメントされるカウンタ１１
と、カウンタ値と画素クロックの位相シフト量を指示す
る位相データとを比較する比較回路１２と、比較回路１
２の結果に基づいて画素クロックＰＣＬＫの遷移を行う
画素クロック制御回路１３とを具備し、複数の光束の各
発光点の走査方向の位置ずれに伴う走査方向の書きこみ
開始位置ずれを補償するようにライン毎に画素クロック
ＰＣＬＫの位相を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は画像形成装置および
画素クロック生成回路に関し、より詳細には、画素クロ
ックの生成および位相制御に関する。本発明は例えばレ
ーザープリンタ、デジタル複写機のような画像形成装置
に適用可能である。

【０００２】

【従来の技術】従来、図１０に示すような画像形成装置
が知られている。図１０は、従来の画像形成装置の概略
構成図である。図１０に示すように、半導体レーザユニ
ット２１から発光されたレーザ光は、ポリゴンミラー２
２が回転することによりポリゴンミラー２２によってス
キャンされ、走査レンズ２３を介して被走査媒体（感光
体）２４上に光スポットを形成する。その結果、被走査
媒体２４が露光され、静電潜像が形成される。このと
き、半導体レーザユニット２１は、画像処理ユニット２
６により生成された画像データと、位相同期回路２９に
より位相が設定された画素クロックと、に従い、半導体
レーザユニット２１の発光時間をコントロールすること
により、被走査媒体２４に形成されている静電潜像をコ
ントロールする。

【０００３】しかし、このような光学系においては、ポ
リゴンスキャナ等の偏向器の偏向反射面とその回転軸と
の距離が反射面毎にばらつくのに伴って、被走査面上を
走査する光スポット（走査ビーム）の走査速度むらが発
生してしまう不具合があった。この走査速度むらは画像
の揺らぎとなり、画像品質が劣化する虞がある。従っ
て、高品位の画質を要求する場合には、偏向反射面とそ
の回転軸との距離のばらつきを補償する必要があった。

【０００４】さらに、マルチビーム光学系の場合には、
各発光源の発振波長に差があり、かつ、走査レンズの色
収差が補正されていないときに、露光位置ずれが発生す
る虞があった。露光位置ずれが発生すると、各発光源に
対応する光スポットが被走査媒体上を走査する時の走査
幅は、発光源ごとに差が生じてしまい、画像品質の劣化
の要因になってしまうという不具合があった。従って、
走査幅の補正を行う必要があった。

【０００５】上記の不具合に対して、生成される画素ク
ロックの位相を変更することで補正可能な画素クロック
生成回路が知られている。この種の画素クロック生成回
路の例としては、例えば特開平１１−１６７０８１号公
報「周波数可変画素クロック」に記載されたものがあ
る。特開平１１−１６７０８１号公報に記載された画素
クロック生成回路では、走査線に沿ったビーム速度の変
動を補償するように画素クロックの周波数（位相）が変
更されている。

【０００６】

【発明が解決しようとする課題】しかしながら、特開平
１１−１６７０８１号公報に記載された画素クロック生
成回路では、走査線に沿ったビーム速度の変動を補償す
るように画素クロックの周波数（位相）が変更されてい
るものの、複数の光源のうちのそれぞれの光源の発振波
長のばらつきを補償するように画素クロックの位相を変
更する点について開示されていない。このため、特開平
１１−１６７０８１号公報に記載された画素クロック生
成回路では、複数の光源のうちのそれぞれの光源の発振
波長のばらつきを補償することができず、それぞれの光
源の発振波長のばらつきに伴って画質が劣化してしまう
という問題点があった。

【０００７】また、特開平１１−１６７０８１号公報に
は、走査レンズの特性により生ずる走査むらを補償する
ように画素クロックの位相を変更する点について開示さ
れていない。このため、特開平１１−１６７０８１号公
報に記載された画素クロック生成回路では、走査レンズ
の特性により生ずる走査むらを補償することができず、
走査レンズの特性により生ずる走査むらに伴って画質が
劣化してしまうという問題点があった。

【０００８】また、特開平１１−１６７０８１号公報に
は、ポリゴンミラーの回転むらを補償するように画素ク
ロックの位相を変更する点について開示されていない。
このため、特開平１１−１６７０８１号公報に記載され
た画素クロック生成回路では、ポリゴンミラーの回転む
らを補償することができず、ポリゴンミラーの回転むら
に伴って画質が劣化してしまうという問題点があった。

【０００９】本発明は上記に鑑みてなされたものであっ
て、画質の劣化を抑制することができる画像形成装置お
よび画素クロック生成回路を提供することを目的とす
る。換言すれば、本発明は走査幅の補正を行うことがで
きる画像形成装置および画素クロック生成回路を提供す
ることを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明に係る画像形成装置は、複数
ラインの画像データのそれぞれに応じて変調された複数
の光束を、画素クロックに同期させて、偏向器により走
査方向に沿って被走査媒体上に走査する画像形成装置に
おいて、画素クロックを生成する画素クロック生成回路
は、画素クロックの基準となる高周波クロックを生成す
る高周波クロック発生手段と、高周波クロック発生手段
により出力されたクロックの立下がり時にインクリメン
トされるカウンタと、カウンタのカウンタ値と画素クロ
ックの位相シフト量を指示する位相データとを比較する
比較手段と、比較手段の結果に基づいて画素クロックの
遷移を行う画素クロック制御手段と、を具備し、複数の
光束の各発光点の走査方向の位置ずれに伴う走査方向の
書きこみ開始位置ずれを補償するようにライン毎に画素
クロック位相を制御することを特徴とする。

【００１１】この発明によれば、画素クロック生成回路
では、画素クロックを生成する画素クロック生成回路
に、高周波クロック発生手段と、その高周波クロック発
生手段により出力されたクロックの立下がり時にインク
リメントされるカウンタと、カウンタのカウンタ値と画
素クロックの位相シフト量を指示する位相データとを比
較する比較手段と、その比較手段の結果に基づいて画素
クロックの遷移を行う画素クロック制御手段とが設けら
れ、複数の光束の各発光点の走査方向の位置ずれに伴う
走査方向の書きこみ開始位置ずれを補償するようにライ
ン毎に画素クロック位相が制御される。そのため、複数
の光束の各発光点の走査方向の位置ずれを補償すること
ができ、その結果、画質の劣化を抑制することができ
る。つまり、各発光点について走査幅を均一にすること
ができる。

【００１２】また、請求項２に記載の発明に係る画像形
成装置は、請求項１に記載の画像形成装置において、位
相データのビット数は、カウンタのビット数と同じビッ
ト数であることを特徴とする。

【００１３】この発明によれば、位相データのビット数
がカウンタのビット数と同じビット数であるため、簡単
な構成で画素クロック位相を制御することができる。

【００１４】また、請求項３に記載の発明に係る画像形
成装置は、請求項１に記載の画像形成装置において、位
相データは、位相シフト量に対応したビット数で与えら
れることを特徴とする。

【００１５】この発明によれば、位相データが位相シフ
ト量に対応したビット数で与えられるため、最少ビット
数で位相データを与えることができる。

【００１６】また、請求項４に記載の発明に係る画像形
成装置は、請求項２または３に記載の画像形成装置にお
いて、位相データは、画素クロック生成回路の外部から
画素クロックに同期して与えられることを特徴とする。

【００１７】この発明によれば、位相データが画素クロ
ック生成回路の外から画素クロックに同期して与えられ
るため、予め位相データを与えておく場合と異なり、例
えば画素毎、ライン毎に画素クロック位相を制御するこ
とができる。

【００１８】また、請求項５に記載の発明に係る画像形
成装置は、請求項２または３に記載の画像形成装置にお
いて、画素クロック生成回路は、複数の位相データを記
憶可能な位相データ記憶手段を具備することを特徴とす
る。

【００１９】この発明によれば、画素クロック生成回路
に複数の位相データを記憶可能な位相データ記憶手段が
設けられているため、位相データ記憶手段が設けられて
いない場合よりも外部の回路の負担を軽減することがで
きる。また、位相データを所定の方法で対応付けて記憶
することにより記憶容量を抑制することができる。

【００２０】また、請求項６に記載の発明に係る画像形
成装置は、請求項２または３に記載の画像形成装置にお
いて、画素クロック生成回路は、複数の位相データを記
憶可能な位相データ記憶手段と、画素クロック生成回路
の外部から画素クロックに同期して与えられる外部位相
データと位相データ記憶手段から出力される内部位相デ
ータとを合成する位相データ合成手段と、を具備するこ
とを特徴とする。

【００２１】この発明によれば、画素クロック生成回路
に複数の位相データを記憶可能な位相データ記憶手段が
設けられているため、位相データ記憶手段が設けられて
いない場合よりも外部の回路の負担を軽減することがで
きる。また、位相データを所定の方法で対応付けて記憶
することにより記憶容量を抑制することができる。さら
に、画素クロック生成回路に画素クロック生成回路の外
部から画素クロックに同期して与えられる外部位相デー
タと位相データ記憶手段から出力される内部位相データ
とを合成する位相データ合成手段が設けられている。そ
のため、例えば走査レンズの特性により生ずる走査むら
を補償する場合のようにライン毎に常に同様の補償を実
行するだけでなく、例えばポリゴンミラーの回転むらを
補償する場合のようにライン毎に異なる補償を実行する
場合にも対応することができる。

【００２２】また、請求項７に記載の発明に係る画素ク
ロック生成回路は、生成される画素クロックの位相を変
更可能な画素クロック生成回路において、複数の光源の
うちのそれぞれの光源の発振波長のばらつきを補償する
ように画素クロックの位相を変更することを特徴とす
る。

【００２３】この発明によれば、複数の光源のうちのそ
れぞれの光源の発振波長のばらつきを補償するように画
素クロックの位相が変更される。そのため、複数の光源
のうちのそれぞれの光源の発振波長がばらついている場
合であっても画質が劣化してしまうのを抑制することが
できる。

【００２４】また、請求項８に記載の発明に係る画素ク
ロック生成回路は、生成される画素クロックの位相を変
更可能な画素クロック生成回路において、走査レンズの
特性により生ずる走査むらを補償するように画素クロッ
クの位相を変更することを特徴とする。

【００２５】この発明によれば、走査レンズの特性によ
り生ずる走査むらを補償するように画素クロックの位相
が変更される。そのため、走査レンズの特性により走査
むらが生じうる場合であっても画質が劣化してしまうの
を抑制することができる。

【００２６】また、請求項９に記載の発明に係る画素ク
ロック生成回路は、生成される画素クロックの位相を変
更可能な画素クロック生成回路において、ポリゴンミラ
ーの回転むらを補償するように画素クロックの位相を変
更することを特徴とする。

【００２７】この発明によれば、ポリゴンミラーの回転
むらを補償するように画素クロックの位相が変更され
る。そのため、ポリゴンミラーに回転むらが存在する場
合であっても画質が劣化してしまうのを抑制することが
できる。

【００２８】また、請求項１０に記載の発明に係る画像
形成装置は、請求項７〜９のいずれか一つに記載の画素
クロック生成回路を具備する。

【００２９】この発明によれば、画像形成装置が、請求
項７〜９のいずれか一つに記載の画素クロック生成回路
を具備することにより、請求項７〜９のいずれか一つに
記載の画素クロック生成回路の機能を有する画像形成装
置を実現できる。

【００３０】

【発明の実施の形態】以下、添付図面を用いて本発明の
実施の形態について説明する。なお、以下に説明するも
のは一例であり、特に限定するものではない。

【００３１】（実施の形態１）図１は、本発明の画像形
成装置に適用可能な画素クロック生成回路の実施の形態
１の概略構成図である。図１に示すように、高周波クロ
ック生成回路１０は画素クロックＰＣＬＫの基準となる
高周波クロックＶＣＬＫを生成する。カウンタ１１は高
周波クロックＶＣＬＫの立下がりで動作するカウンタで
ある。比較回路１２はカウンタ１１の値とあらかじめ設
定された値および外部から与えられる画素クロックの位
相シフト量を指示する位相データと比較し、結果に基づ
いて制御信号ａ、制御信号ｂを出力する。画素クロック
制御回路１３は、制御信号ａ、制御信号ｂに基づいて画
素クロックＰＣＬＫの遷移を制御する。

【００３２】図２は、動作を説明するためのタイミング
図である。詳細には、図２（ａ）は高周波クロックＶＣ
ＬＫの８分周に相当する画素クロックＰＣＬＫを生成す
る様子を示しており、図２（ｂ）は高周波クロックＶＣ
ＬＫの８分周クロックに対して１／８クロックだけ位相
を進めた画素クロックＰＣＬＫを生成する様子を示して
おり、図２（ｃ）は高周波クロックＶＣＬＫの８分周ク
ロックに対して１／８クロックだけ位相を遅らせた画素
クロックＰＣＬＫを生成する様子を示している。

【００３３】まず、図２（ａ）について説明する。ここ
では、位相データとして「７」が与えられている。図２
（ａ）のように高周波クロックＶＣＬＫの立下がりでカ
ウンタは動作し、カウントを行う。比較回路１２ではま
ずカウンタの値が「３」になったところで、図２（ａ）
に示す制御信号ａを出力する。画素クロック制御回路１
３は、制御信号ａが“Ｈ”になっていることから（１）
のクロックのタイミングで画素クロックＰＣＬＫを
“Ｈ”から“Ｌ”に遷移させる。

【００３４】次に比較回路１２では、与えられた位相デ
ータとカウンタ値を比較し、それらが一致したら図２
（ａ）に示す制御信号ｂを出力する。画素クロック制御
回路１３は、制御信号ｂが“Ｈ”になっていることから
（２）のクロックのタイミングで画素クロックＰＣＬＫ
を“Ｌ”から“Ｈ”に遷移させる。このとき、同時にカ
ウンタをリセットさせ、再びカウントを行わせて行くこ
とにより高周波クロックＶＣＬＫの８分周に相当する画
素クロックＰＣＬＫを生成することができる。

【００３５】図２（ｂ）について説明する。ここでは、
位相データとして「８」を与える。まず、カウンタでカ
ウントを行う。比較回路１２ではカウンタの値が「３」
になったところで、図２（ｂ）に示す制御信号ａを出力
する。画素クロック制御回路１３は、制御信号ａが
“Ｈ”になっていることから（１）のクロックのタイミ
ングで画素クロックＰＣＬＫを“Ｈ”から“Ｌ”に遷移
させる。次に比較回路１２では、カウンタの値が与えら
れた位相データ（ここでは、「８」）と一致したら図２
（ｂ）に示す制御信号ｂを出力する。

【００３６】画素クロック制御回路１３は、制御信号ｂ
が“Ｈ”になっていることから（２）のクロックのタイ
ミングで画素クロックＰＣＬＫを“Ｌ”から“Ｈ”に遷
移させる。このとき、同時にカウンタをリセットさせ、
再びカウントを行わせて行くことにより高周波クロック
ＶＣＬＫの８分周クロックに対して１／８クロックだけ
位相を進ませた画素クロックＰＣＬＫを生成することが
できる。

【００３７】図２（ｃ）について説明する。ここでは、
位相データとして「６」を与える。まず、カウンタでカ
ウントを行う。比較回路１２では、カウンタの値が
「３」になったところで、図２（ｃ）に示す制御信号ａ
を出力する。画素クロック制御回路１３は、制御信号ａ
が“Ｈ”になっていることから（１）のクロックのタイ
ミングで画素クロックＰＣＬＫを“Ｈ”から“Ｌ”に遷
移させる。次に比較回路１２では、カウンタの値が与え
られた位相データ（ここでは、「６」）と一致したら図
２（ｃ）に示す制御信号ｂを出力する。

【００３８】画素クロック制御回路１３は、制御信号ｂ
が“Ｈ”になっていることから（２）のクロックのタイ
ミングで画素クロックＰＣＬＫを“Ｌ”から“Ｈ”に遷
移させる。このとき、同時にカウンタをリセットさせ、
再びカウントを行わせて行くことにより高周波クロック
ＶＣＬＫの８分周クロックに対して１／８クロックだけ
位相を遅らせた画素クロックＰＣＬＫを生成することが
できる。

【００３９】図３は、実施の形態１の変形例の図２と同
様のタイミング図である。図３に示すように、位相デー
タを例えば画素クロックＰＣＬＫの立上がりに同期させ
て与えることにより、画素クロックＰＣＬＫの位相を１
クロックごとに変化させることが可能となる。

【００４０】実施の形態１および変形例によれば、図１
に示したように、画素クロックを生成する画素クロック
生成回路に、高周波クロック生成回路１０と、その高周
波クロック生成回路１０により出力された高周波クロッ
クＶＣＬＫの立下がり時にカウンタ値をインクリメント
するカウンタ１１と、カウンタ値と画素クロックの位相
シフト量を指示する位相データ（図２および図３参照）
とを比較する比較回路１２と、その比較回路１２の結果
に基づいて画素クロックＰＣＬＫの遷移を行う画素クロ
ック制御回路１３とが設けられ、図２および図３に示し
たように、複数の光束の各発光点の走査方向の位置ずれ
に伴う走査方向の書きこみ開始位置ずれを補償するよう
にライン毎に画素クロックＰＣＬＫの位相が制御され
る。

【００４１】そのため、複数の光束の各発光点の走査方
向の位置ずれを補償することができ、その結果、画質の
劣化を抑制することができる。つまり、各発光点につい
て走査幅を均一にすることができる。さらに、図１に示
したように、位相データが画素クロック生成回路の外部
から画素クロックＰＣＬＫに同期して与えられるため、
予め位相データを与えておく場合と異なり、例えば画素
毎、ライン毎に画素クロック位相を制御することができ
る。

【００４２】（実施の形態２）以下、本発明の実施の形
態２の画素クロック生成回路について説明する。実施の
形態２の構成は、後述する点を除き、図１および図２に
示した実施の形態１の構成とほぼ同様である。従って、
実施の形態１とほぼ同様の効果を奏することができる。

【００４３】図４は、実施の形態２の画素クロック生成
回路の概略構成図である。図４に示すように、実施の形
態２の画素クロック生成回路は、図１に示した実施の形
態１の画素クロック生成回路に位相データデコード回路
１４を付加したものである。

【００４４】図５は、実施の形態２の位相シフト量など
を示した図である。位相データデコード回路１４は、図
５に示した関係に基づき、その位相データからその位相
シフト量に対応したカウンタ値を求め、比較回路１２へ
出力する。このようにすることにより位相データのビッ
ト数としてカウンタのビット数分を持つ必要がなく、チ
ップに組み込んだ場合、ピン数を減らすことができる。

【００４５】実施の形態２によれば、位相データのビッ
ト数が、カウンタのビット数と同じビット数で与えられ
るため、簡単な構成で画素クロック位相を制御すること
ができる。さらに、図５に示したように、位相データが
位相シフト量に対応したビット数で与えられるため、最
少ビット数で位相データを与えることができる。

【００４６】（実施の形態３）以下、本発明の実施の形
態３の画素クロック生成回路について説明する。実施の
形態３の構成は、後述する点を除き、図１および図２に
示した実施の形態１の構成とほぼ同様である。従って、
実施の形態１とほぼ同様の効果を奏することができる。

【００４７】図６は、実施の形態３の画素クロック生成
回路の概略構成図である。図６に示すように、実施の形
態３の画素クロック生成回路は、図１に示した実施の形
態１の画素クロック生成回路に複数の位相データを記憶
するための位相データ記憶回路１５を付加したものであ
る。位相データ記憶回路１５には外部からデータの設定
を行い、位相データ記憶回路１５は画素クロックＰＣＬ
Ｋに同期して順次位相データを出力していく。

【００４８】このようにすることにより、例えば走査レ
ンズの特性により生ずる走査むらを補償するための位相
データのように毎ライン同じ位相データとなる場合、予
め位相データ記憶回路１５に位相データを記憶してお
き、ラインを走査するたびに位相データ記憶回路１５の
最初から位相データを順次出力すれば、外部からライン
毎に同じデータを出力する必要がなく、外部回路の負担
が少なくてすむ。

【００４９】実施の形態３によれば、図６に示したよう
に、画素クロック生成回路に複数の位相データを記憶可
能な位相データ記憶回路１５が設けられているため、位
相データ記憶回路１５が設けられていない場合よりも外
部の回路の負担を軽減することができる。また、位相デ
ータを所定の方法で対応付けて記憶することにより記憶
容量を抑制することができる。

【００５０】（実施の形態４）以下、本発明の実施の形
態４の画素クロック生成回路について説明する。実施の
形態４の構成は、後述する点を除き、図４に示した実施
の形態２の構成とほぼ同様である。従って、実施の形態
２とほぼ同様の効果を奏することができる。

【００５１】図７は、実施の形態４の画素クロック生成
回路の概略構成図である。図７に示すように、実施の形
態４の画素クロック生成回路は、図４に示した実施の形
態２の画素クロック生成回路に複数の位相データを記憶
するための位相データ記憶回路１５を付加したものであ
る。位相データ記憶回路１５には外部からデータの設定
を行い、位相データ記憶回路１５は画素クロックＰＣＬ
Ｋに同期して順次位相データを出力していく。

【００５２】例えば、走査レンズの特性により生ずる走
査むらを補償するための位相データのように毎ライン同
じ位相データとなるような場合、予め位相データ記憶回
路１５に位相データを記憶しておき、ラインを走査する
たびに位相データ記憶回路１５の最初から位相データを
順次出力すれば、外部からライン毎に同じデータを出力
する必要がなく、外部回路の負担が少なくてすむ。

【００５３】さらに、位相データが図５に示したように
対応しているのでビット数が小さく位相データ記憶回路
１５の記憶容量が小さくて済みチップサイズ、コストに
有効である。

【００５４】（実施の形態５）以下、本発明の実施の形
態５の画素クロック生成回路について説明する。実施の
形態５の構成は、後述する点を除き、図６に示した実施
の形態３の構成とほぼ同様である。従って、実施の形態
３とほぼ同様の効果を奏することができる。

【００５５】図８は、実施の形態５の画素クロック生成
回路の概略構成図である。図８に示すように、実施の形
態５の画素クロック生成回路は、図６に示した実施の形
態３の画素クロック生成回路に位相データ合成回路１６
を付加したものである。位相データ合成回路１６は外部
から与えられる外部位相データと位相データ記憶回路１
５から出力される内部位相データを合成し、比較回路１
２へ出力する。

【００５６】位相データ合成回路では、例えば、位相デ
ータ＝外部位相データ＋内部位相データ−７のような計
算を行う。このようにすることにより、例えば走査レン
ズの特性により生ずる走査むらを補償するときのように
ライン毎に常に同様に補償を実行する場合だけでなく、
ポリゴンミラーの回転むらを補償するときのようにライ
ン毎に異なる補償を実行する場合にも対応することがで
きる。

【００５７】実施の形態５によれば、図８に示したよう
に、画素クロック生成回路に複数の位相データを記憶可
能な位相データ記憶回路１５が設けられているため、位
相データ記憶回路１５が設けられていない場合よりも外
部の回路の負担を軽減することができる。また、位相デ
ータを所定の方法で対応付けて記憶することにより記憶
容量を抑制することができる。

【００５８】さらに、画素クロック生成回路に画素クロ
ック生成回路の外部から画素クロックに同期して与えら
れる外部位相データと位相データ記憶回路１５から出力
される内部位相データとを合成する位相データ合成回路
１６が設けられている。そのため、例えば走査レンズの
特性により生ずる走査むらを補償する場合のようにライ
ン毎に常に同様の補償を実行するだけでなく、例えば、
ポリゴンミラーの回転むらを補償する場合のようにライ
ン毎に異なる補償を実行する場合にも対応することがで
きる。

【００５９】（実施の形態６）以下、本発明の実施の形
態６の画素クロック生成回路について説明する。実施の
形態６の構成は、後述する点を除き、図７に示した実施
の形態４の構成とほぼ同様である。

【００６０】図９は、実施の形態６の画素クロック生成
回路の概略構成図である。図９に示すように、実施の形
態６の画素クロック生成回路は、図７に示した実施の形
態４の画素クロック生成回路に位相データ合成回路１６
を付加したものである。位相データ合成回路１６は外部
から与えられる外部位相データと位相データ記憶回路１
５から出力される内部位相データを合成し、比較回路１
２へ出力する。

【００６１】位相データ合成回路では、例えば 位相データ＝外部位相データ＋内部位相データ のような計算を行う。このようにすることにより、例え
ば走査レンズの特性により生ずる走査むらを補償すると
きのようにライン毎に常に同様に補償を実行する場合だ
けでなく、ポリゴンミラーの回転むらを補償するときの
ようにライン毎に異なる補償を実行する場合にも対応す
ることができる。さらに、位相データが図５に示したよ
うに対応しているのでビット数が小さく位相データ記憶
回路１５の記憶容量が小さくて済みチップサイズ、コス
トに有効である。

【００６２】（実施の形態７）以下、本発明の実施の形
態７の画素クロック生成回路について説明する。実施の
形態７の構成は、後述する点を除き、図１および図２に
示した実施の形態１の構成とほぼ同様である。実施の形
態７の画素クロック生成回路も画像形成装置に適用可能
である。実施の形態７の画素クロック生成回路では、画
素クロック制御回路１３において、複数の光源のうちの
それぞれの光源の発振波長のばらつきを補償するように
画素クロックの位相が変更される。そのため、複数の光
源のうちのそれぞれの光源の発振波長がばらついている
場合であっても画質が劣化してしまうのを抑制すること
ができる。

【００６３】（実施の形態８）以下、本発明の実施の形
態８の画素クロック生成回路について説明する。実施の
形態８の構成は、後述する点を除き、図１および図２に
示した実施の形態１の構成とほぼ同様である。実施の形
態８の画素クロック生成回路も画像形成装置に適用可能
である。実施の形態８の画素クロック生成回路では、画
素クロック制御回路１３において、走査レンズの特性に
より生ずる走査むらを補償するように画素クロックの位
相が変更される。そのため、走査レンズの特性により走
査むらが生じうる場合であっても画質が劣化してしまう
のを抑制することができる。

【００６４】（実施の形態９）以下、本発明の実施の形
態９の画素クロック生成回路について説明する。実施の
形態９の構成は、後述する点を除き、図１および図２に
示した実施の形態１の構成とほぼ同様である。実施の形
態９の画素クロック生成回路も画像形成装置に適用可能
である。実施の形態９の画素クロック生成回路では、画
素クロック制御回路１３において、ポリゴンミラーの回
転むらを補償するように画素クロックの位相が変更され
る。そのため、ポリゴンミラーに回転むらが存在する場
合であっても画質が劣化してしまうのを抑制することが
できる。

【００６５】

【発明の効果】以上説明したように、請求項１に記載の
発明によれば、複数の光束の各発光点の走査方向の位置
ずれに伴う走査方向の書きこみ開始位置ずれを補償する
ようにライン毎に画素クロック位相が制御されるため、
複数の光束の各発光点の走査方向の位置ずれを補償する
ことができる。換言すれば、各発光点について走査幅を
均一にすることができ、画質の劣化を抑制することがで
きる。

【００６６】また、請求項２に記載の発明によれば、位
相データのビット数がカウンタのビット数と同じビット
数であるため、簡単な構成で画素クロック位相を制御す
ることができる。

【００６７】また、請求項３に記載の発明によれば、位
相データのビット数が、位相シフト量に対応したビット
数で与えられるため、最少ビット数で位相データを与え
ることができる。

【００６８】また、請求項４に記載の発明によれば、位
相データが画素クロック生成回路の外部から画素クロッ
クに同期して与えられるため、予め位相データを与えて
おく場合と異なり、例えば画素毎、ライン毎に画素クロ
ック位相を制御することができる。

【００６９】また、請求項５に記載の発明によれば、画
素クロック生成回路に複数の位相データを記憶可能な位
相データ記憶手段が設けられているため、位相データ記
憶手段が設けられていない場合よりも外部の回路の負担
を軽減することができる。また、位相データを所定の方
法で対応付けて記憶することにより記憶容量を抑制する
ことができる。

【００７０】また、請求項６に記載の発明によれば、位
相データ記憶手段が設けられていない場合よりも外部の
回路の負担を軽減することができる。また、位相データ
を所定の方法で対応付けて記憶することにより記憶容量
を抑制することができる。さらに、例えば走査レンズの
特性により生ずる走査むらを補償する場合のようにライ
ン毎に常に同様の補償を実行するだけでなく、例えばポ
リゴンミラーの回転むらを補償する場合のようにライン
毎に異なる補償を実行する場合にも対応することができ
る。

【００７１】また、請求項７に記載の発明によれば、複
数の光源のうちのそれぞれの光源の発振波長のばらつき
を補償するように画素クロックの位相が変更されるた
め、複数の光源のうちのそれぞれの光源の発振波長がば
らついている場合であっても画質が劣化してしまうのを
抑制することができる。

【００７２】また、請求項８に記載の発明によれば、走
査レンズの特性により生ずる走査むらを補償するように
画素クロックの位相が変更されるため、走査レンズの特
性により走査むらが生じうる場合であっても画質が劣化
してしまうのを抑制することができる。

【００７３】また、請求項９に記載の発明によれば、ポ
リゴンミラーの回転むらを補償するように画素クロック
の位相が変更されるため、ポリゴンミラーに回転むらが
存在する場合であっても画質が劣化してしまうのを抑制
することができる。

【００７４】また、請求項１０に記載の発明によれば、
画像形成装置が、請求項７〜９のいずれか一つに記載の
画素クロック生成回路を具備するため、請求項７〜９の
いずれか一つに記載の画素クロック生成回路の機能を有
する画像形成装置を実現できる。

【図面の簡単な説明】

【図１】本発明の画像形成装置に適用可能な画素クロッ
ク生成回路の実施の形態１の概略構成図である。

【図２】動作を説明するためのタイミング図である。

【図３】実施の形態１の変形例の図２と同様のタイミン
グ図である。

【図４】実施の形態２の画素クロック生成回路の概略構
成図である。

【図５】実施の形態２の位相シフト量などを示した図で
ある。

【図６】実施の形態３の画素クロック生成回路の概略構
成図である。

【図７】実施の形態４の画素クロック生成回路の概略構
成図である。

【図８】実施の形態５の画素クロック生成回路の概略構
成図である。

【図９】実施の形態６の画素クロック生成回路の概略構
成図である。

【図１０】従来の画像形成装置の概略構成図である。

【符号の説明】

１０ 高周波クロック生成回路 １１ カウンタ １２ 比較回路 １３ 画素クロック制御回路 １４ 位相データデコード回路 １５ 位相データ記憶回路 １６ 位相データ合成回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 1/113 Ｂ４１Ｊ 3/00 Ｍ Ｆターム(参考） 2C362 AA07 BA48 BA70 BB38 2H045 AA01 BA22 BA32 CA88 CA98 5C072 AA03 BA04 BA17 HA02 HA06 HB08 HB11 XA05 5J106 AA04 CC03 CC21 DD18 DD23 DD24 DD33 GG13 HH02 HH09 KK12

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数ラインの画像データのそれぞれに応
   じて変調された複数の光束を、画素クロックに同期させ
   て、偏向器により走査方向に沿って被走査媒体上に走査
   する画像形成装置において、 前記画素クロックを生成する画素クロック生成回路は、 前記画素クロックの基準となる高周波クロックを生成す
   る高周波クロック発生手段と、 前記高周波クロック発生手段により出力されたクロック
   の立下がり時にインクリメントされるカウンタと、 前記カウンタのカウンタ値と前記画素クロックの位相シ
   フト量を指示する位相データとを比較する比較手段と、 前記比較手段の結果に基づいて前記画素クロックの遷移
   を行う画素クロック制御手段と、 を具備し、 前記複数の光束の各発光点の走査方向の位置ずれに伴う
   走査方向の書きこみ開始位置ずれを補償するようにライ
   ン毎に画素クロック位相を制御することを特徴とする画
   像形成装置。
2. 【請求項２】 前記位相データのビット数は、前記カウ
   ンタのビット数と同じビット数であることを特徴とする
   請求項１に記載の画像形成装置。
3. 【請求項３】 前記位相データは、前記位相シフト量に
   対応したビット数で与えられることを特徴とする請求項
   １に記載の画像形成装置。
4. 【請求項４】 前記位相データは、前記画素クロック生
   成回路の外部から前記画素クロックに同期して与えられ
   ることを特徴とする請求項２または３に記載の画像形成
   装置。
5. 【請求項５】 前記画素クロック生成回路は、複数の前
   記位相データを記憶可能な位相データ記憶手段を具備す
   ることを特徴とする請求項２または３に記載の画像形成
   装置。
6. 【請求項６】 前記画素クロック生成回路は、 複数の前記位相データを記憶可能な位相データ記憶手段
   と、 前記画素クロック生成回路の外部から前記画素クロック
   に同期して与えられる外部位相データと前記位相データ
   記憶手段から出力される内部位相データとを合成する位
   相データ合成手段と、 を具備することを特徴とする請求項２または３に記載の
   画像形成装置。
7. 【請求項７】 生成される画素クロックの位相を変更可
   能な画素クロック生成回路において、 複数の光源のうちのそれぞれの光源の発振波長のばらつ
   きを補償するように画素クロックの位相を変更すること
   を特徴とする画素クロック生成回路。
8. 【請求項８】 生成される画素クロックの位相を変更可
   能な画素クロック生成回路において、 走査レンズの特性により生ずる走査むらを補償するよう
   に画素クロックの位相を変更することを特徴とする画素
   クロック生成回路。
9. 【請求項９】 生成される画素クロックの位相を変更可
   能な画素クロック生成回路において、 ポリゴンミラーの回転むらを補償するように画素クロッ
   クの位相を変更することを特徴とする画素クロック生成
   回路。
10. 【請求項１０】 請求項７〜９のいずれか一つに記載の
    画素クロック生成回路を具備する画像形成装置。