JP6812832B2 - 画素クロック生成装置、画像書き込み装置および画像形成装置 - Google Patents

Description

本発明は、画素クロック生成装置、画像書き込み装置および画像形成装置に関する。

複写機、ファクシミリ、プリンタ等の画像形成装置として、電子写真方式を利用した画像形成装置が種々考案されており公知技術となっている。その画像形成プロセスは、帯電、露光、現像、転写、定着の必要工程を順次実施する必要がある。すなわち、感光体を帯電させ、レーザダイオード等の光源から出射された光を書き込みユニット（画像書き込み装置）内部にて走査して感光体に露光し、感光体上に静電潜像を形成し、この静電潜像をトナー現像して顕像化する。これらの工程と並行して記録媒体である転写紙を装置内部で感光体の転写部まで搬送し、現像されたトナー画像を転写装置を用いて転写紙に転写し、転写された画像を転写紙に定着装置によって加熱加圧して定着させる。これら一連の工程を通して出力画像を形成している。

画像書き込み装置において、走査速度の誤差を高精度に補正することが画質向上のためには重要である。例えば、特許文献１には、高周波クロックを基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御することで、走査平均速度の変動があっても変動による誤差を高精度に補正できる画素クロック生成装置が提案されている。

このような画像書き込み装置において、印刷途中において、例えばページ単位で解像度を変更する要求に対しては、ポリゴンモータの回転速度の変更は困難であるため、画素クロック（書き込み画素クロック）に関連する設定を変更する必要が生じる。

画素クロックに関連するレジスタを、レジスタ群として複数設けておき、このレジスタ群を一度に切替える技術が提案されている。例えば、特許文献２には、用紙に画像情報を書き込む書き込み制御装置において、書き込み制御に必要な各種設定値を設定する記憶部および複数の記憶部群を有し、記憶部群の中で同一機能を実現する複数の記憶部群によって機能毎に集団群を形成して、記憶部群を印刷モードに応じて切り替える書き込み制御装置が開示されている。例えば、それぞれレジスタ群Ａ、レジスタ群Ｂとして、切替信号でＡ，Ｂどちらのレジスタ群を有効にするかを瞬時に切り替える（ダブルレジスタ切替ともいう）ことで、解像度をページ単位で変更する際の紙間の時間を短縮することが可能となる。

画素クロックの補正においては、走査終了を示す後端同期信号が入力されて誤差補正計算を行った後に、次の走査開始を示す先端同期信号が入力されるまでに書き込み画素クロック関連の設定が変更されることが望まれる。

このとき、上記のように、画素クロックに関連するレジスタは複数設けられるものであるため、例えば、特許文献２のように、レジスタ群を１の切替信号で切替えることで、レジスタを個別に設定する場合よりも時間を短縮することができると考えられる。

しかしながら、これまで、誤差補正計算が終了するタイミングを見計らってエンジン制御側から次の先端同期信号までの間に、画素クロックの設定に関連するレジスタ群を切替ることは難しく、先端同期信号が入力された後のタイミングでレジスタ群を切替えていた。これにより、画素クロックが次回の補正において異常な値になるおそれがあり、画素クロックの補正が正しく行われない場合があった。

そこで本発明は、画素クロックの設定に関連するレジスタ群を適切に切り替えて、画素クロックの補正を精度よく実行することができる画素クロック生成装置を提供することを目的とする。

かかる目的を達成するため、本発明に係る画素クロック生成装置は、高周波クロックを生成する高周波クロック生成手段と、主走査の先端同期信号と後端同期信号との時間間隔を計測するとともに、該時間間隔と、目標値との誤差を計算する比較手段と、前記誤差に基づいて、前記高周波クロックと画素クロック周波数に基づいて生成される画素クロックを補正する画素クロック生成手段と、画素クロック生成に必要となる複数の設定値を設定値群として複数セット有するとともに、該設定値群を切替信号により切り替える設定値切替手段と、を有し、前記設定値切替手段は、前記後端同期信号の入力後であって誤差計算および画素クロックの補正後に前記切替信号により前記設定値群を切り替えるものである。

本発明によれば、画素クロックの設定に関連するレジスタ群を適切に切り替えて、画素クロックの補正を精度よく実行することができる。

画像書き込み装置の全体構成を示す図である。 画素クロック生成部の機能ブロック図である。 画素クロック生成部における信号の一例を示すタイミング図である。 比較部の一例を示す機能ブロック図である。 周波数演算部の一例を示す機能ブロック図である。 演算制御部が信号を出力する手順を説明するフローチャートである。 引き込み過程の一例を説明する図である。 周波数演算部の他の例を示す機能ブロック図である。 レジスタ群を概略的に示した説明図である。 同期信号と、ダブルレジスタ切替信号と、誤差補正計算が行われる時間を示すタイミング図である。 ダブルレジスタ切替信号の遅延回路の比較例を示す構成図である。 本実施形態に係る画素クロック生成装置におけるダブルレジスタ切替信号の遅延回路の一例を示す構成図である。 同期信号と、ダブルレジスタ切替信号と、誤差補正計算が行われる時間を示すタイミング図である。 カラー画像形成装置の画像書き込み装置の概略構成を示す図である。 図１４における書き込みの構成を示す図である。 カラー画像形成装置の作像ユニットと画像書き込み装置を示す図である。

以下、本発明に係る構成を図１から図１６に示す実施の形態に基づいて詳細に説明する。

（画像書き込み装置）
図１は、画像書き込み装置の全体構成を示す図である。画像書き込み装置１００は、半導体レーザ１０１、コリメータレンズ１０２、シリンダレンズ１０３、ポリゴンミラー１０４、感光体１０５、ｆθレンズ１０６、トロイダルレンズ１０７、フォトディテクタＰＤ１＿１０８およびフォトディテクタＰＤ２＿１０９、ミラー１１０、画素クロック生成部１１１、画像処理部１１２、変調データ生成部１１３、およびレーザ駆動部１１４を備える。

光源としての半導体レーザ１０１からのレーザ光は、コリメータレンズ１０２とシリンダレンズ１０３を介することで整形されて、偏光器としてのポリゴンミラー１０４に入射することにより、周期性を保って感光体１０５を走査するように反射される。反射されたレーザ光は、ｆθレンズ１０６、ミラー１１０、およびトロイダルレンズ１０７介して感光体１０５に照射され、光スポットを形成する。これにより、感光体１０５上には、半導体レーザ１０１の出力に応じた静電潜像が形成される。

また、ミラー１１０の両端にはフォトディテクタＰＤ１＿１０８、フォトディテクタＰＤ２＿１０９がそれぞれ配置されており、走査の開始と終了とが検出される。つまりポリゴンミラー１０４により反射されたレーザ光は感光体１０５を１ライン走査する前にフォトディテクタＰＤ１＿１０８に入射され、走査後にフォトディテクタＰＤ２＿１０９に入射される。それぞれのフォトディテクタでは入射されたレーザ光をそれぞれ先端同期信号ＳＰＳＹＮＣおよび後端同期信号ＥＰＳＹＮＣに変換し、画素クロック生成部１１１に供給する。

画素クロック生成部１１１は、２つの同期信号ＳＰＳＹＮＣおよびＥＰＳＹＮＣから、フォトディテクタＰＤ１＿１０８とフォトディテクタＰＤ２＿１０９間をレーザ光が走査する時間間隔を測定し、その時間間隔に予め定められた所定数のクロックが収まるように求められた周波数の画素クロックＰＣＬＫを生成し、それを画像処理部１１２と変調データ生成部１１３に供給する。この画素クロック生成部１１１の構成については後述する。

フォトディテクタＰＤ１＿１０８の出力信号である先端同期信号ＳＰＳＹＮＣは、ライン同期信号として画像処理部１１２にも与えられる。画像処理部１１２は、画素クロックＰＣＬＫを基準に画像データを生成する。

変調データ生成部１１３は、画素クロックＰＣＬＫを基準として、入力された画像データから変調データを生成し、レーザ駆動部１１４を介して半導体レーザ１０１を駆動する

（画素クロック生成部）
次に、画素クロック生成部１１１の詳細を説明する。図２は、画素クロック生成部１１１の機能ブロック図である。画素クロック生成部１１１は、高周波クロック生成部１、第１エッジ検出部２、第２エッジ検出部３、分周器４（１／Ｍ）、比較部５、フィルタ６、周波数演算部７、画素クロック生成関連レジスタ８、およびセレクタ９を備える。

高周波クロック生成部１は、基準クロックＲＥＦＣＬＫを基に、逓倍した高周波クロックＶＣＬＫを生成するものであり、一般的なＰＬＬ（Phase Locked Loop）回路により構成される。入力する基準クロックＲＥＦＣＬＫを例えば精度のよい水晶発振器出力を用いることにより精度のよい高周波クロックＶＣＬＫが得られる。この高周波クロックＶＣＬＫを基準に画素クロックＰＣＬＫを生成する。

分周器４（１／Ｍ）は、高周波クロックＶＣＬＫをＭ分周した画素クロックＰＣＬＫを生成する。これは例えばＭ進カウンタにより構成され、カウント値ｃｏｕｎｔＭを出力する。ここで同期信号ＳＰＳＹＮＣの立ち上がりでカウントを開始するようにすれば、走査開始時点に位相同期した画素クロックが生成できる。また、分周比Ｍは周波数演算部７からの画素クロック周波数指示信号Ｍｎｏｗに従って変更される。このように画素クロックＰＣＬＫの生成は安定かつ高精度に発振させた高周波クロックＶＣＬＫを分周することにより生成されるので、この分周比を変更することにより瞬時にかつ安定に画素クロック周波数を変更することが可能となる。

第１エッジ検出部２は、先端同期信号ＳＰＳＹＮＣの立ち上がりエッジを高周波クロックＶＣＬＫを基準として検出するものであり、同期信号ＳＰＳＹＮＣの立ち上がりを検出すると、画素クロックＰＣＬＫに同期した検出パルスＳＰｐｌｓを出力する。

第２エッジ検出部３は、後端同期信号ＥＰＳＹＮＣの立ち上がりエッジを高周波クロックＶＣＬＫを基準として検出し、検出パルスＥＰｐｌｓとカウント値ＥＰｍを出力する。

比較部５は、２つの同期信号ＳＰＳＹＮＣ、ＥＰＳＹＮＣ間の時間Ｔｌｉｎｅを検出し、書き込み周波数と２つのフォトディテクタＰＤ１とＰＤ２との距離に応じて予め定められた基準時間と計測した時間Ｔｌｉｎｅとの差を当該ラインの誤差Ｌｅｒｒとして算出する。つまり適正な走査時間（基準時間）と当該ラインの走査時間Ｔｌｉｎｅとの差が走査速度の誤差である。

この誤差Ｌｅｒｒは高周波クロックＶＣＬＫを基準としてカウントし演算を行っても良いが、高周波クロックＶＣＬＫは非常に高周波であり、またカウントするビット数も非常に大きくなるので、回路規模、消費電力の点で不利である。そこで、時間Ｔｌｉｎｅを画素クロックＰＣＬＫを基準としてカウントし、基準値ＲＥＦＮとの比較をし、最後に高周波クロック基準の当該ラインの誤差Ｌｅｒｒとして変換している。

フィルタ６は、ライン誤差Ｌｅｒｒをフィルタリングして誤差データＥｒｒを出力するデジタルフィルタであり、例えば簡単には、直近の複数ライン分の誤差Ｌｅｒｒを平均して誤差データＥｒｒを得る。

周波数演算部７は、誤差データＥｒｒに従って適正な画素クロック周波数を算出し、これを画素クロック周波数指示信号Ｍｎｏｗに変換して出力する。高周波クロック周期をＴｖ、画素クロック周期をＴｐとし、今、Ｔｐ＝ＫＴｖとして画素クロック周波数を設定して走査した時、目標値Ｔｐ’（Ｔｐ’＝Ｋ’Ｔｖ）との誤差Ｅｒｒが入力される。従って、ＲＥＦＮ・Ｔｐ’＝ ＲＥＦＮ・Ｔｐ＋Ｅｒｒ・Ｔｖであるので、
Ｋ’＝Ｋ＋Ｅｒｒ／ＲＥＦＮ （式１）
としてＫ’を設定するようにすれば、画素クロック周波数を目標値に制御することができる。

このとき、周波数指示信号として、初期値として外部（セレクタ９を介して画素クロック生成関連レジスタ８）から設定される周波数指示信号ＩＮＩＴＭを使用する。また、小数部も指定できるほうが高精度の画像が生成できるため、少数部を周波数指示信号（小数部）ＩＮＩＴＭＦとして指定する。セレクタ９によるレジスタ群の切り替えについては後述する。

なお、上記の基準値ＲＥＦＮについても、小数部を指定することが好ましい。この場合、基準値（小数部）ＲＥＦＮＦとして外部から入力する。また、除算をデジタル回路で行うのは回路の複雑化に繋がるため、ＲＥＦＮの逆数ＤＩＶＲＥＦＮを計算しておき、外部から入力する。

分周器４、比較部５、フィルタ６、および周波数演算部７でデジタルＰＬＬ制御を行っている。そして、フィルタ６の特性がこのＰＬＬ制御特性を決定し、制御系が安定になるようにフィルタ特性が決定される。また、Ｋ’＝Ｋ＋α・Ｅｒｒ／ＲＥＦＮとしてループゲインを変えるようにしても良い。

また、分周器４の分周比Ｍは自然数であるので、画素クロック周波数の設定値Ｋを次のようにして画素クロック周波数指示信号Ｍｎｏｗに変換すると、まるめ誤差を低減することができ、より精度のよい画素クロックが得られる。例えば、通常は設定値Ｋを四捨五入して整数にまるめた値をＭとし、Ｍｎｏｗ＝Ｍとし、画素クロックのＣサイクルに１回、Ｍｎｏｗ＝Ｍ＋１またはＭ−１とすることにより、Ｋ＝（Ｍ±１／Ｃ）となり丸め誤差を低減できる。また丸め誤差の振り分けも均等に行えるので、画素クロックの局所的な偏差も抑えられる。この場合はＭ値とＣ値を制御するようにすればよい。

次いで、図３〜図８を参照して、各部の構成例について説明する。図３は、画素クロック生成部における信号の一例を示すタイミング図である。図４は、比較部５の一例を示す機能ブロック図である。図３と図４とを参照しながら比較部５の動作の詳細説明を行う。

図３中の（ａ）ＳＰＳＹＮＣは、走査開始を示す先端同期信号であり、第１エッジ検出部２に入力される。（ｂ）ＥＰＳＹＮＣは走査終了を示す後端同期信号であり、第２エッジ検出部３に入力される。（ｃ）ＶＣＬＫは、高周波クロック生成部１で生成される高周波クロックの立ち上がりエッジを示している。

（ｄ）ｃｏｕｎｔＭは分周器４で高周波クロックＶＣＬＫを基準としてカウントされるカウント値であり、（ｅ）ＰＣＬＫは、（ｄ）ｃｏｕｎｔＭが０の時立ち上がる画素クロックである。

（ｆ−１）ＳＰｐｌｓおよび（ｆ−２）ＥＰｐｌｓはそれぞれ（ａ）ＳＰＳＹＮＣ、（ｂ）ＥＰＳＹＮＣの立ち上がりを示すＰＣＬＫに同期したパルスである。（ｇ−２）ＥＰｍは、（ｂ）ＥＰＳＹＮＣの立ち上がり時の（ｄ）ｃｏｕｎｔＭの値である。（ｈ）は比較部５にある画素クロックＰＣＬＫ基準でカウントするカウンタの値であり、（ｆ−１）ＳＰｐｌｓで０にリセットされ、（ｆ−２）ＥＰｐｌｓでカウントが停止される。

図４中の比較部５において、カウンタ１１は、画素クロックＰＣＬＫを基準にカウントするカウンタであり、ＳＰｐｌｓで０にリセットされ、ＥＰｐｌｓでカウントを停止する。減算器１２はカウント停止後のカウンタ１１の値ｃｏｕｎｔＮ（図３ではｎ）から基準カウント値ＲＥＦＮの減算を行い、減算結果ｄｉｆｆＮを出力する。誤差演算部１３は、下記の演算を行い高周波クロックＶＣＬＫ周期Ｔｖを単位とする誤差Ｌｅｒｒを出力する。
Ｌｅｒｒ＝ｄｉｆｆＮ・Ｋ＋ＥＰｍ
ここで、ｄｉｆｆＮ＝ｎ−ＲＥＦＮ，ＥＰｍ＝ｍ２，Ｔｐ＝Ｋ・Ｔｖ，ＴｐはＰＣＬＫの周期である。

また、２つのフォトディテクタＰＤ１とＰＤ２との距離がドット幅の整数倍でない場合、つまり基準時間が目標とする画素クロック周期の整数倍でない場合、その端数を高周波クロックＶＣＬＫのサイクル数に換算し、これをＲＥＦＮＦとして誤差演算部１３に入力し、
Ｌｅｒｒ＝ｄｉｆｆＮ・Ｋ＋ＥＰｍ−ＲＥＦＮＦ
と演算するようにすると、より正確な画素クロック周波数の制御が行うことができる。

図５は、周波数演算部７の構成例を示す機能ブロック図である。なお、ポリゴンミラーは６面構成であるとし、面毎の誤差を補正するため面毎に画素クロック周波数を制御する。

周波数演算部７の演算部１６は、現在の設定値Ｍ，Ｃ，Ｒと誤差データＥｒｒとから次の設定値ＮｅｘｔＭ，ＮｅｘｔＣ，ＮｅｘｔＲを演算し、この演算を演算面指示信号ＣａｌｃＮｏに従い、各面毎に行う。このＭ，Ｃ，Ｒの関係は、Ｔｐ＝（Ｍ±１／Ｃ）Ｔｖであり、Ｃ＝ＲＥＦＮ／Ｒである。これらの式と（式１）より、ＮｅｘｔＭ＝Ｍ’、ＮｅｘｔＲ＝Ｒ’、ＲＥＦＮ＝Ｎｒと略記して、
Ｍ’＋Ｒ’／Ｎｒ＝Ｍ＋Ｒ／Ｎｒ＋Ｅｒｒ／Ｎｒ、Ｃ’＝Ｎｒ／Ｒ’
であるので、演算は次の手順で行う。

（１）Ｒ＋Ｅｒｒ（＝ＴｍｐＲとする）を計算する。
（２）ＴｍｐＲ＞Ｎｒ／２であれば、Ｍ’＝Ｍ＋１としてＲ’＝ＴｍｐＲ−Ｎｒとする。ＴｍｐＲ＜−Ｎｒ／２であれば、Ｍ’＝Ｍ−１としてＲ’＝ＴｍｐＲ＋Ｎｒとする。それ以外は、Ｍ’＝Ｍ、Ｒ’＝ＴｍｐＲとする。
（３）Ｎｒ÷Ｒ’の商をＣ’とする。なお、Ｒ’＝０であれば、Ｃ’＝０とする。

レジスタ１７は上記の演算により求めたＭ値を保持しておくデータ保持部であり、保持する値はポリゴンミラーの各面毎Ｆ０Ｍ〜Ｆ５Ｍの値を保持する。また、更新信号Ｒｅｎｅｗに従い対応するレジスタ値をＮｅｘｔＭに更新する。ここで＊をポリゴンミラーの面番号０〜５を取るものとして、Ｆ＊はポリゴンミラーの面番号に対応する値であることを示す（以下同様）。なお、この面番号は相対的な関係を示すものであり、対応する値は自動的に制御されるので、実際の面と一致させる必要はない。

同様にレジスタ１８は、現在設定しているＣ値を保持しておくデータ保持部であり、レジスタ１９は現在設定しているＲ値を保持しておくデータ保持部である。それぞれ更新信号Ｒｅｎｅｗに従い対応するレジスタ値をＮｅｘｔＣ、ＮｅｘｔＲに更新する。

選択部２０は、面選択信号ＦＮｏに従い、Ｆ０Ｍ〜Ｆ５Ｍのうち対応するＭ値を選択出力する。同様に選択部２１は、面選択信号ＦＮｏに従い、Ｆ０Ｃ〜Ｆ５Ｃのうち対応するＣ値を選択出力する。なお、ＣｓｉｇｎはＣ値の符号を示す。

カウンタ２３は、ＰＣＬＫを基準としてＣ値をカウントする。カウントされるＣ値は０からＣ−１までである。カウント値がＣ−１となったとき、Ｃｓｉｇｎが正を示していれば＋１を、負を示していれば−１を出力し、それ以外の時は０を出力する。なお、Ｃ＝０の時は常に０を出力する。

加算部２２は選択部２０の出力するＭとカウンタ２３の出力する値を加算し、結果を画素クロック周波数指示信号Ｍｎｏｗとして出力する。よって、ＰＣＬＫのＣサイクルに１回、Ｍ値が＋１または−１されるように変換され、画素クロックの平均周期は（Ｍ±１／Ｃ）Ｔｖとなる。

演算制御部１５は、上述した演算を制御するものであり、演算面指示信号ＣａｌｃＮｏ、更新信号Ｒｅｎｅｗおよび面選択信号ＦＮｏを生成し出力する。これらの信号の出力については、以下のフローチャートとともに説明する。

図６は、演算制御部１５が信号を出力する手順を説明するフローチャートである。まず、演算制御部１５は、ＦＮｏ＝０、ＣａｌｃＮｏ＝０として初期化を行う（ステップＳ１０１）。次に、１ラインの走査が終了するまで待機、つまりＥＰｐｌｓにより走査終了を検知するまで待機する。なお、待機時間には誤差データＥｒｒの演算が確定するまでの時間の猶予も含む（ステップＳ１０２）。

演算制御部１５は、現在のＣａｌｃＮｏに対応した前述の演算を行う（ステップＳ１０３）。現在のＣａｌｃＮｏに対応した更新信号Ｒｅｎｅｗをアクティブにし、各レジスタの値をＮｅｘｔ値に更新する（ステップＳ１０４）。ＣａｌｃＮｏをインクリメントする。なお、ＣａｌｃＮｏ＝５の時は０に戻る（ステップＳ１０５）。画素クロック周波数制御がロックしているか否かを示すロックフラグＬｏｃｋに従い分岐する（ステップＳ１０６）。ここでロックフラグＬｏｃｋは、例えば、所定ラインの間（例えば６ラインとする）誤差Ｌｅｒｒ（あるいは誤差データＥｒｒ）が所定の範囲内（面間誤差のバラツキ範囲や所望の制御精度などから決めればよく、例えば±２Ｍ以内とする）に収まっていれば、ロックしているとみなす信号で、この信号の生成部は例えばフィルタ６内に備えればよい。あるいは制御応答性より予め制御開始より所定時間（ライン数などで指定）を決めておき、この時間が経過したらＬｏｃｋ信号をアクティブにするようにしても良い。

判定結果がＮｏの場合、つまりまだロックしていない場合（ステップＳ１０６のＮｏ）、全ての面で演算を行い設定値を更新したかを判定する（ステップＳ１０７）。６面全て演算していれば（ステップＳ１０７のＹｅｓ）、ＦＮｏ＝ＣａｌｃＮｏとなるのでステップＳ１０８に移行する。否であれば（ステップＳ１０７のＮｏ）、ステップＳ１０３に戻り、別の面の演算を行う。

ステップＳ１０８では、ＦＮｏをインクリメントし（５の場合は０に戻る）、ＣａｌｃＮｏにＦＮｏを代入する、即ちインクリメント後の値を代入する。これにより画素クロック周波数指示信号Ｍｎｏｗに変換するＭおよびＣ値が次ラインの設定値に変更される（ステップＳ１０８）。なお、ここまでの操作を次ラインの走査開始（ＳＰＳＹＮＣが検知される）までに行う。その後ステップＳ１０２に戻り以上のルーチンを繰り返す。

演算制御部１５がこのように制御すれば、各面のクロック周波数が所定誤差内に収まるまでは、全ての面で誤差Ｅｒｒを縮小するように制御していくので、高速な引き込みができ、また所定誤差内に収まった後は各面毎個別に制御するので面間の誤差も低減され、高精度なクロック周波数制御ができる。

図７は、引き込み過程の一例を説明する図である。図７の横軸は時間、縦軸はライン誤差Ｌｅｒｒを示す。黒丸は第０面に対応する誤差であり、その他の面の誤差は×で示す。点線は６面分の誤差の平均値を示す。

図８は、周波数演算部７の他の例（周波数演算部７’）を示す機能ブロック図である。変形例による周波数演算部７’における演算制御部１５は、図５に示した演算制御部１５と同様に、ここでの演算を制御する。演算部２５は、現在の設定値Ｍ，Ｆと誤差データＥｒｒとから次の設定値ＮｅｘｔＭ，ＮｅｘｔＦを演算し、この演算を演算面指示信号ＣａｌｃＮｏに従い、各面毎に行う。

周波数演算部７’においては、画素クロック周波数の設定値Ｋは、次のようにして画素クロック周波数指示信号Ｍｎｏｗに変換する。すなわち、設定値Ｋの整数部をＭとし、小数部をａ桁（２進数表記）の値Ｆに丸める。そして２＾ａ（＝Ｎａとする）サイクルにＦ回、Ｍｎｏｗ＝Ｍ＋１とすることにより、Ｋ＝（Ｍ＋Ｆ／Ｎａ）と設定される。ここで設定値による丸め誤差は最大Ｎｒｅｆ／Ｎａとなるので、所望の誤差許容値に収まるように小数部の桁数ａを決定すればよい。また、局所的な周波数偏差を抑えるため＋１するＦ回のサイクルは均等に振り分けられるようにする。この機能は変換部３１が担う。よって（式１）とこのＫの関係式により、ＮｅｘｔＦ＝Ｆ’と略記して、
Ｋ’＋Ｆ’／Ｎａ＝Ｍ＋Ｆ／Ｎａ＋Ｅｒｒ／Ｎｒ
であるので、演算は次の手順で行う。

（１）Ｆ＋Ｅｒｒ／Ｎｒ＊Ｎａ（＝ＴｍｐＦとする）を計算する。Ｎａは２＾ａであるので、＊Ｎａは被乗数（Ｅｒｒ／Ｎｒ）の上位ａビットを取ればよく、またＮｒはこの周波数制御を行っている間は固定であるので、予めＮｒの逆数を計算しておいてこれをＥｒｒに乗算すれば演算は簡便に行える。
（２）ＴｍｐＦ＞Ｎａであれば、Ｍ’＝Ｍ＋１、Ｆ’＝ＴｍｐＦ−Ｎａとする。ＴｍｐＦ＜０であれば、Ｍ’＝Ｍ−１、Ｆ’＝ＴｍｐＦ＋Ｎａとする。

図５の場合と同様に、レジスタ２６は上記の演算により求められたＭ値を保持しておくデータ保持部である。レジスタ２７は、同様にＦ値を保持しておくデータ保持部である。これら保持する値はポリゴンミラーの各面毎Ｆ０〜Ｆ５に対応して保持する。そして、それぞれ更新信号Ｒｅｎｅｗに従い対応するレジスタ値をＮｅｘｔＣ、ＮｅｘｔＲに更新する。

選択部２８は、面選択信号ＦＮｏに従い、Ｆ０Ｍ〜Ｆ５Ｍのうち対応するＭ値を選択出力する。同様に選択部２９は、面選択信号ＦＮｏに従い、Ｆ０Ｆ〜Ｆ５Ｆのうち対応するＣ値を選択出力する。

カウンタ３０は、ＰＣＬＫを基準にカウントするａビットカウンタであり、そのカウント値ｃｏｕｎｔＡを出力する。変換部３１は、カウント値ｃｏｕｎｔＡに従い、Ｎａ（＝２＾ａ）サイクル中、Ｆサイクルは「１」を、残りのＮａ−Ｆサイクルは「０」として信号ＵＰを出力する。このＵＰ信号の生成は、カウント値ｃｏｕｎｔＡ［ａ−１：０］のビット並びを逆転させたｃｏｕｎｔＡ［０：ａ−１］をＡｒｅｖとした時、ＡｒｅｖがＦより小さい場合１とするようにすれば（ＵＰ＝（Ａｒｅｖ＜Ｆ））、Ｎａサイクル中均等にＦ回「１」が生成される。

加算部３２は、選択部２８の出力するＭと変換部３１の出力するＵＰを加算し、結果を画素クロック周波数指示信号Ｍｎｏｗとして出力する。よって、ＰＣＬＫのＮａサイクルにＦ回、Ｍ値が＋１されるように変換され、画素クロックの平均周期は（Ｍ＋Ｆ／Ｎａ）Ｔｖとなる。

（レジスタ群切替）
以下、レジスタ群の切替について説明する。画像書き込み装置１００では、１ライン描画（走査）する際に、画素クロック生成部１１１にて先端同期信号ＳＰＳＹＮＣと後端同期信号ＥＰＳＹＮＣとの間に画素クロックが所定数入り、画像処理部１１２から送信されてくる画像データを、変調データ生成部１１３にてパルス幅に変調して、レーザ駆動部１１４に出力し、印字が行われる。このときの画素クロックＰＣＬＫの周期は、高周波クロックＶＣＬＫの整数倍の周期になっている。

ここで、上述のように、１枚（１ページ分）の画像を印字完了して、次の画像を印字する場合に、解像度の変更を行う必要が生ずる場合がある。このとき、ポリゴンモータの回転速度の変更は困難であり、先端同期信号ＳＰＳＹＮＣと後端同期信号ＥＰＳＹＮＣの時間間隔自体は変化しない。このため、解像度を下げる場合は画素クロックを低速にすることが必要であり、解像度を上げる場合は画素クロックを高速にすることが必要となる。

本実施形態では、画素クロックを変更するために必要なレジスタをまとめてレジスタ群にして２種類のグループ（レジスタ群Ａ、レジスタ群Ｂ）を形成する。これを切り替え信号（ダブルレジスタ切替信号ＲＥＧＳＥＬ）によって切替えるものである。図９は２つのレジスタ群Ａ，Ｂを概略的に示した説明図である。また、レジスタ群の構成例を表１に示す。なお、レジスタ群の構成自体は、各レジスタ群で共通であることが好ましい。

画素クロックを変更するために必要な設定としては、例えば、表１に示すように、高周波クロックＶＣＬＫをＭ分周して画素クロックＰＣＬＫを生成する際のＭ（画素クロック幅：ＩＮＩＴ＿Ｍ）、および少数点以下を保持するためのＭＦ（画素クロック幅（小数部）：ＩＮＩＴ＿ＭＦ）、先端後端同期間隔に画素クロックが入るべき個数を示す基準値ＲＥＦＮ（目標画素数（整数部）ＲＥＦ＿Ｎ）、小数点以下を保持するためのＲＥＦＮＦ（目標画素数（小数部：ＲＥＦ＿ＮＦ））、画素クロック補正計算において除算の変わりに設定するＲＥＦＮの逆数１／ＲＥＦＮ（目標画素数（逆数）：ＤＩＶ＿ＲＥＦＮ）、先端オフセットＳＰＯＦＳ等が挙げられる。

レジスタ群をダブルレジスタ切替信号ＲＥＧＳＥＬにより切替える制御の詳細について説明する。ダブルレジスタ切替信号ＲＥＧＳＥＬは、以下に説明するように、画素クロック生成部１１１において、画素クロック補正計算（誤差の計算および画素クロック補正）が完了してから、次の先端同期信号ＳＰＳＹＮＣが入力までに入力される。

図１０は、画素クロック生成部１１１に入力される同期信号と、ダブルレジスタ切替信号と、画素クロック補正計算が行われる期間とを示すタイミング図である。

上述のように、画素クロック生成部１１１では、後端同期信号ＥＰＳＹＮＣが入力されたあと、誤差補正計算が行われて、誤差補正計算の終了後に、次の先端同期信号ＳＰＳＹＮＣまでの間に、ダブルレジスタ切替信号ＲＥＧＳＥＬによりレジスタ群を切り替えることが望ましい。

これは以下の理由による。すなわち、主走査の先端同期と後端同期の途中（ＳＰＳＹＮＣとＥＰＳＹＮＣの間）で画素クロックを変更してしまうと、１ラインの中で解像度が変化することになるため、後端同期信号ＥＰＳＹＮＣの入力後に行われる誤差補正計算において、ライン途中までカウントしていた画素クロックが設定変更前のものであるため正しい計算とならないためである。また、後端同期信号ＥＰＳＹＮＣの入力後も、計測された画素クロック数に対して、基準値ＲＥＦＮが変わると、正しい補正が行われず、次回同期信号から入力される画素クロックが異常となってしまうためである。

しかしながら、従来、この間にレジスタ群を切り替えることが難しく、先端同期信号ＳＰＳＹＮＣの入力後に切り替えが生じていた。

また、このとき、エンジン制御側（画像処理部１１２）では、先端同期信号ＳＰＳＹＮＣを受け取って、画素クロックに同期して１ライン分のデータを送出しており、後端同期信号ＥＰＳＹＮＣを受け取っても特段の処理は実行されない。

このため、後端同期信号ＥＰＳＹＮＣを受け、さらに後端同期信号ＥＰＳＹＮＣの後に画素クロック生成部１１１がクロック周波数の補正計算を行うのを待つのは、時間を計測する処理が必要になるため、処理が複雑になり好ましくない。

また、先端同期信号ＳＰＳＹＮＣを受け取った後に、レジスタ群を切替えてしまうと、画素クロックがラインの途中で変わること、および、目標となる画素数が途中で変わることから、先端同期信号ＳＰＳＹＮＣと後端同期信号ＥＰＳＹＮＣの計測誤差が大きくなりすぎ、レジスタ群の切替後に画素クロックが異常となってしまう。

そこで、本実施形態に係る画素クロック生成装置（画素クロック生成部１１１）は、高周波クロックを生成する高周波クロック生成手段（高周波クロック生成部１）と、主走査の先端同期信号（ＳＰＳＹＮＣ）と後端同期信号（ＥＰＳＹＮＣ）との時間間隔を計測するとともに、該時間間隔と、目標値との誤差を計算する比較手段（比較部５）と、誤差に基づいて、高周波クロックと画素クロック周波数に基づいて生成される画素クロックを補正する画素クロック生成手段（周波数演算部７、分周器４）と、画素クロック生成に必要となる複数の設定値を設定値群（レジスタ群）として複数セット有するとともに、該設定値群を切替信号（ＲＥＧＳＥＬ）により切り替える設定値切替手段（セレクタ９、遅延回路１０）と、を有し、設定値切替手段は、後端同期信号の入力後であって誤差計算および画素クロックの補正後に切替信号により設定値群を切り替えるものである。なお、括弧内は実施形態での符号、適用例を示す。

図１１はダブルレジスタ切替信号の遅延回路の比較例を示す構成図である。また、図１２は本実施形態に係る画素クロック生成装置におけるダブルレジスタ切替信号の遅延回路１０の一例を示す構成図である。また、図１３は、図１２に示す構成において、同期信号と、ダブルレジスタ切替信号と、誤差補正計算が行われる時間を示すタイミング図である。

すなわち、本実施形態では、図１１に示すように、ダブルレジスタ切替信号をレジスタ切替に直接使用するのではなく、図１２に示すように、後端同期後の画素クロック補正が完了したのちにアサートされる信号ＲＥＧＴＨＲを、画素クロック生成部１１１で生成し、その信号に基づいてダブルレジスタ切替信号ＲＥＧＳＥＬを保持している。そして、ダブルレジスタ切替信号ＲＥＧＳＥＬ＿Ｒによるダブルレジスタ切替が誤差補正計算後であって、次の先端同期信号ＳＹＳＹＮＣまでに行われるようにする（図１３）。

図１２に示す遅延回路１０を画素クロック生成部１１１に追加することで、遅延計算完了後にダブルレジスタ切替信号ＲＥＧＳＥＬ＿Ｒが画素クロック生成部１１１に入力されるようにしている。すなわち、誤差クロック計算を行うシーケンサを有し、誤差計算が完了した時点から、スルー信号をアサートし、エンジン制御側の信号をスルーさせている。

このように、レジスタ群の切り替えタイミングを後端同期信号ＥＰＳＹＮＣの入力後であって、画素クロック補正計算の直後に持ってくることで、画素クロックが１ラインの途中で切り替わってしまうことなく、想定されている画素数と先端同期、後端同期間隔に入っている画素クロック数と想定した画素クロック数により行う画素クロック補正計算が正しく行えるようになる。これにより、ダブルレジスタによる解像度変換に伴うレジスタ設定数の削減と、１ライン毎に画素クロックの補正を行う処理を両立することができる。

以上説明した本実施形態に係る画素クロック生成装置では、ダブルレジスタ切替信号がどのようなタイミングで入力されても、ダブルレジスタ切替信号を一旦ラッチして、画素クロック補正計算が完了したところで信号をスルーさせる手段（図１２の遅延回路１０）を、画素クロック生成部１１１に追加することで、画素クロック補正を正しく実行可能としている。換言すれば、ダブルレジスタ切替信号を単にレジスタ群の切替に使用するのではなく、画素クロック補正ブロックからの切替許可信号がアサートされる区間で切替信号をラッチし、実際はラッチされた切替信号で画素クロック補正を行うことで、レジスタ群の切替直後に、画素クロックを正しく切り替えるとともに、補正も正しく実行可能としている。

よって、ラインの先端／後端の時間間隔の想定設定値が、実際の走査速度に基づく計測値との差をもとに周波数を１行毎に補正する機能をもつ画素クロック生成装置に、ダブルレジスタ機能を適用して、印字モードの変更等で解像度が変わる場合など印刷条件が異なる場合であっても、レジスタ切替信号を変更するだけで瞬時に設定を変更して、次のラインから新たな設定で画素クロック補正を有効としたまま印字を実行することができる。

（画像形成装置）
図１４は、カラー画像形成装置の画像書き込み装置の概略構成を示す図である。図１５は図１４における書き込みの構成を示す図である。

図１４に示すカラー画像形成装置の画像書き込み装置２００は、ポリゴンモータ２２０−１によって回転駆動される回転多面鏡であるポリゴンミラー２２０、ｆθレンズ２２１、第１ミラー２２２、ＷＴＬレンズ２２３、第２ミラー２２４、及び２第３ミラー２２５である。

カラー画像形成装置の画像書き込み装置２００はブラック：Ｋ、イエロー：Ｙ、シアン：Ｃ、マゼンタ：Ｍの４色の画像情報を書き込む。１つの画像書き込み装置２００で４色の画像の書き込みを行う。すなわち、各色のレーザユニットに実装したレーザダイオードから出射したレーザビームがシリンドリカルレンズに入射する。シリンドリカルレンズは副走査方向に定まった屈折率を有しており、レーザユニットから出射されたビームを副走査方向に集光し回転多面鏡であるポリゴンモータ２２０のミラー面に入射させる。ポリゴンミラー２２０はモータにより高速回転し入射されたレーザビームを主走査方向に偏向させる。

画像書き込み装置２００は、ポリゴンモータ２２０−１を光学ユニットの中央に配置し、２段に形成された１つのポリゴンモータ２２０−１によって４色の画像を書き込むレーザビームを主走査方向に偏向させる構成になっている。ポリゴンミラー２２０を中心に左右対称にレーザユニット２２６Ｍと２２６Ｋ、２２６Ｃと２２６Ｙ、ミラー２２８−１と２２８−２、２２２Ｃと２２２Ｙ、２２２Ｍと２２２Ｋ、２２４Ｃと２２４Ｙ、２２４Ｍと２２４Ｋ、２２５Ｃと２２５Ｙ、２２５Ｍと２２５Ｋ、シリンドリカルレンズ２２７Ｍと２２７Ｋ、２２７Ｃと２２７Ｙ、ｆθレンズ２２１−１と２２１−２、ＷＴＬ（面倒れ補正）２２３Ｃと２２３Ｙ、２２３Ｍと２２３Ｋ、等の構成部品を配置する。このように左右に各２色のレーザビームの光路をレイアウトすることにより１つのポリゴンミラー２２０で４色のレーザビームを偏向させることができるようにしている。図中ではポリゴンミラー２２０の左側にブラックＫとイエローＹ、右側にシアンＣとマゼンタＭの光路をレイアウトしている。そこで、図１４および図１５では、各部の参照符号に各色の色を表すＫＹＣＭを添え字として付けている。

ポリゴンミラー２２０で偏向されたレーザビームは第１ミラー２２２Ｋ〜Ｍにて反射される。第１ミラー２２２Ｋ〜Ｍで反射されたレーザビームはＷＴＬ２２３Ｋ〜Ｍに入射した後、第２ミラー２２４Ｋ〜Ｍへ入射する。ＷＴＬ２２３Ｋ〜Ｍはポリゴンミラー２２０の面倒れ特性を補正するレンズである。第２ミラー２２４Ｋ〜Ｍで反射されたレーザビームはさらに第３ミラー２２５Ｋ〜Ｍで反射され、書き込み光学ユニットから出射して各色毎に設けられた感光体ドラム上に結像させる。

図１６は、カラー画像形成装置の作像ユニットと画像書き込み装置２００を示す図である。画像書き込み装置２００の下方に作像ユニットが配置されている。作像ユニットはＫ，Ｙ，Ｃ，Ｍの各色毎に設けられた感光体ドラム２０２Ｍ，２０２Ｃ，２０２Ｙ，２０２Ｋ、中間転写ベルト２０３、中間転写ローラ２０４、現像装置２０５Ｍ，２０５Ｃ，２０５Ｙ，２０５Ｋ、中間転写ベルトクリーニング装置２０６、転写装置２０７、給紙レジストローラ２０８、定着装置２０９、及び排紙装置２１０を備えている。

図１４〜図１５に示した画像書き込み装置２００のように、４色（Ｙ，Ｍ，Ｃ，Ｋ）を用いるカラー画像形成装置（図１６）を構成する場合、同期信号は、それぞれの色毎に有するものであるので、紙間で解像度を変更するタイミングも、それぞれで異なるものとなる。

上述した画素クロック生成部１１１の構成をカラー画像形成装置の画像書き込み装置２００に適用し、カラー画像形成装置の制御手段（ＣＰＵ）から、ダブルレジスタを切替する指示を色ごとの画素クロック生成部１１１に出力することで、色ごとに書き込み画素クロックの補正を正しく実行することができるカラー画像形成装置を構成することができる。

尚、上述の実施形態は本発明の好適な実施の例ではあるがこれに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形実施可能である。

１ 高周波クロック生成部
２ 第１エッジ検出部
３ 第２エッジ検出部
４ 分周器
５ 比較部
６ フィルタ
７，７’ 周波数演算部
８ 画素クロック生成関連レジスタ
９ セレクタ
１０ 遅延回路
１１ カウンタ
１２ 減算器
１３ 誤差演算部
１５ 演算制御部
１６ 演算部
１７ レジスタ
１８ レジスタ
１９ レジスタ
２０ 選択部
２１ 選択部
２２ 加算部
２３ カウンタ
２５ 演算部
２６ レジスタ
２７ レジスタ
２８ 選択部
２９ 選択部
３０ カウンタ
３１ 変換部
３２ 加算部
１００，２００ 画像書き込み装置
１０１ 半導体レーザ
１０２ コリメータレンズ
１０３ シリンダレンズ
１０４ ポリゴンミラー
１０５ 感光体
１０６ ｆθレンズ
１０７ トロイダルレンズ
１０８ フォトディテクタＰＤ１
１０９ フォトディテクタＰＤ２
１１０ ミラー
１１１ 画素クロック生成部
１１２ 画像処理部
１１３ 変調データ生成部
１１４ レーザ駆動部

特許第４９１６１２５号公報 特許第４７２３８８６号公報

Claims (7)

1. 高周波クロックを生成する高周波クロック生成手段と、
   主走査の先端同期信号と後端同期信号との時間間隔を計測するとともに、該時間間隔と、目標値との誤差を計算する比較手段と、
   前記誤差に基づいて、前記高周波クロックと画素クロック周波数に基づいて生成される画素クロックを補正する画素クロック生成手段と、
   画素クロック生成に必要となる複数の設定値を設定値群として複数セット有するとともに、該設定値群を切替信号により切り替える設定値切替手段と、を有し、
   前記設定値切替手段は、ページ単位で解像度が変わる場合において、前記後端同期信号の入力後であって誤差計算および画素クロックの補正後に前記切替信号により前記設定値群を切り替えることを特徴とする画素クロック生成装置。
2. 前記設定値切替手段は、前記切替信号による前記設定値群の切り替えを次の先端同期信号の入力前に完了させることを特徴とする請求項１に記載の画素クロック生成装置。
3. 前記設定値切替手段は、入力された前記切替信号を前記誤差計算および前記画素クロックの補正の完了までラッチして、完了後に出力することを特徴とする請求項１または２のいずれかに記載の画素クロック生成装置。
4. 前記複数の設定値群の構成が同一であることを特徴とする請求項１から３までのいずれかに記載の画素クロック生成装置。
5. 請求項１から４までのいずれかに記載の画素クロック生成装置を備えることを特徴とする画像書き込み装置。
6. 高周波クロックを生成する高周波クロック生成手段と、
   主走査の先端同期信号と後端同期信号との時間間隔を計測するとともに、該時間間隔と、目標値との誤差を計算する比較手段と、
   前記誤差に基づいて、前記高周波クロックと画素クロック周波数に基づいて生成される画素クロックを補正する画素クロック生成手段と、
   画素クロック生成に必要となる複数の設定値を設定値群として複数セット有するとともに、該設定値群を切替信号により切り替える設定値切替手段と、を有し、
   前記設定値切替手段は、前記後端同期信号の入力後であって誤差計算および画素クロックの補正後に前記切替信号により前記設定値群を切り替える画素クロック生成装置を有し、
   複数色の画像の書き込みが可能であって、
   色ごとに前記画素クロック生成装置を備え、
   色ごとに設けられた複数の前記画素クロック生成装置は、前記切替信号により前記設定値群を切り替えるタイミングがそれぞれ異なるように設定できることを特徴とする画像書き込み装置。
7. 請求項５または６に記載の画像書き込み装置を備えることを特徴とする画像形成装置。