JP4305827B2 - 画素クロック生成装置及び画像形成装置 - Google Patents
画素クロック生成装置及び画像形成装置 Download PDFInfo
- Publication number
- JP4305827B2 JP4305827B2 JP2003055222A JP2003055222A JP4305827B2 JP 4305827 B2 JP4305827 B2 JP 4305827B2 JP 2003055222 A JP2003055222 A JP 2003055222A JP 2003055222 A JP2003055222 A JP 2003055222A JP 4305827 B2 JP4305827 B2 JP 4305827B2
- Authority
- JP
- Japan
- Prior art keywords
- pixel clock
- data
- phase
- clock generation
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Laser Beam Printer (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、レーザプリンタ、デジタル複写機、その他の画像形成装置に係り、より詳しくは、これら画像形成装置で使用される画素クロックの生成装置に関する。
【０００２】
【従来の技術】
レーザプリンタ、デジタル複写機等の画像形成装置の一般的構成を図１８に示す。図１８において、半導体レーザユニット１００９から発光されたレーザ光は、回転するポリゴンミラー１００３によりスキャンされ、走査レンズ１００２を介して被走査媒体である感光体１００１上に光スポットを形成し、該感光体１００１を露光して静電潜像を形成する。このとき、１ライン毎に、フォトディテクタ１００４が走査ビームを検出する。位相同期回路１００６は、クロック生成回路１００５からのクロックを入力し、フォトディテクタ１００４の出力信号に基づいて、1ライン毎に、位相同期のとれた画像クロック（画素クロック）を生成して画像処理ユニット１００７とレーザ駆動回路１００８へ供給する。このようにして、半導体レーザユニット１００９は、画像処理ユニット１００７により生成された画像データと位相同期回路１００６により１ライン毎に位相が設定され画像クロックに従い、半導体レーザの発光時間をコントロールすることにより、感光体１００１上の静電潜像の形成をコントロールする。
【０００３】
このような走査光学系において、ポリゴンスキャナ等の偏向器の偏向反射面の回転軸からの距離のばらつきは、被走査面上を走査する光スポット（走査ビーム）の走査速度むらを発生させる。この走査速度むらは画像の揺らぎとなり画像品質の劣化となる。高品位の画質を要求する場合は、走査むらの補正を行う必要がある。
【０００４】
さらに、複数の光ビームを用いて同時に走査するマルチビーム光学系の場合、各発光源の発振波長に差があると、走査レンズの色収差が補正されていない光学系の場合に露光位置ずれが発生し、各発光源に対応する光スポットが被走査媒体上を走査する時の走査幅は、発光源毎に差が生じてしまい、画像品質の劣化の要因となってしまうため、走査幅の補正を行う必要がある。
【０００５】
従来、走査むら等の補正を行う技術としては、例えば、特許文献１や特許文献２に記載のように、基本的に画素クロックの周波数を変化させて、走査線に沿った光スポット位置を制御する方法が知られている。
【０００６】
また、図１９に示すように、感光体１１０５の両端に設置されたフォトディテクタＡ１１０７とフォトディテクタＢ１１０８の間のクロック数を計数することにより、走査速度を検出し、ポリゴンミラー１１０４の回転速度を制御する方法も知られている。
【０００７】
【特許文献１】
特開平１１−１６７０８１号公報
【特許文献２】
特開２００１−２２８４１５号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、画素クロックの周波数を変化させる従来方式（周波数変調方式）は、一般に画素クロック制御部の構成が複雑であり、かつ、その複雑さは周波数変調幅が微小になるにつれて増大するため、きめ細かな制御の実現が容易でないという問題がある。また、同一の偏向反射面によって偏向された光ビームであっても、偏向器の回転ジッタや温度変化による走査レンズの伸縮などにより走査速度むらが発生するという問題がある。また、偏向器の回転モータを制御する方法では制御精度に限界がある。
【０００９】
本発明は、以上の問題に鑑みなされたもので、その主たる目的は、走査幅の揺らぎを高精度に補正できる新規な構成の画素クロック生成装置、並びに、走査幅の揺らぎが高精度に補正された画像形成装置を提供することを目的とする。本発明のもう１つの目的は、さらに各ラインの書き出し位置を揃えることができる画素クロック生成装置、並びに、各ラインの書き出し位置が揃った画像形成装置を提供することにある。本発明のもう１つの目的は、さらに画像記録領域内の走査速度の局所的な違いによる画素間隔のばらつきを減らすことができる画素クロック生成装置、並びに、走査速度の局所的な違いによる画素間隔のばらつきが少ない画像形成装置を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するため本発明により提供される画素クロック生成装置は、請求項１に記載のように、高周波クロックを生成する高周波クロック生成手段と、第１の水平同期信号と第２の水平同期信号の時間間隔を検出する検出手段と、前記検出手段による検出値と目標値とを比較し、その差を出力する比較結果生成手段と、前記比較結果生成手段より出力されるに差に基づいて当該差を補正するための位相データを生成するデータ生成手段と、前記高周波クロック生成手段から出力される高周波クロックに基づいて、前記位相データに従い位相が制御された画素クロックを生成する画素クロック生成手段とを有し、前記位相データは、各画素位置での画素クロックの位相シフト量を指定するデータであり、前記画素クロック生成手段に対し、前記位相データを前記画素クロックに同期させて与えて該画素クロックの位相を１クロックごとに変化させることを基本とする。
そして、本発明の画素クロック生成装置の特徴は、前記データ生成手段は、補正信号を生成する補正信号生成手段と、この補正信号生成手段により生成される補正信号に基づいて前記位相データを生成する位相データ生成手段とからなり、前記補正信号生成手段は、データ比較手段、このデータ比較手段より出力される偏差信号を積分して前記補正信号を出力する積分手段、及び、前記補正信号を保持するデータ保持手段とからなり、前記データ比較手段は前記検出手段による検出値と前記データ保持手段により保持された前記補正信号の値との差を前記偏差信号として出力することにある。
【００１１】
本発明の画素クロック生成装置のもう１つの特徴は、請求項２に記載されるように、請求項１に記載の画素クロック生成装置において、前記位相データ生成手段は、画像形成領域における局所的な走査速度の違いを前記位相データに反映させることにある。
【００１２】
本発明の画素クロック生成装置のもう１つの特徴は、請求項３に記載されるように、請求項１又は２記載の画素クロック生成装置において、前記画素クロック生成手段は第１の水平同期信号により画素クロックの位相同期をとることにある。
【００１３】
本発明の画素クロック生成装置のもう１つの特徴は、請求項４に記載されるように、請求項１乃至３のいずれか１項に記載の画素クロック生成装置において、前記検出手段は、前記第１水平同期信号と前記第２の水平同期信号の間に前記高周波クロック生成手段より出力される高周波クロックをカウントし、そのカウント値を検出値として出力し、前記比較結果生成手段は、前記検出手段による検出値と、前記目標値としての高周波クロック数との差を出力することにある。
【００１４】
本発明の画素クロック生成装置のもう１つの特徴は、請求項５に記載されるように、請求項１乃至４のいずれか１項に記載の画素クロック生成装置において、前記画素クロック生成手段は、前記高周波クロックをカウントする計数手段と、前記計数手段の計数値と、前記位相データの値及び予め設定された値とをそれぞれ比較する比較手段と、この比較手段の比較結果に基づいて画素クロックの遷移を行う画素クロック制御手段とからなることにある。
【００１５】
本発明による提供される画像形成装置は、請求項６に記載されるように、光源から出力される光束を、偏向器により走査方向に沿って被走査媒体上を走査させることにより画像を形成する画像形成装置であって、請求項１乃至５のいずれか１項に記載の画素クロック生成装置と、前記被走査媒体の両端で前記光源からの光束を検知し前記第１の水平同期信号及び前記第２の水平同期信号をそれぞれ出力する２つの光センサとを有し、前記画素クロック生成装置によって生成される画素クロックに基づいて前記光源を駆動することを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００１７】
《画像形成装置の第１の実施例》
図１４に、本発明による画像形成装置の一実施例の全体構成を示す。
【００１８】
この画像形成装置においては、光源としての半導体レーザ９０１からのレーザ光がコリメータレンズ９０２とシリンダーレンズ９０３を通り、偏光器としてのポリゴンミラー９０４によりスキャン（走査）され、ｆθレンズ９０６を通り、ミラー９１０で反射され、トロイダルレンズ９０７を通り、感光体９０５に入射することにより、感光体９０５上に画像（静電潜像）を形成する。
【００１９】
この走査レーザ光の始点と終点を光センサとしてのフォトディテクタＡ９０８、フォトディテクタＢ９０９によりそれぞれ検出し、その検出信号を水平同期信号１，２として画素クロック生成装置９１１に入力する。この画素クロック生成装置９１１も本発明に係るものであり、その構成については後述する。画素クロック生成装置９１１では、後述のように、フォトディテクタＡ９０８，フォトディテクタＢ９０９間をレーザ光が走査される時間間隔を測定し、その目標値とのずれ量を求め、そのずれ量を補正する位相データを生成し、その位相データに従った画素クロックを生成し、それを画像処理装置９１２とレーザ駆動データ生成装置９１３に与える。フォトディテクタＡ９０８の出力信号である水平同期信号１は、ライン同期信号として画像処理装置９１２にも与えられる。画像処理装置９１２は、画素クロックPCLKを基準に画像データを生成し、レーザ駆動データ生成装置９１３は、この画像データを入力して、同様に画素クロックを基準にレーザ駆動データ（変調データ）を生成し、レーザ駆動装置９１４を介して半導体レーザ９０１を駆動する。
【００２０】
《画素クロック生成装置の第１の実施例》
図１に、画素クロック装置９１１の第１の実施例の全体構成を示す。本実施例の画素クロック生成装置は高周波クロック生成回路２、検出回路３、比較結果生成回路４、データ生成回路５及び画素クロック生成回路６からなる。
【００２１】
高周波クロック生成回路２は、画素クロックPCLKの基準となる高周波クロックVCLKを生成する手段である。検出回路３は水平同期信号１（図１４参照）が入力されてから水平同期信号２（図１４参照）が入力されるまでの時間間隔を検出する手段であり、両水平同期信号間の高周波クロックVCLKをカウントするカウンタからなる。比較結果生成回路４は、検出回路３により検出された時間間隔（具体的には高周波クロック・カウント値）と予め設定された目標値（具体的には高周波クロックのカウント値で表された時間間隔）とを比較し、その差（時間間隔のずれ量）を出力する手段である。データ生成回路５は、比較結果出力回路４の比較結果に基づいて、その時間間隔のずれを補正するための位相データを生成する手段である。画素クロック生成回路６は、高周波クロックVCLKに基づいて、位相データに従って位相制御された画素クロックPCLKを生成する。
【００２２】
図２に画素クロック生成回路６の構成を示す。図２において、画素クロック生成回路６はカウンタ２１、比較回路２２及び画素クロック制御回路２３からなる。カウンタ２１は、高周波クロックVCLKの立上がりで動作して該VCLKをカウントする。比較回路22は、カウンタ２１のカウント値と、あらかじめ設定された値（例えば３）及びデータ生成回路５（図１）より与えられる位相データ（画素クロックの遷移タイミングを決定するための位相シフト量を指示するデータ）とを比較し、その比較結果に基づき制御信号ａ，ｂを出力する。画素クロック制御回路２３は、制御信号ａ及び制御信号ｂに基づき画素クロックPCLKの遷移タイミングを制御する。
【００２３】
図２の画素クロック生成回路６の動作について、図３のタイミング図を用いて説明する。ここでは、画素クロックPCLKは高周波クロックVCLKの８分周とし、標準ではデューティ比５０％とする。図３（ａ）はVCLKの８分周に相当するデューティ比５０％の標準の画素クロックPCLKを生成する様子を、図３（ｂ）はVCLKの８分周クロックに対して１／８クロックだけ位相を遅らせた画素クロックPCLKを生成する様子を、図３（ｃ）はVCLKの８分周クロックに対して１／８クロックだけ位相を進ませた画素クロックPCLKを生成する様子を、それぞれ示している。
【００２４】
まず、図３（ａ）について説明する。ここでは位相データとして「７」の値が与えられている。なお、比較回路２２に予め設定された値は「３」とする。カウンタ２１は高周波クロックVCLKの立上がりで動作しカウントを行う。比較回路２２では、まずカウンタ２１の値が予め設定された値「３」になったところで制御信号ａを出力する。画素クロック制御回路２３は、制御信号ａが”Ｈ”になっていることから▲1▼のクロックのタイミングで画素クロックPCLKを”Ｈ”から”Ｌ”に遷移させる。次に比較回路２２では、与えられた位相データの値とカウント値を比較し、一致したら制御信号ｂを出力する。図３（ａ）では、カウンタ２１の値が「７」になったところで、比較回路２２は制御信号ｂを出力する。画素クロック制御回路２３は、制御信号ｂが”Ｈ”になっていることから▲2▼のクロックのタイミングで画素クロックPCLKを”Ｌ”から”Ｈ”に遷移させる。この時、比較回路２２では同時にカウンタ２１をリセットし、０からカウントを再開させる。これにより、図３（ａ）に示すように、高周波クロックVCLKの８分周に相当するデューティ比５０％の画素クロックPCLKが生成される。なお、比較回路２２に予め設定される値を変えれば、画素クロックPCLKのデューティ比が変化する。
【００２５】
次に、図３（ｂ）について説明する。ここでは位相データとして「８」の値が与えられている。カウンタ２１は高周波クロックVCLKのカウントを行う。比較回路２２では、まずカウンタ２１の値が「３」になったところで制御信号ａを出力する。画素クロック制御回路２３は、制御信号ａが”Ｈ”になっていることから▲1▼のクロックのタイミングで画素クロックPCLKを”Ｈ”から”Ｌ”に遷移させる。次に比較回路２２では、カウンタ２１の値が与えられた位相データの値(ここでは「８」)と一致したら制御信号ｂを出力する。画素クロック制御回路２３は、制御信号ｂが”Ｈ”になっていることから▲2▼のクロックのタイミングで画素クロックPCLKを”Ｌ”から”Ｈ”に遷移させる。この時、比較回路２２では同時にカウンタ２１をリセットし、０からカウントを再開させる。これにより、図３（ｂ）に示すように、高周波クロックVCLKの８分周クロックに対して１／８クロックだけ位相を遅らせた画素クロックPCLKが生成される。
【００２６】
次に、図３（ｃ）について説明する。ここでは位相データとして「６」の値が与えられている。カウンタ２１は高周波クロックVCLKのカウントを行う。比較回路２２では、まずカウンタ２１の値が「３」になったところで制御信号ａを出力する。画素クロック制御回路２３は、制御信号ａが”Ｈ”になっていることから▲1▼のクロックのタイミングで画素クロックPCLKを”Ｈ”から”Ｌ”に遷移させる。次に比較回路２２では、カウンタ２１の値が与えられた位相データの値(ここでは「６」)と一致したら制御信号ｂを出力する。画素クロック制御回路２３は、制御信号ｂが”Ｈ”になっていることから▲2▼のクロックのタイミングで画素クロックPCLKを”Ｌ”から”Ｈ”に遷移させる。この時、比較回路２２では同時にカウンタ２１をリセットし、０からカウントを再開させる。これにより、図３（ｃ）に示すように、高周波クロックVCLKの８分周クロックに対して１／８クロックだけ位相を進ませた画素クロックPCLKが生成される。
【００２７】
ここで、画素クロック生成回路６に対し、位相データを例えば画素クロックPCLKの立上がりに同期させて与えることにより、画素クロックPCLKの位相を１クロックごとに変化させることが可能となる。図４はこれを示したタイミング図である。
【００２８】
図５に検出回路３の構成を示す。図５において、検出回路３はカウンタ４１からなる。このカウンタ４１は、高周波クロックVCLKの立上がりで動作して該VCLKをカウントするカウンタである。カウンタ４１は、水平同期信号１が入力されるとリセットされ、水平同期信号２が入力された時のカウント値を高周波クロックVCLKカウント値として出力する。すなわち、高周波クロックVCLKカウント値は、高周波クロックVCLKで計測した水平同期信号１と水平同期信号２の時間間隔である。図６はカウンタ４１の動作を示すタイミング図である。カウンタ４１は高周波クロックVCLKの立上がりで動作しカウントを行い、水平同期信号１の立下がりでリセットされ（▲1▼のタイミング）、０からカウントを再開する。また、カウンタ４１は、水平同期信号２が立下がった時点のカウント値を高周波クロックVCLKカウント値として出力する。図６の例では、高周波クロックVCLKカウント値として「８００３」が出力される。
【００２９】
図７に比較結果生成回路４の構成を示す。図７において、比較結果生成回路４は比較回路５１からなる。比較回路５１は、検出回路３より入力される高周波クロックVCLKカウント値と、予め設定された高周波クロックVCLK目標値を比較し、その差（高周波クロックVCLKの数）を比較結果として出力する。
【００３０】
図８にデータ生成回路５の構成を示す。図８において、データ生成回路５は補正回路７１及び位相データ生成回路７２からなる。補正回路７１は、比較結果生成回路４より入力する比較結果に基づいて補正信号を出力する。位相データ生成回路７２は、この補正信号に基づいて位相データを出力する。
【００３１】
補正回路７１の構成を図９に示す。図９において、補正回路７１は比較回路８１、積分器８２及びデータ保持手段８３からなる。比較回路８１は比較結果とデータ保持手段８３に保持されている補正信号とを比較し、その偏差信号を出力する。積分器８２は、この偏差信号を積分した補正信号を出力する。この補正信号はデータ保持手段８３に保持され、比較回路８１に入力される。補正回路７１をこのような構成とすることにより、走査幅の経時変化のデータを蓄積し、より正確な位相データの生成が可能となる。
【００３２】
図８の位相データ生成回路７２の動作の例を図１０により説明する。ここでは、画素クロックPCLKは高周波クロックVCLKの8分周とする。位相データ生成回路７２に与えられる補正信号の値ｅが「０」の時には、１ラインの全ての画素クロックPCLKの区間で「７」の位相データが生成される。補正信号の値ｅが正の時には、１ライン期間に、ｅ個の略等間隔の画素クロックPCLK区間で「８」の位相データが生成され、それ以外の画素クロックPCLK区間では「７」の位相データが生成される。補正信号の値ｅが負の時、１ライン期間に、|ｅ|個の略等間隔の画素クロックPCLK区間で「６」の位相データが生成され、それ以外の画素クロックPCLK区間では「７」の位相データが生成される。
【００３３】
このような位相データに従って、画素クロック生成回路６で位相をシフトさせる画素クロックPCLKを略均等に分散させることにより、画像への影響を少なくしながら、例えばポリゴンミラー９０４の反射面の違いによる各ラインの走査幅のむらを補正することができ、また、ポリゴンミラー９０４の回転むらなどの経時変化に対しても走査幅を高精度に制御することができる。
【００３４】
本実施例の一変形例について図１１により説明する。一変形例によれば、位相データ生成回路７２は、画像形成領域における走査速度の局所的な違いを位相データに反映させる。例えば、図１１（ａ）のようなリニアリティ特性を持つレンズ系の場合に、位相データ生成回路７２は図１１（ｂ）に示すような位相データを生成する。
【００３５】
すなわち、画像形成領域中の領域Ａ，Ｃのようにレンズのリニアリティ曲線の傾きが正の領域では、ドット間隔が理想的な場合より広がってしまうので、位相データ生成回路７２は、画素クロックPCLKの位相を進めるために「５」や「６」の位相データを与える。そして、リニアリティ曲線の傾きが大きい区間に「５」の位相データを与える。
一方、領域Ｂ，Ｄのようにレンズのリニアリティ曲線の傾きが負の領域では、ドット間隔が理想的な場合より狭くなってしまうので、画素クロックPCLKの位相を遅らせるために「９」や「８」の位相データを与える。そして、リニアリティ曲線の傾きが大きい区間に「９」の位相データを与えるようにする。
また、リニアリティ曲線の傾きが０の区間はドット間隔に変化はないので位相データとして「７」を与えるようにする。
【００３６】
このようにレンズ系のリニアリティ特性に応じて位相データを生成し、全体として画素クロックPCLKの位相をシフトさせる量が補正信号の値ｅと等しくなるようにする。つまり、補正信号の値ｅが「０」の場合、１ラインの画素数をNpとすると、１ラインの位相データの合計値が「7×Np」と等しくなるように位相データを生成する。また、補正信号の値ｅが正の場合、１ラインの位相データの合計値が「7×Np+e」と等しくなるように位相データを生成する。また、補正信号の値ｅが負の場合、１ラインの位相データの合計値が「7×Np−|e|」と等しくなるように位相データを生成する。このようにすることにより、ライン毎の走査幅を揃えることができるとともに、光学系の特性による主走査のドット位置ずれを補正し各画素間隔を均等にすることができる。
【００３７】
《画素クロック生成装置の第２の実施例》
図１２に、画素クロック生成装置９１１（図１４）の第２の実施例の全体構成を示す。便宜上、図１２において図１と対応した部分には同一の参照番号が付されている。本実施例の画素クロック生成装置においては、画素クロック生成回路６に水平同期信号１も入力される。こうすることにより、位相同期のとれた画素クロックPCLKを生成することができる。これ以外の全体構成は図８に示したものと同様である。
【００３８】
本実施例における画素クロック生成回路６の構成を図１３に示す。図１３において、図２と同一の参照番号は同一部分を示す。この画素クロック生成回路６においては、カウンタB３４と比較回路B３５が追加され、また画素クロック制御回路３３の動作が図２中の画素クロック制御回路２３と一部異なる。これ以外の構成は図２に示したものと同様である。
【００３９】
カウンタB３４は、高周波クロックVCLKの立上がりで動作して該VCLKをカウントするカウンタである。このカウンタB３４は、水平同期信号１が入力されるとリセットされ、０からカウントを再開する。比較回路B３５は、カウンタB３４の値と、予め設定された設定値を比較し、その比較結果に基づき制御信号ｃを出力する。画素クロック制御回路２３は、図２中の画素クロック制御回路２３と同様に制御信号ａ，ｂに従って画素クロックPCLKを生成するが、比較回路B３５からの制御信号ｃに基づき画素クロックPCLKの書き出しタイミングを制御する。
【００４０】
このような書き出しタイミングの制御により、画像形成装置において各ライン毎の画像の書き出し位置を揃えることができる。なお、第１の実施例の場合と同様、画素クロック生成回路６で位相をシフトさせる画素クロックPCLKを分散させることにより、画像への影響を少なくしながら、例えばポリゴンミラー９０４の反射面の違いによる各ラインの走査幅のむらを補正することができ、また、ポリゴンミラー９０４の回転むらなどの経時変化に対しても走査幅を高精度に制御することができることは明らかである。
【００４１】
また、本実施例の一変形例によれば、図１１に関連して説明したと同様に、データ生成回路５内の位相データ生成回路７２（図８）は、画像形成領域における局所的な走査速度の違いを位相データに反映させる。このようにすることにより、ライン毎の走査幅を揃えることができるとともに、主走査のドット位置ずれを補正し各画素間隔を均等にすることができる。
【００４２】
図１４に示した画像形成装置は、単一のレーザ光ビームで感光体をスキャンする構成であったが、複数本のレーザ光ビームで感光体を走査するマルチビーム操作装置（マルチビーム光学系）を使用する画像形成装置に対しても本発明を適用できることは当然である。
【００４３】
《画像形成装置の第２の実施例》
本発明の画像形成装置の第２の実施例では、例えば図１５に示すような構成のマルチビーム走査装置が用いられる。本実施例においても、駆動に関連して、図１４に示したものと同様の、本発明による画素クロック生成装置（９１１）と、画像処理装置（９１２）、データ駆動データ生成装置（９１３）、レーザ駆動装置（９１４）、及び、水平同期信号１，２を発生するためのフォトディテクタ（９０８，９０９）があるが図示省略されている。
【００４４】
図１５において、３００は４本のレーザ光ビームを射出する光源ユニットである。この光源ユニット３００は、２つの発光源を持つ半導体レーザアレイ３０１とコリメートレンズ３０３の組、２つの発光源を持つ半導体レーザアレイ３０２とコリメートレンズ３０４の組、及びアパーチャ３０５からなる構成である。図１６に示すように、各半導体レーザアレイ３０１，３０２は、2個の発光源がds=25μmの間隔でモノリシックに配列されたものであり、それぞれコリメートレンズ３０４，３０５の光軸Ｃに対し対称に副走査方向に配置される。
【００４５】
図１５において、半導体レーザアレイ３０１，３０２はコリメートレンズ３０３，３０４との光軸を一致させ、主走査方向に対称に射出角度を持たせ、ポリゴンミラー３０７の反射点で射出軸が交差するようレイアウトされている。各半導体レーザアレイ３０１，３０２より射出した複数のビームはシリンダレンズ３０８を介してポリゴンミラー３０７で一括して走査され、ｆθレンズ３１０、トロイダルレンズ３１１により感光体３１２上に結像される。
【００４６】
なお、画像処理装置（９１２）内のバッファメモリには各発光源ごとに１ライン分の印字データが蓄えられ、ポリゴンミラー３０７の１面毎に読み出されて、４ラインずつ同時に記録がおこなわれる。
【００４７】
画素クロック生成装置（９１１）の構成は前記各実施例及びその変形例に関して述べた通りである。したがって、例えばポリゴンミラー３０７の反射面の違いによる各ラインの走査幅のむらを補正し、ポリゴンミラー３０７の回転むらなどの経時変化に対しても走査幅を高精度に制御し、各ラインの書き出し位置及び主走査ドット位置を揃えることができる。
【００４８】
図１７は、光源ユニット３００の具体的構造の一例を説明するための分解斜視図である。半導体レーザアレイ３０１，３０２は、それぞれ主走査方向に所定角度（本実施例では約１．５゜）傾斜したベース部材４０５の裏側に形成された不図示の嵌合穴（４０５-1、４０５-2）に、それぞれの円筒状ヒートシンク部４０３-1、４０４-1が嵌合し、押え部材４０６，４０７の突起４０６-1、４０７-1を該ヒートシンク部の切り欠き部に合わせて発光源の配列方向を合わせ、背面側からネジ４１２で固定される。また、コリメートレンズ３０３，３０４はそれぞれ、その外周をベース部材４０５の半円状の取付ガイド面４０５-4，４０５-5に沿わせて光軸方向の調整を行い、発光源から射出した発散ビームが平行光束となるよう位置決めされ接着される。
【００４９】
本実施例では、上記したように各々の半導体レーザアレイからの光線が主走査面内で交差するように設定するため、光線に沿って嵌合穴（４０５-1，４０５-2）および半円状の取付ガイド面４０５-4，４０５-5を傾けて形成している。ベース部材４０５は、ホルダ部材４１０に円筒状係合部４０５-3を係合し、ネジ４１３を貫通穴４１０-2，４１０-3を介してネジ穴４０５-6，４０５-7に螺合して固定される。
【００５０】
この光源ユニットは、光学ハウジングの取付壁４１１に設けた基準穴４１１-1にホルダ部材４１０の円筒部４１０-1を嵌合し、表側よりスプリング６１１を挿入してストッパ部材６１２を円筒部突起４１０-3に係合することで、ホルダ部材４１０を取付壁４１１の裏側に密着させた状態で保持される。この時に、スプリング６１１の一端６１１-2を突起４１１-2に引っかけることで円筒部中心を回転軸とした回転力を発生し、この回転力を係止するように設けた調節ネジ６１３により、光軸の周りθにユニット全体を回転し、各ビームスポット列を１ライン分ずらして交互に配列するように調節する。また、アパーチャ３０５は、各半導体レーザアレイ３０１，３０２に対応したスリットが設けられたもので、光学ハウジングに取り付けられて光ビームの射出径を規定する。
【００５１】
【発明の効果】
請求項１に記載の発明によれば、画像形成装置において、例えばポリゴンミラーの反射面の違いによる走査幅のむらを高精度に補正することができるとともに、ポリゴンミラーの回転むらなどの経時変化に対しても走査幅を高精度に制御することができる。具体的には、所望の画素位置で画素クロックを所望量だけ位相シフトし、高精度な画素クロックの位相制御が可能であると共に、走査幅の経時変化のデータを蓄積することにより、より的確な位相データを生成し、それに基づいて的確な画素クロックの位相制御を行うことができる。
請求項２に記載の発明によれば、走査幅を揃えると同時に、走査速度の局所的な違いによる画像の主走査ドット位置のばらつきを補正することができる。
請求項３に記載の発明によれば、各ラインの書き出し位置も揃えることができる。
請求項４に記載の発明によれば、画素クロック生成装置の検出手段及び比較結果生成手段を簡易な構成とすることができる。
請求項５に記載の発明によれば、画素クロックに比べそれほど高い周波数の高周波クロックを用いることなく、比較的単純な構成で、より細かいステップで位相が制御された画素クロックを生成することができる。
請求項６に記載の発明によれば、例えばポリゴンミラーの反射面の違いによる各ラインの走査幅のむらや、ポリゴンミラーの回転むらなどの経時変化による走査幅の揺らぎなどを減らし、また、各ラインの書き出し位置及び主走査ドット位置を揃えることにより、高品質な画像記録が可能な画像形成装置を実現することができる。
【図面の簡単な説明】
【図１】 本発明の画素クロック生成装置の第１の実施例の全体構成を示すブロック図である。
【図２】 図１に示す画素クロック生成装置の画素クロック生成回路の構成を示すブロック図である。
【図３】 図２の画素クロック生成回路の動作を説明するためのタイミング図である。
【図４】 図２の画素クロック生成回路の動作を説明するための別のタイミング図である。
【図５】 図１に示す画素クロック生成装置の検出回路の構成を示すブロック図である。
【図６】 図５の検出回路の動作を説明するためのタイミング図である。
【図７】 図１の画素クロック生成装置の比較結果生成回路の構成を示すブロック図である。
【図８】 図１の画素クロック生成装置のデータ生成回路の構成を示すブロック図である。
【図９】 図８に示す補正回路の構成を示すブロック図である。
【図１０】 図８に示す位相データ生成回路の動作を説明するためのタイミング図である。
【図１１】 図８の位相データ生成回路の別の動作を説明するための図である。
【図１２】 本発明の画素クロック生成装置の第２の実施例の全体構成を示すブロック図である。
【図１３】 図１２に示す画素クロック生成回路の構成を示すブロック図である。
【図１４】 本発明の画像形成装置の第１の実施例を示す全体的構成図である。
【図１５】 本発明の画像形成装置の第２の実施例に使用されるマルチビーム走査装置の全体的構成図である。
【図１６】 図１５に示す光源ユニットの２チャンネル半導体レーザアレイの説明図である。
【図１７】 図１５に示す光源ユニットの具体的構造を示す分解斜視図である。
【図１８】 従来の画像形成装置の全体的構成図である。
【図１９】 従来の画像形成装置の全体的構成図である。
【符号の説明】
２ 高周波クロック生成回路
３ 検出回路
４ 比較結果生成回路
５ データ生成回路
６ 画素クロック生成回路
２１ カウンタ
２２ 比較回路
２３ 画素クロック制御回路
７１ 補正回路
７２ 位相データ生成回路
８１ 比較回路
８２ 積分回路
８３ データ保持手段
９０１ 半導体レーザ
９０４ ポリゴンミラー
９０５ 感光体
９０８，９０９ フォトディテクタ
９１１ 画素クロック生成装置
９１２ 画像処理装置
９１３ レーザ駆動データ生成装置
９１４ レーザ駆動装置
【発明の属する技術分野】
本発明は、レーザプリンタ、デジタル複写機、その他の画像形成装置に係り、より詳しくは、これら画像形成装置で使用される画素クロックの生成装置に関する。
【０００２】
【従来の技術】
レーザプリンタ、デジタル複写機等の画像形成装置の一般的構成を図１８に示す。図１８において、半導体レーザユニット１００９から発光されたレーザ光は、回転するポリゴンミラー１００３によりスキャンされ、走査レンズ１００２を介して被走査媒体である感光体１００１上に光スポットを形成し、該感光体１００１を露光して静電潜像を形成する。このとき、１ライン毎に、フォトディテクタ１００４が走査ビームを検出する。位相同期回路１００６は、クロック生成回路１００５からのクロックを入力し、フォトディテクタ１００４の出力信号に基づいて、1ライン毎に、位相同期のとれた画像クロック（画素クロック）を生成して画像処理ユニット１００７とレーザ駆動回路１００８へ供給する。このようにして、半導体レーザユニット１００９は、画像処理ユニット１００７により生成された画像データと位相同期回路１００６により１ライン毎に位相が設定され画像クロックに従い、半導体レーザの発光時間をコントロールすることにより、感光体１００１上の静電潜像の形成をコントロールする。
【０００３】
このような走査光学系において、ポリゴンスキャナ等の偏向器の偏向反射面の回転軸からの距離のばらつきは、被走査面上を走査する光スポット（走査ビーム）の走査速度むらを発生させる。この走査速度むらは画像の揺らぎとなり画像品質の劣化となる。高品位の画質を要求する場合は、走査むらの補正を行う必要がある。
【０００４】
さらに、複数の光ビームを用いて同時に走査するマルチビーム光学系の場合、各発光源の発振波長に差があると、走査レンズの色収差が補正されていない光学系の場合に露光位置ずれが発生し、各発光源に対応する光スポットが被走査媒体上を走査する時の走査幅は、発光源毎に差が生じてしまい、画像品質の劣化の要因となってしまうため、走査幅の補正を行う必要がある。
【０００５】
従来、走査むら等の補正を行う技術としては、例えば、特許文献１や特許文献２に記載のように、基本的に画素クロックの周波数を変化させて、走査線に沿った光スポット位置を制御する方法が知られている。
【０００６】
また、図１９に示すように、感光体１１０５の両端に設置されたフォトディテクタＡ１１０７とフォトディテクタＢ１１０８の間のクロック数を計数することにより、走査速度を検出し、ポリゴンミラー１１０４の回転速度を制御する方法も知られている。
【０００７】
【特許文献１】
特開平１１−１６７０８１号公報
【特許文献２】
特開２００１−２２８４１５号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、画素クロックの周波数を変化させる従来方式（周波数変調方式）は、一般に画素クロック制御部の構成が複雑であり、かつ、その複雑さは周波数変調幅が微小になるにつれて増大するため、きめ細かな制御の実現が容易でないという問題がある。また、同一の偏向反射面によって偏向された光ビームであっても、偏向器の回転ジッタや温度変化による走査レンズの伸縮などにより走査速度むらが発生するという問題がある。また、偏向器の回転モータを制御する方法では制御精度に限界がある。
【０００９】
本発明は、以上の問題に鑑みなされたもので、その主たる目的は、走査幅の揺らぎを高精度に補正できる新規な構成の画素クロック生成装置、並びに、走査幅の揺らぎが高精度に補正された画像形成装置を提供することを目的とする。本発明のもう１つの目的は、さらに各ラインの書き出し位置を揃えることができる画素クロック生成装置、並びに、各ラインの書き出し位置が揃った画像形成装置を提供することにある。本発明のもう１つの目的は、さらに画像記録領域内の走査速度の局所的な違いによる画素間隔のばらつきを減らすことができる画素クロック生成装置、並びに、走査速度の局所的な違いによる画素間隔のばらつきが少ない画像形成装置を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するため本発明により提供される画素クロック生成装置は、請求項１に記載のように、高周波クロックを生成する高周波クロック生成手段と、第１の水平同期信号と第２の水平同期信号の時間間隔を検出する検出手段と、前記検出手段による検出値と目標値とを比較し、その差を出力する比較結果生成手段と、前記比較結果生成手段より出力されるに差に基づいて当該差を補正するための位相データを生成するデータ生成手段と、前記高周波クロック生成手段から出力される高周波クロックに基づいて、前記位相データに従い位相が制御された画素クロックを生成する画素クロック生成手段とを有し、前記位相データは、各画素位置での画素クロックの位相シフト量を指定するデータであり、前記画素クロック生成手段に対し、前記位相データを前記画素クロックに同期させて与えて該画素クロックの位相を１クロックごとに変化させることを基本とする。
そして、本発明の画素クロック生成装置の特徴は、前記データ生成手段は、補正信号を生成する補正信号生成手段と、この補正信号生成手段により生成される補正信号に基づいて前記位相データを生成する位相データ生成手段とからなり、前記補正信号生成手段は、データ比較手段、このデータ比較手段より出力される偏差信号を積分して前記補正信号を出力する積分手段、及び、前記補正信号を保持するデータ保持手段とからなり、前記データ比較手段は前記検出手段による検出値と前記データ保持手段により保持された前記補正信号の値との差を前記偏差信号として出力することにある。
【００１１】
本発明の画素クロック生成装置のもう１つの特徴は、請求項２に記載されるように、請求項１に記載の画素クロック生成装置において、前記位相データ生成手段は、画像形成領域における局所的な走査速度の違いを前記位相データに反映させることにある。
【００１２】
本発明の画素クロック生成装置のもう１つの特徴は、請求項３に記載されるように、請求項１又は２記載の画素クロック生成装置において、前記画素クロック生成手段は第１の水平同期信号により画素クロックの位相同期をとることにある。
【００１３】
本発明の画素クロック生成装置のもう１つの特徴は、請求項４に記載されるように、請求項１乃至３のいずれか１項に記載の画素クロック生成装置において、前記検出手段は、前記第１水平同期信号と前記第２の水平同期信号の間に前記高周波クロック生成手段より出力される高周波クロックをカウントし、そのカウント値を検出値として出力し、前記比較結果生成手段は、前記検出手段による検出値と、前記目標値としての高周波クロック数との差を出力することにある。
【００１４】
本発明の画素クロック生成装置のもう１つの特徴は、請求項５に記載されるように、請求項１乃至４のいずれか１項に記載の画素クロック生成装置において、前記画素クロック生成手段は、前記高周波クロックをカウントする計数手段と、前記計数手段の計数値と、前記位相データの値及び予め設定された値とをそれぞれ比較する比較手段と、この比較手段の比較結果に基づいて画素クロックの遷移を行う画素クロック制御手段とからなることにある。
【００１５】
本発明による提供される画像形成装置は、請求項６に記載されるように、光源から出力される光束を、偏向器により走査方向に沿って被走査媒体上を走査させることにより画像を形成する画像形成装置であって、請求項１乃至５のいずれか１項に記載の画素クロック生成装置と、前記被走査媒体の両端で前記光源からの光束を検知し前記第１の水平同期信号及び前記第２の水平同期信号をそれぞれ出力する２つの光センサとを有し、前記画素クロック生成装置によって生成される画素クロックに基づいて前記光源を駆動することを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００１７】
《画像形成装置の第１の実施例》
図１４に、本発明による画像形成装置の一実施例の全体構成を示す。
【００１８】
この画像形成装置においては、光源としての半導体レーザ９０１からのレーザ光がコリメータレンズ９０２とシリンダーレンズ９０３を通り、偏光器としてのポリゴンミラー９０４によりスキャン（走査）され、ｆθレンズ９０６を通り、ミラー９１０で反射され、トロイダルレンズ９０７を通り、感光体９０５に入射することにより、感光体９０５上に画像（静電潜像）を形成する。
【００１９】
この走査レーザ光の始点と終点を光センサとしてのフォトディテクタＡ９０８、フォトディテクタＢ９０９によりそれぞれ検出し、その検出信号を水平同期信号１，２として画素クロック生成装置９１１に入力する。この画素クロック生成装置９１１も本発明に係るものであり、その構成については後述する。画素クロック生成装置９１１では、後述のように、フォトディテクタＡ９０８，フォトディテクタＢ９０９間をレーザ光が走査される時間間隔を測定し、その目標値とのずれ量を求め、そのずれ量を補正する位相データを生成し、その位相データに従った画素クロックを生成し、それを画像処理装置９１２とレーザ駆動データ生成装置９１３に与える。フォトディテクタＡ９０８の出力信号である水平同期信号１は、ライン同期信号として画像処理装置９１２にも与えられる。画像処理装置９１２は、画素クロックPCLKを基準に画像データを生成し、レーザ駆動データ生成装置９１３は、この画像データを入力して、同様に画素クロックを基準にレーザ駆動データ（変調データ）を生成し、レーザ駆動装置９１４を介して半導体レーザ９０１を駆動する。
【００２０】
《画素クロック生成装置の第１の実施例》
図１に、画素クロック装置９１１の第１の実施例の全体構成を示す。本実施例の画素クロック生成装置は高周波クロック生成回路２、検出回路３、比較結果生成回路４、データ生成回路５及び画素クロック生成回路６からなる。
【００２１】
高周波クロック生成回路２は、画素クロックPCLKの基準となる高周波クロックVCLKを生成する手段である。検出回路３は水平同期信号１（図１４参照）が入力されてから水平同期信号２（図１４参照）が入力されるまでの時間間隔を検出する手段であり、両水平同期信号間の高周波クロックVCLKをカウントするカウンタからなる。比較結果生成回路４は、検出回路３により検出された時間間隔（具体的には高周波クロック・カウント値）と予め設定された目標値（具体的には高周波クロックのカウント値で表された時間間隔）とを比較し、その差（時間間隔のずれ量）を出力する手段である。データ生成回路５は、比較結果出力回路４の比較結果に基づいて、その時間間隔のずれを補正するための位相データを生成する手段である。画素クロック生成回路６は、高周波クロックVCLKに基づいて、位相データに従って位相制御された画素クロックPCLKを生成する。
【００２２】
図２に画素クロック生成回路６の構成を示す。図２において、画素クロック生成回路６はカウンタ２１、比較回路２２及び画素クロック制御回路２３からなる。カウンタ２１は、高周波クロックVCLKの立上がりで動作して該VCLKをカウントする。比較回路22は、カウンタ２１のカウント値と、あらかじめ設定された値（例えば３）及びデータ生成回路５（図１）より与えられる位相データ（画素クロックの遷移タイミングを決定するための位相シフト量を指示するデータ）とを比較し、その比較結果に基づき制御信号ａ，ｂを出力する。画素クロック制御回路２３は、制御信号ａ及び制御信号ｂに基づき画素クロックPCLKの遷移タイミングを制御する。
【００２３】
図２の画素クロック生成回路６の動作について、図３のタイミング図を用いて説明する。ここでは、画素クロックPCLKは高周波クロックVCLKの８分周とし、標準ではデューティ比５０％とする。図３（ａ）はVCLKの８分周に相当するデューティ比５０％の標準の画素クロックPCLKを生成する様子を、図３（ｂ）はVCLKの８分周クロックに対して１／８クロックだけ位相を遅らせた画素クロックPCLKを生成する様子を、図３（ｃ）はVCLKの８分周クロックに対して１／８クロックだけ位相を進ませた画素クロックPCLKを生成する様子を、それぞれ示している。
【００２４】
まず、図３（ａ）について説明する。ここでは位相データとして「７」の値が与えられている。なお、比較回路２２に予め設定された値は「３」とする。カウンタ２１は高周波クロックVCLKの立上がりで動作しカウントを行う。比較回路２２では、まずカウンタ２１の値が予め設定された値「３」になったところで制御信号ａを出力する。画素クロック制御回路２３は、制御信号ａが”Ｈ”になっていることから▲1▼のクロックのタイミングで画素クロックPCLKを”Ｈ”から”Ｌ”に遷移させる。次に比較回路２２では、与えられた位相データの値とカウント値を比較し、一致したら制御信号ｂを出力する。図３（ａ）では、カウンタ２１の値が「７」になったところで、比較回路２２は制御信号ｂを出力する。画素クロック制御回路２３は、制御信号ｂが”Ｈ”になっていることから▲2▼のクロックのタイミングで画素クロックPCLKを”Ｌ”から”Ｈ”に遷移させる。この時、比較回路２２では同時にカウンタ２１をリセットし、０からカウントを再開させる。これにより、図３（ａ）に示すように、高周波クロックVCLKの８分周に相当するデューティ比５０％の画素クロックPCLKが生成される。なお、比較回路２２に予め設定される値を変えれば、画素クロックPCLKのデューティ比が変化する。
【００２５】
次に、図３（ｂ）について説明する。ここでは位相データとして「８」の値が与えられている。カウンタ２１は高周波クロックVCLKのカウントを行う。比較回路２２では、まずカウンタ２１の値が「３」になったところで制御信号ａを出力する。画素クロック制御回路２３は、制御信号ａが”Ｈ”になっていることから▲1▼のクロックのタイミングで画素クロックPCLKを”Ｈ”から”Ｌ”に遷移させる。次に比較回路２２では、カウンタ２１の値が与えられた位相データの値(ここでは「８」)と一致したら制御信号ｂを出力する。画素クロック制御回路２３は、制御信号ｂが”Ｈ”になっていることから▲2▼のクロックのタイミングで画素クロックPCLKを”Ｌ”から”Ｈ”に遷移させる。この時、比較回路２２では同時にカウンタ２１をリセットし、０からカウントを再開させる。これにより、図３（ｂ）に示すように、高周波クロックVCLKの８分周クロックに対して１／８クロックだけ位相を遅らせた画素クロックPCLKが生成される。
【００２６】
次に、図３（ｃ）について説明する。ここでは位相データとして「６」の値が与えられている。カウンタ２１は高周波クロックVCLKのカウントを行う。比較回路２２では、まずカウンタ２１の値が「３」になったところで制御信号ａを出力する。画素クロック制御回路２３は、制御信号ａが”Ｈ”になっていることから▲1▼のクロックのタイミングで画素クロックPCLKを”Ｈ”から”Ｌ”に遷移させる。次に比較回路２２では、カウンタ２１の値が与えられた位相データの値(ここでは「６」)と一致したら制御信号ｂを出力する。画素クロック制御回路２３は、制御信号ｂが”Ｈ”になっていることから▲2▼のクロックのタイミングで画素クロックPCLKを”Ｌ”から”Ｈ”に遷移させる。この時、比較回路２２では同時にカウンタ２１をリセットし、０からカウントを再開させる。これにより、図３（ｃ）に示すように、高周波クロックVCLKの８分周クロックに対して１／８クロックだけ位相を進ませた画素クロックPCLKが生成される。
【００２７】
ここで、画素クロック生成回路６に対し、位相データを例えば画素クロックPCLKの立上がりに同期させて与えることにより、画素クロックPCLKの位相を１クロックごとに変化させることが可能となる。図４はこれを示したタイミング図である。
【００２８】
図５に検出回路３の構成を示す。図５において、検出回路３はカウンタ４１からなる。このカウンタ４１は、高周波クロックVCLKの立上がりで動作して該VCLKをカウントするカウンタである。カウンタ４１は、水平同期信号１が入力されるとリセットされ、水平同期信号２が入力された時のカウント値を高周波クロックVCLKカウント値として出力する。すなわち、高周波クロックVCLKカウント値は、高周波クロックVCLKで計測した水平同期信号１と水平同期信号２の時間間隔である。図６はカウンタ４１の動作を示すタイミング図である。カウンタ４１は高周波クロックVCLKの立上がりで動作しカウントを行い、水平同期信号１の立下がりでリセットされ（▲1▼のタイミング）、０からカウントを再開する。また、カウンタ４１は、水平同期信号２が立下がった時点のカウント値を高周波クロックVCLKカウント値として出力する。図６の例では、高周波クロックVCLKカウント値として「８００３」が出力される。
【００２９】
図７に比較結果生成回路４の構成を示す。図７において、比較結果生成回路４は比較回路５１からなる。比較回路５１は、検出回路３より入力される高周波クロックVCLKカウント値と、予め設定された高周波クロックVCLK目標値を比較し、その差（高周波クロックVCLKの数）を比較結果として出力する。
【００３０】
図８にデータ生成回路５の構成を示す。図８において、データ生成回路５は補正回路７１及び位相データ生成回路７２からなる。補正回路７１は、比較結果生成回路４より入力する比較結果に基づいて補正信号を出力する。位相データ生成回路７２は、この補正信号に基づいて位相データを出力する。
【００３１】
補正回路７１の構成を図９に示す。図９において、補正回路７１は比較回路８１、積分器８２及びデータ保持手段８３からなる。比較回路８１は比較結果とデータ保持手段８３に保持されている補正信号とを比較し、その偏差信号を出力する。積分器８２は、この偏差信号を積分した補正信号を出力する。この補正信号はデータ保持手段８３に保持され、比較回路８１に入力される。補正回路７１をこのような構成とすることにより、走査幅の経時変化のデータを蓄積し、より正確な位相データの生成が可能となる。
【００３２】
図８の位相データ生成回路７２の動作の例を図１０により説明する。ここでは、画素クロックPCLKは高周波クロックVCLKの8分周とする。位相データ生成回路７２に与えられる補正信号の値ｅが「０」の時には、１ラインの全ての画素クロックPCLKの区間で「７」の位相データが生成される。補正信号の値ｅが正の時には、１ライン期間に、ｅ個の略等間隔の画素クロックPCLK区間で「８」の位相データが生成され、それ以外の画素クロックPCLK区間では「７」の位相データが生成される。補正信号の値ｅが負の時、１ライン期間に、|ｅ|個の略等間隔の画素クロックPCLK区間で「６」の位相データが生成され、それ以外の画素クロックPCLK区間では「７」の位相データが生成される。
【００３３】
このような位相データに従って、画素クロック生成回路６で位相をシフトさせる画素クロックPCLKを略均等に分散させることにより、画像への影響を少なくしながら、例えばポリゴンミラー９０４の反射面の違いによる各ラインの走査幅のむらを補正することができ、また、ポリゴンミラー９０４の回転むらなどの経時変化に対しても走査幅を高精度に制御することができる。
【００３４】
本実施例の一変形例について図１１により説明する。一変形例によれば、位相データ生成回路７２は、画像形成領域における走査速度の局所的な違いを位相データに反映させる。例えば、図１１（ａ）のようなリニアリティ特性を持つレンズ系の場合に、位相データ生成回路７２は図１１（ｂ）に示すような位相データを生成する。
【００３５】
すなわち、画像形成領域中の領域Ａ，Ｃのようにレンズのリニアリティ曲線の傾きが正の領域では、ドット間隔が理想的な場合より広がってしまうので、位相データ生成回路７２は、画素クロックPCLKの位相を進めるために「５」や「６」の位相データを与える。そして、リニアリティ曲線の傾きが大きい区間に「５」の位相データを与える。
一方、領域Ｂ，Ｄのようにレンズのリニアリティ曲線の傾きが負の領域では、ドット間隔が理想的な場合より狭くなってしまうので、画素クロックPCLKの位相を遅らせるために「９」や「８」の位相データを与える。そして、リニアリティ曲線の傾きが大きい区間に「９」の位相データを与えるようにする。
また、リニアリティ曲線の傾きが０の区間はドット間隔に変化はないので位相データとして「７」を与えるようにする。
【００３６】
このようにレンズ系のリニアリティ特性に応じて位相データを生成し、全体として画素クロックPCLKの位相をシフトさせる量が補正信号の値ｅと等しくなるようにする。つまり、補正信号の値ｅが「０」の場合、１ラインの画素数をNpとすると、１ラインの位相データの合計値が「7×Np」と等しくなるように位相データを生成する。また、補正信号の値ｅが正の場合、１ラインの位相データの合計値が「7×Np+e」と等しくなるように位相データを生成する。また、補正信号の値ｅが負の場合、１ラインの位相データの合計値が「7×Np−|e|」と等しくなるように位相データを生成する。このようにすることにより、ライン毎の走査幅を揃えることができるとともに、光学系の特性による主走査のドット位置ずれを補正し各画素間隔を均等にすることができる。
【００３７】
《画素クロック生成装置の第２の実施例》
図１２に、画素クロック生成装置９１１（図１４）の第２の実施例の全体構成を示す。便宜上、図１２において図１と対応した部分には同一の参照番号が付されている。本実施例の画素クロック生成装置においては、画素クロック生成回路６に水平同期信号１も入力される。こうすることにより、位相同期のとれた画素クロックPCLKを生成することができる。これ以外の全体構成は図８に示したものと同様である。
【００３８】
本実施例における画素クロック生成回路６の構成を図１３に示す。図１３において、図２と同一の参照番号は同一部分を示す。この画素クロック生成回路６においては、カウンタB３４と比較回路B３５が追加され、また画素クロック制御回路３３の動作が図２中の画素クロック制御回路２３と一部異なる。これ以外の構成は図２に示したものと同様である。
【００３９】
カウンタB３４は、高周波クロックVCLKの立上がりで動作して該VCLKをカウントするカウンタである。このカウンタB３４は、水平同期信号１が入力されるとリセットされ、０からカウントを再開する。比較回路B３５は、カウンタB３４の値と、予め設定された設定値を比較し、その比較結果に基づき制御信号ｃを出力する。画素クロック制御回路２３は、図２中の画素クロック制御回路２３と同様に制御信号ａ，ｂに従って画素クロックPCLKを生成するが、比較回路B３５からの制御信号ｃに基づき画素クロックPCLKの書き出しタイミングを制御する。
【００４０】
このような書き出しタイミングの制御により、画像形成装置において各ライン毎の画像の書き出し位置を揃えることができる。なお、第１の実施例の場合と同様、画素クロック生成回路６で位相をシフトさせる画素クロックPCLKを分散させることにより、画像への影響を少なくしながら、例えばポリゴンミラー９０４の反射面の違いによる各ラインの走査幅のむらを補正することができ、また、ポリゴンミラー９０４の回転むらなどの経時変化に対しても走査幅を高精度に制御することができることは明らかである。
【００４１】
また、本実施例の一変形例によれば、図１１に関連して説明したと同様に、データ生成回路５内の位相データ生成回路７２（図８）は、画像形成領域における局所的な走査速度の違いを位相データに反映させる。このようにすることにより、ライン毎の走査幅を揃えることができるとともに、主走査のドット位置ずれを補正し各画素間隔を均等にすることができる。
【００４２】
図１４に示した画像形成装置は、単一のレーザ光ビームで感光体をスキャンする構成であったが、複数本のレーザ光ビームで感光体を走査するマルチビーム操作装置（マルチビーム光学系）を使用する画像形成装置に対しても本発明を適用できることは当然である。
【００４３】
《画像形成装置の第２の実施例》
本発明の画像形成装置の第２の実施例では、例えば図１５に示すような構成のマルチビーム走査装置が用いられる。本実施例においても、駆動に関連して、図１４に示したものと同様の、本発明による画素クロック生成装置（９１１）と、画像処理装置（９１２）、データ駆動データ生成装置（９１３）、レーザ駆動装置（９１４）、及び、水平同期信号１，２を発生するためのフォトディテクタ（９０８，９０９）があるが図示省略されている。
【００４４】
図１５において、３００は４本のレーザ光ビームを射出する光源ユニットである。この光源ユニット３００は、２つの発光源を持つ半導体レーザアレイ３０１とコリメートレンズ３０３の組、２つの発光源を持つ半導体レーザアレイ３０２とコリメートレンズ３０４の組、及びアパーチャ３０５からなる構成である。図１６に示すように、各半導体レーザアレイ３０１，３０２は、2個の発光源がds=25μmの間隔でモノリシックに配列されたものであり、それぞれコリメートレンズ３０４，３０５の光軸Ｃに対し対称に副走査方向に配置される。
【００４５】
図１５において、半導体レーザアレイ３０１，３０２はコリメートレンズ３０３，３０４との光軸を一致させ、主走査方向に対称に射出角度を持たせ、ポリゴンミラー３０７の反射点で射出軸が交差するようレイアウトされている。各半導体レーザアレイ３０１，３０２より射出した複数のビームはシリンダレンズ３０８を介してポリゴンミラー３０７で一括して走査され、ｆθレンズ３１０、トロイダルレンズ３１１により感光体３１２上に結像される。
【００４６】
なお、画像処理装置（９１２）内のバッファメモリには各発光源ごとに１ライン分の印字データが蓄えられ、ポリゴンミラー３０７の１面毎に読み出されて、４ラインずつ同時に記録がおこなわれる。
【００４７】
画素クロック生成装置（９１１）の構成は前記各実施例及びその変形例に関して述べた通りである。したがって、例えばポリゴンミラー３０７の反射面の違いによる各ラインの走査幅のむらを補正し、ポリゴンミラー３０７の回転むらなどの経時変化に対しても走査幅を高精度に制御し、各ラインの書き出し位置及び主走査ドット位置を揃えることができる。
【００４８】
図１７は、光源ユニット３００の具体的構造の一例を説明するための分解斜視図である。半導体レーザアレイ３０１，３０２は、それぞれ主走査方向に所定角度（本実施例では約１．５゜）傾斜したベース部材４０５の裏側に形成された不図示の嵌合穴（４０５-1、４０５-2）に、それぞれの円筒状ヒートシンク部４０３-1、４０４-1が嵌合し、押え部材４０６，４０７の突起４０６-1、４０７-1を該ヒートシンク部の切り欠き部に合わせて発光源の配列方向を合わせ、背面側からネジ４１２で固定される。また、コリメートレンズ３０３，３０４はそれぞれ、その外周をベース部材４０５の半円状の取付ガイド面４０５-4，４０５-5に沿わせて光軸方向の調整を行い、発光源から射出した発散ビームが平行光束となるよう位置決めされ接着される。
【００４９】
本実施例では、上記したように各々の半導体レーザアレイからの光線が主走査面内で交差するように設定するため、光線に沿って嵌合穴（４０５-1，４０５-2）および半円状の取付ガイド面４０５-4，４０５-5を傾けて形成している。ベース部材４０５は、ホルダ部材４１０に円筒状係合部４０５-3を係合し、ネジ４１３を貫通穴４１０-2，４１０-3を介してネジ穴４０５-6，４０５-7に螺合して固定される。
【００５０】
この光源ユニットは、光学ハウジングの取付壁４１１に設けた基準穴４１１-1にホルダ部材４１０の円筒部４１０-1を嵌合し、表側よりスプリング６１１を挿入してストッパ部材６１２を円筒部突起４１０-3に係合することで、ホルダ部材４１０を取付壁４１１の裏側に密着させた状態で保持される。この時に、スプリング６１１の一端６１１-2を突起４１１-2に引っかけることで円筒部中心を回転軸とした回転力を発生し、この回転力を係止するように設けた調節ネジ６１３により、光軸の周りθにユニット全体を回転し、各ビームスポット列を１ライン分ずらして交互に配列するように調節する。また、アパーチャ３０５は、各半導体レーザアレイ３０１，３０２に対応したスリットが設けられたもので、光学ハウジングに取り付けられて光ビームの射出径を規定する。
【００５１】
【発明の効果】
請求項１に記載の発明によれば、画像形成装置において、例えばポリゴンミラーの反射面の違いによる走査幅のむらを高精度に補正することができるとともに、ポリゴンミラーの回転むらなどの経時変化に対しても走査幅を高精度に制御することができる。具体的には、所望の画素位置で画素クロックを所望量だけ位相シフトし、高精度な画素クロックの位相制御が可能であると共に、走査幅の経時変化のデータを蓄積することにより、より的確な位相データを生成し、それに基づいて的確な画素クロックの位相制御を行うことができる。
請求項２に記載の発明によれば、走査幅を揃えると同時に、走査速度の局所的な違いによる画像の主走査ドット位置のばらつきを補正することができる。
請求項３に記載の発明によれば、各ラインの書き出し位置も揃えることができる。
請求項４に記載の発明によれば、画素クロック生成装置の検出手段及び比較結果生成手段を簡易な構成とすることができる。
請求項５に記載の発明によれば、画素クロックに比べそれほど高い周波数の高周波クロックを用いることなく、比較的単純な構成で、より細かいステップで位相が制御された画素クロックを生成することができる。
請求項６に記載の発明によれば、例えばポリゴンミラーの反射面の違いによる各ラインの走査幅のむらや、ポリゴンミラーの回転むらなどの経時変化による走査幅の揺らぎなどを減らし、また、各ラインの書き出し位置及び主走査ドット位置を揃えることにより、高品質な画像記録が可能な画像形成装置を実現することができる。
【図面の簡単な説明】
【図１】 本発明の画素クロック生成装置の第１の実施例の全体構成を示すブロック図である。
【図２】 図１に示す画素クロック生成装置の画素クロック生成回路の構成を示すブロック図である。
【図３】 図２の画素クロック生成回路の動作を説明するためのタイミング図である。
【図４】 図２の画素クロック生成回路の動作を説明するための別のタイミング図である。
【図５】 図１に示す画素クロック生成装置の検出回路の構成を示すブロック図である。
【図６】 図５の検出回路の動作を説明するためのタイミング図である。
【図７】 図１の画素クロック生成装置の比較結果生成回路の構成を示すブロック図である。
【図８】 図１の画素クロック生成装置のデータ生成回路の構成を示すブロック図である。
【図９】 図８に示す補正回路の構成を示すブロック図である。
【図１０】 図８に示す位相データ生成回路の動作を説明するためのタイミング図である。
【図１１】 図８の位相データ生成回路の別の動作を説明するための図である。
【図１２】 本発明の画素クロック生成装置の第２の実施例の全体構成を示すブロック図である。
【図１３】 図１２に示す画素クロック生成回路の構成を示すブロック図である。
【図１４】 本発明の画像形成装置の第１の実施例を示す全体的構成図である。
【図１５】 本発明の画像形成装置の第２の実施例に使用されるマルチビーム走査装置の全体的構成図である。
【図１６】 図１５に示す光源ユニットの２チャンネル半導体レーザアレイの説明図である。
【図１７】 図１５に示す光源ユニットの具体的構造を示す分解斜視図である。
【図１８】 従来の画像形成装置の全体的構成図である。
【図１９】 従来の画像形成装置の全体的構成図である。
【符号の説明】
２ 高周波クロック生成回路
３ 検出回路
４ 比較結果生成回路
５ データ生成回路
６ 画素クロック生成回路
２１ カウンタ
２２ 比較回路
２３ 画素クロック制御回路
７１ 補正回路
７２ 位相データ生成回路
８１ 比較回路
８２ 積分回路
８３ データ保持手段
９０１ 半導体レーザ
９０４ ポリゴンミラー
９０５ 感光体
９０８，９０９ フォトディテクタ
９１１ 画素クロック生成装置
９１２ 画像処理装置
９１３ レーザ駆動データ生成装置
９１４ レーザ駆動装置
Claims (6)
- 高周波クロックを生成する高周波クロック生成手段と、
走査される光の始点に対応する第１の水平同期信号と終点に対応する第２の水平同期信号の時間間隔を検出する検出手段と、
前記検出手段による検出値と目標値とを比較し、その差を出力する比較結果生成手段と、
前記比較結果生成手段より出力される差に基づいて当該差を補正するための位相データを生成するデータ生成手段と、
前記高周波クロック生成手段から出力される高周波クロックに基づいて、前記位相データに従い位相が制御された画素クロックを生成する画素クロック生成手段とを有し、
前記位相データは、各画素位置での画素クロックの位相シフト量を指定するデータであり、
前記画素クロック生成手段に対し、前記位相データを前記画素クロックに同期させて与えて該画素クロックの位相を１クロックごとに変化させる画素クロック生成装置において、
前記データ生成手段は、補正信号を生成する補正信号生成手段と、この補正信号生成手段により生成される補正信号に基づいて前記位相データを生成する位相データ生成手段とからなり、
前記補正信号生成手段は、データ比較手段、このデータ比較手段より出力される偏差信号を積分して前記補正信号を出力する積分手段、及び、前記補正信号を保持するデータ保持手段とからなり、前記データ比較手段は前記検出手段による検出値と前記データ保持手段により保持された前記補正信号の値との差を前記偏差信号として出力することを特徴とする画素クロック生成装置。 - 請求項１に記載の画素クロック生成装置において、
前記位相データ生成手段は、画像形成領域における局所的な走査速度の違いを前記位相データに反映させることを特徴とする画素クロック生成装置。 - 請求項１又は２記載の画素クロック生成装置において、
前記画素クロック生成手段は第１の水平同期信号により画素クロックの位相同期をとることを特徴とする画素クロック生成装置。 - 請求項１乃至３のいずれか１項に記載の画素クロック生成装置において、
前記検出手段は、前記第１水平同期信号と前記第２の水平同期信号の間に前記高周波クロック生成手段より出力される高周波クロックをカウントし、そのカウント値を検出値として出力し、前記比較結果生成手段は、前記検出手段による検出値と、前記目標値としての高周波クロック数との差を出力することを特徴とする画素クロック生成装置。 - 請求項１乃至４のいずれか１項に記載の画素クロック生成装置において、
前記画素クロック生成手段は、前記高周波クロックをカウントする計数手段と、前記計数手段の計数値と、前記位相データの値及び予め設定された値とをそれぞれ比較する比較手段と、この比較手段の比較結果に基づいて画素クロックの遷移を行う画素クロック制御手段とからなることを特徴とする画素クロック生成装置。 - 光源から出力される光束を、偏向器により走査方向に沿って被走査媒体上を走査させることにより画像を形成する画像形成装置であって、
請求項１乃至５のいずれか１項に記載の画素クロック生成装置と、前記被走査媒体の両端で前記光源からの光束を検知し前記第１の水平同期信号及び前記第２の水平同期信号をそれぞれ出力する２つの光センサとを有し、前記画素クロック生成装置によって生成される画素クロックに基づいて前記光源を駆動することを特徴とする画像形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003055222A JP4305827B2 (ja) | 2003-03-03 | 2003-03-03 | 画素クロック生成装置及び画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003055222A JP4305827B2 (ja) | 2003-03-03 | 2003-03-03 | 画素クロック生成装置及び画像形成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004262101A JP2004262101A (ja) | 2004-09-24 |
| JP4305827B2 true JP4305827B2 (ja) | 2009-07-29 |
Family
ID=33119295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003055222A Expired - Fee Related JP4305827B2 (ja) | 2003-03-03 | 2003-03-03 | 画素クロック生成装置及び画像形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4305827B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4916125B2 (ja) * | 2005-04-26 | 2012-04-11 | 株式会社リコー | 画素クロック生成装置、パルス変調装置、および画像形成装置 |
| JP4726061B2 (ja) * | 2005-11-08 | 2011-07-20 | 株式会社リコー | 画素クロック生成装置、パルス変調装置及び画像形成装置 |
| JP2007185786A (ja) * | 2006-01-11 | 2007-07-26 | Seiko Epson Corp | 光走査装置及び該装置の制御方法 |
| JP4820667B2 (ja) | 2006-03-06 | 2011-11-24 | 株式会社リコー | 画像形成装置 |
| JP4909966B2 (ja) | 2008-09-16 | 2012-04-04 | 株式会社リコー | 画素クロック生成装置及び画像形成装置 |
| JP5549128B2 (ja) * | 2009-07-03 | 2014-07-16 | 株式会社リコー | 画素クロック生成装置、画像形成装置、画素クロック生成方法、画像形成方法 |
| JP5593749B2 (ja) | 2010-03-11 | 2014-09-24 | 株式会社リコー | 画素クロック生成装置、画像形成装置 |
-
2003
- 2003-03-03 JP JP2003055222A patent/JP4305827B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004262101A (ja) | 2004-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6927789B2 (en) | Pixel clock generating device, laser scanning device, and image forming device | |
| US6933957B2 (en) | Pixel clock generation apparatus, pixel clock generation method, and image forming apparatus capable of correcting main scan dot position shift with a high degree of accuracy | |
| US8005321B2 (en) | Pixel clock generator, optical scanner, and image forming apparatus | |
| US7271824B2 (en) | Pixel clock generating apparatus, optical writing apparatus using a pixel clock, imaging apparatus, and method for generating pixel clocks | |
| US7283151B2 (en) | Pixel clock generation device causing state transition of pixel clock according to detected state transition and phase data indicating phase shift amount | |
| JP2580933B2 (ja) | ジッター量測定手段を有した光走査装置 | |
| JP4305827B2 (ja) | 画素クロック生成装置及び画像形成装置 | |
| JP2003185953A (ja) | 光走査装置およびこれを用いた画像形成装置 | |
| JP4323120B2 (ja) | 画素クロック生成方法、画素クロック生成装置及び画像形成装置 | |
| JP2007033832A (ja) | 光走査装置 | |
| JP2002189182A (ja) | マルチビーム光源装置 | |
| JPH1039241A (ja) | レーザ記録装置 | |
| JP3945966B2 (ja) | 画像形成装置 | |
| JP3672420B2 (ja) | 広域光走査装置 | |
| JP3512397B2 (ja) | 画素クロック生成回路及び画像形成装置 | |
| JP4308495B2 (ja) | 光走査装置及び画像形成装置 | |
| JPH09325288A (ja) | マルチビ−ム走査装置 | |
| JP4313132B2 (ja) | 画素クロック生成回路、画素クロック及びパルス変調信号生成回路、光走査装置および画像形成装置 | |
| JP2003322810A (ja) | 画素クロック生成装置、光走査装置、画像形成装置、及び主走査ドット位置ずれ補正方法 | |
| JP2005053095A (ja) | 画素クロック生成装置、画素クロック生成方法、及び、画像形成装置 | |
| JPH06160749A (ja) | 光走査装置 | |
| JP4246445B2 (ja) | 画素クロック生成装置、レーザ走査装置、及び画像形成装置 | |
| JP2003015067A (ja) | 画像形成装置 | |
| JP3526375B2 (ja) | 光スポット間隔検出方法・走査線ピッチ設定方法・光スポット間隔検出装置・走査線ピッチ設定装置およびマルチビーム走査装置 | |
| JP2002090671A (ja) | 光ビーム走査装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050627 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080813 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080820 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081020 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090128 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090326 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090422 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090423 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |