JP2007038477A - 画素クロック及びパルス変調信号生成装置、光走査装置及び画像形成装置 - Google Patents

Abstract

【課題】 簡単な構成で光スポットの位置制御（ドット位置制御）を高い精度で行うことができる画素クロック及びパルス変調信号生成装置、光走査装置及び画像形成装置を提供する。
【解決手段】 画素クロック及びパルス変調信号生成装置１０の変調データ生成部１１にアドレスカウンタ４１と黒画素データ保持部４２とを設ける。画素制御データに応じてアドレスカウンタ４１のメモリアドレス値を変更し、出力する黒画素データを変更する。また、メモリアドレスが所定の値の場合には、位相データを用いて画素クロックの位相をシフトする。
【選択図】 図１０

Description

本発明は、画素クロック及びパルス変調信号生成装置、光走査装置及び画像形成装置に関し、特に、ドットの位置制御を高精度で行う画素クロック及びパルス変調信号生成装置、光走査装置及び画像形成装置に関する。

近年広く使用されているレーザプリンタやデジタル複写機等の画像形成装置の画像書き込み系の構成を図２８に示す。

画像書き込み系は、画像処理ユニット１０１と、レーザ駆動回路１０２と、クロック生成回路１０３と、位相同期回路１０４と、半導体レーザ１０５と、ポリゴンミラー１０６と、走査レンズ１０７と、フォトディテクタ１０８と、感光体１０９と、から構成される。

半導体レーザ１０５から照射された光ビームは、回転駆動するポリゴンミラー１０６によりスキャンされ、走査レンズ１０７を介して被走査媒体である感光体１０９上に光スポットを形成し、感光体１０９を露光して静電潜像を形成する。

フォトディテクタ１０８は走査された光ビームを検知し、検知信号を位相同期回路１０４に出力する。位相同期回路１０４は、該検知信号に基づいて画像クロックを生成し、画像処理ユニット１０１、レーザ駆動回路１０２に出力する。画像処理ユニット１０１は画像データをレーザ駆動回路１０２に出力する。

レーザ駆動回路１０２は、画像処理ユニット１０１により生成された画像データと位相同期回路１０４により１ライン毎に位相が設定された画像クロックに従い、半導体レーザ１０５の駆動を制御するための駆動信号を出力する。

このような画像書き込み系において、ポリゴンミラー１０６等の偏向器の偏向反射面の回転軸からの距離のばらつきは、感光体１０９上を走査する光スポット（光ビーム）の走査速度ムラを発生させる。該走査速度ムラはドット位置ずれ、画像の揺らぎの要因であるので、形成画像の品質の劣化が生じる。なので、高品位の画質を実現するためには走査ムラの補正を行う必要がある。

また、発光源がマルチビーム方式の画像書き込み系において、各ビーム発光源の発振波長に差があると、走査レンズの色収差が補正されていない場合には露光位置ずれが発生してしまう。そのため、各ビーム発光源に対応する光スポットの走査幅に差の発生、ドット位置ずれが生じ、画像品質が劣化してしまう。なので、走査幅の補正も行う必要がある。

このような問題に対応する技術としては、次のものが知られている。

特許文献１、特許文献２では、画素クロックの周波数を変化させることで、走査線に沿った光スポット位置を制御するラスタ出力式走査システム、周波数可変画素クロックが提案されている。これらの技術においては、画素クロックの周波数を変化させることで上述のドット位置ずれ、走査ムラや走査幅補正を行い画像品質の劣化を抑制している。
特開２００１−２２８４１５号公報 特開平１１−１６７０８１号公報

しかしながら、上記の特許文献１、特許文献２のような画素クロックの周波数を変化させる周波数変調方式は、一般に画素クロック制御部の構成が複雑となってしまう問題点がある。また、周波数変調幅が微小になるにつれて画素クロック制御部の構成の複雑さが増大するため、ドット位置のきめ細かな制御を行うことが難しいという問題点がある。

本発明は上記問題点に鑑みてなされたものであり、簡単な構成で光スポットの位置制御（ドット位置制御）を高い精度で行うことができる画素クロック及びパルス変調信号生成装置、光走査装置及び画像形成装置を提供することを目的とする。

請求項１記載の発明は、高周波クロックを生成する高周波クロック生成手段と、前記高周波クロックと位相データと水平同期信号とから画素クロックを生成する画素クロック生成手段と、画素を打つタイミングを指示する画素制御データと画像データとから前記位相データ及び変調データを生成する変調データ生成手段と、前記変調データと前記高周波クロックとからシリアルパルス列のパルス変調信号を生成するシリアル変調信号生成手段と、を有する画素クロック及びパルス変調信号生成装置であって、前記変調データ生成手段は、前記画像制御データに応じて値が変化するアドレスカウンタを有し、前記アドレスカウンタの値に応じて前記変調データのビット配分を異ならせることを特徴とする。

請求項２記載の発明は、請求項１記載の画素クロック及びパルス変調信号生成装置において、前記変調データ生成手段は、ビット配分の異なる画素データを前記アドレスカウンタの値に対応させて保持する画素データ保持手段を有することを特徴とする。

請求項３記載の発明は、請求項１記載の画素クロック及びパルス変調信号生成装置において、前記変調データ生成手段は、固定データを有し、前記アドレスカウンタの値に応じて前記固定データの一部を選択することで、前記変調データを生成することを特徴とする。

請求項４記載の発明は、高周波クロックを生成する高周波クロック生成手段と、前記高周波クロックと位相データと水平同期信号とから画素クロックを生成する画素クロック生成手段と、画素を打つタイミングを指示する画素制御データと画像データとから前記位相データ及び変調データを生成する変調データ生成手段と、前記変調データと前記高周波クロックとからシリアルパルス列のパルス変調信号を生成するシリアル変調信号生成手段と、を有する画素クロック及びパルス変調信号生成装置であって、前記変調データ生成手段は、前記画像制御データに応じて値が変化するアドレスカウンタと、前記アドレスカウンタの値に応じてビット配分の異なる第１の画素データを生成する第１の画素データ生成手段と、前記アドレスカウンタの値をラッチ出力するアドレスラッチ手段と、前記アドレスラッチ手段から出力されるアドレス値に応じてビット配分の異なる第２の画素データを生成する第２の画素データ生成手段を有し、前記第１の画素データと前記第２の画素データを合成することで前記変調データを生成することを特徴とする。

請求項５記載の発明は、請求項４記載の画素クロック及びパルス変調信号生成装置において、前記変調データ生成手段は、第１の画素データを前記アドレスカウンタの値に対応させて保持する第１の画素データ保持手段を有することを特徴とする。

請求項６記載の発明は、請求項４または５に記載の画素クロック及びパルス変調信号生成装置において、前記変調データ生成手段は、第２の画素データを前記アドレスラッチ手段から出力されるアドレス値に対応させて保持する第２の画素データ保持手段を有することを特徴とする。

請求項７記載の発明は、請求項４記載の画素クロック及びパルス変調信号生成装置において、前記変調データ生成手段は、第１の固定データを有し、前記アドレスカウンタの値に応じて前記第１の固定データの一部を選択することで、前記第１の画素データを生成することを特徴とする。

請求項８記載の発明は、請求項４または７に記載の画素クロック及びパルス変調信号生成装置において、前記変調データ生成手段は、第２の固定データを有し、前記アドレスラッチ部から出力されるアドレス値に応じて前記第２の固定データの一部を選択することで、前記第２の画素データを生成することを特徴とする。

請求項９記載の発明は、請求項１から８のいずれか１項に記載の画素クロック及びパルス変調信号生成装置において、前記高周波クロック生成手段は、位相の異なる複数の高周波クロックを生成することを特徴とする。

請求項１０記載の発明は、請求項１から９のいずれか１項に記載の画素クロック及びパルス変調信号生成装置を有する光走査装置である。また、請求項１１記載の発明は、請求項１０記載の光走査装置を搭載した画像形成装置である。

本発明の画素クロック及びパルス変調信号生成装置は、変調データ生成手段に画像制御データに応じて値が変化するアドレスカウンタを備えており、アドレスカウンタの値に応じて変調データのビット配分を異ならせる。該変調データに基づいてパルス変調信号が生成されるので、パルス変調信号のビット配分すなわちドットを打つタイミングをずらすことが可能となり、ドット位置の微細調整・制御を行うことができる。

以下、本発明について実施の形態に即して説明する。

＜第１の実施形態＞
まず、本発明に係る画素クロック及びパルス変調信号生成装置の第１の実施形態について説明する。

＜画像書き込み系＞
図１を参照して、本実施形態の画素クロック及びパルス変調信号生成装置を含む画像書き込み系の構成について説明する。

画像書き込み系は、画素クロック及びパルス変調信号生成装置１０と、半導体レーザ２１と、コリメータレンズ２２と、シリンダレンズ２３と、ポリゴンミラー２４と、ｆθレンズ２５と、折り返しミラー２６と、トロイダルレンズ２７と、感光体２８と、フォトディテクタ２９Ａ、２９Ｂと、ドット位置ずれ検出・制御部３０と、画像処理部３１と、レーザ駆動部３２と、から構成される。なお、画素クロック及びパルス変調信号生成装置１０の構成については、後で詳述する。

半導体レーザ２１から出力された光ビーム（レーザ光）は、コリメータレンズ２２、シリンダレンズ２３を透過し、回転駆動するポリゴンミラー２４により偏光走査される。偏光走査された光ビームは、ｆθレンズ２５を透過し、折り返しミラー２６で折り返され、トロイダルレンズ２７を通って感光体２８に入射し、感光体２８の被走査面上に静電潜像を形成する。

折り返しミラー２６の始端、終端には、フォトディテクタ２９Ａ（始端側）、２９Ｂ（終端側）が配置されており、走査された光ビームを検出し、フォトディテクタ２９Ａは始端側の水平同期信号Ａを、フォトディテクタ２９Ｂは終端側の水平同期信号Ｂを出力する。

ドット位置ずれ検出・制御部３０は、フォトディテクタ２９Ａ、２９Ｂからの水平検知信号Ａ、Ｂに基づいて光ビームが走査される時間を測定し、基準の時間と比較することでずれ量を検出する。そして、該ずれ量を補正する「画素制御データ」を生成し、画素クロックに同期して後述の変調データ生成部１１に対して出力する。

画像処理部３１は、出力画像について画像処理を行うことで「画像データ」を生成し、該画像データを画素クロックに同期して変調データ生成部１１に出力する。なお、画像データは、白を表す白画素データと黒を表す黒画素データの２値のデータの集合からなる。

レーザ駆動部３２は、後述のシリアル変調信号生成部１４からの「ＰＭ信号」に基づいて、半導体レーザ２１を駆動する。

＜画素クロック及びパルス変調信号生成装置＞
画素クロック及びパルス変調信号生成装置１０の構成について説明する。画素クロック及びパルス変調信号生成装置１０は、変調データ生成部１１と、高周波クロック生成部１２と、画素クロック生成部１３と、シリアル変調信号生成部１４と、から構成される。

変調データ生成部１１は、ドット位置ずれ検出・制御部３０から入力された画素制御データと画像処理部３１から入力された画像データに基づいて、「位相データ」、「変調データ」を生成し、これを画素クロックに同期して出力する。なお、位相データは画素クロック生成部１３に対して、変調データはシリアル変調信号生成部１４に対して出力する。

変調データ生成部１１の構成については後で詳述する。

高周波クロック生成部１２は、画素クロックやＰＭ信号の基準となる「高周波クロック（ＶＣＬＫ）」を生成し、出力する。図２に高周波クロックの波形を示す。本実施形態の高周波クロック生成部１２は、１周期の位相が１／４ずつズレた４つの高周波クロック（ＶＣＬＫ１〜４）を生成し、画素クロック生成部１３に対してはＶＣＬＫ１を、シリアル信号変調部１４に対してはＶＣＬＫ１〜４を出力する。

画素クロック生成部１３は、入力された高周波クロックと位相データに基づいて、１クロック毎に周期が変化する「画素クロック（ＰＣＬＫ）」を生成する。そして、該画素クロックを、シリアル変調信号生成部１４、ドット位置ずれ検出・制御部３０、画像処理部３１、レーザ駆動部３２に対して、水平同期信号Ａに同期して出力する。

シリアル変調信号生成部１４では、入力された高周波クロックと画素クロックに基づいて、変調データ生成部１１からのパラレルの「変調データ」をシリアルのパルス変調信号である「ＰＭ信号」に変換し、レーザ駆動部３２に対して出力する。

＜各種信号・データ＞
以下、本実施形態の画素クロック及びパルス変調信号生成装置１０において使用される各種信号・データについて説明する。

＜画素クロック＞
「画素クロック（ＰＣＬＫ）」について、図３、図４を参照して説明する。図３は、水平同期信号Ａに位相同期する画素クロックを示す。また、図４は、高周波クロック及び位相データに基づいて生成される画素クロックを示す。なお、ここでは、画素クロックは通常時（位相データが“００”のとき）において、高周波クロックを８分周するクロックとする。

図３を参照して、水平同期信号Ａに位相同期する画素クロックについて説明する。水平同期信号Ａが立ち下がることにより（図中ａ）、画素クロックが一時的に“Ｈ”固定の状態となる（図中ｂ）。そして、水平同期信号Ａが立ち下がってからある設定した回数（ここでは１０回）後の高周波クロックの立ち上がりのところ（図中ｃ）で、画素クロックが“Ｌ”となりクロックが再出力される。

上記のように、ａ〜ｃの間隔が常に高周波クロックの１周期の精度で一定となるので、１ライン毎の開始位置を精度良く揃えることが可能となっている。

図４を参照して、高周波クロック及び位相データに基づいて生成される画素クロックについて説明する。以下に示す表１は、位相データと画素クロックの位相シフト量の対応を示す。「位相データ」が“０１”の場合は位相データが“００”の場合に比べ２／８ＰＣＬＫ分位相が長くなった（遅れた）「画素クロック」を、「位相データ」が“１１”の場合は２／８ＰＣＬＫ分位相が短くなった（進んだ）「画素クロック」を出力する。

位相データを画素クロックに同期して入力することにより、画素クロック生成部１３は該位相データに応じて位相をシフトし、クロック幅を長くあるいは短くした画素クロックを生成する。なので、画素クロックは位相データに応じて１クロック毎にその周期が変化する。

＜変調データ＞
図５を参照して、「変調データ」について説明する。変調データは３２ｂｉｔ幅のデータであり、画像データ（白画素データ／黒画素データ）に応じたデータ構成を取る。

対応する画素が白画素データの場合は、１画素である３２ｂｉｔ全てが白を示す“０”である変調データとなる。対応する画素が黒画素データの場合は３２ｂｉｔのうちの連続する１６ｂｉｔが黒を示す“１”で、残り１６ｂｉｔが白を示す“０”である変調データとなる。

黒画素データ対応の変調データでは、１画素全てを黒（３２ｂｉｔ全てを“１”）とせずに、該画素にトナーを引き寄せる静電電位を形成するのに必要な割合だけを黒とする。これにより、図５に示すように黒画素データの黒（“１”）を１／３２画素（１ｂｉｔ）単位でずらすことや、白と黒の割合を変更（白：黒＝１５：１７）するなどの微調整を行うことが可能となっている。

該変調データの黒を表す“１”の部分のシフトや白黒割合の変更は、画素制御データのパラメータに応じてなされる。表２に画素制御データに応じたシフト対応を示す。この画素データのシフトについては、後で詳述する。

＜ＰＭ信号＞
図６を参照して、「ＰＭ信号」について説明する。図６は、各種データから生成されるＰＭ信号を示す。なお、ここでは、高周波クロックとして、図２に示す位相がずれた４つのクロック（ＶＣＬＫ１〜４）が、変調データとして、図５に示す３２ｂｉｔ幅を持つ変調データが入力されている。

画素クロックの立ち下がりのタイミングから変調データのｂｉｔ０のデータを出力し、その後ＶＣＬＫ１〜ＶＣＬＫ４の各高周波クロック立ち上がりで変調データの各ｂｉｔを順次シリアルで出力し、これをＰＭ信号としている。

なお、図中の（Ａ）のように画素クロックの周期が長くなった場合には、変調データのｂｉｔ３１の後に長くなった分だけ“０”を出力する。ここでは、４ｂｉｔ分の“０”を出力する。また、図中（Ｂ）のように画素クロックの周期が短くなった場合は、その分のｂｉｔを切り捨てて出力する。ここでは、ｂｉｔ２８〜ｂｉｔ３１を切り捨て、ｂｉｔ２７の後に次の画素の変調データを出力することでＰＭ信号としている。

ＰＭ信号は、高周波クロック、画素クロックに基づいて、変調データを変換したものであるので、上記の変調データに応じたデータ構成を取る。すなわち、変調データが白対応の場合には、３２ｂｉｔ全てが“０”のＰＭ信号となり、黒対応の場合には、連続する１６ｂｉｔが“１”で、残りの部分が“０”のＰＭ信号となる。

また、上述したように、本実施形態では、黒画素対応の変調データについて黒画素を１／３２画素（１ｂｉｔ）単位でずらすことや白と黒の割合を変更するなどの微調整を行うことが可能である。よって、変調データを微調整することでＰＭ信号についても微調整も行うことが可能である。

ＰＭ信号はレーザ駆動部３２を制御する信号であるので、この微調整により１画素内で黒を打つ場所を変えることや画素クロックの周期を１画素毎に変えドットを打つタイミングを変えることが可能となる。

＜変調データ生成部＞
図７を参照して、変調データ生成部１１について詳述する。変調データ生成部１１は、アドレスカウンタ４１と、黒画素データ保持部４２と、選択信号生成部４３と、白黒選択部４４と、位相データ生成部４５と、から構成される。

アドレスカウンタ４１は、「メモリアドレス」を、黒画素データメモリ４２、位相データ生成部４５に出力する。なお、メモリアドレスの出力は、画素クロックに同期してなされる。

また、アドレスカウンタ４１は、入力される画素制御データに応じてメモリアドレスの値を変更して出力する。具体的には、画素制御データが“００”のときには前メモリアドレスを保持して出力し、画素制御データが“０１”のときには画素クロックの立ち上がりのタイミングで前メモリアドレスをカウントアップして出力し、画素制御データが“１１”のときには画素クロックの立ち上がりで前メモリアドレスをカウントダウンして出力する。画素制御データとメモリアドレスの関係を表３に示す。

なお、メモリアドレスがリセットされた場合あるいはメモリアドレスの値が“０”または“１６”になった場合には、アドレスカウンタ４１はメモリアドレスを初期値である“８”に初期化する。

黒画素データ保持部４２は、図８に示すようなメモリアドレス値と黒画素データの対応を示すデータテーブルを保持しており、メモリアドレスが入力されるとこれに対応する黒画素データを白黒選択部４４に出力する。

選択信号生成部４３は、画像データを画素クロックで１クロック遅らせたものを「白黒選択信号」として白黒選択部４４に出力する。

白黒選択部４４は、選択信号生成部４３から入力された白黒選択信号が“１”のときは、黒画素データ保持部４２から入力された黒画素データを「変調データ」として出力する。また、白黒選択信号が“０”のときは、全ｂｉｔを“０”(白画素)にした白画素データを「変調データ」として出力する。

位相データ生成部４５は、アドレスカウンタ４１から入力されたメモリアドレスに基づいて、「位相データ」を生成し出力する。具体的には、メモリアドレスが“０”の場合は位相データとして“１１”を出力し、メモリアドレスが“１６”の場合は位相データとして“０１”を出力する。また、それ以外のメモリアドレスの場合には位相データとして“００”を出力する。メモリアドレスと生成される位相データの関係を表４に示す。

＜ＰＭ信号生成＞
本実施形態の画素クロック及びパルス変調信号生成装置１０におけるＰＭ信号生成までの全体動作について、図９から図１４を参照して説明する。なお、以下の説明において、「（Ａ〜Ｃの）タイミング」とは、ＰＣＬＫの立ち上がりタイミングのことを示す。

＜ＰＭ信号生成（１）＞
図９は、ドットをずらすことなく黒画素データと白画素データを交互に出力した場合を示す。なお、アドレスカウンタは初期値の“８”である。

Ａのタイミングでは、画素制御データとして“００”が入力されている。また、画像データには黒画素を示す“１”が入力されている。

Ｂのタイミングでは、画素制御データが“００”であるので、アドレスカウンタ４１はメモリアドレスとして初期値の“８”を保持し（表１参照）、これを黒画素データ保持部４２に出力する。黒画素データ保持部４２は、メモリアドレス値“８”に対応する黒画素データであるｂｉｔ８〜２３の１６ｂｉｔが“１”である黒画素データを出力する。

白黒選択信号は画像データを画素クロックＰＣＬＫで１クロック遅らせた信号であるので、Ｂのタイミングで“１”となる。白黒選択信号が“１”であるので、白黒選択部４４は黒画素データ保持部４２から入力された黒画素データを変調データとしてシリアル変調信号生成部１４に出力する。シリアル変調信号生成部１４は、変調データからＰＭ信号を生成しシリアルで出力する。

Ｃのタイミングでは白黒選択信号が“０”であるので（Ｂのタイミングで画像データが“０”）、白黒選択部４４は、全ｂｉｔが“０”の白画素データを変調データとしてシリアル変調信号生成部１４に出力する。シリアル変調信号生成部１４は、変調データからＰＭ信号を生成しシリアルで出力する。

上記のように、本実施形態の画素クロック及びパルス変調信号生成装置１０は、変調データ生成部１１は、画像データ（黒画素／白画素）に応じて変調データを作成するので、入力された画像データに応じたＰＭ信号を生成することができる。

＜ＰＭ信号生成（２）＞
次に、ドットを右シフトさせる（右にずらす）場合について説明する。図１０は、ドットを１／３２画素ずつ右シフトさせる場合を示す。なお、以下、説明の簡略化のため、画像データは全て黒画素データであるものとする。

Ａのタイミングで、画像制御データとして“０１”が入力されている。なお、メモリアドレスは初期値の“８”である。アドレスカウンタ４１はＢのタイミングでメモリアドレスのカウントアップを行い（表３参照）、メモリアドレスの値として“９”を黒画素データ保持部４２に出力する。

黒画素データ保持部４２は“９”に対応する黒画素データ、すなわちｂｉｔ９〜２４の１６ｂｉｔが“１”である黒画素データを白黒選択部４４に出力する。白黒選択部４４は、該黒画素データを変調データとしてシリアル変調信号生成部１４に出力する（全て黒画素データとしているので白黒選択については省略）。シリアル変調信号生成部１４は、変調データからＰＭ信号を生成しシリアルで出力する。

メモリアドレス値“８”に対応する黒画素データとメモリアドレス値“９”に対応する黒画素データとは、“１”（黒ｂｉｔ）が１ｂｉｔずれている（“９”のほうが右にずれている／図８参照）。なので、この黒画素データを変調データとしてシリアル変調信号生成部１４に入力しＰＭ信号を生成することで、黒ｂｉｔの出力タイミングを一つ前の画素に比べて１／３２画素遅くする（１／３２画素分右シフトする）ことができる。

Ｂのタイミングにおいても画素制御データが“０１”であるので、Ｃのタイミングでアドレスカウンタ４１はメモリアドレスのカウントアップを行い、メモリアドレスとして“１０”を黒画素データ保持部４２に出力する。黒画素データ保持部４２は“１０”に対応する黒画素データ、すなわちｂｉｔ１０〜２５の１６ｂｉｔが“１”である黒画素データを白黒選択部４４に出力する。白黒選択部４４は、該黒画素データを変調データとしてシリアル変調信号生成部１４に出力する。シリアル変調信号生成部１４は、変調データからＰＭ信号を生成しシリアルで出力する。

ここでも、メモリアドレス値“９”に対応する黒画素データと、メモリアドレス値“１０”に対応する黒画素データとは、黒ｂｉｔが１ｂｉｔずれている（“１０”のほうが右にずれている／図８参照）。なので、この黒画素データを変調データとしてシリアル変調信号生成部１４に入力しＰＭ信号を生成することで、黒ｂｉｔの出力タイミングを一つ前の画素に比べて１／３２画素遅くする（１／３２画素分右シフトする）ことができる。

上記のように、本実施形態の画素クロック及びパルス変調信号生成装置１０は、変調データ生成部１１において“１”ｂｉｔを１/３２画素単位で遅らせた変調データを生成することができるので、これに基づいて生成されるＰＭ信号を１／３２画素単位で遅くすることが可能である。よって、ドットを打つタイミングを１／３２画素ずつ遅くする、すなわちドットを１／３２画素単位で右シフトすることが可能となる。

＜ＰＭ信号生成（３）＞
次に、図１１を参照して、上記ＰＭ信号生成（２）においてメモリアドレス値が“１６”になった場合について説明する。なお、説明の簡略化のため、画像データは全て黒画素データであるものとする。

Ａのタイミングで、画像制御データとして“０１”が入力されている。また、同タイミングにおいてメモリアドレス値は“１５”である。アドレスカウンタ４１はＢのタイミングでメモリアドレスのカウントアップを行い、メモリアドレスの値として“１６”を黒画素データ保持部４２に出力する。

メモリアドレス値は、位相データ生成部４５にも出力される。位相データ生成部４５はメモリアドレス値“１６”を受け付けると位相データとして“０１”を生成し（表４参照）、画素クロック生成部１３に出力する。

位相データ“０１”を受け付けた画素クロック生成部１３は、Ｂのタイミングで画素クロックを２／８クロック長くして出力する（表１参照）。

黒画素データ保持部４２は、メモリアドレス値“１６”に対応する黒画素データ、すなわちｂｉｔ１６〜３１の１６ｂｉｔが“１”である黒画素データを白黒選択部４４に出力する。白黒選択部４４は、該黒画素データを変調データとしてシリアル変調信号生成部１４に出力する（全て黒画素データとしているので白黒選択については省略）。

Ｂのタイミングにおいて画素クロックがシフトしている（長くなっている）ので、シリアル変調信号生成部１４は８ｂｉｔ分の“０”データを追加してＰＭ信号を生成し出力する。

次のタイミング（Ｃのタイミング）では、アドレスカウンタ４１はメモリアドレス値を“１６”から“８”に初期化して出力し、黒画素データ保持部４２は“８”に対応する黒画素データ、すなわちｂｉｔ８〜２３の１ｂｉｔが“１”である黒画素データを出力する。

上記のように、本実施形態の画素クロック及びパルス変調信号生成装置１０は、メモリアドレス値が“１６”になった場合にはメモリアドレス値を初期値に戻す。よって、メモリアドレス値が“１６”になった以降であっても、ドットを打つタイミングを１／３２画素ずつ遅くする、すなわちドットを１／３２画素単位で右シフトすることが可能となる。

＜ＰＭ信号生成（４）＞
次に、ドットを左シフトさせる（左にずらす）場合について説明する。図１２は、ドットを１／３２画素ずつ左シフトさせる場合を示す。なお、説明の簡略化のため、画像データは全て黒画素データであるものとする。

Ａのタイミングで、画像制御データとして“１１”が入力されている。なお、メモリアドレスは初期値の“８”である。アドレスカウンタ４１はＢのタイミングでメモリアドレスのカウントダウンを行い（表３参照）、メモリアドレスの値として“７”を黒画素データ保持部４２に出力する。

黒画素データ保持部４２は“７”に対応する黒画素データ、すなわちｂｉｔ８〜２３の１６ｂｉｔが“１”である黒画素データを白黒選択部４４に出力する。白黒選択部４４は、該黒画素データを変調データとしてシリアル変調信号生成部１４に出力する（全て黒画素データとしているので白黒選択については省略）。シリアル変調信号生成部１４は、変調データからＰＭ信号を生成しシリアルで出力する。

メモリアドレス値“８”に対応する黒画素データとメモリアドレス値“７”に対応する黒画素データとは、“１”（黒ｂｉｔ）が１ｂｉｔずれている（“７”のほうが左にずれている／図８参照）。なので、この黒画素データを変調データとしてシリアル変調信号生成部１４に入力しＰＭ信号を生成することで、黒ｂｉｔの出力タイミングを一つ前の画素に比べて１／３２画素早くする（１／３２画素分左シフトする）ことができる。

Ｂのタイミングにおいても画素制御データが“１１”であるので、Ｃのタイミングでアドレスカウンタ４１はメモリアドレスのカウントダウンを行い、メモリアドレスとして“６”を黒画素データ保持部４２に出力する。黒画素データ保持部４２は“６”に対応する黒画素データ、すなわちｂｉｔ７〜２２の１６ｂｉｔが“１”である黒画素データを白黒選択部４４に出力する。白黒選択部４４は、該黒画素データを変調データとしてシリアル変調信号生成部１４に出力する。シリアル変調信号生成部１４は、変調データからＰＭ信号を生成しシリアルで出力する。

ここでも、メモリアドレス値“８”に対応する黒画素データと、メモリアドレス値“７”に対応する黒画素データとは、黒ｂｉｔが１ｂｉｔずれている（“７”のほうが左にずれている／図８参照）。なので、この黒画素データを変調データとしてシリアル変調信号生成部１４に入力しＰＭ信号を生成することで、黒ｂｉｔの出力タイミングを一つ前の画素に比べて１／３２画素早くする（１／３２画素分左シフトする）ことができる。

上記のように、本実施形態の画素クロック及びパルス変調信号生成装置１０は、変調データ生成部１１において“１”ｂｉｔを１/３２画素単位で早くした変調データを生成することができるので、これに基づいて生成されるＰＭ信号においても１／３２画素単位で早くすることが可能である。よって、ドットを打つタイミングを１／３２画素ずつ早くする、すなわちドットを１／３２画素単位で左シフトすることが可能となる。

＜ＰＭ信号生成（５）＞
次に、図１３を参照して、上記ＰＭ信号生成（４）においてメモリアドレス値が“０”になった場合について説明する。なお、説明の簡略化のため、画像データは全て黒画素データであるものとする。

Ａのタイミングで、画像制御データとして“１１”が入力されている。また、同タイミングにおいてメモリアドレス値は“１”である。アドレスカウンタ４１はＢのタイミングでメモリアドレスのカウントダウンを行い、メモリアドレスの値として“０”を黒画素データ保持部４２に出力する。

メモリアドレス値は、位相データ生成部４５にも出力される。位相データ生成部４５はメモリアドレス値“０”を受け付けると位相データとして“１１”を生成し（表４参照）、画素クロック生成部１３に出力する。

位相データ“１１”を受け付けた画素クロック生成部１３は、Ｂのタイミングで画素クロックを２／８クロック短くして出力する（表１参照）。

黒画素データ保持部４２は、メモリアドレス値“０”に対応する黒画素データ、すなわちｂｉｔ０〜１５の１６ｂｉｔが“１”である黒画素データを白黒選択部４４に出力する。白黒選択部４４は、該黒画素データを変調データとしてシリアル変調信号生成部１４に出力する（全て黒画素データとしているので白黒選択については省略）。

Ｂのタイミングにおいて画素クロックがシフトしている（短くなっている）ので、シリアル変調信号生成部１４はｂｉｔ２４〜３１の８ｂｉｔ（２／８ＰＣＬＫ分）を削除してＰＭ信号を生成し出力する。

次のタイミング（Ｃのタイミング）では、アドレスカウンタ４１はメモリアドレス値を“０”から“８”に初期化して出力し、黒画素データ保持部４２は“８”に対応する黒画素データ、すなわちｂｉｔ８〜２３の１ｂｉｔが“１”である黒画素データを出力する。

上記のように、本実施形態の画素クロック及びパルス変調信号生成装置１０は、メモリアドレス値が“０”になった場合にはメモリアドレス値を初期値に戻す。よって、メモリアドレス値が“０”になった以降であっても、ドットを打つタイミングを１／３２画素ずつ早くする、すなわちドットを１／３２画素左シフトすることが可能となる。

＜第１の実施形態の効果＞
上記説明したように、本実施形態の画素クロック及びパルス変調信号生成装置は、ＰＭ信号を１／３２画素単位でずらすことができる。よって、ドットを打つタイミングを１／３２画素単位でずらすことが可能であり、ドット位置の微細調整・制御を行うことができる。また、位相がずれた複数の高周波クロックを用いることで画素を１／３２画素の精度で打つタイミングを変えており、１／３２画素に相当する高い周波数のクロックを使っているわけではないので省電力を図ることができる。

＜第１の実施形態の変形実施例＞
なお、上記の第１の実施形態の説明では、変調データ生成部１１の黒画素データ保持部４２は、図８に示すようなデータテーブルを保持するとしているが、図１４に示すように、固定データの一部をメモリアドレスの値に応じて選択する構成にしてもよい。具体的には、黒画素データ保持部４２の代わりに黒画素データ選択部４６を設け、固定データを図１４に示すようなデータ値とする。黒画素データ選択部４６は、入力されたメモリアドレス値に応じて、図１５に示すような範囲で固定データの選択範囲を決定し、黒画素データとする。このような構成にすることにより、比較的小さな装置回路で変調データの出力を行うことが可能となる。

また、本実施形態の画素クロック及びパルス変調信号生成装置１０をＡＳＩＣ（Application Specific Integrated Circuit）として構成すれば、省資源を図ることができる。

＜第２の実施形態＞
次に、本発明に係る画素クロック及びパルス変調信号生成装置の第２の実施形態について説明する。なお、本実施形態の画素クロック及びパルス変調信号生成装置１０は、第１の実施形態の画素クロック及びパルス変調信号生成装置と変調データ生成部１１の構成以外は同一の構成となっている。なので、同一の構成である部分については説明を省略し、構成の異なる変調データ生成部１１について詳述する。

＜変調データ生成部＞
図１６を参照して、本実施形態の変調データ生成部１１について詳述する。変調データ生成部１１は、アドレスカウンタ４１と、黒画素データ保持部４２と、選択信号生成部４３と、白黒選択部４４と、位相データ生成部４５と、アドレスラッチ部４７と、追加黒画素データ保持部４８と、黒画素データ合成部４９と、から構成される。

アドレスカウンタ４１は、「メモリアドレス」を、黒画素データメモリ４２、位相データ生成部４５、アドレスラッチ部４７に出力する。なお、メモリアドレスの出力は、画素クロックに同期してなされる。

また、アドレスカウンタ４１は、入力される画素制御データに応じてメモリアドレスの値を変更して出力する。この点については、第１の実施形態と同一であるので説明を省略する。また、メモリアドレスがリセットされた場合あるいはメモリアドレスの値が“０”または“１６”になった場合には、アドレスカウンタ４１はメモリアドレスを初期値である“８”に初期化する。

アドレスラッチ部４７は、アドレスカウンタ４１から入力されたメモリアドレスをラッチし、１ＰＣＬＫ遅らせて追加黒画素データ保持部４９に出力する。すなわち、アドレスラッチ部４７は１ＰＣＬＫ前のメモリアドレス値を出力する。

以下の説明では、アドレスラッチ部４７が出力するアドレスを「ラッチアドレス」と表記する。

黒画素データ保持部４２は、図１７に示すようなメモリアドレス値と黒画素データの対応を示すデータテーブルを保持しており、メモリアドレスが入力されるとこれに対応する黒画素データを黒画素データ合成部４８に出力する。

追加黒画素データ保持部４８は、図１８に示すようなラッチアドレス値と追加黒画素データの対応を示すデータテーブルを保持しており、ラッチアドレスが入力されるとこれに対応する追加黒画素データを黒画素データ合成部４８に出力する。

黒画素データ合成部４９は、黒画素データ保持部４２から出力される「黒画素データ」と、追加黒画素データ保持部４８から出力される「追加栗画素データ」の各ｂｉｔの論理和を算出し、該論理和を「合成黒画素データ」として白黒選択部４６に出力する。

選択信号生成部４３は、画像データを画素クロックで１クロック遅らせたものを「白黒選択信号」として白黒選択部４４に出力する。

白黒選択部４４は、選択信号生成部４３から入力された白黒選択信号が“１”のときは、黒画素データ合成部４９から入力された合成黒画素データを「変調データ」として出力する。また、白黒選択信号が“０”のときは、全ｂｉｔを“０”(白画素)にした白画素データを「変調データ」として出力する。

位相データ生成部４５は、アドレスカウンタ４１から入力されたメモリアドレスに基づいて、「位相データ」を生成し出力する。この点は、第１の実施形態と同一であるのでここでは説明を省略する。

＜ＰＭ信号生成＞
本実施形態の画素クロック及びパルス変調信号生成装置１０におけるＰＭ信号生成までの全体動作について、図１９から図２４を参照して説明する。なお、以下の説明において、「（Ａ〜Ｃの）タイミング」とは、ＰＣＬＫの立ち上がりタイミングのことを示す。

＜ＰＭ信号生成（６）＞
図１９は、ドットをずらすことなく黒画素データと白画素データを交互に出力した場合を示す。なお、アドレスカウンタは初期値の“８”である。

Ａのタイミングでは、画素制御データとして“００”が入力されている。また、画像データには黒画素を示す“１”が入力されている。

Ｂのタイミングでは、画素制御データが“００”であるので、アドレスカウンタ４１はメモリアドレスとして初期値の“８”を保持し、これを黒画素データ保持部４２に出力する。黒画素データ保持部４２は、メモリアドレス値“８”に対応する黒画素データ、すなわちｂｉｔ８〜２３の１６ｂｉｔが“１”である黒画素データを黒画素データ合成部４９に出力する。

またアドレスラッチ部４７は、Ａのタイミングでのメモリアドレス値である“８”をラッチし、Ｂのタイミングでこれをラッチアドレスとして追加黒画素データ保持部４８に出力する。追加黒画素データ保持部４８は、ラッチアドレス“８”に対応する黒画素データ、すなわちｂｉｔ８の１ｂｉｔが“１”である黒画素データを追加黒画素データとして黒画素データ合成部４９に出力する。

黒画素データ合成部４９は、ｂｉｔ８〜２３の１６ｂｉｔが“１”である黒画素データと、ｂｉｔ８の１ｂｉｔが“１”である追加黒画素データの論理和を演算し、ｂｉｔ８〜２３の１６ｂｉｔが“１”である黒画素データを合成黒画素データとして白黒選択部４４に出力する。

白黒選択信号は画像データを画素クロックＰＣＬＫで１クロック遅らせた信号であるので、Ｂのタイミングで“１”となる。白黒選択信号が“１”であるので、白黒選択部４４は黒画素データ合成部４９から入力された合成黒画素データを変調データとしてシリアル変調信号生成部１４に出力する。シリアル変調信号生成部１４は、変調データからＰＭ信号を生成しシリアルで出力する。

Ｃのタイミングでは白黒選択信号が“０”であるので（Ｂのタイミングで画像データが“０”）、白黒選択部４４は、全ｂｉｔが“０”の白画素データを変調データとしてシリアル変調信号生成部１４に出力する。シリアル変調信号生成部１４は、変調データからＰＭ信号を生成しシリアルで出力する。

上記のように、本実施形態の画素クロック及びパルス変調信号生成装置１０は、変調データ生成部１１は、画像データ（黒画素／白画素）に応じて変調データを作成するので、入力された画像データに応じたＰＭ信号を生成することができる。

＜ＰＭ信号生成（７）＞
次に、ドットを右シフトさせる（右にずらす）場合について説明する。図２０は、ドットを１／３２画素ずつ右シフトさせる場合を示す。なお、以下、説明の簡略化のため、画像データは全て黒画素データであるものとする。

Ａのタイミングで、画像制御データとして“０１”が入力されている。なお、メモリアドレスは初期値の“８”である。アドレスカウンタ４１はＢのタイミングでメモリアドレスのカウントアップを行い、メモリアドレスの値として“９”を黒画素データ保持部４２に出力する。黒画素データ保持部４２は“９”に対応する黒画素データ、すなわちｂｉｔ９〜２４の１６ｂｉｔが“１”である黒画素データを黒画素データ合成部４９に出力する。

また、アドレスラッチ部４７は、Ａのタイミングでのメモリアドレス値である“８”をラッチし、Ｂのタイミングでこれをラッチアドレスとして追加黒画素データ保持部４８に出力する。追加黒画素データ保持部４８は、ラッチアドレス“８”に対応する黒画素データ、すなわちｂｉｔ８の１ｂｉｔが“１”である黒画素データを追加黒画素データとして黒画素データ合成部４９に出力する。

黒画素データ合成部４９は、ｂｉｔ９〜２４の１６ｂｉｔが“１”である黒画素データと、ｂｉｔ８の１ｂｉｔが“１”である追加黒画素データの論理和を演算し、ｂｉｔ８〜２４の１７ｂｉｔが“１”である黒画素データを合成黒画素データとして白黒選択部４４に出力する。白黒選択部４４は、黒画素合成部４９から入力された合成黒画素データを変調データとしてシリアル変調信号生成部１４に出力する（全て黒画素データとしているので白黒選択については省略）。シリアル変調信号生成部１４は、該変調データからＰＭ信号を生成しシリアルで出力する。

また、Ｂのタイミングでも、画像制御データとして“０１”が入力されているので、アドレスカウンタ４１はＣのタイミングでもメモリアドレスのカウントアップを行い、メモリアドレスの値として“１０”を黒画素データ保持部４２に出力する。黒画素データ保持部４２は“１０”に対応する黒画素データ、すなわちｂｉｔ１０〜２５の１６ｂｉｔが“１”である黒画素データを黒画素データ合成部４９に出力する。

またアドレスラッチ部４７は、Ｂのタイミングでのメモリアドレス値である“９”をラッチし、Ｃのタイミングでこれをラッチアドレスとして追加黒画素データ保持部４８に出力する。追加黒画素データ保持部４８は、ラッチアドレス“９”に対応する黒画素データ、すなわちｂｉｔ９の１ｂｉｔが“１”である黒画素データを追加黒画素データとして黒画素データ合成部４９に出力する。

黒画素データ合成部４９は、ｂｉｔ１０〜２５の１６ｂｉｔが“１”である黒画素データと、ｂｉｔ９の１ｂｉｔが“１”である追加黒画素データの論理和を演算し、ｂｉｔ９〜２５の１７ｂｉｔが“１”である黒画素データを合成黒画素データとして白黒選択部４４に出力する。白黒選択部４４は、黒画素合成部４９から入力された合成黒画素データを変調データとしてシリアル変調信号生成部１４に出力する。シリアル変調信号生成部１４は、該変調データからＰＭ信号を生成しシリアルで出力する。

Ａのタイミングでの合成黒画素データ（メモリアドレス値＝ラッチアドレス値＝“８”）と、Ｂのタイミングでの合成黒画素データ（メモリアドレス値＝“９”、ラッチアドレス値＝“８”）とでは、右端において黒ｂｉｔが１ｂｉｔ多く、１７ｂｉｔとなっている。また、Ｂのタイミングでの合成黒画素データとＣのタイミングでの合成黒画素データとは、双方とも黒ｂｉｔが１７ｂｉｔで右に１ｂｉｔすれたものとなっている（Ｃのタイミングでの合成黒画素データのほうが右にずれている）。このようなドット位置調整をすると、図２０のＸで示される黒ｂｉｔ間の幅が一定となる（常に１６ｂｉｔ分の幅）。

なお、第１の実施形態の場合では、このＸに該当する幅は、１７ｂｉｔと１ｂｉｔ長くなってしまう（図１０）。このような黒ｂｉｔ間の幅の変化は画像劣化の要因となる。

上記のように、本実施形態の画素クロック及びパルス変調信号生成装置１０は、ドットを打つタイミングを１／３２画素ずつ遅くする、すなわちドットを１／３２画素単位で右シフトさせた際に生じる黒ｂｉｔ間の幅を一定に保つことができる。よって、上述のような黒ｂｉｔ間の幅の変化による画像劣化を抑制することが可能となる。

＜ＰＭ信号生成（８）＞
次に、図２１を参照して、上記ＰＭ信号生成（７）においてメモリアドレス値が“１６”になった場合について説明する。なお、説明の簡略化のため、画像データは全て黒画素データであるものとする。

Ａのタイミングで、画像制御データとして“０１”が入力されている。また、同タイミングにおいてメモリアドレス値は“１５”である。アドレスカウンタ４１はＢのタイミングでメモリアドレスのカウントアップを行い、メモリアドレスの値として“１６”を黒画素データ保持部４２に出力する。黒画素データ保持部４２は、メモリアドレス値“１６”に対応する黒画素データ、すなわちｂｉｔ１６〜３１の１６ｂｉｔが“１”である黒画素データを黒画素データ合成部４９に出力する。

メモリアドレス値は、位相データ生成部４５にも出力される。位相データ生成部４５はメモリアドレス値“１６”を受け付けると位相データとして“０１”を生成し、画素クロック生成部１３に出力する。位相データ“０１”を受け付けた画素クロック生成部１３は、Ｂのタイミングで画素クロックを２／８クロック長くして出力する。

また、アドレスラッチ部４７は、Ａのタイミングでのメモリアドレス値である“１５”をラッチし、Ｂのタイミングでこれをラッチアドレスとして追加黒画素データ保持部４８に出力する。追加黒画素データ保持部４８は、ラッチアドレス“１５”に対応する黒画素データ、すなわちｂｉｔ１５の１ｂｉｔが“１”である黒画素データを追加黒画素データとして黒画素データ合成部４９に出力する。

黒画素データ合成部４９は、ｂｉｔ１６〜３１の１６ｂｉｔが“１”である黒画素データと、ｂｉｔ１５の１ｂｉｔが“１”である追加黒画素データの論理和を演算し、ｂｉｔ１５〜３１の１７ｂｉｔが“１”である黒画素データを合成黒画素データとして白黒選択部４４に出力する。白黒選択部４４は、黒画素合成部４９から入力された合成黒画素データを変調データとしてシリアル変調信号生成部１４に出力する（全て黒画素データとしているので白黒選択については省略）。

Ｂのタイミングにおいて画素クロックがシフトしている（長くなっている）ので、シリアル変調信号生成部１４は８ｂｉｔ分の“０”データを追加してＰＭ信号を生成し出力する。

次のタイミング（Ｃのタイミング）では、アドレスカウンタ４１はメモリアドレス値を“１６”から“８”に初期化して出力し、黒画素データ保持部４２は“８”に対応する黒画素データ、すなわちｂｉｔ８〜２３の１ｂｉｔが“１”である黒画素データを出力する。

また、アドレスラッチ部４７は、Ｂのタイミングでのメモリアドレス値である“１６”をラッチし、Ｃのタイミングでこれをラッチアドレスとして追加黒画素データ保持部４８に出力する。追加黒画素データ保持部４８は、ラッチアドレス“１６”に対応する黒画素データ、すなわちｂｉｔ８の１ｂｉｔが“１”である黒画素データを追加黒画素データとして黒画素データ合成部４９に出力する。

黒画素データ合成部４９は、ｂｉｔ８〜２３の１６ｂｉｔが“１”である黒画素データと、ｂｉｔ８の１ｂｉｔが“１”である追加黒画素データの論理和を演算し、ｂｉｔ８〜２３の１６ｂｉｔが“１”である黒画素データを合成黒画素データとして白黒選択部４４に出力する。白黒選択部４４は、黒画素合成部４９から入力された合成黒画素データを変調データとしてシリアル変調信号生成部１４に出力する（全て黒画素データとしているので白黒選択については省略）。

なお、図２１においても各黒ｂｉｔ間の幅は一定となっている（常に１６ｂｉｔ分の幅）。

上記のように、本実施形態の画素クロック及びパルス変調信号生成装置１０は、メモリアドレス値が“１６”になった場合にはメモリアドレス値を初期値に戻す。よって、メモリアドレス値が“１６”になった以降であっても、各黒ｂｉｔ間の幅を一定に保ったままドットを打つタイミングを１／３２画素ずつ遅くする、すなわちドットを１／３２画素単位で右シフトすることが可能となる。

＜ＰＭ信号生成（９）＞
次に、ドットを左シフトさせる（左にずらす）場合について説明する。図２２は、ドットを１／３２画素ずつ左シフトさせる場合を示す。なお、以下、説明の簡略化のため、画像データは全て黒画素データであるものとする。

Ａのタイミングで、画像制御データとして“１１”が入力されている。なお、メモリアドレスは初期値の“８”である。アドレスカウンタ４１はＢのタイミングでメモリアドレスのカウントダウンを行い、メモリアドレスの値として“７”を黒画素データ保持部４２に出力する。黒画素データ保持部４２はメモリアドレス値“７”に対応する黒画素データ、すなわちｂｉｔ７〜２２の１６ｂｉｔが“１”である黒画素データを黒画素データ合成部４９に出力する。

また、アドレスラッチ部４７は、Ａのタイミングでのメモリアドレス値である“８”をラッチし、Ｂのタイミングでこれをラッチアドレスとして追加黒画素データ保持部４８に出力する。追加黒画素データ保持部４８は、ラッチアドレス値“８”に対応する黒画素データ、すなわちｂｉｔ８の１ｂｉｔが“１”である黒画素データを追加黒画素データとして黒画素データ合成部４９に出力する。

黒画素データ合成部４９は、ｂｉｔ７〜２２の１６ｂｉｔが“１”である黒画素データと、ｂｉｔ８の１ｂｉｔが“１”である追加黒画素データの論理和を演算し、ｂｉｔ７〜２２の１６ｂｉｔが“１”である黒画素データを合成黒画素データとして白黒選択部４４に出力する。白黒選択部４４は、黒画素合成部４９から入力された合成黒画素データを変調データとしてシリアル変調信号生成部１４に出力する（全て黒画素データとしているので白黒選択については省略）。シリアル変調信号生成部１４は、該変調データからＰＭ信号を生成しシリアルで出力する。

また、Ｂのタイミングでも、画像制御データとして“１１”が入力されているので、アドレスカウンタ４１はＣのタイミングでもメモリアドレスのカウントダウンを行い、メモリアドレスの値として“６”を黒画素データ保持部４２に出力する。黒画素データ保持部４２はメモリアドレス値“６”に対応する黒画素データ、すなわちｂｉｔ６〜２１の１６ｂｉｔが“１”である黒画素データを黒画素データ合成部４９に出力する。

またアドレスラッチ部４７は、Ｂのタイミングでのメモリアドレス値である“７”をラッチし、Ｃのタイミングでこれをラッチアドレスとして追加黒画素データ保持部４８に出力する。追加黒画素データ保持部４８は、ラッチアドレス値“７”に対応する黒画素データ、すなわちｂｉｔ７の１ｂｉｔが“１”である黒画素データを追加黒画素データとして黒画素データ合成部４９に出力する。

黒画素データ合成部４９は、ｂｉｔ６〜２１の１６ｂｉｔが“１”である黒画素データと、ｂｉｔ７の１ｂｉｔが“１”である追加黒画素データの論理和を演算し、ｂｉｔ６〜２１の１６ｂｉｔが“１”である黒画素データを合成黒画素データとして白黒選択部４４に出力する。白黒選択部４４は、黒画素合成部４９から入力された合成黒画素データを変調データとしてシリアル変調信号生成部１４に出力する。シリアル変調信号生成部１４は、該変調データからＰＭ信号を生成しシリアルで出力する。

上記のように、本実施形態の画素クロック及びパルス変調信号生成装置１０は、変調データ生成部１１において“１”ｂｉｔを１/３２画素単位で早くした変調データを生成することができるので、これに基づいて生成されるＰＭ信号においても１／３２画素単位で早くすることが可能である。よって、ドットを打つタイミングを１／３２画素ずつ早くする、すなわちドットを１／３２画素単位で左シフトすることが可能となる。

＜ＰＭ信号生成（１０）＞
次に、図２３を参照して、上記ＰＭ信号生成（９）においてメモリアドレス値が“０”になった場合について説明する。なお、説明の簡略化のため、画像データは全て黒画素データであるものとする。

Ａのタイミングで、画像制御データとして“１１”が入力されている。また、同タイミングにおいてメモリアドレス値は“１”である。アドレスカウンタ４１はＢのタイミングでメモリアドレスのカウントダウンを行い、メモリアドレスの値として“０”を黒画素データ保持部４２に出力する。黒画素データ保持部４２は、メモリアドレス値“０”に対応する黒画素データ、すなわちｂｉｔ０〜１５の１６ｂｉｔが“１”である黒画素データを黒画素データ合成部４９に出力する。

メモリアドレス値は、位相データ生成部４５にも出力される。位相データ生成部４５はメモリアドレス値“０”を受け付けると位相データとして“１１”を生成し、画素クロック生成部１３に出力する。位相データ“１１”を受け付けた画素クロック生成部１３は、Ｂのタイミングで画素クロックを２／８クロック短くして出力する。

また、アドレスラッチ部４７は、Ａのタイミングでのメモリアドレス値である“１”をラッチし、Ｂのタイミングでこれをラッチアドレスとして追加黒画素データ保持部４８に出力する。追加黒画素データ保持部４８は、ラッチアドレス値“１”に対応する黒画素データ、すなわちｂｉｔ１の１ｂｉｔが“１”である黒画素データを追加黒画素データとして黒画素データ合成部４９に出力する。

黒画素データ合成部４９は、ｂｉｔ０〜１５の１６ｂｉｔが“１”である黒画素データと、ｂｉｔ１の１ｂｉｔが“１”である追加黒画素データの論理和を演算し、ｂｉｔ０〜１５の１６ｂｉｔが“１”である黒画素データを合成黒画素データとして白黒選択部４４に出力する。白黒選択部４４は、黒画素合成部４９から入力された合成黒画素データを変調データとしてシリアル変調信号生成部１４に出力する（全て黒画素データとしているので白黒選択については省略）。

Ｂのタイミングにおいて画素クロックがシフトしている（短くなっている）ので、シリアル変調信号生成部１４はｂｉｔ２４〜３１の８ｂｉｔ（２／８ＰＣＬＫ分）を削除してＰＭ信号を生成し出力する。

次のタイミング（Ｃのタイミング）では、アドレスカウンタ４１はメモリアドレス値を“０”から“８”に初期化して出力し、黒画素データ保持部４２はメモリアドレス値“８”に対応する黒画素データ、すなわちｂｉｔ８〜２３の１ｂｉｔが“１”である黒画素データを出力する。

また、アドレスラッチ部４７は、Ｂのタイミングでのメモリアドレス値である“０”をラッチし、Ｃのタイミングでこれをラッチアドレスとして追加黒画素データ保持部４８に出力する。追加黒画素データ保持部４８は、ラッチアドレス“０”に対応する黒画素データ、すなわちｂｉｔ８の１ｂｉｔが“１”である黒画素データを追加黒画素データとして黒画素データ合成部４９に出力する。

黒画素データ合成部４９は、ｂｉｔ８〜２３の１６ｂｉｔが“１”である黒画素データと、ｂｉｔ８の１ｂｉｔが“１”である追加黒画素データの論理和を演算し、ｂｉｔ８〜２３の１６ｂｉｔが“１”である黒画素データを合成黒画素データとして白黒選択部４４に出力する。白黒選択部４４は、黒画素合成部４９から入力された合成黒画素データを変調データとしてシリアル変調信号生成部１４に出力する。

上記のように、本実施形態の画素クロック及びパルス変調信号生成装置１０は、メモリアドレス値が“０”になった場合にはメモリアドレス値を初期値に戻す。よって、メモリアドレス値が“０”になった以降であっても、ドットを打つタイミングを１／３２画素ずつ早くする、すなわちドットを１／３２画素左シフトすることが可能となる。

＜第２の実施形態の効果＞
上記説明したように、本実施形態の画素クロック及びパルス変調信号生成装置は、ＰＭ信号を１／３２画素単位でずらすことができる。よって、ドットを打つタイミングを１／３２画素単位でずらすことが可能であり、ドット位置の微細調整・制御を行うことができる。また、位相がずれた複数の高周波クロックを用いることで画素を１／３２画素の精度で打つタイミングを変えており、１／３２画素に相当する高い周波数のクロックを使っているわけではないので省電力を図ることができる。また、ドットを右にずらす場合に各黒ｂｉｔ間の幅を一定に保つことができる。

＜第２の実施形態の変形実施例＞
なお、上記の第２の実施形態の説明では、黒画素データ保持部４２は図１７に示すようなデータテーブルを保持し、追加黒画素データ保持部４８は図１８に示すようなデータテーブルを保持するとしているが、図２４に示すように、固定データＡ、固定データＢの一部をメモリアドレス、ラッチアドレスの値に応じて選択する構成にしてもよい。具体的には、黒画素データ保持部４２の代わりに黒画素データ選択部４６を、追加黒画素データ保持部４８の代わりに追加黒画素データ選択部５０を設け、固定データÅ、固定データＢを図２４に示すようなデータ値とする。黒画素データ選択部４６は、入力されたメモリアドレス値に応じて、図１５に示すような範囲で固定データＡの選択範囲を決定し、黒画素データとする。また、追加黒画素データ選択部５０は入力されたラッチアドレス値に応じて固定データＢの選択範囲を決定し、追加黒画素データする。このような構成にすることにより、比較的小さな装置回路で変調データの出力を行うことが可能となる。

また、本実施形態の画素クロック及びパルス変調信号生成装置１０をＡＳＩＣとして構成すれば、省資源を図ることができる。

＜第３の実施形態／光走査装置＞
本発明の第３の実施形態について説明する。本実施形態は、上述した第１の実施形態の画素クロック及びパルス変調信号生成装置あるいは第２の実施形態の画素クロック及びパルス変調信号生成装置が光走査装置に搭載された形態をとる。

図２６は、光走査装置６０の構成を示す。なお、図１と同一の部材については、説明を省略する。

光走査装置６０は、半導体レーザ２１と、コリメータレンズ２２と、シリンダレンズ２３と、光偏向器６２と、ｆθレンズ２５と、折り返しミラー２６と、フォトディテクタ２９と、を光学ハウジング６１上に保持する。また、半導体レーザ２１の背面にあたる光学ハウジング６１の壁面にはレーザ駆動部３２と本発明である画素クロック及びパルス変調信号生成装置１０が形成されたプリント基板６３が形成されている。

半導体レーザ２１から出力された光ビーム（レーザ光）は、コリメータレンズ２２、シリンダレンズ２３を透過し、光偏向器６２のポリゴンミラー２４により偏光走査される。偏光走査された光ビームは、ｆθレンズ２５を透過し、折り返しミラー２６で折り返される。

半導体レーザ２１は、上述の実施形態の画素クロック及びパルス変調信号生成装置１０を有するプリント基板６３により駆動制御される。よって、上記説明したように、ＰＭ信号を１／３２画素単位でずらすことができるので、ドット位置を１／３２画素単位で微細調整・制御を行うことができる。また、位相がずれた複数の高周波クロックを用いることで画素を１／３２画素の精度で打つタイミングを変えており、１／３２画素に相当する高い周波数のクロックを使っているわけではないので省電力を図ることができる。

＜第４の実施形態／画像形成装置＞
本発明の第４の実施形態について説明する。本実施形態は、上述した第３の実施形態の光走査装置６０を有する画像形成装置である。

図２７は、画像形成装置７０の構成を示す。画像形成装置７０は、原稿台７１と、読み取り装置７２と、光走査装置６０と、現像装置７３と、感光体２８と、定着装置７４と、給紙トレイ７５と、給紙ローラ７６と、排紙トレイ７７と、排紙ローラ７８と、から構成される。

読み取り装置７２は、原稿台７１に置かれた原稿の画像データを読み取り、読み取った画像データを、画像信号として光走査装置６０に送信する。光走査装置６０は、該画像信号に基づいて光ビームを照射し、感光体２８上に静電潜像を形成する。現像装置７３は、感光体２８上の静電潜像を現像し、トナー像を形成する。該トナー像は、給紙トレイ７５から給紙ローラ７６により搬送されてきた用紙上に転写される。定着装置７４は、用紙上に転写されたトナー像を熱定着する。このトナー像が熱定着された用紙は、排紙ローラ７８を介して排紙トレイ７７上に排紙される。

本実施形態の画像形成装置７０は、光走査装置６０として上記第３の実施形態に係る光走査装置を用いている。よって、上記説明したように、ＰＭ信号を１／３２画素単位でずらすことができるので、ドット位置を１／３２画素単位で微細調整・制御を行うことができる。また、位相がずれた複数の高周波クロックを用いることで画素を１／３２画素の精度で打つタイミングを変えており、１／３２画素に相当する高い周波数のクロックを使っているわけではないので省電力を図ることができる。

＜付記事項＞
なお、上述の実施形態は本発明の好適な実施形態の一例を示すものにすぎず、本発明の実施の形態を限定する趣旨のものではない。よって、本発明は上述の実施形態に限定されることはなく、その要旨を逸脱しない範囲内において種々の変形実施を行うことが可能である。

画素クロックおよびパルス変調信号生成装置を含む画像書き込み系の構成を示す図である。 高周波クロックＶＣＬＫを説明するための図である。 水平同期信号Ａに位相同期する画素クロックを説明するための図である。 高周波クロック及び位相データに基づいて生成される画素クロックを説明するための図である。 変調データを説明するための図である。 ＰＭ信号を説明するための図である。 変調データ生成部の構成を示す図である。 黒画素データ保持部が保持する黒画素データのデータテーブルを示す図である。 ＰＭ信号生成（１）を説明するための図である。 ＰＭ信号生成（２）を説明するための図である。 ＰＭ信号生成（３）を説明するための図である。 ＰＭ信号生成（４）を説明するための図である。 ＰＭ信号生成（５）を説明するための図である。 黒画素データ選択部について説明するための図である。 黒画素データ選択部が選択する黒画素データを示す図である。 第２の実施形態の変調データ生成部の構成を示す図である。 黒画素データ保持部が保持する黒画素データのデータテーブルを示す図である。 追加黒画素データ保持部が保持する追加黒画素データのデータテーブルを示す図である。 ＰＭ信号生成（６）を説明するための図である。 ＰＭ信号生成（７）を説明するための図である。 ＰＭ信号生成（８）を説明するための図である。 ＰＭ信号生成（９）を説明するための図である。 ＰＭ信号生成（１０）を説明するための図である。 黒画素データ選択部及び追加黒画素データ選択部について説明するための図である。 追加黒画素データ選択部が選択する追加黒画素データを示す図である。 光走査装置を示す図である。 画像形成装置を示す図である。 従来の画像形成装置の画像書き込み系の構成を示す図である。

符号の説明

１０ 画素クロック及び変調信号生成装置
１１ 変調データ生成部
１２ 高周波クロック生成部
１３ 画素クロック生成部
１４ シリアル変調信号生成部
４１ アドレスカウンタ
４２ 黒画素データ保持部
４３ 選択信号生成部
４４ 白黒選択部
４５ 位相データ生成部
４６ 黒画素データ選択部
４７ アドレスラッチ部
４８ 追加黒画素データ保持部
４９ 黒画素データ合成部
５０ 追加黒画素データ選択部
６０ 光走査装置
６３ プリント基板
７０ 画像形成装置

Claims (11)

1. 高周波クロックを生成する高周波クロック生成手段と、前記高周波クロックと位相データと水平同期信号とから画素クロックを生成する画素クロック生成手段と、画素を打つタイミングを指示する画素制御データと画像データとから前記位相データ及び変調データを生成する変調データ生成手段と、前記変調データと前記高周波クロックとからシリアルパルス列のパルス変調信号を生成するシリアル変調信号生成手段と、を有する画素クロック及びパルス変調信号生成装置であって、
   前記変調データ生成手段は、前記画像制御データに応じて値が変化するアドレスカウンタを有し、
   前記アドレスカウンタの値に応じて前記変調データのビット配分を異ならせることを特徴とする画素クロック及びパルス変調信号生成装置。
2. 前記変調データ生成手段は、ビット配分の異なる画素データを前記アドレスカウンタの値に対応させて保持する画素データ保持手段を有することを特徴とする請求項１記載の画素クロック及びパルス変調信号生成装置。
3. 前記変調データ生成手段は、固定データを有し、
   前記アドレスカウンタの値に応じて前記固定データの一部を選択することで、前記変調データを生成することを特徴とする請求項１記載の画素クロック及びパルス変調信号生成装置。
4. 高周波クロックを生成する高周波クロック生成手段と、前記高周波クロックと位相データと水平同期信号とから画素クロックを生成する画素クロック生成手段と、画素を打つタイミングを指示する画素制御データと画像データとから前記位相データ及び変調データを生成する変調データ生成手段と、前記変調データと前記高周波クロックとからシリアルパルス列のパルス変調信号を生成するシリアル変調信号生成手段と、を有する画素クロック及びパルス変調信号生成装置であって、
   前記変調データ生成手段は、
   前記画像制御データに応じて値が変化するアドレスカウンタと、
   前記アドレスカウンタの値に応じてビット配分の異なる第１の画素データを生成する第１の画素データ生成手段と、
   前記アドレスカウンタの値をラッチ出力するアドレスラッチ手段と、
   前記アドレスラッチ手段から出力されるアドレス値に応じてビット配分の異なる第２の画素データを生成する第２の画素データ生成手段を有し、
   前記第１の画素データと前記第２の画素データを合成することで前記変調データを生成することを特徴とする画素クロック及びパルス変調信号生成装置。
5. 前記変調データ生成手段は、第１の画素データを前記アドレスカウンタの値に対応させて保持する第１の画素データ保持手段を有することを特徴とする請求項４記載の画素クロック及びパルス変調信号生成装置。
6. 前記変調データ生成手段は、第２の画素データを前記アドレスラッチ手段から出力されるアドレス値に対応させて保持する第２の画素データ保持手段を有することを特徴とする請求項４または５に記載の画素クロック及びパルス変調信号生成装置。
7. 前記変調データ生成手段は、第１の固定データを有し、
   前記アドレスカウンタの値に応じて前記第１の固定データの一部を選択することで、前記第１の画素データを生成することを特徴とする請求項４記載の画素クロック及びパルス変調信号生成装置。
8. 前記変調データ生成手段は、第２の固定データを有し、
   前記アドレスラッチ部から出力されるアドレス値に応じて前記第２の固定データの一部を選択することで、前記第２の画素データを生成することを特徴とする請求項４または７に記載の画素クロック及びパルス変調信号生成装置。
9. 前記高周波クロック生成手段は、位相の異なる複数の高周波クロックを生成することを特徴とする請求項１から８のいずれか１項に記載の画素クロック及びパルス変調信号生成装置。
10. 請求項１から９のいずれか１項に記載の画素クロック及びパルス変調信号生成装置を有する光走査装置。
11. 請求項１０記載の光走査装置を搭載した画像形成装置。

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