JP2007181940A - 画素クロック及びパルス変調信号生成装置、光走査装置、画像形成装置 - Google Patents

Abstract

【課題】 画素クロックの周波数を変化させないで済む簡単な構成で、光スポット（ドット）の位置制御を精度良く行うことが可能な画素クロック及びパルス変調信号生成装置を提供する。
【解決手段】 変調データ生成手段は、複数のパターンの変調データを保持するメモリと、前記メモリのアドレスを生成するアドレスカウンタとを有し、前記アドレスカウンタは、画素制御データに応じてメモリのアドレスを生成する。
【選択図】 図１１

Description

本発明は、画素クロック及びパルス変調信号生成装置、光走査装置、画像形成装置に関する。

図２３には、レーザプリンタ，デジタル複写機等の画像形成装置の一般的構成が示されている。図２３において、半導体レーザユニット１００１から発光されたレーザ光は、回転するポリゴンミラー１００２によりスキャンされ、走査レンズ１００３を介して被走査媒体である感光体１００４上に光スポットを形成し、その感光体１００４を露光して静電潜像を形成する。このとき、１ライン毎に、フォトディテクタ１００５の出力信号に基づいて、位相同期回路１００９では、位相同期のとられた画像クロック（画素クロック）を生成して、画像処理ユニット１００６とレーザ駆動回路１００７へ供給する。このようにして、半導体レーザユニット１００１は、画像処理ユニット１００６により生成された画像データと位相同期回路１００９により１ライン毎に位相が設定された画像クロックに従い、半導体レーザの発光時間をコントロールすることにより、被走査媒体１００４上の静電潜像をコントロールする。

このような走査光学系において、ポリゴンミラー１００２等の偏向器の偏向反射面の回転軸からの距離のばらつきは、被走査面上を走査する光スポット（走査ビーム）の走査速度ムラを発生させる。この走査速度ムラは画像の揺らぎとなり画像品質の劣化となる。高品位の画質を要求する場合は走査ムラの補正を行う必要がある。

さらに、マルチビーム光学系の場合、各発光源の発振波長に差があると、走査レンズの色収差が補正されていない光学系の場合に露光位置ずれが発生し、各発光源に対応するスポットが被走査媒体上を走査する時の走査幅は、発光源ごとに差が生じてしまい、画像品質の劣化の要因になってしまうため、走査幅の補正を行う必要がある。

従来、走査ムラ等の補正を行う技術としては、例えば、特許文献１や特許文献２に記載のように、基本的に画素クロックの周波数を変化させて、走査線に沿った光スポット（ドット）位置を制御する方法が知られている。
特開平１１−１６７０８１号公報 特開２００１−２２８４１５号公報

しかしながら、これら画素クロックの周波数を変化させる従来方式（周波数変調方式）は、一般に画素クロック制御部の構成が複雑であり、かつ、その複雑さは周波数変調幅が微小になるにつれて増大するため、きめ細かな制御ができないという問題がある。

本発明は、画素クロックの周波数を変化させないで済む簡単な構成で、光スポット（ドット）の位置制御を精度良く行うことが可能な画素クロック及びパルス変調信号生成装置、光走査装置、画像形成装置を提供することを目的としている。

上記目的を達成するために、請求項１記載の発明は、高周波クロックを生成する高周波クロック生成手段と、画素（ドット）を打つタイミングを指示する画素制御データと画像データに基づいて、画素クロックの遷移タイミングを指示する位相データと画像データに対応した所望のビットパターンを表す変調データとを生成する変調データ生成手段と、前記高周波クロックと前記位相データと水平同期信号とに基づいて画素クロックを生成する画素クロック生成手段と、前記変調データを前記高周波クロックおよび前記画素クロックに基づいてシリアルパルス列のパルス変調信号に変換して出力するシリアル変調信号生成手段とを有する画素クロック及びパルス変調信号生成装置において、前記変調データ生成手段は、予め記憶されている変調データ生成用のデータから画素制御データに応じたデータを選択して変調データとすることを特徴としている。

また、請求項２記載の発明は、請求項１記載の画素クロック及びパルス変調信号生成装置において、前記変調データ生成手段は、複数のパターンの変調データを保持するメモリと、前記メモリのアドレスを生成するアドレス生成手段とを有し、前記アドレス生成手段は、画素制御データに応じてメモリのアドレスを生成することを特徴としている。

また、請求項３記載の発明は、請求項１記載の画素クロック及びパルス変調信号生成装置において、前記変調データ生成手段は、ある固定データのどの部分を選択するかを示す選択信号を出力する選択信号出力手段と、前記選択信号出力手段からの選択信号に基づいて、前記固定データの一部を選択し、変調データとして出力するデータ選択手段とを有し、前記選択信号出力手段は、画素制御データに応じた選択信号を出力することを特徴としている。

また、請求項４記載の発明は、請求項１記載の画素クロック及びパルス変調信号生成装置において、前記シリアル変調信号生成手段は、前記画素クロックが長くなったとき、前記変調データに所定のデータを追加して、シリアルパルス列のパルス変調信号に変換して出力することを特徴としている。

また、請求項５記載の発明は、請求項１記載の画素クロック及びパルス変調信号生成装置において、前記シリアル変調信号生成手段は、前記画素クロックが短くなったとき、前記変調データから所定のデータを削除して、シリアルパルス列のパルス変調信号に変換して出力することを特徴としている。

また、請求項６記載の発明は、請求項２記載の画素クロック及びパルス変調信号生成装置において、メモリに保持されている複数のパターンの変調データは、パターンが１ｂｉｔずつずれている状態で保持されていることを特徴としている。

また、請求項７記載の発明は、画像データに応じて駆動される光源から出力される光束を、被走査媒体上に走査させる光走査装置において、該光走査装置は、請求項１乃至請求項６のいずれか一項に記載の画素クロック及びパルス変調信号生成装置を有していることを特徴としている。

また、請求項８記載の発明は、請求項７記載の光走査装置を用いて画像形成がなされることを特徴とする画像形成装置である。

請求項１乃至請求項６記載の発明によれば、高周波クロックを生成する高周波クロック生成手段と、画素（ドット）を打つタイミングを指示する画素制御データと画像データに基づいて、画素クロックの遷移タイミングを指示する位相データと画像データに対応した所望のビットパターンを表す変調データとを生成する変調データ生成手段と、前記高周波クロックと前記位相データと水平同期信号とに基づいて画素クロックを生成する画素クロック生成手段と、前記変調データを前記高周波クロックおよび前記画素クロックに基づいてシリアルパルス列のパルス変調信号に変換して出力するシリアル変調信号生成手段とを有する画素クロック及びパルス変調信号生成装置において、前記変調データ生成手段は、予め記憶されている変調データ生成用のデータから画素制御データに応じたデータを選択して変調データとするので、画素クロックの周波数を変化させないで済む簡単な構成で、ドット位置の制御を精度良く行うことができる。すなわち、簡単な構成で、画素（ドット）を打つタイミングを複数の微小画素ステップで早くしたり、遅くしたりすることが可能となる。また、簡単な構成となっているので、省電力を図ることができる。更に容易にＡＳＩＣ化することができ、省資源を図ることができる。

また、請求項７記載の発明によれば、画像データに応じて駆動される光源から出力される光束を、被走査媒体上に走査させる光走査装置において、該光走査装置は、請求項１乃至請求項６のいずれか一項に記載の画素クロック及びパルス変調信号生成装置を有しているので、光走査装置をコンパクトなものにすることができる。

また、請求項８記載の発明によれば、請求項７記載の光走査装置を用いて画像形成がなされることを特徴とする画像形成装置であるので、画像形成装置をコンパクトなものにすることができる。

以下、本発明の実施形態を図面に基づいて説明する。

図１は、本発明の画素クロック生成及びパルス変調信号生成装置を有する画像形成システムの全体構成例を示す図である。図１を参照すると、半導体レーザ９０１からのレーザ光は、コリメータレンズ９０２、シリンダーレンズ９０３を通り、ポリゴンミラー９０４によりスキャン（走査）され、ｆθレンズ９０６を通り、ハーフミラー９１０で反射され（一部透過し）、トロイダルレンズ９０７を通って、感光体９０５に入射することにより、感光体９０５上の被走査面上に画像（静電潜像）を形成する。この走査レーザ光のハーフミラー９１０の透過光の始点，終点を、被走査面上と時間的相関性を持つ被検出面上に配置したフォトディテクタＡ９０８，フォトディテクタＢ９０９により検出して、ドット位置ずれ検出・制御部９１２に入力する。

ドット位置ずれ検出・制御部９１２では、フォトディテクタＡ９０８とフォトディテクタＢ９０９との間をレーザ光が走査される時間を測定し、基準の時間と比較するなどしてずれ量を求め、そのずれ量を補正する画素制御データを生成し、画素クロックに同期して変調データ生成部９１５に与える。

また、画像処理部９１３からは画像処理された２値の（白か黒を表す）画像データが、画素クロックに同期して変調データ生成部９１５に与えられる。

変調データ生成部９１５では、画素制御データと画像データに基づいて、位相データ，変調データを生成し、画素クロックに同期して出力する。ここで出力される変調データは例えば３２ｂｉｔのパラレルデータで、図２に示すように白画素データの場合は全ｂｉｔが”０”で、黒画素データの場合は全ｂｉｔを”１”にするのではなく、連続した１６ｂｉｔが”１”で残りのｂｉｔは”０”であるデータとし、連続した”１”の場所が異なっている複数のパターンのいずれかを出力したデータである。

高周波クロック生成部９１１は、画素クロック，ＰＭ信号の基準となる高周波クロックＶＣＬＫを生成し出力する。

画素クロック生成部９１４では、高周波クロックＶＣＬＫと位相データとに基づいて、周期が変化する画素クロックを生成する。また、画素クロック生成部９１４からは、水平同期信号１に同期して、画素クロックが出力される。

シリアル変調信号生成部９１６では、高周波クロックＶＣＬＫ，画素クロックＰＣＬＫに基づいて、パラレルの変調データをシリアルのパルス変調信号（ＰＭ信号）に変換し、レーザ駆動部を介して半導体レーザを駆動する。これにより、１画素内で黒を打つ場所を変えることができ、また、画素クロックＰＣＬＫの周期を１画素ごとに変えドットを打つタイミングを変えることができるので、これにより、走査速度ムラやドットの位置ずれ等を補正することが可能となり、感光体には走査ゆらぎのない画像を形成することが出来る。

以下、図１における画素クロック及びパルス変調信号生成装置の詳細について説明する。

図３は、本発明の画素クロック及びパルス変調信号生成装置の構成例を示す図である。図３において高周波クロック生成部９１１は、画素クロックＰＣＬＫ，ＰＭ信号の基準となる高周波クロックＶＣＬＫを生成する。例えば、図４に示すような１周期の１／４ずつ位相のずれたクロックＶＣＬＫ１〜ＶＣＬＫ４を生成し、ＶＣＬＫ１だけを画素クロック生成部９１４に与え、ＶＣＬＫ１〜ＶＣＬＫ４全てをシリアル変調信号生成部９１６に与える。

画素クロック生成部９１４では、高周波クロックＶＣＬＫ，水平同期信号１，位相データから画素クロックＰＣＬＫを生成する。画素クロックＰＣＬＫは水平同期信号１に同期して出力され、また位相データにより１クロックごとにその周期が変化して出力される。

図５及び図６には、生成される画素クロックＰＣＬＫが示されている。図５及び図６では、画素クロックＰＣＬＫは、通常の場合（位相データが‘００’の場合）、高周波クロックＶＣＬＫを８分周したクロックとして示されている。

図５には、画素クロックＰＣＬＫが水平同期信号１に位相同期する様子が示されている。水平同期信号１が立ち下がった（図５−Ａ）ことにより、画素クロックＰＣＬＫが一時”Ｈ”固定の状態となる（図５−Ｂ）。そして、水平同期信号１が立ち下がってからある設定した回数（ここでは１０回）後のＶＣＬＫの立ち上がりのところ（図５−Ｃ）で、画素クロックＰＣＬＫが”Ｌ”となりクロックが再び出力され始める。このようにすることにより、図５のＡとＣの間隔は、常にＶＣＬＫの１周期の精度で一定となり、１ライン毎の開始位置を精度良く揃えることができる。

図６には、高周波クロックＶＣＬＫ及び位相データに基づいて出力される画素クロックＰＣＬＫの様子が示されている。また、図７には位相データと出力される画素クロックＰＣＬＫの位相シフト量の対応が示されている。図６に示すように、画素クロック生成部９１４は、位相データを高周波クロックＶＣＬＫ１に同期して入力することにより、その位相データに対応して位相をシフトしクロック幅を長くした、または短くした画素クロックＰＣＬＫを生成する。ここでは、位相データが”０１”の場合は、位相データが”００”の場合に比べ２／８ＰＣＬＫ分位相が遅れた画素クロックを出力し、また、位相データが”１１”の場合は、位相データが”００”の場合にくらべ２／８ＰＣＬＫ分位相が進んだ画素クロックを出力している。

図３のシリアル変調信号生成部９１６は、高周波クロックＶＣＬＫ１〜４と画素クロックＰＣＬＫに基づいて、入力されるパラレルの変調データをシリアルに変換しパルス変調信号（ＰＭ信号）として出力する。図８には、このＰＭ信号の出力の様子が示されている。ここでは、高周波クロックとしては図４で示した位相がずれた４つのクロックＶＣＬＫ１〜ＶＣＬＫ４が与えられ、また変調データは３２ｂｉｔ幅を持つデータとなっている。図８を参照すると、シリアル変調信号生成部９１６は、画素クロックＰＣＬＫの立ち下がりのタイミングから変調データのｂｉｔ０のデータを出力し、その後ＶＣＬＫ１〜ＶＣＬＫ４の各クロック立ち上がりで変調データの各ｂｉｔを順次シリアルに出力しＰＭ信号としている。そして、画素クロックの周期が長くなった場合には、変調データｂｉｔ３１の後に”０”を出力し、画素クロックの周期が短くなった場合は、変調データｂｉｔ２７の後には次の画素の変調データが出力され、ｂｉｔ２８〜ｂｉｔ３１は切り捨てるように、ＰＭ信号を出力する。更に、ＰＭ信号のｂｉｔ３０，ｂｉｔ３１は例えば図９に示すように、入力される変更データ選択信号によってその値を決め、出力する。

図３の変調データ生成部９１５は、画素クロックＰＣＬＫ，画素制御データ，画像データに基づいて、位相データとパラレル３２ｂｉｔの変調データ及び変更データ選択信号を出力する。ここで、入力される画像データは白か黒を表す２値データで、”０”のとき白で、”１”のとき黒を表すとする。そして、白の時変調データ３２ｂｉｔは全て”０”を出力し、黒の時は図２で示したような複数のパターンのいずれかを画素制御データに基づいて出力するようにする。つまり、画素制御データは黒画素内の”１”を出力するタイミングを指示するデータで、図１０に示すように対応しているとする。

図１１には、変調データ生成部９１５の構成例が示されている。図１１におけるメモリは図２で示したような黒画素のデータパターンを保持しており、ここでは図１２に示すように保持されているとする。

図１１におけるアドレスカウンタは、メモリのアドレスを出力し、画素制御データが”０００”のときはそのアドレス値を保持し、画素制御データが”１０１”のときは画素クロックＰＣＬＫの立ち上がりでアドレスを−１カウントダウンし、画素制御データが”１１０”のときは画素クロックＰＣＬＫの立ち上がりでアドレスを−２カウントダウンし、画素制御データが”１１１”のときは画素クロックＰＣＬＫの立ち上がりでアドレスを−３カウントダウンし、画素制御データが”００１”のときは画素クロックＰＣＬＫの立ち上がりのタイミングでアドレスを＋１カウントアップする。

また、本アドレスカウンタは、アドレス値が”２”または”１８”になった場合は次の画素クロックＰＣＬＫの立ち上がりでアドレス値が”１０”に初期化され、アドレス値が”１”になった場合は次の画素クロックＰＣＬＫの立ち上がりでアドレス値が”９”に初期化され、アドレス値が”０”になった場合は次の画素クロックＰＣＬＫの立ち上がりでアドレス値が”８”に初期化される。なお、このアドレス値は、位相データ生成部及び変更データ選択信号生成部にも出力されている。

図１１における位相データ生成部はアドレスカウンタから出力されるアドレス値に基づいて位相データを生成する。具体的には、アドレス値が”０”，”１”，”２”の場合は位相データとして”１１”を出力し、アドレス値が”１８”の場合は位相データとして”０１”を出力し、それ以外のアドレス値の場合は”００”を出力する。

図１１における変更データ選択信号生成部は、画素制御データとアドレスカウンタから出力されるアドレス値に基づいて変更データ選択信号を生成する。具体的には、アドレス値が”４”で、画素制御データが”１１１”の場合、あるいはアドレス値が”３”で、画素制御データが”１１０”の場合は、変更データ選択信号として”０１”を出力し、アドレス値が”３”で、画素制御データが”１１１”の場合は、変更データ選択信号として”１０”を出力し、それ以外の場合は”００”を出力する。

図１１における白黒選択部は、選択信号生成部から出力される白黒選択信号が”１”のときはメモリのデータ（黒画素）を変調データとして出力し、白黒選択信号が”０”のときは変調データとして全ｂｉｔを”０”（白画素）にして出力する。

図１１における選択信号生成部は、メモリから出力される黒画素データとタイミングを合わせるため、画像データを画素クロックＰＣＬＫで１クロック遅らせたものを白黒選択信号として出力する。

次に、図１１の変調データ生成部を含んだ図３の画素クロック及びパルス変調信号生成装置の全体動作について説明する。

図１３はドットをずらすことなく黒と白のデータを交互に出力した場合を示す図である。ここで、図１１におけるアドレスカウンタは”１０”になっているとしている。まず、ドットはずらさないので画素制御データには”００”が、画像データは黒ということで”１”が入力されている（図１３−Ａ）。画素制御データが”００”であるのでアドレスは”１０”が保持されアドレスカウンタから”１０”が出力される（図１３−Ｂ）。そしてアドレス”１０”に対応するデータがメモリから黒画素データとして出力される。白黒選択信号は画像データを画素クロックＰＣＬＫで１クロック遅らせた信号であるので、図１３−Ｂで”１”となり、白黒選択信号が”１”であるので変調データには黒画素データが出力される。この変調データが図２のシリアル変調信号生成部に入力されＰＭ信号となってシリアルで出力される。

次に白の画像データが入力された場合（図１３−Ｂ）について説明する。この場合は白黒選択信号は画像データを画素クロックＰＣＬＫで１クロック遅らせた信号であるので、図１３−Ｃで”０”となり、白黒選択信号が”０”であるので変調データにはメモリからの黒画素データでなく全ｂｉｔが”０”のデータが出力される。この変調データが図２のシリアル変調信号生成部に入力されＰＭ信号となってシリアルで出力される。

以上のようにして、入力された画像データに対応したＰＭ信号を生成する。

次にドットをシフトさせる場合について説明する。なおここでは、分かりやすいように画像データは全て黒として示している。

図１４はドットを１／３２画素分打つタイミングを早くした場合、２／３２画素分打つタイミングを早くした場合、３／３２画素分打つタイミングを早くした場合を示している。ここで、図１１におけるアドレスカウンタは”１０”になっているとしている。１／３２画素分打つタイミングを早くする場合は画素制御データ”１０１”が画素クロックＰＣＬＫに同期して入力される（図１４−Ａ）。画素制御データが”１０１”であるのでアドレスが−１カウントダウンされ”９”となり、アドレス”９”に対応するデータがメモリから出力され、それが変調データとして出力される（図１４−Ｂ）。この変調データは図１２にあるように、”１”が出力されるｂｉｔが前の画素の変調データと１ｂｉｔずれている。この変調データを図２のシリアル変調信号生成部に入力させＰＭ信号として出力すると黒の出力タイミングを、１つ前の画素に比べ１／３２画素早くすることができる。

２／３２画素分打つタイミングを早くする場合は画素制御データ”１１０”が画素クロックＰＣＬＫに同期して入力される（図１４−Ｂ）。画素制御データが”１１０”であるのでアドレスが−２カウントダウンされ”７”となり、アドレス”７”に対応するデータがメモリから出力され、それが変調データとして出力される（図１４−Ｃ）。この変調データは図１２にあるように、”１”が出力されるｂｉｔが前の画素の変調データ（アドレス９の変調データ）と２ｂｉｔずれている。この変調データを図２のシリアル変調信号生成部に入力させＰＭ信号として出力すると、黒の出力タイミングを１つ前の画素に比べ２／３２画素早くすることができる。

３／３２画素分打つタイミングを早くする場合は、画素制御データ”１１１”が画素クロックＰＣＬＫに同期して入力される（図１４−Ｃ）。画素制御データが”１１１”であるのでアドレスが−３カウントダウンされ”４”となり、アドレス”４”に対応するデータがメモリから出力され、それが変調データとして出力される（図１４−Ｄ）。この変調データは図１２にあるように、”１”が出力されるｂｉｔが前の画素の変調データ（アドレス７の変調データ）と３ｂｉｔずれている。この変調データを図２のシリアル変調信号生成部に入力させＰＭ信号として出力すると、黒の出力タイミングを１つ前の画素に比べ３／３２画素早くすることができる。

以上のようにして１／３２〜３／３２画素のステップ範囲でドットを打つタイミングを早くすることができる。

次に、上記のようにドットを打つタイミングを早くしていったとき、アドレスカウンタがカウントダウンにより”４”以下になる場合について説明する。

図１５には、アドレスが”３”から−１カウントダウンしアドレスが”２”となる場合の様子が示されている。画素制御データ”１０１”が画素クロックＰＣＬＫに同期して入力され（図１５−Ａ）、それに従い、アドレスが−１カウントダウンされ”２”となると、位相データ生成部では、入力されるアドレス値が”２”であるので位相データとして”１１”を出力する（図１５−Ｂ）。図２における画素クロック生成部では位相データ”１１”が入力されたことにより、画素クロックＰＣＬＫを２／８クロックだけ短くして出力する（図１５−Ｂ）。メモリからはアドレス”２”に対応するデータが出力され、それが変調データとして出力される。この変調データを図２のシリアル変調信号生成部に入力させＰＭ信号として出力する。このときシリアル変調信号生成部では、画素クロックＰＣＬＫがシフトしているので、ｂｉｔ２４〜ｂｉｔ３１のデータが削除されたＰＭ信号を出力する。そして次の画素ではアドレスを”１０”に初期化し（図１５−Ｃ）、アドレス”１０”に対応するデータを変調データとして出力するようにする。

図１６にはアドレスが”３”から−３カウントダウンしアドレスが”０”となる場合の様子を示す。この場合、画素制御データ”１１１”が画素クロックＰＣＬＫに同期して入力される（図１６−Ａ）。この時、アドレスが”３”で画素制御データが”１１１”であることより、変更データ選択信号は”１０”となる（図１６−Ａ）。これにより、アドレス”３”に対応する変調データがシリアル変調信号生成部でＰＭ信号として出力される時に、そのｂｉｔ３０、ｂｉｔ３１が”１”として出力される。次に、画素制御データが”１１１”であることより、アドレスが−３カウントダウンされ”０”になる（図１６−Ｂ）。位相データ生成部では入力されるアドレス値が”０”になったことにより位相データとして”１１”を出力する（図１６−Ｂ）。図２における画素クロック生成部では位相データ”１１”が入力されたことにより、画素クロックＰＣＬＫを２／８クロックだけ短くして出力する（図１６−Ｂ）。メモリからはアドレス”０”に対応するデータが出力され、それが変調データとして出力される。この変調データを図２のシリアル変調信号生成部に入力させＰＭ信号として出力する。このときシリアル変調信号生成部では画素クロックＰＣＬＫがシフトしているのでｂｉｔ２４〜ｂｉｔ３１のデータが削除されたＰＭ信号を出力する。そして次の画素ではアドレスを”１０”に初期化し（図１６−Ｃ）、アドレス”１０”に対応するデータを変調データとして出力するようにする。以上のように、変更データ選択信号によりＰＭ信号のｂｉｔ３０、ｂｉｔ３１を”１”にしておくことにより、黒の部分が端にあるときでも３／３２画素といったシフトが可能となる。なお、ここではアドレスが”３”の時から３／３２画素ステップ早くする場合について述べたが、アドレスが”３”の時から２／３２画素ステップ早くする場合、アドレスが”４”の時から３／３２画素ステップ早くする場合についても同様である。

以上のようにすることにより、ドットを打つタイミングを早くしていくことにより、画素内の黒の部分端に来ても、引き続き１／３２〜３／３２画素のステップ範囲でドットを打つタイミング早くすることができる。

図１７はドットを１／３２画素ずつ打つタイミングを遅くした場合を示している。ここで図１１におけるアドレスカウンタは”１０”になっているとしている。まず、画素制御データ”００１”が画素クロックＰＣＬＫに同期して入力される（図１７−Ａ）。画素制御データが”００１”であるのでアドレスがカウントアップされ”１１”となり、アドレス”１１”に対応するデータがメモリから出力され、それが変調データとして出力される（図１７−Ｂ）。この変調データは図１２にあるように、”１”が出力されるｂｉｔが前の画素の変調データと１ｂｉｔだけずれている。この変調データを図２のシリアル変調信号生成部に入力させＰＭ信号として出力すると、黒の出力タイミングを１つ前の画素に比べ１／３２画素遅くすることができる。次にまた、画素制御データ”００１”が画素クロックＰＣＬＫに同期して入力される（図１７−Ｂ）と、画素制御データが”００１”であるのでアドレスがカウントダウンされ”１２”となり、アドレス”１２”に対応するデータがメモリから出力され、それが変調データとして出力される（図１７−Ｃ）。この変調データは図１２にあるように、”１”が出力されるｂｉｔが前の画素の変調データと１ｂｉｔだけずれている。この変調データを図２のシリアル変調信号生成部に入力させＰＭ信号として出力すると、黒の出力タイミングを１つ前の画素に比べ１／３２画素遅くすることができる。

以上のようにしてドットを１／３２画素ずつ打つタイミング遅くすることができる。

また、上記のように１／３２画素ずつ打つタイミングを遅くしていき、アドレスカウンタが”１８”までになった場合について説明する。図１８にその場合の様子を示す。画素制御データ”００１”が画素クロックＰＣＬＫに同期して入力され（図１８−Ａ）、それに従い、アドレスがカウントアップされ”１８”となると、位相データ生成部では位相データとして”０１”を出力する。図２における画素クロック生成部では位相データ”０１”が入力されたことにより、画素クロックＰＣＬＫを２／８クロックだけ長くして出力する。メモリからはアドレス”１８”に対応するデータが出力され、それが変調データとして出力される。この変調データを図２のシリアル変調信号生成部に入力させＰＭ信号として出力する。このときシリアル変調信号生成部では画素クロックＰＣＬＫがシフトし長くなっているので、その長くなったところに”０”を追加してＰＭ信号として出力する。そして次の画素ではアドレスを”１０”に初期化し、アドレス”１０”に対応するデータを変調データとして出力するようにする。以上のようにすることにより、アドレスが”１８”になった以降の画素においても１／３２画素ずつ打つタイミングを遅くすることができる。

図１１において黒画素の変調データをメモリに保持する構成としたが、図１９に示すようにある固定データの一部をアドレスカウンタの値に応じて選択するようにしてもよい。具体的には、例えば固定データとしては図１９に示す値とし、アドレスカウンタにより図２０に示すようにデータを選択する。これにより、比較的小さな回路で変調データを出力することができる。

以上の画素クロック及びパルス変調信号生成装置を用いることにより、画素を遅く打つ場合は１／３２画素ずつ、画素を早く打つ場合は１／３２〜３／３２画素のステップでタイミングを変えることができるので、ドット位置を精度良く制御することができる。

また、上述したように位相がずれた複数の高周波クロックを使い、画素を最小で１／３２画素の精度で打つタイミングを変えており、１／３２画素に相当する高い周波数のクロックを使うことなく、より低い周波数のクロックで実現できているのでより省電力を図ることができる。さらに上述の画素クロック及びパルス変調信号生成装置をＡＳＩＣとして構成することにより省資源を図ることができる。

このように、本発明は高周波クロックを生成する高周波クロック生成手段と、画素（ドット）を打つタイミングを指示する画素制御データと画像データに基づいて、画素クロックの遷移タイミングを指示する位相データと画像データに対応した所望のビットパターンを表す変調データとを生成する変調データ生成手段と、前記高周波クロックと前記位相データと水平同期信号とに基づいて画素クロックを生成する画素クロック生成手段と、前記変調データを前記高周波クロックおよび前記画素クロックに基づいてシリアルパルス列のパルス変調信号に変換して出力するシリアル変調信号生成手段とを有する画素クロック及びパルス変調信号生成装置において、前記変調データ生成手段は、予め記憶されている変調データ生成用のデータから画素制御データに応じたデータを選択して変調データとすることを特徴としている。

本発明では、変調データ生成手段は、予め記憶されている変調データ生成用のデータから画素制御データに応じたデータを選択して変調データとすることにより、画素クロックの周波数を変化させないで済む簡単な構成で、ドット位置の制御を精度良く行うことができる。すなわち、簡単な構成で、画素（ドット）を打つタイミングを複数の微小画素ステップで早くしたり、遅くしたりすることが可能となる。また、簡単な構成となっているので、省電力を図ることができる。更に容易にＡＳＩＣ化することができ、省資源を図ることができる。

より具体的に、変調データ生成手段は、図１１に示すように、複数のパターンの変調データを保持するメモリと、前記メモリのアドレスを生成するアドレス生成手段とを有し、前記アドレス生成手段は、画素制御データに応じてメモリのアドレスを生成するようになっている。

ここで、アドレス生成手段は、図１１の例では、アドレスカウンタであって、この場合、アドレスカウンタのカウント値の減少幅、または、増加幅が画素制御データに依存していることによって、アドレスカウンタから所定のメモリアドレスを生成することができる。

また、変調データ生成手段は、図１９に示すように、ある固定データのどの部分を選択するかを示す選択信号を出力する選択信号出力手段と、前記選択信号出力手段からの選択信号に基づいて、前記固定データの一部を選択し、変調データとして出力するデータ選択手段とを有し、前記選択信号出力手段は、画素制御データに応じた選択信号を出力するようになっている。

ここで、選択信号出力手段は、図１９の例では、アドレスカウンタであって、この場合、アドレスカウンタのカウント値の減少幅、または、増加幅が画素制御データに依存していることによって、アドレスカウンタから所定の選択信号を出力させることができる。

また、本発明では、画像データに応じて駆動される光源から出力される光束を、被走査媒体上に走査させる光走査装置において、該光走査装置は、上述した本発明の画素クロック及びパルス変調信号生成装置を有していることを特徴としている。

図２１は本発明の画素クロック及びパルス変調信号生成装置を搭載した光走査装置を示す図である。

図２１における光源ユニット８０１の背面には半導体レーザの制御を司る駆動回路及び画素クロック及びパルス変調信号生成装置が形成されたプリント基板８０２が装着され、光軸と直交する光学ハウジングの壁面に上記したスプリングにより当接され、調節ネジ８０３により傾きが合わせられ姿勢が保持される。尚、調節ネジ８０３はハウジング壁面に形成された突起部に螺合される。光学ハウジング内部には、上記したシリンダレンズ８０５、ポリゴンミラーを回転するポリゴンモータ８０８、ｆθレンズ８０６、トロイダルレンズ、および折り返しミラー８０７が各々位置決めされ支持され、また、同期検知センサを実装するプリント基板８０９は、ハウジング壁面に光源ユニットと同様、外側より装着される。光学ハウジングは、カバー８１１により上部を封止し、壁面から突出した複数の取付部８１０にて画像形成装置本体のフレーム部材にネジ固定される。

このように、画像データに応じて駆動される光源から出力される光束を、被走査媒体上に走査させる光走査装置において、該光走査装置が本発明の画素クロック及びパルス変調信号生成装置を有しているときには、光走査装置をコンパクトなものにすることができる。

また、本発明では、上述の光走査装置を用いて画像形成がなされることを特徴としている。

図２２に上述した光走査装置を搭載した画像形成装置の例を示す。被走査面である感光体ドラム９０１の周囲には感光体を高圧に帯電する帯電チャージャ９０２、光走査装置９００により記録された静電潜像に帯電したトナーを付着して顕像化する現像ローラ９０３、現像ローラにトナーを供給するトナーカートリッジ９０４、ドラムに残ったトナーを掻き取り備蓄するクリーニングケース９０５が配置される。感光体ドラムへは上記したように１面毎に複数ライン同時に潜像記録が行われる。記録紙は給紙トレイ９０６から給紙コロ９０７により供給され、レジストローラ対９０８により副走査方向の記録開始のタイミングに合わせて送りだされ、感光体ドラムを通過する際に転写チャージャ９０６によってトナーが転写され、定着ローラ９０９で定着して排紙ローラ９１２により排紙トレイ９１０に排出される。

このように、本発明の光走査装置を用いて画像形成がなされるときには、光走査装置をコンパクトなものにすることができる。

本発明は、レーザプリンタ，デジタル複写機等に利用可能である。

本発明の画素クロック生成及びパルス変調信号生成装置を有する画像形成システムの全体構成例を示す図である。 変調データ生成部の処理を説明するための図である。 本発明の画素クロック及びパルス変調信号生成装置の構成例を示す図である。 本発明の画素クロック及びパルス変調信号生成装置の処理動作を説明するための図である。 本発明の画素クロック及びパルス変調信号生成装置の処理動作を説明するための図である。 本発明の画素クロック及びパルス変調信号生成装置の処理動作を説明するための図である。 本発明の画素クロック及びパルス変調信号生成装置の処理動作を説明するための図である。 本発明の画素クロック及びパルス変調信号生成装置の処理動作を説明するための図である。 本発明の画素クロック及びパルス変調信号生成装置の処理動作を説明するための図である。 本発明の画素クロック及びパルス変調信号生成装置の処理動作を説明するための図である。 変調データ生成部の構成例を示す図である。 図１１の変調データ生成部の処理動作を説明する図である。 図１１の変調データ生成部を含んだ図３の画素クロック及びパルス変調信号生成装置の全体動作を説明するための図である。 図１１の変調データ生成部を含んだ図３の画素クロック及びパルス変調信号生成装置の全体動作を説明するための図である。 図１１の変調データ生成部を含んだ図３の画素クロック及びパルス変調信号生成装置の全体動作を説明するための図である。 図１１の変調データ生成部を含んだ図３の画素クロック及びパルス変調信号生成装置の全体動作を説明するための図である。 図１１の変調データ生成部を含んだ図３の画素クロック及びパルス変調信号生成装置の全体動作を説明するための図である。 図１１の変調データ生成部を含んだ図３の画素クロック及びパルス変調信号生成装置の全体動作を説明するための図である。 変調データ生成部の他の構成例を示す図である。 図１９の変調データ生成部を含んだ図３の画素クロック及びパルス変調信号生成装置の全体動作を説明するための図である。 本発明の画素クロック及びパルス変調信号生成装置を搭載した光走査装置を示す図である。 図２１の光走査装置を搭載した画像形成装置の例を示す図である。 レーザプリンタ，デジタル複写機等の画像形成装置の一般的構成を示す図である。

符号の説明

９０１ 半導体レーザ
９０２ コリメータレンズ
９０３ シリンダーレンズ
９０４ ポリゴンミラー
９０５ 感光体
９０６ ｆθレンズ
９０７ トロイダルレンズ
９０８，９０９ フォトディテクタ
９１０ ミラー
９１１ 高周波クロック生成部
９１２ ドット位置ずれ検出・制御部
９１３ 画像処理部
９１４ 画素クロック生成部
９１５ 変調データ生成部
９１６ シリアル変調信号生成部
９１７ レーザ駆動部

Claims (8)

1. 高周波クロックを生成する高周波クロック生成手段と、画素（ドット）を打つタイミングを指示する画素制御データと画像データに基づいて、画素クロックの遷移タイミングを指示する位相データと画像データに対応した所望のビットパターンを表す変調データとを生成する変調データ生成手段と、前記高周波クロックと前記位相データと水平同期信号とに基づいて画素クロックを生成する画素クロック生成手段と、前記変調データを前記高周波クロックおよび前記画素クロックに基づいてシリアルパルス列のパルス変調信号に変換して出力するシリアル変調信号生成手段とを有する画素クロック及びパルス変調信号生成装置において、前記変調データ生成手段は、予め記憶されている変調データ生成用のデータから画素制御データに応じたデータを選択して変調データとすることを特徴とする画素クロック及びパルス変調信号生成装置。
2. 請求項１記載の画素クロック及びパルス変調信号生成装置において、前記変調データ生成手段は、複数のパターンの変調データを保持するメモリと、前記メモリのアドレスを生成するアドレス生成手段とを有し、前記アドレス生成手段は、画素制御データに応じてメモリのアドレスを生成することを特徴とする画素クロック及びパルス変調信号生成装置。
3. 請求項１記載の画素クロック及びパルス変調信号生成装置において、前記変調データ生成手段は、ある固定データのどの部分を選択するかを示す選択信号を出力する選択信号出力手段と、前記選択信号出力手段からの選択信号に基づいて、前記固定データの一部を選択し、変調データとして出力するデータ選択手段とを有し、前記選択信号出力手段は、画素制御データに応じた選択信号を出力することを特徴とする画素クロック及びパルス変調信号生成装置。
4. 請求項１記載の画素クロック及びパルス変調信号生成装置において、前記シリアル変調信号生成手段は、前記画素クロックが長くなったとき、前記変調データに所定のデータを追加して、シリアルパルス列のパルス変調信号に変換して出力することを特徴とする画素クロック及びパルス変調信号生成装置。
5. 請求項１記載の画素クロック及びパルス変調信号生成装置において、前記シリアル変調信号生成手段は、前記画素クロックが短くなったとき、前記変調データから所定のデータを削除して、シリアルパルス列のパルス変調信号に変換して出力することを特徴とする画素クロック及びパルス変調信号生成装置。
6. 請求項２記載の画素クロック及びパルス変調信号生成装置において、メモリに保持されている複数のパターンの変調データは、パターンが１ｂｉｔずつずれている状態で保持されていることを特徴とする画素クロック及びパルス変調信号生成装置。
7. 画像データに応じて駆動される光源から出力される光束を、被走査媒体上に走査させる光走査装置において、該光走査装置は、請求項１乃至請求項６のいずれか一項に記載の画素クロック及びパルス変調信号生成装置を有していることを特徴とする光走査装置。
8. 請求項７記載の光走査装置を用いて画像形成がなされることを特徴とする画像形成装置。

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