JP2009196226A - パルス変調信号生成装置、光源装置、光走査装置及び画像形成装置 - Google Patents

Abstract

【課題】消費電力の増加を招くことなく、パルス変調信号を生成するパルス変調信号生成装置を提供する。
【解決手段】互いに位相が異なる複数の高周波クロック信号を生成する高周波クロック生成回路２１９Ａと、外部からの画像データに基づいて、光源の発光部が消灯状態から点灯状態に移行する点灯タイミング及び点灯状態から消灯状態に移行する消灯タイミングのそれぞれに関する情報が含まれる移行タイミングデータを求める画像データ変換回路２１９Ｂと、点灯タイミング及び消灯タイミングが含まれる所定の期間のみ、複数の高周波クロック信号のうちのいずれかの高周波クロック信号を入力させ、移行タイミングデータに基づいてパルス変調信号を生成する変調信号生成回路２１９Ｃとを有する。
【選択図】図５

Description

本発明は、パルス変調信号生成装置、光源装置、光走査装置及び画像形成装置に係り、更に詳しくは、光源を発光させるのに用いられるパルス変調信号生成装置、該パルス変調信号生成装置を備える光源装置、該光源装置を有する光走査装置及び画像形成装置に関する。

光プリンタ装置、デジタル複写機、及び光プロッタ等の画像形成装置に用いられている光走査装置は、画像情報に応じて変調された光により被走査面を走査し、被走査面上に画像情報に応じた潜像を形成している。

そこで、光走査装置は、画像情報に応じて変調された光を出力するために、画像情報に応じてパルス変調された変調信号を用いて光源を駆動している（例えば、特許文献１及び特許文献２参照）。

特許第３５１５０８７号公報 特許第３３７２５６４号公報

近年、画像形成装置に対する省電力化の要求が高くなり、その対策の１つとして、光走査装置における消費電力の低減が期待されている。しかしながら、特許文献１に開示されているパルス変調信号生成回路及び特許文献２に開示されている信号発生装置では、光源における発光部の数が増加したり、あるいは画像の解像度が高くなると、必要となるデータのビット数が多くなったり、信号線の数が多くなり、消費電力の増加を招来する。そして、冷却装置を必要とする場合も考えられる。

本発明は、かかる事情の下になされたもので、その第１の目的は、消費電力の増加を招くことなく、パルス変調信号を生成することができるパルス変調信号生成装置を提供することにある。

また、本発明の第２の目的は、消費電力の増加を招くことなく、変調された光を出力することができる光源装置を提供することにある。

また、本発明の第３の目的は、消費電力の増加を招くことなく、高精度の光走査を行うことができる光走査装置を提供することにある。

また、本発明の第４の目的は、消費電力の増加を招くことなく、高品質の画像を形成することができる画像形成装置を提供することにある。

本発明は、第１の観点からすると、外部からの入力データに応じて、光源をパルス発光させるためのパルス変調信号を生成するパルス変調信号生成装置であって、互いに位相が異なる複数の高周波クロック信号を生成する高周波クロック生成回路と；前記光源が消灯状態から点灯状態に移行する点灯タイミング及び点灯状態から消灯状態に移行する消灯タイミングが含まれる所定の期間のみ、前記複数の高周波クロック信号のうちのいずれかの高周波クロック信号を入力させ、前記点灯タイミング及び前記消灯タイミングのそれぞれに関する情報が含まれる移行タイミングデータに基づいて前記パルス変調信号を生成する変調信号生成回路と；を備えるパルス変調信号生成装置である。

これによれば、変調信号生成回路では、点灯タイミング及び消灯タイミングが含まれる所定の期間のみ、複数の高周波クロック信号のうちのいずれかの高周波クロック信号が入力される。すなわち、必要な時のみ高周波クロック信号が入力されるため、従来よりも消費電力を少なくすることができる。

本発明は、第２の観点からすると、外部からの入力データに応じて変調された光を出力する光源装置であって、光源と；前記入力データに応じてパルス変調されたパルス変調信号を生成し、前記光源に出力する本発明のパルス変調信号生成装置と；を備える光源装置である。

これによれば、本発明のパルス変調信号生成装置を備えているため、消費電力の増加を招くことなく、変調された光を出力することが可能となる。

本発明は、第３の観点からすると、光により被走査面を走査する光走査装置であって、本発明の光源装置と；前記光源装置からの光を偏向する偏向器と；前記偏向器で偏向された光を前記被走査面に集光する走査光学系と；を備える光走査装置である。

これによれば、本発明の光源装置を備えているため、消費電力の増加を招くことなく、高精度の光走査を行うことが可能となる。

本発明は、第４の観点からすると、少なくとも１つの像担持体と；前記少なくとも１つの像担持体に対して画像情報が含まれる光を走査する少なくとも１つの本発明の光走査装置と；を備える画像形成装置。

これによれば、少なくとも１つの本発明の光走査装置を備えているため、結果として、消費電力の増加を招くことなく、高品質の画像を形成することが可能となる。

以下、本発明の一実施形態を図１〜図３９に基づいて説明する。図１には、本発明の一実施形態に係る画像形成装置としてのレーザプリンタ１０００の概略構成が示されている。

このレーザプリンタ１０００は、光走査装置１０１０、感光体ドラム１０３０、帯電チャージャ１０３１、現像ローラ１０３２、転写チャージャ１０３３、除電ユニット１０３４、クリーニングユニット１０３５、トナーカートリッジ１０３６、給紙コロ１０３７、給紙トレイ１０３８、レジストローラ対１０３９、定着ローラ１０４１、排紙ローラ１０４２、排紙トレイ１０４３、通信制御装置１０５０、及び上記各部を統括的に制御するプリンタ制御装置１０６０などを備えている。なお、これらは、プリンタ筐体１０４４の中の所定位置に収容されている。

通信制御装置１０５０は、ネットワークなどを介した上位装置（例えばパソコン）との双方向の通信を制御する。

感光体ドラム１０３０は、円柱状の部材であり、その表面には感光層が形成されている。すなわち、感光体ドラム１０３０の表面が被走査面である。そして、感光体ドラム１０３０は、図１における矢印方向に回転するようになっている。

帯電チャージャ１０３１、現像ローラ１０３２、転写チャージャ１０３３、除電ユニット１０３４及びクリーニングユニット１０３５は、それぞれ感光体ドラム１０３０の表面近傍に配置されている。そして、感光体ドラム１０３０の回転方向に沿って、帯電チャージャ１０３１→現像ローラ１０３２→転写チャージャ１０３３→除電ユニット１０３４→クリーニングユニット１０３５の順に配置されている。

帯電チャージャ１０３１は、感光体ドラム１０３０の表面を均一に帯電させる。

光走査装置１０１０は、帯電チャージャ１０３１で帯電された感光体ドラム１０３０の表面に、上位装置からの画像情報に基づいて変調された光束を照射する。これにより、感光体ドラム１０３０の表面に、画像情報に対応した潜像が形成される。ここで形成された潜像は、感光体ドラム１０３０の回転に伴って現像ローラ１０３２の方向に移動する。なお、この光走査装置１０１０の構成については後述する。

トナーカートリッジ１０３６にはトナーが格納されており、該トナーは現像ローラ１０３２に供給される。

現像ローラ１０３２は、感光体ドラム１０３０の表面に形成された潜像にトナーカートリッジ１０３６から供給されたトナーを付着させて画像情報を顕像化させる。ここでトナーが付着した潜像（以下では、便宜上「トナー像」ともいう）は、感光体ドラム１０３０の回転に伴って転写チャージャ１０３３の方向に移動する。

給紙トレイ１０３８には記録紙１０４０が格納されている。この給紙トレイ１０３８の近傍には給紙コロ１０３７が配置されており、該給紙コロ１０３７は、記録紙１０４０を給紙トレイ１０３８から１枚づつ取り出し、レジストローラ対１０３９に搬送する。該レジストローラ対１０３９は、給紙コロ１０３７によって取り出された記録紙１０４０を一旦保持するとともに、該記録紙１０４０を感光体ドラム１０３０の回転に合わせて感光体ドラム１０３０と転写チャージャ１０３３との間隙に向けて送り出す。

転写チャージャ１０３３には、感光体ドラム１０３０の表面上のトナーを電気的に記録紙１０４０に引きつけるために、トナーとは逆極性の電圧が印加されている。この電圧により、感光体ドラム１０３０の表面のトナー像が記録紙１０４０に転写される。ここで転写された記録紙１０４０は、定着ローラ１０４１に送られる。

この定着ローラ１０４１では、熱と圧力とが記録紙１０４０に加えられ、これによってトナーが記録紙１０４０上に定着される。ここで定着された記録紙１０４０は、排紙ローラ１０４２を介して排紙トレイ１０４３に送られ、排紙トレイ１０４３上に順次スタックされる。

除電ユニット１０３４は、感光体ドラム１０３０の表面を除電する。

クリーニングユニット１０３５は、感光体ドラム１０３０の表面に残ったトナー（残留トナー）を除去する。残留トナーが除去された感光体ドラム１０３０の表面は、再度帯電チャージャ１０３１に対向する位置に戻る。

次に、前記光走査装置１０１０の構成について説明する。

この光走査装置１０１０は、図２に示されるように、光源１４、カップリングレンズ１５、開口板１６、シリンドリカルレンズ１７、ポリゴンミラー１３、偏向器側走査レンズ１１ａ、像面側走査レンズ１１ｂ、２つの光検知センサ（１８ａ、１８ｂ）、２つの光検知用ミラー（１９ａ、１９ｂ）、及び走査制御装置２２（図２では図示省略、図４参照）などを備えている。そして、これらは、ハウジング２１の中の所定位置に組み付けられている。

なお、本明細書では、ＸＹＺ３次元直交座標系において、感光体ドラム１０３０の長手方向に沿った方向をＹ軸方向、各走査レンズ（１１ａ、１１ｂ）の光軸に沿った方向をＸ軸方向として説明する。

また、以下では、便宜上、主走査方向に対応する方向を「主走査対応方向」と略述し、副走査方向に対応する方向を「副走査対応方向」と略述する。

光源１４は、一例として図３に示されるように、４０個の発光部が２次元的に配列されて１つの基板上に形成された２次元アレイ１００を有している。図３におけるＭ方向は主走査対応方向であり、Ｓ方向は副走査対応方向（ここでは、Ｚ軸方向と同じ）である。また、Ｔ方向はＭ方向からＳ方向に向かって傾斜角α（０°＜α＜９０°）をなす方向である。

この２次元アレイ１００は、Ｔ方向に沿って１０個の発光部が等間隔に配置された発光部列を４列有している。そして、これら４列の発光部列は、すべての発光部をＳ方向に伸びる仮想線上に正射影したときに等間隔となるように、Ｓ方向に等間隔に配置されている。なお、本明細書では、「発光部間隔」とは２つの発光部の中心間距離をいう。

また、各発光部は、７８０ｎｍ帯の垂直共振器型の面発光レーザ（Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ：ＶＣＳＥＬ）である。すなわち、２次元アレイ１００は、４０個の発光部を有する面発光レーザアレイである。

図２に戻り、カップリングレンズ１５は、光源１４から射出された光束を略平行光とする。

開口板１６は、開口部を有し、カップリングレンズ１５を介した光束のビーム径を規定する。

シリンドリカルレンズ１７は、開口板１６の開口部を通過した光束を、ポリゴンミラー１３の偏向反射面近傍に副走査対応方向（ここでは、Ｚ軸方向）に関して結像する。

光源１４とポリゴンミラー１３との間の光路上に配置される光学系は、偏向器前光学系とも呼ばれている。本実施形態では、偏向器前光学系は、カップリングレンズ１５と開口板１６とシリンドリカルレンズ１７とから構成されている。

ポリゴンミラー１３は、４面鏡を有し、各鏡がそれぞれ偏向反射面となる。このポリゴンミラー１３は、副走査対応方向（ここでは、Ｚ軸方向）に平行な軸の周りに等速回転し、シリンドリカルレンズ１７からの光束を偏向する。

偏向器側走査レンズ１１ａは、ポリゴンミラー１３で偏向された光束の光路上に配置されている。

像面側走査レンズ１１ｂは、偏向器側走査レンズ１１ａを介した光束の光路上に配置されている。そして、この像面側走査レンズ１１ｂを介した光束が感光体ドラム１０３０の表面に照射され、光スポットが形成される。この光スポットは、ポリゴンミラー１３の回転に伴って感光体ドラム１０３０の長手方向に移動する。すなわち、感光体ドラム１０３０上を走査する。このときの光スポットの移動方向が「主走査方向」である。

ポリゴンミラー１３と感光体ドラム１０３０との間の光路上に配置される光学系は、走査光学系とも呼ばれている。本実施形態では、走査光学系は、偏向器側走査レンズ１１ａと像面側走査レンズ１１ｂとから構成されている。なお、偏向器側走査レンズ１１ａと像面側走査レンズ１１ｂの間の光路上、及び像面側走査レンズ１１ｂと感光体ドラム１０３０の間の光路上の少なくとも一方に、少なくとも１つの折り曲げミラーが配置されても良い。

ポリゴンミラー１３で偏向され、走査光学系を介した光束のうち、書き込み前の光束の一部は、光検知用ミラー１９ａを介して光検知センサ１８ａに入射する。また、ポリゴンミラー１３で偏向され、走査光学系を介した光束のうち、書き込み後の光束の一部は、光検知用ミラー１９ｂを介して光検知センサ１８ｂに入射する。

各光検知センサはいずれも、受光量に応じた電気信号（光電変換信号）を生成し、走査制御装置２２に出力する。

走査制御装置２２は、一例として図４に示されるように、画素クロック生成回路２１５、画像処理回路２１６、書込制御回路２１９、及び光源駆動回路２２１などを有している。なお、図４における矢印は、代表的な信号や情報の流れを示すものであり、各ブロックの接続関係の全てを表すものではない。

画素クロック生成回路２１５は、光検知センサ１８ａの出力信号と光検知センサ１８ｂの出力信号とから、光検知センサ１８ａと光検知センサ１８ｂとの間を光束が走査するのに要した時間を求め、その時間に予め設定されている数のパルスが収まるように周波数を設定し、該周波数の画素クロック信号ＰＣＬＫを生成する。ここで生成された画素クロック信号ＰＣＬＫは、画像処理回路２１６及び書込制御回路２１９に供給される。また、光検知センサ１８ａの出力信号は、同期信号として書込制御回路２１９に出力される。

画像処理回路２１６は、プリンタ制御装置１０６０を介して上位装置から受信した画像情報をラスター展開するとともに、所定の中間調処理などを行った後、画素クロック信号ＰＣＬＫを基準とした各画素の階調を表す画像データを発光部毎に作成する。そして、画像処理回路２１６は、光検知センサ１８ａの出力信号に基づいて走査開始を検出すると、画素クロック信号ＰＣＬＫに同期して画像データを書込制御回路２１９に出力する。

書込制御回路２１９は、画像処理回路２１６からの画像データ、画素クロック生成回路２１５からの画素クロック信号ＰＣＬＫ及び同期信号に基づいてパルス変調信号を生成する。なお、この書込制御回路２１９の構成については後述する。

光源駆動回路２２１は、書込制御回路２１９からのパルス変調信号に基づいて２次元アレイ１００の各発光部を駆動する。

《書込制御回路》
上記書込制御回路２１９は、一例として図５に示されるように、高周波クロック生成回路２１９Ａ、画像データ変換回路２１９Ｂ及び変調信号生成回路２１９Ｃを有している。

１．画像データ変換回路
画像データ変換回路２１９Ｂは、画像データを画素毎に４種類のデータ（ｓｖａｌｉｄ、ｓｄａｔａ、ｒｖａｌｉｄ、ｒｄａｔａ）を含む「移行タイミングデータ」に変換する。ｓｖａｌｉｄは、発光部の消灯状態から点灯状態への移行（以下では、便宜上「セット」ともいう）の有無を示すデータであり、ｓｄａｔａは、セットのタイミング（点灯タイミング）を示すデータである。また、ｒｖａｌｉｄは、発光部の点灯状態から消灯状態への移行（以下では、便宜上「リセット」ともいう）の有無を示すデータであり、ｒｄａｔａは、リセットのタイミング（消灯タイミング）を示すデータである。

ところで、１画素の画像データは、例えば１画素が主走査方向に関して６４分割される場合に、６ビットで表すことができる（図６参照）。ここでは、一例として、図６に示されるように、画像データの値が大きくなるにつれて左側から暗領域が増加する、いわゆる左モードを採用している。

そして、この場合における移行タイミングデータが図７に示されている。

ｓｖａｌｉｄ及びｒｖａｌｉｄは、暗領域が存在する場合は「１」となり、暗領域が存在しない場合、すなわち、画像データが「００００００」の場合のみ「０」となる。

また、暗領域が存在する場合、セット位置は必ず左端となるので、ｓｄａｔａは「００００００」となる。また、リセット位置は画像データの値によって異なり、ｒｄａｔａは画像データと同じとなる。

なお、画像データの値が大きくなるにつれて中央から暗領域が増加するいわゆる中モード、あるいは、画像データの値が大きくなるにつれて右側から暗領域が増加するいわゆる右モードであっても良い。但し、右モードでは、暗領域が存在する場合、リセット位置は必ず右端（次の画素の「００００００」）となるので、ｒｄａｔａは「００００００」となる。そして、セット位置は画像データの値によって異なり、ｓｄａｔａは画像データの２の補数となる。また、中モードでは、暗領域が存在する場合、セット位置及びリセット位置は画像データの値によって異なっている。この場合、対応表を、参照可能なルックアップテーブルとして予め保持しておくことにより、迅速な変換が可能となる。

２．高周波クロック生成回路
図５に戻り、高周波クロック生成回路２１９Ａは、基準となる周波数のクロック信号ＲＥＦＣＬＫが入力され、互いに位相が異なる複数の高周波クロック信号を生成する。

ここでは、高周波クロック生成回路２１９Ａは、一例として図８に示されるように、位相周波数検出器（ＰＦＤ）２１９Ａ_１、ローパスフィルタ（ＬＰＦ）２１９Ａ_２、分周器（１／Ｎｖ）２１９Ａ_３、電圧制御発振器（ＶＣＯ）２１９Ａ_４及び分周器（１／４）２１９Ａ_５を有している。

位相周波数検出器２１９Ａ_１は、クロック信号ＲＥＦＣＬＫと分周器２１９Ａ_３の出力信号との位相差を検出し、その検出結果を出力する。

ローパスフィルタ２１９Ａ_２は、位相周波数検出器２１９Ａ_１の出力信号を平滑化し、アナログ電圧信号Ｖｃに変換する。

電圧制御発振器２１９Ａ_４は、４つの差動バッファ（Ａ_１〜Ａ_４）がリング状に接続され、ローパスフィルタ２１９Ａ_２からの上記アナログ電圧信号Ｖｃによって発振周波数が変化する。ここでは、一例として図８に示されるように、電圧制御発振器２１９Ａ_４から、互いに位相が異なる８つの高周波クロック信号（ＶＣＬＫ７〜ＶＣＬＫ０：ＶＣＬＫ[７：０]）が出力される。なお、ＶＣＬＫ[７：０]を区別する必要がないときには、これらを総称して単に「ＶＣＬＫ」ともいう。

また、ＶＣＬＫ７は、分周器２１９Ａ_３にも供給される。さらに、ＶＣＬＫ３は、分周器２１９Ａ_５にも供給される。

分周器２１９Ａ_３は、ＶＣＬＫ７をＮｖ分周する。

すなわち、位相周波数検出器２１９Ａ_１とローパスフィルタ２１９Ａ_２と分周器２１９Ａ_３と電圧制御発振器２１９Ａ_４とによってＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）が構成されている。そして、クロック信号ＲＥＦＣＬＫの周波数及び分周器２１９Ａ_３のＮｖによって、高周波クロック信号の周波数を設定することができる。

分周器２１９Ａ_５は、ＶＣＬＫ３を４分周し、パルス変調信号を生成する際の基準となるクロック信号ＧＣＬＫとして出力する。ＧＣＬＫは、ＶＣＬＫ３に同期しており、分周によるアナログ遅延分のみＶＣＬＫ３から遅れて出力される。

ＶＣＬＫ[７：０]及びＧＣＬＫのタイミングチャートが図９に示されている。ＶＣＬＫ[７：０]は、互いにＴｖだけ位相差を持った、いわゆる多相クロック信号である。例えば、ＶＣＬＫの周波数が１ＧＨｚの場合には、Ｔｖ＝１２５ｐｓとなる。また、ＶＣＬＫの周波数が１ＧＨｚの場合には、ＧＣＬＫの周波数は２５０ＭＨｚ（周期４ｎｓ）となる。なお、図９では、ＶＣＬＫ３を分周することによるアナログ遅延は明示していない。

ここでは、図１０に示されるように、ＧＣＬＫの１周期を４分割（ＱＴ０，ＱＴ１，ＱＴ２，ＱＴ３）している。さらに、各ＱＴを２分割（ＨＡＬＦ０，ＨＡＬＦ１）し、そして、各ＨＡＬＦを４分割（ＰＨ０，ＰＨ１，ＰＨ２，ＰＨ３）している。従って、ＧＣＬＫの１周期を３２分割したときの各位置を、ＱＴとＨＡＬＦとＰＨとによって表現することができる。なお、本実施形態では、ＧＣＬＫ内のどの位置にセット、リセットが存在するかをこのＱＴ，ＨＡＬＦ，ＰＨによって表現している。例えば、パルスエッジの位置を５ビットで表した場合、上位２ビットでＱＴを表し、下位２ビットでＰＨを表し、中央のビットでＨＡＬＦを表すことができる。例えば、「１０１０１」は、ＱＴ２のＨＡＬＦ１のＰＨ１の位置を示している。

本実施形態では、一例としてＧＣＬＫの周期はＰＣＬＫの周期の半分としている。また、ＰＣＬＫの周期は常に一定であるとしている。なお、ＧＣＬＫの周期をＰＣＬＫの周期の逓倍とすることにより、簡易な構成とすることができる。

３．変調信号生成回路
図５に戻り、変調信号生成回路２１９Ｃは、画像データ変換回路２１９Ｂからの移行タイミングデータ、高周波クロック生成回路２１９ＡからのＶＣＬＫ[７：０]及びＧＣＬＫが入力され、パルス変調信号を出力する。

ここでは、変調信号生成回路２１９Ｃは、図１１に示されるように、パルス位相生成回路２１９Ｃ_１、パルス生成回路２１９Ｃ_２、位相検出回路２１９Ｃ_３、及び位相保持回路２１９Ｃ_４を有している。

３−１．位相検出回路
位相検出回路２１９Ｃ_３は、同期信号、ＶＣＬＫ３及びＧＣＬＫが入力され、同期信号の立ち下がり位置を検出し、４つのデータ（ｄｅｔ＿ｑｔ［３］，ｄｅｔ＿ｑｔ［２］，ｄｅｔ＿ｑｔ［１］，ｄｅｔ＿ｑｔ［０］：ｄｅｔ＿ｑｔ[３：０]）を出力する。

この位相検出回路２１９Ｃ_３は、図１２に示されるように、ＶＣＬＫ３で動作する５つのフリップフロップ（Ｃ_３−１〜Ｃ_３−５）、ＧＣＬＫで動作する４つのフリップフロップ（Ｃ_３−６〜Ｃ_３−９）、及び４つのＮＯＲ回路（Ｃ_３−１０〜Ｃ_３−１３）を有している。そして、各フリップフロップの入力信号及びｄｅｔ＿ｑｔ[３：０]のタイミングチャートが一例として図１３に示されている。

３−２．位相保持回路
位相保持回路２１９Ｃ_４は、ｄｅｔ＿ｑｔ[３：０]及びＧＣＬＫが入力され、画素クロック位相データ（ｐ＿ｐｏｓ［４］，ｐ＿ｐｏｓ［３］，ｐ＿ｐｏｓ［２］，ｐ＿ｐｏｓ［１］，ｐ＿ｐｏｓ［０］：ｐ＿ｐｏｓ[４：０]）及び信号ｒｓｉｇを出力する。

ここでは、位相保持回路２１９Ｃ_４は、図１２に示されるように、ｒｓｉｇ生成回路２１９Ｃ_４−１、及び位相データ作成回路２１９Ｃ_４−２を有している。

位相データ作成回路２１９Ｃ_４−２は、ｄｅｔ＿ｑｔ[３：０]及びＧＣＬＫが入力され、ｐ＿ｐｏｓ[４：０]を作成する。ここでは、図１５に示される変換テーブルが参照される。例えば、ｄｅｔ＿ｑｔ［３：０］＝００１０、すなわち、ｄｅｔ＿ｑｔ［３］＝０、ｄｅｔ＿ｑｔ［２］＝０、ｄｅｔ＿ｑｔ［１］＝１、ｄｅｔ＿ｑｔ［０］＝０、のときは、ｐ＿ｐｏｓ［４：０］＝０１０００、すなわち、ｐ＿ｐｏｓ［４］＝０、ｐ＿ｐｏｓ［３］＝１、ｐ＿ｐｏｓ［２］＝０、ｐ＿ｐｏｓ［１］＝０、ｐ＿ｐｏｓ［０］＝０となる。

また、位相データ作成回路２１９Ｃ_４−２は、ｄｅｔ＿ｑｔ[３：０]の論理和（ＯＲ）をとり、信号ｄｅｔとして出力する。すなわち、この信号ｄｅｔは、ｄｅｔ＿ｑｔ[３：０]＝００００のときにローレベルとなり、それ以外のときにハイレベルとなる。

ｒｓｉｇ生成回路２１９Ｃ_４−１は、上記信号ｄｅｔ及びＧＣＬＫが入力され、信号ｒｓｉｇを生成する。この信号ｒｓｉｇは、ｄｅｔ信号がハイレベルになると、ＧＣＬＫ周期で、信号レベルの反転を繰り返す。

位相データ作成回路２１９Ｃ_４−２における各データ及び信号のタイミングチャートの一例が図１６に示されている。なお、ここでは、同期信号の立ち下がり位置がＰＣＬＫの立ち上がり位置と一致しているものとする。

３−３．パルス位相生成回路
パルス位相生成回路２１９Ｃ_１は、ＧＣＬＫ、移行タイミングデータ（ｓｖａｌｉｄ、ｓｄａｔａ、ｒｖａｌｉｄ、ｒｄａｔａ）、ｐ＿ｐｏｓ[４：０]及び信号ｒｓｉｇが入力され、第１のセット位相データ（ｓ１＿ｐｌｓ，ｓ１＿ｑｔ０〜ｓ１＿ｑｔ３，ｓ１＿ｈａｌｆ，ｓ１＿ｐｈ０〜ｓ１＿ｐｈ３）、第２のセット位相データ（ｓ２＿ｐｌｓ，ｓ２＿ｑｔ０〜ｓ２＿ｑｔ３，ｓ２＿ｈａｌｆ，ｓ２＿ｐｈ０〜ｓ２＿ｐｈ３）、第１のリセット位相データ（ｒ１＿ｐｌｓ，ｒ１＿ｑｔ０〜ｒ１＿ｑｔ３，ｒ１＿ｈａｌｆ，ｒ１＿ｐｈ０〜ｒ１＿ｐｈ３）、第２のリセット位相データ（ｒ２＿ｐｌｓ，ｒ２＿ｑｔ０〜ｒ２＿ｑｔ３，ｒ２＿ｈａｌｆ，ｒ２＿ｐｈ０〜ｒ２＿ｐｈ３）を出力する。

ここでは、パルス位相生成回路２１９Ｃ_１は、図１７に示されるように、データ演算回路２１９Ｃ_１−１、第１のセット位相データ作成回路２１９Ｃ_１−２、第１のリセット位相データ作成回路２１９Ｃ_１−３、第２のセット位相データ作成回路２１９Ｃ_１−４、及び第２のリセット位相データ作成回路２１９Ｃ_１−５を有している。

３−３−１．データ演算回路
データ演算回路２１９Ｃ_１−１は、ＧＣＬＫ、移行タイミングデータ、ｐ＿ｐｏｓ[４：０]及び信号ｒｓｉｇが入力され、６種類のデータ（ｓ＿ｐｏｓ［６］〜ｓ＿ｐｏｓ［０］、ｒ＿ｐｏｓ［６］〜ｒ＿ｐｏｓ［０］，ｇ＿ｓｖａｌｉｄ１，ｇ＿ｓｖａｌｉｄ２，ｇ＿ｒｖａｌｉｄ１，ｇ＿ｒｖａｌｉｄ２）を出力する。

ここでは、データ演算回路２１９Ｃ_１−１は、図１８に示されるように、４つのフリップフロップ（２１９Ｃ_１−１ａ〜２１９Ｃ_１−１ｄ）を有している。各フリップフロップは、端子ｅｎに信号ｒｓｉｇが入力されており信号ｒｓｉｇがハイレベル（「Ｈ」）のときに取り込み可能となり、それ以外はデータを保持する。

フリップフロップ２１９Ｃ_１−１ａは、ｓｄａｔａをＧＣＬＫ同期で取り込み、ｇ＿ｓｄａｔａとして出力する。図２９には、フリップフロップ２１９Ｃ_１−１ａにおけるタイミングチャートの一例が示されている。

ここでは、ＧＣＬＫの周波数がＰＣＬＫの周波数の２倍であるため、信号ｒｓｉｇはＧＣＬＫの周期で反転し、ＧＣＬＫの２回の立ち上がりでデータを１回取り込むこととなる（図１９参照）。

フリップフロップ２１９Ｃ_１−１ａの出力は、加算器２１９Ｃ_１−１ｅでｐ＿ｐｏｓ［４：０］と足し算され、ｓ＿ｐｏｓ［６：０］として出力される。例えば、ｓｄａｔａ＝００００００、ｐ＿ｐｏｓ［４：０］＝１００００、のときは、ｓ＿ｐｏｓ［６：０］＝００１００００、となる（図２０（Ａ）参照）。このｓ＿ｐｏｓ［６：０］は、ＧＣＬＫ内でのセット位置を示している。

フリップフロップ２１９Ｃ_１−１ｂは、ｒｄａｔａをＧＣＬＫ同期で取り込み、ｇ＿ｒｄａｔａとして出力する。このフリップフロップ２１９Ｃ_１−１ｂの出力は、加算器２１９Ｃ_１−１ｆでｐ＿ｐｏｓ［４：０］と足し算され、ｒ＿ｐｏｓ［６：０］として出力される。例えば、ｒｄａｔａ＝０１１０００、ｐ＿ｐｏｓ［４：０］＝１００００、のときは、ｒ＿ｐｏｓ［６：０］＝０１０１０００、となる（図２０（Ｂ）参照）。このｒ＿ｐｏｓ［６：０］は、ＧＣＬＫ内でのリセット位置を示している。

フリップフロップ２１９Ｃ_１−１ｃは、ｓｖａｌｉｄをＧＣＬＫ同期で取り込み、ｇ＿ｓｖａｌｉｄとして出力する。

フリップフロップ２１９Ｃ_１−１ｄは、ｒｖａｌｉｄをＧＣＬＫ同期で取り込み、ｇ＿ｒｖａｌｉｄとして出力する。

フリップフロップ２１９Ｃ_１−１ｃの出力は、振り分け回路２１９Ｃ_１−１ｇでｇ＿ｓｖａｌｉｄ１及びｇ＿ｓｖａｌｉｄ２に交互に振り分けられる（図２１参照）。

同様に、フリップフロップ２１９Ｃ_１−１ｄの出力は、振り分け回路２１９Ｃ_１−１ｈでｇ＿ｒｖａｌｉｄ１及びｇ＿ｒｖａｌｉｄ２に交互に振り分けられる。

ここで、ｇ＿ｓｖａｌｉｄを２つに振り分けている理由について、図２２を用いて説明する。この図２２には、ＰＣＬＫとＧＣＬＫとパルス変調信号の仮想的なエッジ位置との関係が示されている。ＰＣＬＫにおける隣接する各周期のそれぞれにセットとリセットが存在するときに、それぞれのセット位置が近いと、ＧＣＬＫの同一周期内に各セットが入ってしまう場合がある。この場合に、仮にｇ＿ｓｖａｌｉｄをデータ演算回路２１９Ｃ_１−１から出力すると、以降の処理で後方のセット情報が消失する。そこで、ｇ＿ｓｖａｌｉｄを２つに振り分けている。また、同様の理由でｇ＿ｒｖａｌｉｄも２つに振り分けている。

３−３−２．第１のセット位相データ作成回路
第１のセット位相データ作成回路２１９Ｃ_１−２は、ＧＣＬＫ、ｇ＿ｓｖａｌｉｄ１及びｓ＿ｐｏｓ［６：０］が入力され、前記第１のセット位相データを作成する。なお、ｓ１＿ｑｔ３〜ｓ１＿ｑｔ０（ｓ１＿ｑｔ［３：０］）、は前述したＱＴに相当し、ｓ１＿ｈａｌｆは前述したＨＡＬＦに相当し、ｓ１＿ｐｈ３〜ｓ１＿ｐｈ０（ｓ１＿ｐｈ［３：０］）は、前述したＰＨに相当する。

ここでは、第１のセット位相データ作成回路２１９Ｃ_１−２は、図２３に示されるように、ｅｎ生成回路２１９Ｃ_１−２ａ、カウンタ回路２１９Ｃ_１−２ｂ、比較器２１９Ｃ_１−２ｃ、ｑｔ作成回路２１９Ｃ_１−２ｄ、ｈａｌｆ作成回路２１９Ｃ_１−２ｅ、及びｐｈ作成回路２１９Ｃ_１−２ｆを有している。

ｅｎ生成回路２１９Ｃ_１−２ａは、ｇ＿ｓｖａｌｉｄ１及び比較器２１９Ｃ_１−２ｃの出力信号ｓ１＿ｐｌｓが入力され、信号ｅｎを出力する。

カウンタ回路２１９Ｃ_１−２ｂは、ｇ＿ｓｖａｌｉｄ１及び上記信号ｅｎが入力され、ＧＣＬＫをカウントする。

比較器２１９Ｃ_１−２ｃは、カウンタ回路２１９Ｃ_１−２ｂの出力とｓ＿ｐｏｓ［６：５］を比較し、等しいときに信号ｅｑ及び信号ｓ１＿ｐｌｓをハイレベルとする。なお、信号ｅｑは、比較結果が等しいと、直ちにハイレベルとされる信号であり、信号ｓ１＿ｐｌｓは、比較結果が等しいと、ＧＣＬＫに同期してハイレベルとされる信号である。

ｑｔ作成回路２１９Ｃ_１−２ｄは、信号ｅｑ及びｓ＿ｐｏｓ［４：３］が入力され、ｓ１＿ｑｔ［３：０］を出力する。

ここでは、ｑｔ作成回路２１９Ｃ_１−２ｄは、ｓ＿ｐｏｓ［４：３］の内容に応じて、ｓ１＿ｑｔ０〜ｓ１＿ｑｔ３のいずれかを、ＧＣＬＫの２周期の間、ハイレベルとする。

具体的には、ｓ＿ｐｏｓ［４：３］＝００であれば、ｓ１＿ｑｔ０がハイレベルとされ、ｓ＿ｐｏｓ［４：３］＝０１であれば、ｓ１＿ｑｔ１がハイレベルとされる。また、ｓ＿ｐｏｓ［４：３］＝１０であれば、ｓ１＿ｑｔ２がハイレベルとされ、ｓ＿ｐｏｓ［４：３］＝１１であれば、ｓ１＿ｑｔ３がハイレベルとされる。

ｈａｌｆ作成回路２１９Ｃ_１−２ｅは、信号ｅｑ及びｓ＿ｐｏｓ［２］が入力され、ｓ１＿ｈａｌｆを出力する。ここでは、ｓ１＿ｈａｌｆは、ｓ＿ｐｏｓ［２］＝１であれば、ＧＣＬＫの２周期の間、ハイレベルとされ、ｓ＿ｐｏｓ［２］＝０であれば、ローレベルのままである。

ｐｈ作成回路２１９Ｃ_１−２ｆは、信号ｅｑ及びｓ＿ｐｏｓ［１：０］が入力され、ｓ１＿ｐｈ［３：０］を出力する。

ここでは、ｐｈ作成回路２１９Ｃ_１−２ｆは、ｓ＿ｐｏｓ［１：０］の内容に応じて、ｓ１＿ｐｈ０〜ｓ１＿ｐｈ３のいずれかを、ＧＣＬＫの２周期の間、ハイレベルとする。

具体的には、ｓ＿ｐｏｓ［１：０］＝００であれば、ｓ１＿ｐｈ０がハイレベルとされ、ｓ＿ｐｏｓ［１：０］＝０１であれば、ｓ１＿ｐｈ１がハイレベルとされる。また、ｓ＿ｐｏｓ［１：０］＝１０であれば、ｓ１＿ｐｈ２がハイレベルとされ、ｓ＿ｐｏｓ［１：０］＝１１であれば、ｓ１＿ｐｈ３がハイレベルとされる。

すなわち、第１のセット位相データ作成回路２１９Ｃ_１−２は、ｇ＿ｓｖａｌｉｄ１が入力されると、そのときのｓ＿ｐｏｓ［６：０］の内容に応じて、ｓ１＿ｐｌｓ、ｓ１＿ｑｔ［３：０］、ｓ１＿ｈａｌｆ、ｓ１＿ｐｈ［３：０］を出力する。

一例として、ｓ＿ｐｏｓ［６：０］が「００１００００」のときのタイミングチャートが図２４に示されている。ここでは、ｓ＿ｐｏｓ［６：５］＝００であるため、ｓ１＿ｐｌｓは、ｇ＿ｓｖａｌｉｄ１のハイレベルの直後にハイレベルとなる。また、ｓ＿ｐｏｓ［４：３］＝１０であるため、ｓ１＿ｑｔ２がハイレベルとなる。また、ｓ＿ｐｏｓ［２］＝０であるため、ｓ１＿ｈａｌｆはローレベルのままである。そして、ｓ＿ｐｏｓ［１：０］＝００であるため、ｓ１＿ｐｈ０がハイレベルとなる。

３−３−３．第１のリセット位相データ作成回路
第１のリセット位相データ作成回路２１９Ｃ_１−３は、ＧＣＬＫ、ｇ＿ｒｖａｌｉｄ１及びｒ＿ｐｏｓ［６：０］が入力され、前記第１のリセット位相データを作成する。

ここでは、第１のリセット位相データ作成回路２１９Ｃ_１−３は、図２５に示されるように、ｅｎ生成回路２１９Ｃ_１−３ａ、カウンタ回路２１９Ｃ_１−３ｂ、比較器２１９Ｃ_１−３ｃ、ｑｔ作成回路２１９Ｃ_１−３ｄ、ｈａｌｆ作成回路２１９Ｃ_１−３ｅ、及びｐｈ作成回路２１９Ｃ_１−３ｆを有している。

ｅｎ生成回路２１９Ｃ_１−３ａは、ｇ＿ｒｖａｌｉｄ１及び比較器２１９Ｃ_１−３ｃの出力信号ｒ１＿ｐｌｓが入力され、信号ｅｎを出力する。

カウンタ回路２１９Ｃ_１−３ｂは、ｇ＿ｒｖａｌｉｄ１及び上記信号ｅｎが入力され、ＧＣＬＫをカウントする。

比較器２１９Ｃ_１−３ｃは、カウンタ回路２１９Ｃ_１−３ｂの出力とｒ＿ｐｏｓ［６：５］を比較し、等しいときに信号ｅｑ及び信号ｒ１＿ｐｌｓをハイレベルとする。なお、信号ｅｑは、比較結果が等しいと、直ちにハイレベルとされる信号であり、信号ｒ１＿ｐｌｓは、比較結果が等しいと、ＧＣＬＫに同期してハイレベルとされる信号である。

ｑｔ作成回路２１９Ｃ_１−３ｄは、信号ｅｑ及びｒ＿ｐｏｓ［４：３］が入力され、ｒ１＿ｑｔ［３：０］を出力する。

ここでは、ｑｔ作成回路２１９Ｃ_１−３ｄは、ｒ＿ｐｏｓ［４：３］の内容に応じて、ｒ１＿ｑｔ０〜ｒ１＿ｑｔ３のいずれかを、ＧＣＬＫの２周期の間、ハイレベルとする。

具体的には、ｒ＿ｐｏｓ［４：３］＝００であれば、ｒ１＿ｑｔ０がハイレベルとされ、ｒ＿ｐｏｓ［４：３］＝０１であれば、ｒ１＿ｑｔ１がハイレベルとされる。また、ｒ＿ｐｏｓ［４：３］＝１０であれば、ｒ１＿ｑｔ２がハイレベルとされ、ｒ＿ｐｏｓ［４：３］＝１１であれば、ｒ１＿ｑｔ３がハイレベルとされる。

ｈａｌｆ作成回路２１９Ｃ_１−３ｅは、信号ｅｑ及びｒ＿ｐｏｓ［２］が入力され、ｒ１＿ｈａｌｆを出力する。ここでは、ｒ１＿ｈａｌｆは、ｒ＿ｐｏｓ［２］＝１であれば、ＧＣＬＫの２周期の間、ハイレベルとされ、ｒ＿ｐｏｓ［２］＝０であれば、ローレベルのままである。

ｐｈ作成回路２１９Ｃ_１−３ｆは、信号ｅｑ及びｒ＿ｐｏｓ［１：０］が入力され、ｒ１＿ｐｈ［３：０］を出力する。

ここでは、ｐｈ作成回路２１９Ｃ_１−３ｆは、ｒ＿ｐｏｓ［１：０］の内容に応じて、ｒ１＿ｐｈ０〜ｒ１＿ｐｈ３のいずれかを、ＧＣＬＫの２周期の間、ハイレベルとする。

具体的には、ｒ＿ｐｏｓ［１：０］＝００であれば、ｒ１＿ｐｈ０がハイレベルとされ、ｒ＿ｐｏｓ［１：０］＝０１であれば、ｒ１＿ｐｈ１がハイレベルとされる。また、ｒ＿ｐｏｓ［１：０］＝１０であれば、ｒ１＿ｐｈ２がハイレベルとされ、ｒ＿ｐｏｓ［１：０］＝１１であれば、ｒ１＿ｐｈ３がハイレベルとされる。

すなわち、第１のリセット位相データ作成回路２１９Ｃ_１−３は、ｇ＿ｒｖａｌｉｄ１が入力されると、そのときのｒ＿ｐｏｓ［６：０］の内容に応じて、ｒ１＿ｐｌｓ、ｒ１＿ｑｔ［３：０］、ｒ１＿ｈａｌｆ、ｒ１＿ｐｈ［３：０］を出力する。

一例として、ｒ＿ｐｏｓ［６：０］が「１０１１１１１」の場合のタイミングチャートが図２６に示されている。ｒ＿ｐｏｓ［６：５］＝１０であるため、ｒ１＿ｐｌｓは、図２４の場合よりもＧＣＬＫの２周期分遅れてハイレベルとなる。また、ｒ＿ｐｏｓ［４：３］＝１１であるため、ｒ１＿ｑｔ３がハイレベルとなる。また、ｒ＿ｐｏｓ［２］＝１であるため、ｒ１＿ｈａｌｆはハイレベルとなる。そして、ｒ＿ｐｏｓ［１：０］＝１１であるため、ｒ１＿ｐｈ３がハイレベルとなる。

３−３−４．第２のセット位相データ作成回路
第２のセット位相データ作成回路２１９Ｃ_１−４は、ＧＣＬＫ、ｇ＿ｓｖａｌｉｄ２及びｓ＿ｐｏｓ［６：０］が入力され、前記第２のセット位相データを作成する。なお、第２のセット位相データ作成回路２１９Ｃ_１−４は、上記第１のセット位相データ作成回路２１９Ｃ_１−２と同様な構成で実現することができる。

３−３−５．第２のリセット位相データ作成回路
第２のリセット位相データ作成回路２１９Ｃ_１−５は、ＧＣＬＫ、ｇ＿ｒｖａｌｉｄ２及びｒ＿ｐｏｓ［６：０］が入力され、前記第２のリセット位相データを作成する。なお、第２のリセット位相データ作成回路２１９Ｃ_１−５は、上記第１のリセット位相データ作成回路２１９Ｃ_１−３と同様な構成で実現することができる。

なお、セット位相データ作成回路とリセット位相データ作成回路はそれぞれトグルで（交互に）動作する。

３−４．パルス生成回路
パルス生成回路２１９Ｃ_２は、ＧＣＬＫ、ＶＣＬＫ［７：０］及びパルス位相生成回路２１９Ｃ_１からの位相データ（第１のセット位相データ、第２のセット位相データ、第１のリセット位相データ、第２のリセット位相データ）が入力され、パルス変調信号を出力する。

ここでは、パルス生成回路２１９Ｃ_２は、図２７に示されるように、ＰＷＭ１生成回路２１９Ｃ_２−１、ＰＷＭ２生成回路２１９Ｃ_２−２、及び論理和（ＯＲ）回路２１９Ｃ_２−３を有している。

３−４−１．ＰＷＭ１生成回路
ＰＷＭ１生成回路２１９Ｃ_２−１は、ＶＣＬＫ［７：０］、第１のセット位相データ及び第１のリセット位相データが入力され、信号ＰＷＭ１を生成する。

ここでは、ＰＷＭ１生成回路２１９Ｃ_２−１は、図２８に示されるように、ＳＥＴ生成回路２１９Ｃ_２−１ａ、ＲＳＴ生成回路２１９Ｃ_２−１ｂ、及び位相差生成回路２１９Ｃ_２−１ｃを有している。

３−４−１−１．ＳＥＴ生成回路
ＳＥＴ生成回路２１９Ｃ_２−１ａは、ＶＣＬＫ［７：０］及び第１のセット位相データが入力され、信号ＳＥＴを出力する。信号ＳＥＴは、その立ち上がりが信号ＰＷＭ１の立ち上がり位置を示している。

ここでは、ＳＥＴ生成回路２１９Ｃ_２−１ａは、図２９に示されるように、ＭＡＳＫ生成回路１ａ＿１、ＭＡＳＫ選択回路１ａ＿２、ＣＬＫ選択回路１ａ＿３、及びフリップフロップ１ａ＿４を有している。

ＭＡＳＫ生成回路１ａ＿１は、ｓ１＿ｐｌｓ、ＶＣＬＫ３、及びＶＣＬＫ７が入力され、ＭＡＳＫＰ３〜ＭＡＳＫＰ０（ＭＡＳＫＰ［３：０］）及びＭＡＳＫＳ３〜ＭＡＳＫＳ０（ＭＡＳＫＳ［３：０］）を出力する。

ここでは、ＭＡＳＫ生成回路１ａ＿１は、図３０に示されるように、１１個のフリップフロップ（１ａ＿１_１〜１ａ＿１_１１）、反転（ＩＮＶ）回路１ａ＿１_１２、及び否定的論理和（ＮＯＲ）回路１ａ＿１_１３を有している。

このＭＡＳＫ生成回路１ａ＿１は、ｓ１＿ｐｌｓの立ち上がりを検出すると、ＶＣＬＫ３に同期して、ＶＣＬＫの２周期分をハイレベルとしたＭＡＳＫＰ［３：０］を順次出力し、ＶＣＬＫ７に同期して、ＶＣＬＫの２周期分をハイレベルとしたＭＡＳＫＳ［３：０］を順次出力する。ＭＡＳＫＰ［３：０］及びＭＡＳＫＳ［３：０］は、いずれもＶＣＬＫの１周期の位相差をもった信号である（図３１参照）。

ＭＡＳＫ生成回路１ａ＿１でのタイミングチャートが、一例として図３１に示されている。このように、ｓ１＿ｐｌｓをＶＣＬＫ３で取り込んでから次のＶＣＬＫ３でＭＡＳＫＰ０が出力される。ＭＡＳＫＰ０とＭＡＳＫＳ０の位相差は、ＶＣＬＫ３とＶＣＬＫ７の位相差、つまりＶＣＬＫの半周期である。

ここでは、ＶＣＬＫ［７：０］は、ｓ１＿ｈａｌｆの内容によって前半（ＶＣＬＫ［３：０］）と後半（ＶＣＬＫ［７：４］）に分かれている。ＶＣＬＫに正確にＭＡＳＫをかけ、正確な位置で信号ＳＥＴを生成するにはＭＡＳＫ生成のアナログ遅延を考慮するとＭＡＳＫＰ［３：０］はＶＣＬＫ３で生成するのが適切である（図３２参照）。同様に、ＭＡＳＫＳ［３：０］はＶＣＬＫ７で生成するのが適切である。

ＭＡＳＫ選択回路１ａ＿２は、ＭＡＳＫＰ［３：０］、ＭＡＳＫＳ［３：０］、ｓ１＿ｈａｌｆ、及びｓ１＿ｑｔ［３：０］が入力され、信号ＭＡＳＫを出力する。

ここでは、ＭＡＳＫ選択回路１ａ＿２は、図３３に示されるように、８つのゲーテッドバッファ（１ａ＿２−１〜１ａ＿２−８）及びマルチプレクサ１ａ＿２−９を有している。

ゲーテッドバッファ１ａ＿２−１には、ＭＡＳＫＰ０及びｓ１＿ｑｔ０が入力され、ｓ１＿ｑｔ０がハイレベルになるとバッファとして動作し、それ以外は出力がハイインピーダンスＺになる。

ゲーテッドバッファ１ａ＿２−２には、ＭＡＳＫＰ１及びｓ１＿ｑｔ１が入力され、ｓ１＿ｑｔ１がハイレベルになるとバッファとして動作し、それ以外は出力がハイインピーダンスＺになる。

ゲーテッドバッファ１ａ＿２−３には、ＭＡＳＫＰ２及びｓ１＿ｑｔ２が入力され、ｓ１＿ｑｔ２がハイレベルになるとバッファとして動作し、それ以外は出力がハイインピーダンスＺになる。

ゲーテッドバッファ１ａ＿２−４には、ＭＡＳＫＰ３及びｓ１＿ｑｔ３が入力され、ｓ１＿ｑｔ３がハイレベルになるとバッファとして動作し、それ以外は出力がハイインピーダンスＺになる。

ゲーテッドバッファ１ａ＿２−１〜ゲーテッドバッファ１ａ＿２−４の出力は、マルチプレクサ１ａ＿２−９の一方の入力となる。

ゲーテッドバッファ１ａ＿２−５には、ＭＡＳＫＳ０及びｓ１＿ｑｔ０が入力され、ｓ１＿ｑｔ０がハイレベルになるとバッファとして動作し、それ以外は出力がハイインピーダンスＺになる。

ゲーテッドバッファ１ａ＿２−６には、ＭＡＳＫＳ１及びｓ１＿ｑｔ１が入力され、ｓ１＿ｑｔ１がハイレベルになるとバッファとして動作し、それ以外は出力がハイインピーダンスＺになる。

ゲーテッドバッファ１ａ＿２−７には、ＭＡＳＫＳ２及びｓ１＿ｑｔ２が入力され、ｓ１＿ｑｔ２がハイレベルになるとバッファとして動作し、それ以外は出力がハイインピーダンスＺになる。

ゲーテッドバッファ１ａ＿２−８には、ＭＡＳＫＳ３及びｓ１＿ｑｔ３が入力され、ｓ１＿ｑｔ３がハイレベルになるとバッファとして動作し、それ以外は出力がハイインピーダンスＺになる。

ゲーテッドバッファ１ａ＿２−５〜ゲーテッドバッファ１ａ＿２−８の出力は、マルチプレクサ１ａ＿２−９の他方の入力となる。

マルチプレクサ１ａ＿２−９は、ｓ１＿ｈａｌｆの内容に応じて、２つの入力の一方を選択し、信号ＭＡＳＫとして出力する。

このように、ＭＡＳＫ選択回路１ａ＿２では、ｓ１＿ｑｔ［３：０］及びｓ１＿ｈａｌｆの内容に応じて、ＭＡＳＫＰ［３：０］及びＭＡＳＫＳ［３：０］の中から１つが選択され信号ＭＡＳＫとして出力される。

例えば、ｓ１＿ｑｔ［３：０］＝０００１、ｓ１＿ｈａｌｆ＝１、の場合、信号ＭＡＳＫとしてＭＡＳＫＳ０が選択される（図３１参照）。

ＣＬＫ選択回路１ａ＿３は、ＶＣＬＫ［７：０］、ｓ１＿ｈａｌｆ及びｓ１＿ｐｈ［３：０］が入力され、ＣＬＫ＿ＰＨを出力する。

ここでは、ＣＬＫ選択回路１ａ＿３は、図３４に示されるように、８つのゲーテッドバッファ（１ａ＿３−１〜１ａ＿３−８）及びマルチプレクサ１ａ＿３−９を有している。

ゲーテッドバッファ１ａ＿３−１には、ＶＣＬＫ０及びｓ１＿ｐｈ０が入力され、ｓ１＿ｐｈ０がハイレベルになるとバッファとして動作し、それ以外は出力がハイインピーダンスＺになる。

ゲーテッドバッファ１ａ＿３−２には、ＶＣＬＫ１及びｓ１＿ｐｈ１が入力され、ｓ１＿ｐｈ１がハイレベルになるとバッファとして動作し、それ以外は出力がハイインピーダンスＺになる。

ゲーテッドバッファ１ａ＿３−３には、ＶＣＬＫ２及びｓ１＿ｐｈ２が入力され、ｓ１＿ｐｈ２がハイレベルになるとバッファとして動作し、それ以外は出力がハイインピーダンスＺになる。

ゲーテッドバッファ１ａ＿３−４には、ＶＣＬＫ３及びｓ１＿ｐｈ３が入力され、ｓ１＿ｐｈ３がハイレベルになるとバッファとして動作し、それ以外は出力がハイインピーダンスＺになる。

ゲーテッドバッファ１ａ＿３−１〜ゲーテッドバッファ１ａ＿３−４の出力は、マルチプレクサ１ａ＿３−９の一方の入力となる。

ゲーテッドバッファ１ａ＿３−５には、ＶＣＬＫ４及びｓ１＿ｐｈ０が入力され、ｓ１＿ｐｈ０がハイレベルになるとバッファとして動作し、それ以外は出力がハイインピーダンスＺになる。

ゲーテッドバッファ１ａ＿３−６には、ＶＣＬＫ５及びｓ１＿ｐｈ１が入力され、ｓ１＿ｐｈ１がハイレベルになるとバッファとして動作し、それ以外は出力がハイインピーダンスＺになる。

ゲーテッドバッファ１ａ＿３−７には、ＶＣＬＫ６及びｓ１＿ｐｈ２が入力され、ｓ１＿ｐｈ２がハイレベルになるとバッファとして動作し、それ以外は出力がハイインピーダンスＺになる。

ゲーテッドバッファ１ａ＿３−８には、ＶＣＬＫ７及びｓ１＿ｐｈ３が入力され、ｓ１＿ｐｈ３がハイレベルになるとバッファとして動作し、それ以外は出力がハイインピーダンスＺになる。

ゲーテッドバッファ１ａ＿３−５〜ゲーテッドバッファ１ａ＿３−８の出力は、マルチプレクサ１ａ＿３−９の他方の入力となる。

マルチプレクサ１ａ＿３−９は、ｓ１＿ｈａｌｆの内容に応じて、２つの入力の一方を選択し、信号ＣＬＫ＿ＰＨとして出力する。

このように、ＣＬＫ選択回路１ａ＿３では、ｓ１＿ｐｈ［３：０］及びｓ１＿ｈａｌｆの内容に応じて、ＶＣＬＫ［７：０］の中から１つが選択されＣＬＫ＿ＰＨとして出力される。

すなわち、ＣＬＫ選択回路１ａ＿３では、ｓ１＿ｐｈ［３：０］のいずれかが立ち上がった時のみＶＣＬＫ［７：０］の中からＣＬＫ＿ＰＨが選択される。

例えば、ｓ１＿ｈａｌｆ＝１、ｓ１＿ｐｈ［３：０］＝０００１の場合、ＣＬＫ＿ＰＨとしてＶＣＬＫ４が選択される（図３１参照）。

従って、フリップフロップ１ａ＿４にＶＣＬＫが供給されるのは、パルス変調信号の立ち上がり、及び立ち下がりが含まれる所定の期間のみであり、従来のように常時供給されるわけではないので消費電力を抑えることができる。

また、フリップフロップ１ａ＿４へのクロック供給線の数を１本のみとすることができ、消費電力を抑えることができる。

図２９に戻り、フリップフロップ１ａ＿４は、信号ＭＡＳＫ及びＣＬＫ＿ＰＨが入力され、信号ＳＥＴを出力する。このフリップフロップ１ａ＿４では、信号ＭＡＳＫがハイレベルの時にＣＬＫ＿ＰＨが立ち上がると信号ＳＥＴが立ち上がる。また、信号ＭＡＳＫがローレベルに落ちると信号ＳＥＴも立ち下がる（図３１参照）。

３−４−１−２．ＲＳＴ生成回路
図２８に戻り、ＲＳＴ生成回路２１９Ｃ_２−１ｂは、ＶＣＬＫ［７：０］及び第１のリセット位相データが入力され、信号ＲＳＴを出力する。信号ＲＳＴは、その立ち上がりがＰＷＭ１の立ち下がり位置を示している。

ここでは、ＲＳＴ生成回路２１９Ｃ_２−１ｂは、図３５に示されるように、ＭＡＳＫ生成回路１ｂ＿１、ＭＡＳＫ選択回路１ｂ＿２、ＣＬＫ選択回路１ｂ＿３、及びフリップフロップ１ｂ＿４を有している。

ＭＡＳＫ生成回路１ｂ＿１は、前述したＭＡＳＫ生成回路１ａ＿１と同様な構成を有し、ｒ１＿ｐｌｓ、ＶＣＬＫ３、及びＶＣＬＫ７が入力され、ＭＡＳＫＰ３〜ＭＡＳＫＰ０（ＭＡＳＫＰ［３：０］）及びＭＡＳＫＳ３〜ＭＡＳＫＳ０（ＭＡＳＫＳ［３：０］）を出力する。

このＭＡＳＫ生成回路１ｂ＿１は、ｒ１＿ｐｌｓの立ち上がりを検出すると、ＶＣＬＫ３に同期して、ＶＣＬＫの２周期分をハイレベルとしたＭＡＳＫＰ［３：０］を出力し、ＶＣＬＫ７に同期して、ＶＣＬＫの２周期分をハイレベルとしたＭＡＳＫＳ［３：０］を出力する。ＭＡＳＫＰ［３：０］及びＭＡＳＫＳ［３：０］は、いずれもＶＣＬＫの１周期の位相差をもった信号である（図３６参照）。

ＭＡＳＫ生成回路１ｂ＿１でのタイミングチャートが、一例として図３６に示されている。このように、ｒ１＿ｐｌｓをＶＣＬＫ３で取り込んでから次のＶＣＬＫ３でＭＡＳＫＰ０が出力される。ＭＡＳＫＰ０とＭＡＳＫＳ０の位相差は、ＶＣＬＫ３とＶＣＬＫ７の位相差、つまりＶＣＬＫの半周期である。

ＭＡＳＫ選択回路１ｂ＿２は、前述したＭＡＳＫ選択回路１ａ＿２と同様な構成を有し、ｒ１＿ｑｔ［３：０］及びｒ１＿ｈａｌｆの内容に応じて、ＭＡＳＫＰ［３：０］及びＭＡＳＫＳ［３：０］の中から１つが選択され信号ＭＡＳＫとして出力される。

例えば、ｒ１＿ｑｔ［３：０］＝０００１、ｒ１＿ｈａｌｆ＝１、の場合、信号ＭＡＳＫとしてＭＡＳＫＳ０が選択される（図３６参照）。

ＣＬＫ選択回路１ｂ＿３は、前述したＣＬＫ選択回路１ａ＿３と同様な構成を有し、ｒ１＿ｐｈ［３：０］及びｒ１＿ｈａｌｆの内容に応じて、ＶＣＬＫ［７：０］の中から１つが選択されＣＬＫ＿ＰＨとして出力される。

ここでは、ＣＬＫ選択回路１ｂ＿３では、ｒ１＿ｐｈ［３：０］のいずれかが立ち上がった時のみＶＣＬＫ［７：０］の中からＣＬＫ＿ＰＨが選択される。

例えば、ｒ１＿ｈａｌｆ＝１、ｒ１＿ｐｈ［３：０］＝０００１の場合、ＣＬＫ＿ＰＨとしてＶＣＬＫ４が選択される（図３６参照）。

従って、フリップフロップ１ｂ＿４にＶＣＬＫが供給されるのは、パルス変調信号の立ち上がり、及び立ち下がりが含まれる所定の期間のみであり、従来のように常時供給されるわけではないので消費電力を抑えることができる。

また、フリップフロップ１ｂ＿４へのクロック供給線の数を１本のみとすることができ、消費電力を抑えることができる。

フリップフロップ１ｂ＿４は、信号ＭＡＳＫ及びＣＬＫ＿ＰＨが入力され、信号ＲＳＴを出力する。このフリップフロップ１ｂ＿４では、信号ＭＡＳＫがハイレベルの時にＣＬＫ＿ＰＨが立ち上がると信号ＲＳＴが立ち上がる。また、信号ＭＡＳＫがローレベルに落ちると信号ＲＳＴも立ち下がる（図３６参照）。

３−４−１−３．位相差生成回路
位相差生成回路２１９Ｃ_２−１ｃは、信号ＳＥＴと信号ＲＳＴの位相差を求め、信号ＰＷＭ１を出力する。

ここでは、位相差生成回路２１９Ｃ_２−１ｃは、図３７に示されるように、２つのフリップフロップ（１ｃ−１、１ｃ−２）、否定的論理積（ＮＡＮＤ）回路１ｃ−３、反転回路１ｃ−４、及び論理積（ＡＮＤ）回路１ｃ−５を有している。

そして、この位相差生成回路２１９Ｃ_２−１ｃでのタイミングチャートが一例として図３８に示されている。ここでは、信号ＳＥＴがハイレベルとなると、アナログ遅延ｄの後にフリップフロップ１ｃ−１の出力信号Ｕが立ち上がる。また、信号ＲＳＴがハイレベルとなると、同じくアナログ遅延ｄの後にフリップフロップ１ｃ−２の出力信号Ｄが立ち上がる。信号Ｕと信号Ｄがともに立ち上がると、否定的論理積回路１ｃ−３の出力がローレベルとなり、信号Ｕが立ち下がる。その後、信号Ｄも立ち下がる。そこで、論理積回路１ｃ−５で信号Ｕと信号Ｄの反転の論理積をとることにより、ＰＷＭ１が生成される。このＰＷＭ１のパルス幅は、信号ＳＥＴと信号ＲＳＴの位相差Ｔに等しい。

３−４−２．ＰＷＭ２生成回路
ＰＷＭ２生成回路２１９Ｃ_２−２は、ＶＣＬＫ［７：０］、第２のセット位相データ及び第２のリセット位相データが入力され、信号ＰＷＭ２を生成する。なお、ＰＷＭ２生成回路２１９Ｃ_２−２は、上記ＰＷＭ１生成回路２１９Ｃ_２−１と同様な構成で実現することができる。

３−４−３．論理和回路
論理和回路２１９Ｃ_２−３は、信号ＰＷＭ１と信号ＰＷＭ２の論理和をとり、パルス変調信号を生成する（図３９参照）。

以上の説明から明らかなように、本実施形態に係る光走査装置１０１０では、書込制御回路２１９によってパルス変調信号生成装置が構成されている。また、光源１４と書込制御回路２１９とによって光源装置が構成されている。

以上説明したように、本実施形態に係る書込制御回路２１９によると、互いに位相が異なる複数の高周波クロック信号を生成する高周波クロック生成回路２１９Ａと、画像データに基づいて、光源１４の発光部が消灯状態から点灯状態に移行する点灯タイミング及び点灯状態から消灯状態に移行する消灯タイミングのそれぞれに関する情報が含まれる移行タイミングデータを求める画像データ変換回路２１９Ｂと、点灯タイミング及び消灯タイミングが含まれる所定の期間のみ、複数の高周波クロック信号のうちのいずれかの高周波クロック信号を入力させ、移行タイミングデータに基づいてパルス変調信号を生成する変調信号生成回路２１９Ｃとを有している。これにより、従来に比べて消費電力を低減することができる。

また、変調信号生成回路２１９Ｃは、パルス変調信号を生成する際に、複数の高周波クロック信号からいずれかの高周波クロック信号を選択している。これにより、更に消費電力の低減を図ることができる。

従って、書込制御回路２１９は、消費電力の増加を招くことなく、パルス変調信号を生成することが可能となる。

また、本実施形態に係る光走査装置１０１０によると、書込制御回路２１９を備えているため、消費電力の増加を招くことなく、光源１４からパルス変調された光を出力することが可能となる。そこで、光走査装置１０１０は、消費電力の増加を招くことなく、高精度の光走査を行うことが可能となる。

また、本実施形態に係るレーザプリンタ１０００によると、光走査装置１０１０を備えているため、その結果として、消費電力の増加を招くことなく、高品質の画像を形成することが可能となる。

なお、上記実施形態では、画素クロックＰＣＬＫが一定周波数の場合について説明したが、本発明がこれに限定されるものではない。

例えば、図４０に示されるように、画素クロックＰＣＬＫが位相信号ＤＰＨＡＳＥに応じて変調される場合（例えば、特許第３５１２３９７号参照）に適した書込制御回路２１９´が図４１に示されている。ここでは、前記変調信号生成回路２１９Ｃに代えて変調信号生成回路２１９Ｃ´が用いられている。また、ＤＰＨＡＳＥは、０，＋１，−１の値をとり、ＤＰＨＡＳＥの値によってＰＣＬＫの位相が、高周波クロックの１位相（上記実施形態ではＴｖ）分だけ前もしくは後にシフトするような場合を想定している。

すなわち、図４０に示されるように、ＤＰＨＡＳＥ＝０の場合はＰＣＬＫの位相は変化しない。ＤＰＨＡＳＥ＝−１の場合はＰＣＬＫの位相はＴｖだけ前にシフトする（ＰＣＬＫの周期が短くなる）。ＤＰＨＡＳＥ＝＋１の場合はＰＣＬＫの位相はＴｖだけ後にシフトする（ＰＣＬＫの周期が長くなる）。

変調信号生成回路２１９Ｃ´は、ＤＰＨＡＳＥ、移行タイミングデータ、ＶＣＬＫ［７：０］及びＧＣＬＫが入力され、パルス変調信号を出力する。

この変調信号生成回路２１９Ｃ´は、図４２に示されるように、パルス位相生成回路２１９Ｃ_１、パルス生成回路２１９Ｃ_２、位相検出回路２１９Ｃ_３、及び位相調整回路２１９Ｃ_５を有している。

そして、位相調整回路２１９Ｃ_５は、図４３に示されるように、ｒｓｉｇ生成回路２１９Ｃ_５−１、及び位相データ作成回路２１９Ｃ_５−２を有している。

位相データ作成回路２１９Ｃ_５−２は、ｄｅｔ＿ｑｔ［３：０］及びＤＰＨＡＳＥが入力され、前記位相データ作成回路２１９Ｃ_４−２と同様に、ｐ＿ｐｏｓ［４：０］及び信号ｄｅｔを出力する。

ｒｓｉｇ生成回路２１９Ｃ_５−１は、ＧＣＬＫ、信号ｄｅｔ及びｐ＿ｐｏｓ［４：０］が入力され、信号ｒｓｉｇを出力する。

位相調整回路２１９Ｃ_５でのタイミングチャートの一例が図４４に示されている。図４４では、ＤＰＨＡＳＥ＝＋１が連続した場合を想定している。ＰＣＬＫのエッジ位置はＧＣＬＫに対して徐々に後ろへシフトする。図４４ではわかり易くするためＰＣＬＫのシフト量は正確ではなくＧＣＬＫ周期と比較し大きく描かれている。ＰＣＬＫの位相データを表すｐ＿ｐｏｓ［４：０］は信号ｒｓｉｇの１周期毎にインクリメントされていく。ここでｐ＿ｐｏｓ［４：０］が１１１１１から０００００へ変化する時、つまりＰＣＬＫのエッジがＧＣＬＫの読み出しに近づいてきた時に信号ｒｓｉｇのパルスを１周期後ろへずらすことによりＧＣＬＫ読み出しのセットアップを確保する。

逆に、ＤＰＨＡＳＥが−１でＰＣＬＫのエッジ位置が前へシフトしてきた場合、ｐ＿ｐｏｓ［４：０］が０００００から１１１１１へ変化する時に信号ｒｓｉｇのパルスを連続して発生することによりＧＣＬＫ読み出しを早める。

以上のように、信号ｒｓｉｇを変化させＧＣＬＫの読み出しタイミングを適切に設定することにより、ＰＣＬＫが変調された場合にもデータの受け渡しを適切に行うことができる。

また、上記実施形態では、光源の発光部の数が４０個の場合について説明したが、本発明がこれに限定されるものではない。

なお、上記実施形態では、画像形成装置としてレーザプリンタ１０００の場合について説明したが、これに限定されるものではない。要するに、光走査装置１０１０を備えた画像形成装置であれば、高コスト化を招くことなく、高品質の画像を形成することが可能となる。

例えば、前記光走査装置１０１０を備え、レーザ光によって発色する媒体（例えば、用紙）に直接、レーザ光を照射する画像形成装置であっても良い。

また、像担持体として銀塩フィルムを用いた画像形成装置であっても良い。この場合には、光走査により銀塩フィルム上に潜像が形成され、この潜像は通常の銀塩写真プロセスにおける現像処理と同等の処理で可視化することができる。そして、通常の銀塩写真プロセスにおける焼付け処理と同等の処理で印画紙に転写することができる。このような画像形成装置は光製版装置や、ＣＴスキャン画像等を描画する光描画装置として実施できる。

また、例えば、図４５に示されるように、複数の感光体ドラムを備えるカラープリンタ２０００であっても良い。

このカラープリンタ２０００は、４色（ブラック、シアン、マゼンタ、イエロー）を重ね合わせてフルカラーの画像を形成するタンデム方式の多色カラープリンタであり、ブラック用の「感光体ドラムＫ１、帯電装置Ｋ２、現像装置Ｋ４、クリーニングユニットＫ５、及び転写装置Ｋ６」と、シアン用の「感光体ドラムＣ１、帯電装置Ｃ２、現像装置Ｃ４、クリーニングユニットＣ５、及び転写装置Ｃ６」と、マゼンタ用の「感光体ドラムＭ１、帯電装置Ｍ２、現像装置Ｍ４、クリーニングユニットＭ５、及び転写装置Ｍ６」と、イエロー用の「感光体ドラムＹ１、帯電装置Ｙ２、現像装置Ｙ４、クリーニングユニットＹ５、及び転写装置Ｙ６」と、光走査装置２０１０と、転写ベルト２０８０と、定着ユニット２０３０などを備えている。

各感光体ドラムは、図４５中の矢印の方向に回転し、各感光体ドラムの周囲には、回転順に帯電装置、現像装置、転写装置、クリーニングユニットがそれぞれ配置されている。各帯電装置は、対応する感光体ドラムの表面を均一に帯電する。この帯電装置によって帯電された各感光体ドラム表面に光走査装置２０１０により光が照射され、各感光体ドラムに潜像が形成されるようになっている。そして、対応する現像装置により各感光体ドラム表面にトナー像が形成される。さらに、対応する転写装置により、記録紙に各色のトナー像が転写され、最終的に定着ユニット２０３０により記録紙に画像が定着される。

光走査装置２０１０は、前記光源１４と同様な光源、前記書込制御回路２１９と同様な書込制御回路、前記偏向器前光学系と同様な偏向器前光学系、及び前記走査光学系と同様な走査光学系を、それぞれ色毎に有している。従って、前記光走査装置１０１０と同様な効果を得ることができる。

そして、各光源から射出された光束は、対応する偏向器前光学系を介して共通のポリゴンミラーで偏向され、対応する走査光学系を介して対応する感光体ドラムに照射される。

従って、カラープリンタ２０００は、前記レーザプリンタ１０００と同様な効果を得ることができる。

なお、このカラープリンタ２０００において、光走査装置を１色毎に設けても良いし、２色毎に設けても良い。

以上説明したように、本発明のパルス変調信号生成装置によれば、消費電力の増加を招くことなく、パルス変調信号を生成するのに適している。また、本発明の光源装置によれば、消費電力の増加を招くことなく、パルス変調された光を出力するのに適している。また、本発明の光走査装置によれば、消費電力の増加を招くことなく、高精度の光走査を行うのに適している。また、本発明の画像形成装置によれば、消費電力の増加を招くことなく、高品質の画像を形成するのに適している。

本発明の一実施形態に係るレーザプリンタの概略構成を説明するための図である。 図１における光走査装置を示す概略図である。 図２における光源に含まれるＶＣＳＥＬの２次元アレイを説明するための図である。 走査制御装置の構成を説明するためのブロック図である。 図４における書込制御回路を説明するための図である。 画像データを説明するための図である。 画像データと移行タイミングデータとの対応関係を説明するための図である。 図５における高周波クロック生成回路を説明するための図である。 高周波クロック生成回路で生成されるＶＣＬＫ［７：０］及びＧＣＬＫを説明するためのタイミングチャートである。 ＱＴ、ＨＡＬＦ及びＰＨを説明するための図である。 図５における変調信号生成回路を説明するための図である。 図１１における位相検出回路を説明するための図である。 位相検出回路の動作を説明するためのタイミングチャートである。 図１１における位相保持回路を説明するための図である。 ｄｅｔ＿ｑｔ［３：０］とｐ＿ｐｏｓ［４：０］との対応関係を説明するための図である。 位相保持回路の動作を説明するためのタイミングチャートである。 図１１におけるパルス位相生成回路を説明するための図である。 図１７におけるデータ演算回路を説明するための図である。 図１８におけるフリップフロップ２１９Ｃ_１−１ａの動作を説明するためのタイミングチャートである。 図２０（Ａ）はｓ＿ｐｏｓ［６：０］を説明するための図であり、図２０（Ｂ）はｒ＿ｐｏｓ［６：０］を説明するための図である。 図１８における振り分け回路２１９Ｃ_１−１ｇの動作を説明するためのタイミングチャートである。 ｇ＿ｓｖａｌｉｄの振り分けを行う理由を説明するためのタイミングチャートである。 図１７における第１のセット位相データ作成回路を説明するための図である。 第１のセット位相データ作成回路の動作を説明するためのタイミングチャートである。 図１７における第１のリセット位相データ作成回路を説明するための図である。 第１のリセット位相データ作成回路の動作を説明するためのタイミングチャートである。 図１１におけるパルス生成回路を説明するための図である。 図２７におけるＰＷＭ１生成回路を説明するための図である。 図２８におけるＳＥＴ生成回路を説明するための図である。 図２９におけるＭＡＳＫ生成回路を説明するための図である。 ＳＥＴ生成回路の動作を説明するためのタイミングチャートである。 ＭＡＳＫ生成回路でＶＣＬＫ３が用いられる理由を説明するためのタイミングチャートである。 図２９におけるＭＡＳＫ選択回路を説明するための図である。 図２９におけるクロック選択回路を説明するための図である。 図２８におけるＲＳＴ生成回路を説明するための図である。 ＲＳＴ生成回路の動作を説明するためのタイミングチャートである。 図２８における位相差生成回路を説明するための図である。 位相差生成回路の動作を説明するためのタイミングチャートである。 図２７における論理和回路の動作を説明するためのタイミングチャートである。 ＰＣＬＫの変調を説明するためのタイミングチャートである。 ＰＣＬＫが変調される場合に用いることができる書込制御回路を説明するための図である。 図４１における変調信号生成回路を説明するための図である。 図４２における位相調整回路を説明するための図である。 位相調整回路の動作を説明するためのタイミングチャートである。 カラープリンタの概略構成を示す図である。

符号の説明

１ａ＿１…ＭＡＳＫ生成回路（第１のマスク信号生成回路の一部）、１ａ＿２…ＭＡＳＫ選択回路（第１のマスク信号生成回路の一部）、１ａ＿３…ＣＬＫ選択回路（第１のクロック選択回路）、１ａ＿４…フリップフロップ（セットパルス生成回路）、１ｂ＿１…ＭＡＳＫ生成回路（第２のマスク信号生成回路の一部）、１ｂ＿２…ＭＡＳＫ選択回路（第２のマスク信号生成回路の一部）、１ｂ＿３…ＣＬＫ選択回路（第２のクロック選択回路）、１ｂ＿４…フリップフロップ（リセットパルス生成回路）、１１ａ…偏向器側走査レンズ（走査光学系の一部）、１１ｂ…像面側走査レンズ（走査光学系の一部）、１３…ポリゴンミラー（偏向器）、１４…光源、２２…走査制御装置（検出装置、制御装置）、１００…２次元アレイ（面発光レーザアレイ）、２１９…書込制御回路（パルス変調信号生成装置）、２１９´…書込制御回路（パルス変調信号生成装置）、２１９Ａ…高周波クロック生成回路、２１９Ｂ…画像データ変換回路（データ変換回路）、２１９Ｃ…変調信号生成回路、２１９Ｃ´…変調信号生成回路、２１９Ｃ_１…パルス位相生成回路（位相データ作成回路）、２１９Ｃ_２−１ｃ…位相差生成回路（変調パルス生成回路の一部）、１０００…レーザプリンタ（画像形成装置）、１０１０…光走査装置、１０３０…感光体ドラム（像担持体）、２０００…カラープリンタ（画像形成装置）、２０１０…光走査装置、Ｋ１，Ｃ１，Ｍ１，Ｙ１…感光体ドラム（像担持体）。

Claims (13)

1. 外部からの入力データに応じて、光源をパルス発光させるためのパルス変調信号を生成するパルス変調信号生成装置であって、
   互いに位相が異なる複数の高周波クロック信号を生成する高周波クロック生成回路と；
   前記光源が消灯状態から点灯状態に移行する点灯タイミング及び点灯状態から消灯状態に移行する消灯タイミングが含まれる所定の期間のみ、前記複数の高周波クロック信号のうちのいずれかの高周波クロック信号を入力させ、前記点灯タイミング及び前記消灯タイミングのそれぞれに関する情報が含まれる移行タイミングデータに基づいて前記パルス変調信号を生成する変調信号生成回路と；を備えるパルス変調信号生成装置。
2. 前記変調信号生成回路は、
   前記移行タイミングデータに基づいて、パルス信号における立ち上がり位置及び立ち下がり位置に関するデータが含まれるパルス位相データを求める位相データ作成回路と；
   前記立ち上がり位置及び前記立ち下がり位置に関するデータに基づいて、前記点灯タイミング及び前記消灯タイミングが含まれる所定の期間のみ、前記いずれかの高周波クロック信号を入力させるためのマスク信号を生成するマスク信号生成回路と；を有することを特徴とする請求項１に記載のパルス変調信号生成装置。
3. 前記マスク信号生成回路は、
   前記立ち上がり位置に関するデータに基づいて、前記点灯タイミングが含まれる所定の期間のみ、前記いずれかの高周波クロック信号を入力させるための第１のマスク信号を生成する第１のマスク信号生成回路と；
   前記立ち下がり位置に関するデータに基づいて、前記消灯タイミングが含まれる所定の期間のみ、前記いずれかの高周波クロック信号を入力させるための第２のマスク信号を生成する第２のマスク信号生成回路と；を有することを特徴とする請求項２に記載のパルス変調信号生成装置。
4. 前記変調信号生成回路は、
   前記いずれかの高周波クロック信号と前記第１のマスク信号に基づいて、前記立ち上がり位置の情報が含まれる第１のパルス信号を生成するセットパルス生成回路と；
   前記いずれかの高周波クロック信号と前記第２のマスク信号に基づいて、前記立ち下がり位置の情報が含まれる第２のパルス信号を生成するリセットパルス生成回路と；
   前記第１のパルス信号と前記第２のパルス信号に基づいて、変調されたパルス信号を生成する変調パルス生成回路と；を有することを特徴とする請求項３に記載のパルス変調信号生成装置。
5. 前記変調信号生成回路は、前記パルス変調信号を生成する際に、更に前記複数の高周波クロック信号から前記いずれかの高周波クロック信号を選択することを特徴とする請求項２〜４のいずれか一項に記載のパルス変調信号生成装置。
6. 前記変調信号生成回路は、前記立ち上がり位置及び前記立ち下がり位置に関するデータに基づいて、前記複数の高周波クロック信号から前記いずれかの高周波クロック信号を選択するクロック選択回路を有することを特徴とする請求項５に記載のパルス変調信号生成装置。
7. 前記クロック選択回路は、
   前記立ち上がり位置に関するデータに基づいて、前記複数の高周波クロック信号から前記いずれかの高周波クロック信号を選択する第１のクロック選択回路と；
   前記立ち下がり位置に関するデータに基づいて、前記複数の高周波クロック信号から前記いずれかの高周波クロック信号を選択する第２のクロック選択回路と；を有することを特徴とする請求項６に記載のパルス変調信号生成装置。
8. 外部からの入力データに応じて変調された光を出力する光源装置であって、
   光源と；
   前記入力データに応じてパルス変調されたパルス変調信号を生成し、前記光源に出力する請求項１〜７のいずれか一項に記載のパルス変調信号生成装置と；を備える光源装置。
9. 前記光源は、垂直共振器型の半導体レーザを含むことを特徴とする請求項８に記載の光源装置。
10. 前記光源は、複数の発光部を有することを特徴とする請求項８又は９に記載の光源装置。
11. 光により被走査面を走査する光走査装置であって、
    請求項８〜１０のいずれか一項に記載の光源装置と；
    前記光源装置からの光を偏向する偏向器と；
    前記偏向器で偏向された光を前記被走査面に集光する走査光学系と；を備える光走査装置。
12. 少なくとも１つの像担持体と；
    前記少なくとも１つの像担持体に対して画像情報が含まれる光を走査する少なくとも１つの請求項１１に記載の光走査装置と；を備える画像形成装置。
13. 前記画像情報は、多色の画像情報であることを特徴とする請求項１２に記載の画像形成装置。

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