JP2004351908A - 画像形成装置およびその主走査倍率補正方法 - Google Patents
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Abstract
【課題】印字品質を落とすことなく、主走査倍率を適正に補正することができる画像形成装置を提供する。
【解決手段】主走査倍率補正処理では、感光ドラム１１上におけるレーザ光で走査される１ライン上の１つ以上の補正点（ｌ，ｍ，ｎ番目の画素）毎に、該補正点の前に位置する画素の画素分割変調された画素データの最終ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、１ライン上に付加される新たな画素の画素データを生成する。そして、生成された新たな画素の画素データは、固定周波数の画像クロックに同期して出力される。
【選択図】 図１
【解決手段】主走査倍率補正処理では、感光ドラム１１上におけるレーザ光で走査される１ライン上の１つ以上の補正点（ｌ，ｍ，ｎ番目の画素）毎に、該補正点の前に位置する画素の画素分割変調された画素データの最終ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、１ライン上に付加される新たな画素の画素データを生成する。そして、生成された新たな画素の画素データは、固定周波数の画像クロックに同期して出力される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、入力される画像信号を画素分割変調し、画素分割変調された画像信号に基づきレーザ光源を変調駆動し、レーザ光源から発光されたレーザ光で潜像担持体上を走査することにより、潜像担持体上に潜像を形成する画像形成装置およびその主走査倍率補正方法に関する。
【０００２】
【従来の技術】
一般に、レーザビームプリンタ、デジタル複写機などの画像形成装置においては、レーザビーム駆動回路により半導体レーザを駆動し、この半導体レーザから発光されたレーザビームを画像信号によって変調し、この変調後のレーザビームを回転多面鏡（ポリゴンミラー）によって感光ドラム上にラスタスキャンすることにより潜像形成を行うように構成されている。
【０００３】
ここで、複数の半導体レーザを有する装置においては、各半導体レーザからのレーザビームにより照射される感光ドラム上の各位置に応じて、潜像画像の倍率が異なる。また、ポリゴンミラーの面精度が異なるため面ごとに潜像画像の書き出し位置が異なる。また、両面印字可能な画像形成装置においては、定着後の紙サイズの収縮により、両面での潜像画像の比率が同じであっても印字後の画像サイズが異なる。
【０００４】
これに対し、画像データを転送する画像クロックを任意点で付加することにより画像データ間の長さを制御し、印字される画像サイズを補正するという方法が提案されている（特許文献１参照）。
【０００５】
【特許文献１】
特開２０００−２３８３４２号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来例では、画像クロックを補正するため、補間する画像データが固定であり、画像クロックを微小に長くした場所においてスペースが発生し、印字品質を損なう可能性がある。
【０００７】
本発明の目的は、印字品質を落とすことなく、主走査倍率を適正に補正することができる画像形成装置およびその主走査倍率補正方法を提供することにある。更に、予め設定したライン毎に書き出し開始位置を予め設定した時間遅延させ、主走査倍率を適正に補正することができる画像形成装置およびその主走査倍率補正方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、入力される画像信号を画素単位で画素分割変調し、該画素単位で画素分割変調された画像信号を固定周波数の画像クロックに同期して出力する画素分割変調手段と、前記画素分割変調手段から出力された画像信号に基づきレーザ光源を変調駆動する駆動手段と、潜像担持体上に潜像を形成するように、前記レーザ光源から発光されたレーザ光で該潜像担持体上を走査する走査手段とを備える画像形成装置であって、前記画素分割変調手段は、前記潜像担持体上における前記レーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点の前に位置する画素の画素分割変調された画素データの最終ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、前記１ライン上に付加される新たな画素の画素データを生成する補正手段を有し、前記生成された新たな画素の画素データを前記固定周波数の画像クロックに同期して出力することを特徴とする。
【０００９】
また、本発明は、入力される画像信号を画素単位で画素分割変調し、該画素単位で画素分割変調された画像信号を固定周波数の画像クロックに同期して出力する画素分割変調手段と、前記画素分割変調手段から出力された画像信号に基づきレーザ光源を変調駆動する駆動手段と、潜像担持体上に潜像を形成するように、前記レーザ光源から発光されたレーザ光で該潜像担持体上を走査する走査手段とを備える画像形成装置であって、前記画素分割変調手段は、前記画素分割変調手段は、前記潜像担持体上における前記レーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点に位置する画素の画素分割変調された画素データの先頭ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、前記１ライン上に付加される新たな画素の画素データを生成する補正手段を有し、前記生成された新たな画素の画素データを前記固定周波数の画像クロックに同期して出力することを特徴とする。
【００１０】
また、前記１つ以上の補正点は、予め決められていることを特徴とする。
【００１１】
また、前記１つ以上の補正点の数は、前記画素分割変調手段における画素単位の画素分割変調の分解能に対して整数倍となるように決定されていることを特徴とする。
【００１２】
また、前記画像形成装置は、画像書き出し基準信号を出力する画像書き出し基準信号出力手段を有し、前記固定周波数の画像クロックに同期して前記画素データの出力を開始するタイミングを、前記画像書き出し基準信号に対して予め設定したライン毎に所定時間遅延させることを特徴とする。
【００１３】
また、本発明は、入力される画像信号を画素単位で画素分割変調し、該画素単位で画素分割変調された画像信号を固定周波数の画像クロックに同期して出力する画素分割変調手段と、前記画素分割変調手段から出力された画像信号に基づきレーザ光源を変調駆動する駆動手段と、潜像担持体上に潜像を形成するように、前記レーザ光源から発光されたレーザ光で潜像担持体上を走査する走査手段とを備える画像形成装置の主走査長補正方法であって、前記潜像担持体上における前記レーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点の前に位置する画素の画素分割変調された画素データの最終ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、前記１ライン上に付加される新たな画素の画素データを生成する工程と、前記生成された新たな画素の画素データを前記固定周波数の画像クロックに同期して出力する工程とを有することを特徴とする。
【００１４】
また、本発明は、入力される画像信号を画素単位で画素分割変調し、該画素単位で画素分割変調された画像信号を固定周波数の画像クロックに同期して出力する画素分割変調手段と、前記画素分割変調手段から出力された画像信号に基づきレーザ光源を変調駆動する駆動手段と、潜像担持体上に潜像を形成するように、前記レーザ光源から発光されたレーザ光で該潜像担持体上を走査する走査手段とを備える画像形成装置の主走査倍率補正方法であって、前記潜像担持体上における前記レーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点に位置する画素の画素分割変調された画素データの先頭ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、前記１ライン上に付加される新たな画素の画素データを生成する工程と、前記生成された新たな画素の画素データを前記固定周波数の画像クロックに同期して出力する工程とを有することを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１６】
まず、本発明における主走査倍率補正処理の原理について図１を参照しながら説明する。図１は本発明に係る主走査倍率補正処理により処理される画像信号の構成例を示す概念図である。
【００１７】
本発明に係る主走査倍率補正処理では、感光ドラム上におけるレーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点の前に位置する画素の画素分割変調された画素データの最終ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、１ライン上に付加される新たな画素の画素データを生成する。そして、生成された新たな画素の画素データは、固定周波数の画像クロックに同期して出力される。ここで、主走査倍率とは、感光ドラム上のレーザ光により主走査方向へ走査される際の幅をいうものとする。
【００１８】
画像信号を構成する画素データは、例えば図１に示すように、χビットの画素分割変調されたデータ列から構成されているとし、また、図１内の全ての画像データは、同一ライン上に存在する。そして、ここでは、上記主走査倍率補正処理における補正点として、同一ライン上のｌ番面の画素、ｍ番目の画素、ｎ番目の画素を想定する。
【００１９】
まずｌ番目の画素に対しては、図１（ａ）に示すように、（ｌ−１）番目の画素の最終ビットデータすなわちχ番目のビットデータがｌ番目の画素の先頭ビットとして付加される。ｌ番目の画素においては、先頭ビットに（ｌ−１）番目の画素の最終ビットデータが付加されるので、ｌ番目の画素に本来あった最終ビットデータは、次画素である（ｌ＋１）番目の画素の先頭ビットに移行される。そして、以降の各画素においては、順次１ビットずつビットデータが次画素に移行される。
【００２０】
この次画素へのビットデータの移行により、例えば図１（ｂ）に示すように、（ｍ−１）番目の画素においては、先頭ビットデータが前画素（ｍ−２）番目の最終ビットデータ、その最終ビットデータが本来の（χ−１）番目のビットデータになったとする。また、ｍ番目の画素においては、その先頭ビットデータが（ｍ−１）番目の画素の最終ビットデータ（χ番目のビット）、その最終ビットデータが本来の（χ−２）番目のビットデータになったとする。
【００２１】
ここで、ｍ番面の画素が次の補正点とすると、（ｍ−１）番目の画素の最終ビットデータが（χ−１）番目のビットデータであるので、この（χ−１）番目のビットデータがｍ番目の画素の先頭ビットとして付加される。これにより、ｍ番目の画素から（ｍ＋１）画素へは、２ビットずつデータが移行されることになる。すなわち、ｍ番目の画素に本来あった（χ−１）番目のビットデータ、χ番目のビットデータは、（ｍ＋１）番目の画素の先頭ビットデータおよび次のビットデータとして移行される。これに伴い、（ｍ＋１）番目以降の各画素においては、上述したと同様に、順次２ビットずつデータが次画素に移行されることになる。
【００２２】
そして、この次画素へのビットデータの移行により、例えば図１（ｃ）に示すように、（ｎ−１）番目の画素の先頭から（χ−２）個のビットデータは前画素（ｎ−２）番目の最終から（χ−２）個のビットに移行され、（ｎ−１）番目の画素の最終ビットデータは本来（ｎ−１）番目の画素の先頭ビットに対応するデータになったとする。
【００２３】
ここで、ｎ番目の画素が補正点に対応する画素であるとすると、このｎ番目の画素においては、その先頭ビットに（ｎ−１）番目の画素の最終ビットが付加されるので、ｎ番目の画素のデータは（ｎ−１）番目の画素のデータと同一となる。これに伴い、（ｎ＋１）番目の画素は、同様に、ｎ番目の画素と同一のデータから構成されることになる。
【００２４】
このように本例では、１ライン上の画素数ｎが（ｎ＋１）に増加されることになる。すなわち、上記主走査倍率補正処理により、１ライン内の画素数を増加させることが可能になり、主走査倍率を補正することができる。
【００２５】
次に、上記走査倍率補正処理を実行可能な画像形成装置の具体的構成について図２ないし図４を参照しながら説明する。図２は本発明の一実施形態に係る画像形成装置の構成を模式的に示す縦断面図、図３は図２の露光制御部１０の構成を模式的に示すブロック図、図４は図３の画像処理回路の構成を示すブロック図である。
【００２６】
画像形成装置は、図２に示すように、複数枚の原稿を積載可能な原稿給紙装置１と、副走査方向に移動可能に構成されているスキャナユニット４とを備える。原稿給紙装置１は、積載されている複数枚の原稿をその先頭から１枚ずつ原稿台ガラス２上へ搬送する。スキャナユニット４は、原稿台ガラス２上に搬送された原稿を照明するためのランプ３と、原稿台ガラス２上の原稿からの反射光を反射ミラー６に導くための反射ミラー５とを搭載する。反射ミラー６は、反射ミラー７と協働して反射ミラー５からの反射光をレンズ８に導き、レンズ８は、上記反射光をイメージセンサ部９に結像する。イメージセンサ部９は、結像された光像を電気信号に変換し、この電気信号は所定の処理が施された後に、画像信号として露光制御部１０に入力される。
【００２７】
露光制御部１０は、入力された画像信号に基づきレーザ光を発光し、このレーザ光で感光ドラム１１上を露光走査する。このレーザ光の露光走査により、感光ドラム１１上には、レーザ光に応じた潜像が形成される。この感光ドラム１１上に形成された潜像は、現像器１３から供給されたトナーによりトナー像として可視像化される。
【００２８】
また、上記レーザ光の照射開始と同期したタイミングで、カセット１４またはカセット１５からシートが給紙され、このシートは搬送路３３１を介して転写部３２５へ向けて搬送される。この搬送されたシート上には、転写部１６により、感光ドラム１１上のトナー像が転写される。トナー像が転写されたシートは、定着部１７に搬送される。
【００２９】
定着部１７においては、シート上のトナー像が熱圧されてシート上に定着される。この定着部１７を通過したシートは、排紙ローラ対１８を経て外部に排出される。
【００３０】
トナー像の転写後における感光ドラム１１の表面は、クリーナ２５で清掃された後に、補助帯電器２６で除電される。そして、感光ドラム１１の表面の残留電荷が前露光ランプ２７で消去されて一次帯電器２８において良好な帯電が得られる状態にされた後に、一次帯電器２８で感光ドラム１１の表面が帯電される。
【００３１】
上記一連の工程を繰り返すことにより、複数枚の画像形成が可能になる。
【００３２】
また、本画像形成装置においては、両面印刷を可能にするための両面パス２９が設けられている。両面印刷時には、片面印字後のシートが反転されて両面パス２９に導かれ、このシートは、両面パス２９を介して感光ドラム１１に再度搬送される。そして、シートの他面には、上述したと同様に、対応する画像が形成される。
【００３３】
露光制御部１０は、図３に示すように、外部から入力された画像信号を画素分割変調し、該画素分割変調された画像信号を画像クロックに同期させて出力する画像処理回路３６と、画像処理回路３６から出力された画素分割変調された画像信号に基づき半導体レーザ４３を駆動するレーザ駆動装置３１とを有する。半導体レーザ４３の内部には、レーザ光の一部を検出するフォトダイオードセンサ（ＰＤセンサ；図示せず）が設けられ、レーザ駆動装置３１は、ＰＤセンサの検出信号を用いて半導体レーザ４３のＡＰＣ（Ａｕｔｏ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）制御を行う。半導体レーザ４３から発光されたレーザ光は、コリメータレンズおよび絞りなどを有する光学系を介してほぼ平行光になり、所定のビーム径でポリゴンミラー（回転多面鏡）３３に入射する。ポリゴンミラー３３は、所定方向に等角速度で回転しており、この回転に伴い、ポリゴンミラー３３に入射したレーザ光は、連続的に角度を変える偏向ビームとなって反射される。偏向ビームとなって反射されたレーザ光は、ｆ−θレンズ３４により集光作用を受ける。また同時に、ｆ−θレンズ３４は走査の時間的な直線性を保証するような歪曲収差の補正を行うので、ｆ−θレンズ３４を通過したレーザ光は、感光ドラム１１上に所定方向に等速で結合走査される。感光ドラム１１の一方の端部近傍には、ポリゴンミラー３３から反射されたレーザ光を検出するビームディテクトセンサ（図示せず）が設けられており、このセンサの検出信号はポリゴンミラー３３の回転とデータの書き込みの同期をとるための同期信号として用いられる。
【００３４】
このようなレーザ駆動装置３１においては、１走査中のレーザ光の光量を一定に保持するために、１走査中の光検出区間でレーザ光の出力を検出して半導体レーザ４３の駆動電流を１走査の間保持するという駆動方式を採用している。
【００３５】
上記画像処理回路３６は、図４に示すように、制御信号発生回路１０１を有し、この制御信号発生回路１０１は、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ−Ｆｉｒｓｔ Ｏｕｔ Ｍｅｍｏｒｙ）クロック発生回路１０５に対するＦＩＦＯ制御信号１０２、パラレル−シリアル（以下、ＰＳと略す）クロック発生回路１０７に対するＰＳ変換制御信号１０３およびシリアル−パラレル（以下、ＳＰと略す）発生回路１０９に対するＳＰ変換制御信号１０４を生成する。ＦＩＦＯクロック発生回路１０５は、基準クロック１１１およびＦＩＦＯ制御信号１０２に基づき、ＦＩＦＯ１１２に対する読み出しクロック１０６を生成する。ＰＳクロック発生回路１０７は、基準クロック１１１およびＰＳ変換制御信号１０３に基づき、ＰＳ変換回路１１８に対する変換クロック１０８を生成する。ＳＰクロック発生回路１０９は、基準クロック１１１およびＳＰ変換制御信号１１０に基づき、ＳＰ変換回路１２０に対するＳＰ変換クロック１１０を生成する。また、このＳＰ変換クロック１１０は、画像クロックとして出力される。
【００３６】
ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ−Ｆｉｒｓｔ Ｏｕｔ Ｍｅｍｏｒｙ）１１２には、本体制御部（図示せず）よりＦＩＦＯ書き込みアドレスリセット信号１１３および書き込みクロック１１４が供給されるとともに、外部画像生成部（図示せず）から画像信号が画素単位で入力される。すなわち、ＦＩＦＯ１２には、１６ビットの書き込み画素データ１１５が入力される。ＦＩＦＯ１１２からは、ＦＩＦＯクロック発生回路１０５からの読み出しクロック１０６および上記本体制御部（図示せず）から入力される読み出しアドレスリセット信号１１６によって１６ビットの読み出し画素データ１１７が出力される。
【００３７】
このＦＩＦＯ１１２から出力された読み出し画素データ１１７は、ＰＳ変換回路１１８に入力される。ＰＳ変換回路１１８は、入力された１６ビットの読み出し画素データ１１７をＰＳ変換クロック１０８によりシリアル画素信号１１９に変換して出力する。この出力されたシリアル画素信号１１９は、ＳＰ変換回路１２０に入力される。ＳＰ変換回路１２０は、ＳＰ変換クロック１１０によって、入力されたシリアル画素信号１１９を１６ビットのパラレル画素信号１２１に変換して出力する。不図示のＢＤセンサから出力されるＢＤ信号１５１をラインカウンタ１５０でカウントし、例えば４ライン単位で循環するラインセレクト信号１５２を出力する。ラインセレクト信号１５２に対応してＳＰ変換制御信号１１０に同期した４種類のディレイ時間１５４をディレイ時間発生回路１５３で発生させる。タイミング調整回路１５５は、ディレイ時間１５４に応じてパラレル信号１２１をライン毎に遅延させ画像データ１５６として出力する。
【００３８】
また、上記画像処理回路３６は、図９のように構成することも可能である。
【００３９】
図中、図４と同じ番号で示されるものについての説明は省略する。１２２はビーム検出器で、不示図の半導体レーザから出射されるビーム光Ｌを受光して光電効果により電気信号であるビーム検出信号１２３を生成する。ビーム周期計測回路１２４はビーム検出信号１２３の周期を計測し、その結果をビーム周期信号１２５として差分値計測回路１２８に入力する。基準周期発生回路１２６は解像度、走査速度、光学特性によって設定される基準周期信号１２７を生成し、周期比較回路２８にてビーム周期信号１２５と基準周期信号１２７との周期を比較し、その結果に基づいてパラレル−シリアル（以降ＰＳと略す）変換制御信号発生回路１３０にて補正量を設定し、制御信号発生回路１０１から入力されるＰＳ変換位置信号１３１により補正する画素の位置を決定するＰＳ変換制御信号１０３とし、ＰＳクロック発生回路１０７へ出力する。
【００４０】
さらに、上記画像処理回路３６は、図１０のように構成することも可能である。
【００４１】
図中、図４と同じ番号で示されるものについての説明は省略する。
【００４２】
１４２はホール素子でスキャナモータ１４１の回転によって発生する磁界の変化により電位差を発生させホール素子出力信号１４３とする。ホール素子出力信号１４３は回転検出信号発生回路１４４にて所定の電圧レベルの回転検出信号１４５に変換される。
【００４３】
スキャナモータ１４１の低周波揺らぎによる回転ムラは回転周期計測回路１４６は回転検出信号１４５の周期を計測することにより検出できる。回転周期計測回路１４６出力信号を回転周期信号１４９として差分値計測回路１２８に入力する。
【００４４】
基準回転周期発生回路１４７は解像度、走査速度、ポリゴンミラー面数等によって設定される基準回転周期信号１４８を生成し、周期比較回路１２８にて回転周期信号１４９と基準回転周期信号１４８との周期を比較し、その結果に基づいてパラレル−シリアル（以降ＰＳと略す）変換制御信号発生回路１３０にて補正量を設定し、制御信号発生回路１０１から入力されるＰＳ変換位置信号１３１により補正する画素の位置を決定するＰＳ変換制御信号１０３とし、ＰＳクロック発生回路１０７へ出力する。
【００４５】
次に、上記画像処理回路３６の動作について図５を参照しながら説明する。図５は図４の画像処理回路における主要ブロックのタイミングチャートである。
【００４６】
基準クロック（ＲＥＦＣＬＫ）１１１（図５（ａ）に示す）は、読み出しクロック（ＦＩＦＯＣＬＫ）１０６（図５（ｂ）に示す）、ＰＳ変換クロック（ＰＳＣＬＫ）１０８（図５（ｅ）に示す）およびＳＰ変換クロック（ＳＰＣＬＫ）１１０（図５（ｇ）に示す）の基準となる信号であって、画像クロックとなるＳＰ変換クロック１１０の周波数に対し、画素分割変調の分解能に比例した周波数とする。本実施形態においては、画素分割変調の分解能を１６ビットとした場合、基準クロック（ＲＥＦＣＬＫ）１１１の周波数は、ＳＰ変換クロック１１０の１６倍に設定される。
【００４７】
読み出しクロック（ＦＩＦＯＣＬＫ）１０６（図５（ｂ）に示す）は、ＦＩＦＯ１１２から１画素単位で読み出すタイミングを指示するためのクロックであり、データ付加が行われた次の画素を読み出すときは、先頭ビットに前画素の最終ビットが到達するよう１データ分タイミングを遅らせる。以降、再度画素内でビット付加が行われるまで同一周期とする。
【００４８】
ＰＳ変換制御信号１０３（図５（ｄ）に示す）は、ビット付加が行われる画素の先頭ビットでＦＩＦＯ１１２の出力データが更新されないようにクロックを間引くための制御信号である。このＰＳ変換制御信号１０３により、ＰＳ出力データ（シリアル画素信号）１１９（図５（ｆ）に示す）は、ＦＩＦＯアドレス（ｎ；図５（ｃ）に示す）の先頭ビットが更新されず前画素の最終ビットが付加されたことになる。
【００４９】
ＳＰ変換クロック（ＳＰＣＬＫ）１１０（図５（ｇ）に示す）は、読み出しクロック（ＦＩＦＯＣＬＫ）１０６の１／１６の周波数で、１画素区間を規定する画像クロックとして出力される。
【００５０】
このＳＰ変換クロック（ＳＰＣＬＫ）１１０により、先頭ビットに前画素の最終ビットが付加されたＰＳ出力データ１１９（ＦＩＦＯアドレス（ｎ）に対応する）は、１６ビットのパラレル画素信号（ＳＰＤＡＴＡ）１２１（図５（ｈ）に示す）に変換されて出力される。
【００５１】
任意のラインにおけるディレイ時間１５４（図５（ｊ）に示す）はＢＤ信号１５１（図５（ｉ）に示す）に同期し、遅延時間を変換クロック１０８にて設定する。パラレル画素信号（ＳＰＤＡＴＡ）１２１はディレイ時間１５４に同期して開始する画像データ１５６（図５（ｋ）に示す）として出力する。
【００５２】
本実施形態における主走査倍率補正処理による具体例について図６を参照しながら説明する。図６は図４の画像処理回路３６の主走査倍率補正処理で処理される画素データの構成例を示す図である。
【００５３】
本実施形態においては、１画素を１６ビットのデータとし、１ラインの全画素数を７０００とし、この７０００の全画素数に対し主走査倍率補正処理後の全画素数を７００１とする場合を例に述べる。
【００５４】
１ライン上の７０００の全画素に対して１画素／１６ビットデータを平均的に付加する場合、１画素／１６ビットデータが付加される画素の番地（すなわち補正点）は、４１２番目、８２４番目、１２３６番目、１６４８番目、２０６０番目、２４７２番目、２８３４番目、３２９６番目、３７０８番目、４２１０番目、４５３２番目、４９４４番目、５３５６番目、５７６８番目、６１８０番目、６５９２番目となる。（∵４１２≒７０００画素÷１７）
【００５５】
ここで、例えば４１２番目の画素データを［Ａ］ｈｅｘ，４１１番目の画素データを［５］ｈｅｘとすると、４１２番目の画素においては、その先頭ビットに４１１番目の画素の最終ビットデータ『０』が付加される。これにより、４１２番目の画素データは、以下のようになる。
【００５６】
これに伴い４１２番目の画素の最終ビットデータ『０』は４１３番目の画素の先頭ビットへ移行され、４１３番目の画素データ［４］ｈｅｘは、以下のように構成される。
【００５７】
同様に、４１４番目の画素以降の各画素データに対しては、それぞれの画素の最終ビットデータが次画素の先頭ビットに移行される。このように、４１２番目から８２３番目までの各画素データにおいては、１ビットずつデータが移行されることになる。
【００５８】
次に、８２４番目の画素の場合を考える。ここでは、８２３番目の画素データを［７］ｈｅｘ、８２４番目の画素データを［Ｆ］ｈｅｘとする。８２３番目の画素データにおいては、既に、その最終ビットにその前のビットデータが移行されており、８２４番目の画素データにおいては、既にその先頭ビットに８２３番目の最終ビットデータ『０』が移行されている。ここで、８２４番目の画素は補正点の画素であるので、８２３番目の画素データの最終ビット『０』が８２４番目の先頭ビットに付加される。これにより、８２４番目の画素データは以下のようになる。
【００５９】
これに伴い８２４番目の画素データの最終ビットデータ『１』は８２５番目の画素データの先頭ビットへ移行される。ここで、この最終ビットデータの移行前に、８２５番目の画素データの先頭ビットには、既に、補正前の８２４番目の画素データの最終ビットデータが移行されている。よって、８２５番目の画素データ［３］ｈｅｘは、以下のようになる。
【００６０】
よって、８２５番目以降の各画素データにおいては、２ビットずつデータが移行されることになる。そして、次の補正点に対応する画素においては、同様に、前画素データの最終ビットデータの付加が行われることになる。
【００６１】
ここで、最後の補正点を６５９２番目の画素データとし、補正前の６５９１番目の画素データを［１］ｈｅｘ、補正前の６５９２番目の画素データを［６］ｈｅｘとする。そして、上記ビットデータの移行により、６５９１番目の画像データには、補正前の６５９０番目の画素データの内２から１６ビットまでのデータが移行されており、その最終ビットには、本来先頭ビットにあったデータが移行されている。また、６５９２番目の画像データには、補正前の６５９１番目の画素データの内２から１６ビットまでのデータが移行されておりその最終ビットには、本来先頭ビットにあったデータが移行されている。そして、６５９２番目の画素が補正点であることから、この６５９２番目の画素データにおいては、その先頭ビットに６５９１番目の最終ビットデータ『１』が付加される。これにより、６５９２番目の画素データは以下のようになる。
【００６２】
以上のように、補正後の６５９２番目の画素データは補正前の６５９１番目の画素データとなる。そして、この画素以降の各画素においては、１６ビットずつデータが次画素へ移行されることになり、最終的には、７００１番目の画素に対する新たな画素データが形成されることになる。すなわち、１ラインの画素数が増加されることになり、この画素数の増加により、印字品質を損うことなく、主走査倍率を補正することができる。
【００６３】
例えば、本実施形態のように両面印刷可能な画像形成装置においては、両面印刷時におけるシートの各面に対する主走査倍率を適正に補正することができ、定着時の紙の収縮により印字後の各面で画像サイズが異なるという不具合を解消することができる。
【００６４】
本実施形態における主走査倍率補正処理の際の予め設定したライン毎に書き出し開始位置を所定時間遅延させる具体例について図７を参照しながら説明する。ここでは、４ライン周期で遅延時間を各々設定した場合について説明する。図７はそのタイミングチャートである。ビームディテクト（以下ＢＤと略す）信号はＢＤセンサから検出される信号で、画像書き出し位置を決定する。ＢＤ信号に対して画像データの出力までの遅延時間を各々以下のように設定する。遅延時間τ１〜τ４は全て異なる値でも、一部だけ異なる値でも良い。
【００６５】
（４ｎ＋１） ライン目：遅延時間τ１
（４ｎ＋２） ライン目：遅延時間τ２
（４ｎ＋３） ライン目：遅延時間τ３
（４ｎ＋４） ライン目：遅延時間τ４ （ｎ≧０）
【００６６】
これにより１ライン目、５ライン目、９ライン目、・・・、（４ｎ＋１） ライン目、・・・はＢＤ信号からτ１だけ遅れた時刻よりデータの出力を開始する。同様に、２ライン目、６ライン目、１０ライン目、・・・、（４ｎ＋２） ライン目、・・・はＢＤ信号からτ２だけ遅れた時刻よりデータの出力を開始する。以下のラインについても同様なので省略する。
【００６７】
更に別の方法を図８で説明する。ＢＤ信号はＢＤセンサから検出される信号で、画像書き出し位置を決定する。ＢＤ信号に対して画像データの出力までの遅延時間を各々以下のように設定する。遅延時間τ１〜τ４は遅延開始時間が各々異なり、同一の遅延範囲△τの任意時間内に設定する。
【００６８】
（４ｎ＋１） ライン目：遅延可変幅ａτ１→τ１ａ〜τ１ｂ
（４ｎ＋２） ライン目：遅延時間τ２→τ２ａ〜τ２ｂ
（４ｎ＋３） ライン目：遅延時間τ３→τ３ａ〜τ３ｂ
（４ｎ＋４） ライン目：遅延時間τ４→τ４ａ〜τ４ｂ （ｎ≧０）
△τ＝τ１ｂ−τ１ａ＝τ２ｂ−τ２ａ＝τ３ｂ−τ３ａ＝τ４ｂ−τ４ａ
【００６９】
これにより１ライン目、５ライン目、９ライン目、・・・、（４ｎ＋１） ライン目、・・・はＢＤ信号からτ１内の任意の時間だけ遅れた時刻よりデータの出力を開始する。同様に、２ライン目、６ライン目、１０ライン目、・・・、（４ｎ＋２） ライン目、・・・はＢＤ信号からτ２内の任意の時間だけ遅れた時刻よりデータの出力を開始する。以下のラインについても同様なので省略する。
【００７０】
なお、本実施形態では、両面印刷可能な画像形成装置について述べたが、複数、例えば２つのレーザ光を用いて異なるライン上を同時に走査することが可能な画像形成装置においても、上記主走査倍率補正処理により、各レーザ光による主走査倍率を同一になるように補正することができる。この場合、各レーザ光の内、一方のレーザ光による主走査倍率が他方のレーザ光による主走査倍率に一致するように、該一方のレーザ光による主走査倍率を補正するようにしてもよいし、または、各レーザ光による主走査倍率をそれぞれ補正するようにしてもよい。また、上記主走査倍率補正処理を、イエロー、マゼンタ、シアン、ブラックのそれぞれの色毎に露光手段（感光ドラム）を有する画像形成装置における各色間の主走査倍率の補正に適用することが可能であることはいうまでもない。
【００７１】
また、本実施形態では、感光ドラム上におけるレーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点の前に位置する画素の画素分割変調された画素データの最終ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、１ライン上に付加される新たな画素の画素データを生成するようにしているが、これに代えて、補正点毎に、該補正点に位置する画素の画素分割変調された画素データの先頭ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、１ライン上に付加される新たな画素の画素データを生成するようにしてもよい。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、潜像担持体上におけるレーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点の前に位置する画素の画素分割変調された画素データの最終ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、１ライン上に付加される新たな画素の画素データを生成し、生成された新たな画素の画素データを固定周波数の画像クロックに同期して出力するので、印字品質を落とすことなく、主走査倍率を適正に補正することができる。
【００７３】
また、本発明によれば、潜像担持体上におけるレーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点に位置する画素の画素分割変調された画素データの先頭ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、１ライン上に付加される新たな画素の画素データを生成し、生成された新たな画素の画素データを固定周波数の画像クロックに同期して出力するので、印字品質を落とすことなく、主走査倍率を適正に補正することができる。
【００７４】
また、予め設定したライン毎に前記画像書き出し位置信号に対して、ライン開始位置を予め設定した時間遅延させ、かつ各ライン内で同一の倍率となるように調整することにより印字品質を落とすことなく印字比率を補正できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る主走査倍率補正処理により処理される画像信号の構成例を示す概念図である。
【図２】本発明の一実施形態に係る画像形成装置の構成を模式的に示す縦断面図である。
【図３】図２の露光制御部１０の構成を模式的に示すブロック図である。
【図４】図３の画像処理回路の構成を示すブロック図である。
【図５】図４の画像処理回路における主要ブロックのタイミングチャートである。
【図６】図４の画像処理回路の補正処理で処理される画素データの構成例を示す図である。
【図７】書き出し開始位置を所定時間遅延させるタイミングチャートである。
【図８】書き出し開始位置を所定時間遅延させるその他のタイミングチャートである。
【図９】図３の画像処理回路の他の構成を示すブロック図である。
【図１０】図３の画像処理回路の他の構成を示すブロック図である。
【符号の説明】
１０ 露光制御部
１１ 感光ドラム
３１ レーザ駆動装置
３３ ポリゴンミラー
３４ ｆ−θレンズ
３６ 画像処理回路
４３ 半導体レーザ
１０１ 制御信号発生回路
１０５ ＦＩＦＯクロック発生回路
１０７ ＰＳクロック発生回路
１０９ ＳＰクロック発生回路
１１２ ＦＩＦＯ
１１８ ＰＳ変換回路
１２０ ＳＰ変換回路
【発明の属する技術分野】
本発明は、入力される画像信号を画素分割変調し、画素分割変調された画像信号に基づきレーザ光源を変調駆動し、レーザ光源から発光されたレーザ光で潜像担持体上を走査することにより、潜像担持体上に潜像を形成する画像形成装置およびその主走査倍率補正方法に関する。
【０００２】
【従来の技術】
一般に、レーザビームプリンタ、デジタル複写機などの画像形成装置においては、レーザビーム駆動回路により半導体レーザを駆動し、この半導体レーザから発光されたレーザビームを画像信号によって変調し、この変調後のレーザビームを回転多面鏡（ポリゴンミラー）によって感光ドラム上にラスタスキャンすることにより潜像形成を行うように構成されている。
【０００３】
ここで、複数の半導体レーザを有する装置においては、各半導体レーザからのレーザビームにより照射される感光ドラム上の各位置に応じて、潜像画像の倍率が異なる。また、ポリゴンミラーの面精度が異なるため面ごとに潜像画像の書き出し位置が異なる。また、両面印字可能な画像形成装置においては、定着後の紙サイズの収縮により、両面での潜像画像の比率が同じであっても印字後の画像サイズが異なる。
【０００４】
これに対し、画像データを転送する画像クロックを任意点で付加することにより画像データ間の長さを制御し、印字される画像サイズを補正するという方法が提案されている（特許文献１参照）。
【０００５】
【特許文献１】
特開２０００−２３８３４２号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来例では、画像クロックを補正するため、補間する画像データが固定であり、画像クロックを微小に長くした場所においてスペースが発生し、印字品質を損なう可能性がある。
【０００７】
本発明の目的は、印字品質を落とすことなく、主走査倍率を適正に補正することができる画像形成装置およびその主走査倍率補正方法を提供することにある。更に、予め設定したライン毎に書き出し開始位置を予め設定した時間遅延させ、主走査倍率を適正に補正することができる画像形成装置およびその主走査倍率補正方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、入力される画像信号を画素単位で画素分割変調し、該画素単位で画素分割変調された画像信号を固定周波数の画像クロックに同期して出力する画素分割変調手段と、前記画素分割変調手段から出力された画像信号に基づきレーザ光源を変調駆動する駆動手段と、潜像担持体上に潜像を形成するように、前記レーザ光源から発光されたレーザ光で該潜像担持体上を走査する走査手段とを備える画像形成装置であって、前記画素分割変調手段は、前記潜像担持体上における前記レーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点の前に位置する画素の画素分割変調された画素データの最終ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、前記１ライン上に付加される新たな画素の画素データを生成する補正手段を有し、前記生成された新たな画素の画素データを前記固定周波数の画像クロックに同期して出力することを特徴とする。
【０００９】
また、本発明は、入力される画像信号を画素単位で画素分割変調し、該画素単位で画素分割変調された画像信号を固定周波数の画像クロックに同期して出力する画素分割変調手段と、前記画素分割変調手段から出力された画像信号に基づきレーザ光源を変調駆動する駆動手段と、潜像担持体上に潜像を形成するように、前記レーザ光源から発光されたレーザ光で該潜像担持体上を走査する走査手段とを備える画像形成装置であって、前記画素分割変調手段は、前記画素分割変調手段は、前記潜像担持体上における前記レーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点に位置する画素の画素分割変調された画素データの先頭ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、前記１ライン上に付加される新たな画素の画素データを生成する補正手段を有し、前記生成された新たな画素の画素データを前記固定周波数の画像クロックに同期して出力することを特徴とする。
【００１０】
また、前記１つ以上の補正点は、予め決められていることを特徴とする。
【００１１】
また、前記１つ以上の補正点の数は、前記画素分割変調手段における画素単位の画素分割変調の分解能に対して整数倍となるように決定されていることを特徴とする。
【００１２】
また、前記画像形成装置は、画像書き出し基準信号を出力する画像書き出し基準信号出力手段を有し、前記固定周波数の画像クロックに同期して前記画素データの出力を開始するタイミングを、前記画像書き出し基準信号に対して予め設定したライン毎に所定時間遅延させることを特徴とする。
【００１３】
また、本発明は、入力される画像信号を画素単位で画素分割変調し、該画素単位で画素分割変調された画像信号を固定周波数の画像クロックに同期して出力する画素分割変調手段と、前記画素分割変調手段から出力された画像信号に基づきレーザ光源を変調駆動する駆動手段と、潜像担持体上に潜像を形成するように、前記レーザ光源から発光されたレーザ光で潜像担持体上を走査する走査手段とを備える画像形成装置の主走査長補正方法であって、前記潜像担持体上における前記レーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点の前に位置する画素の画素分割変調された画素データの最終ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、前記１ライン上に付加される新たな画素の画素データを生成する工程と、前記生成された新たな画素の画素データを前記固定周波数の画像クロックに同期して出力する工程とを有することを特徴とする。
【００１４】
また、本発明は、入力される画像信号を画素単位で画素分割変調し、該画素単位で画素分割変調された画像信号を固定周波数の画像クロックに同期して出力する画素分割変調手段と、前記画素分割変調手段から出力された画像信号に基づきレーザ光源を変調駆動する駆動手段と、潜像担持体上に潜像を形成するように、前記レーザ光源から発光されたレーザ光で該潜像担持体上を走査する走査手段とを備える画像形成装置の主走査倍率補正方法であって、前記潜像担持体上における前記レーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点に位置する画素の画素分割変調された画素データの先頭ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、前記１ライン上に付加される新たな画素の画素データを生成する工程と、前記生成された新たな画素の画素データを前記固定周波数の画像クロックに同期して出力する工程とを有することを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１６】
まず、本発明における主走査倍率補正処理の原理について図１を参照しながら説明する。図１は本発明に係る主走査倍率補正処理により処理される画像信号の構成例を示す概念図である。
【００１７】
本発明に係る主走査倍率補正処理では、感光ドラム上におけるレーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点の前に位置する画素の画素分割変調された画素データの最終ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、１ライン上に付加される新たな画素の画素データを生成する。そして、生成された新たな画素の画素データは、固定周波数の画像クロックに同期して出力される。ここで、主走査倍率とは、感光ドラム上のレーザ光により主走査方向へ走査される際の幅をいうものとする。
【００１８】
画像信号を構成する画素データは、例えば図１に示すように、χビットの画素分割変調されたデータ列から構成されているとし、また、図１内の全ての画像データは、同一ライン上に存在する。そして、ここでは、上記主走査倍率補正処理における補正点として、同一ライン上のｌ番面の画素、ｍ番目の画素、ｎ番目の画素を想定する。
【００１９】
まずｌ番目の画素に対しては、図１（ａ）に示すように、（ｌ−１）番目の画素の最終ビットデータすなわちχ番目のビットデータがｌ番目の画素の先頭ビットとして付加される。ｌ番目の画素においては、先頭ビットに（ｌ−１）番目の画素の最終ビットデータが付加されるので、ｌ番目の画素に本来あった最終ビットデータは、次画素である（ｌ＋１）番目の画素の先頭ビットに移行される。そして、以降の各画素においては、順次１ビットずつビットデータが次画素に移行される。
【００２０】
この次画素へのビットデータの移行により、例えば図１（ｂ）に示すように、（ｍ−１）番目の画素においては、先頭ビットデータが前画素（ｍ−２）番目の最終ビットデータ、その最終ビットデータが本来の（χ−１）番目のビットデータになったとする。また、ｍ番目の画素においては、その先頭ビットデータが（ｍ−１）番目の画素の最終ビットデータ（χ番目のビット）、その最終ビットデータが本来の（χ−２）番目のビットデータになったとする。
【００２１】
ここで、ｍ番面の画素が次の補正点とすると、（ｍ−１）番目の画素の最終ビットデータが（χ−１）番目のビットデータであるので、この（χ−１）番目のビットデータがｍ番目の画素の先頭ビットとして付加される。これにより、ｍ番目の画素から（ｍ＋１）画素へは、２ビットずつデータが移行されることになる。すなわち、ｍ番目の画素に本来あった（χ−１）番目のビットデータ、χ番目のビットデータは、（ｍ＋１）番目の画素の先頭ビットデータおよび次のビットデータとして移行される。これに伴い、（ｍ＋１）番目以降の各画素においては、上述したと同様に、順次２ビットずつデータが次画素に移行されることになる。
【００２２】
そして、この次画素へのビットデータの移行により、例えば図１（ｃ）に示すように、（ｎ−１）番目の画素の先頭から（χ−２）個のビットデータは前画素（ｎ−２）番目の最終から（χ−２）個のビットに移行され、（ｎ−１）番目の画素の最終ビットデータは本来（ｎ−１）番目の画素の先頭ビットに対応するデータになったとする。
【００２３】
ここで、ｎ番目の画素が補正点に対応する画素であるとすると、このｎ番目の画素においては、その先頭ビットに（ｎ−１）番目の画素の最終ビットが付加されるので、ｎ番目の画素のデータは（ｎ−１）番目の画素のデータと同一となる。これに伴い、（ｎ＋１）番目の画素は、同様に、ｎ番目の画素と同一のデータから構成されることになる。
【００２４】
このように本例では、１ライン上の画素数ｎが（ｎ＋１）に増加されることになる。すなわち、上記主走査倍率補正処理により、１ライン内の画素数を増加させることが可能になり、主走査倍率を補正することができる。
【００２５】
次に、上記走査倍率補正処理を実行可能な画像形成装置の具体的構成について図２ないし図４を参照しながら説明する。図２は本発明の一実施形態に係る画像形成装置の構成を模式的に示す縦断面図、図３は図２の露光制御部１０の構成を模式的に示すブロック図、図４は図３の画像処理回路の構成を示すブロック図である。
【００２６】
画像形成装置は、図２に示すように、複数枚の原稿を積載可能な原稿給紙装置１と、副走査方向に移動可能に構成されているスキャナユニット４とを備える。原稿給紙装置１は、積載されている複数枚の原稿をその先頭から１枚ずつ原稿台ガラス２上へ搬送する。スキャナユニット４は、原稿台ガラス２上に搬送された原稿を照明するためのランプ３と、原稿台ガラス２上の原稿からの反射光を反射ミラー６に導くための反射ミラー５とを搭載する。反射ミラー６は、反射ミラー７と協働して反射ミラー５からの反射光をレンズ８に導き、レンズ８は、上記反射光をイメージセンサ部９に結像する。イメージセンサ部９は、結像された光像を電気信号に変換し、この電気信号は所定の処理が施された後に、画像信号として露光制御部１０に入力される。
【００２７】
露光制御部１０は、入力された画像信号に基づきレーザ光を発光し、このレーザ光で感光ドラム１１上を露光走査する。このレーザ光の露光走査により、感光ドラム１１上には、レーザ光に応じた潜像が形成される。この感光ドラム１１上に形成された潜像は、現像器１３から供給されたトナーによりトナー像として可視像化される。
【００２８】
また、上記レーザ光の照射開始と同期したタイミングで、カセット１４またはカセット１５からシートが給紙され、このシートは搬送路３３１を介して転写部３２５へ向けて搬送される。この搬送されたシート上には、転写部１６により、感光ドラム１１上のトナー像が転写される。トナー像が転写されたシートは、定着部１７に搬送される。
【００２９】
定着部１７においては、シート上のトナー像が熱圧されてシート上に定着される。この定着部１７を通過したシートは、排紙ローラ対１８を経て外部に排出される。
【００３０】
トナー像の転写後における感光ドラム１１の表面は、クリーナ２５で清掃された後に、補助帯電器２６で除電される。そして、感光ドラム１１の表面の残留電荷が前露光ランプ２７で消去されて一次帯電器２８において良好な帯電が得られる状態にされた後に、一次帯電器２８で感光ドラム１１の表面が帯電される。
【００３１】
上記一連の工程を繰り返すことにより、複数枚の画像形成が可能になる。
【００３２】
また、本画像形成装置においては、両面印刷を可能にするための両面パス２９が設けられている。両面印刷時には、片面印字後のシートが反転されて両面パス２９に導かれ、このシートは、両面パス２９を介して感光ドラム１１に再度搬送される。そして、シートの他面には、上述したと同様に、対応する画像が形成される。
【００３３】
露光制御部１０は、図３に示すように、外部から入力された画像信号を画素分割変調し、該画素分割変調された画像信号を画像クロックに同期させて出力する画像処理回路３６と、画像処理回路３６から出力された画素分割変調された画像信号に基づき半導体レーザ４３を駆動するレーザ駆動装置３１とを有する。半導体レーザ４３の内部には、レーザ光の一部を検出するフォトダイオードセンサ（ＰＤセンサ；図示せず）が設けられ、レーザ駆動装置３１は、ＰＤセンサの検出信号を用いて半導体レーザ４３のＡＰＣ（Ａｕｔｏ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）制御を行う。半導体レーザ４３から発光されたレーザ光は、コリメータレンズおよび絞りなどを有する光学系を介してほぼ平行光になり、所定のビーム径でポリゴンミラー（回転多面鏡）３３に入射する。ポリゴンミラー３３は、所定方向に等角速度で回転しており、この回転に伴い、ポリゴンミラー３３に入射したレーザ光は、連続的に角度を変える偏向ビームとなって反射される。偏向ビームとなって反射されたレーザ光は、ｆ−θレンズ３４により集光作用を受ける。また同時に、ｆ−θレンズ３４は走査の時間的な直線性を保証するような歪曲収差の補正を行うので、ｆ−θレンズ３４を通過したレーザ光は、感光ドラム１１上に所定方向に等速で結合走査される。感光ドラム１１の一方の端部近傍には、ポリゴンミラー３３から反射されたレーザ光を検出するビームディテクトセンサ（図示せず）が設けられており、このセンサの検出信号はポリゴンミラー３３の回転とデータの書き込みの同期をとるための同期信号として用いられる。
【００３４】
このようなレーザ駆動装置３１においては、１走査中のレーザ光の光量を一定に保持するために、１走査中の光検出区間でレーザ光の出力を検出して半導体レーザ４３の駆動電流を１走査の間保持するという駆動方式を採用している。
【００３５】
上記画像処理回路３６は、図４に示すように、制御信号発生回路１０１を有し、この制御信号発生回路１０１は、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ−Ｆｉｒｓｔ Ｏｕｔ Ｍｅｍｏｒｙ）クロック発生回路１０５に対するＦＩＦＯ制御信号１０２、パラレル−シリアル（以下、ＰＳと略す）クロック発生回路１０７に対するＰＳ変換制御信号１０３およびシリアル−パラレル（以下、ＳＰと略す）発生回路１０９に対するＳＰ変換制御信号１０４を生成する。ＦＩＦＯクロック発生回路１０５は、基準クロック１１１およびＦＩＦＯ制御信号１０２に基づき、ＦＩＦＯ１１２に対する読み出しクロック１０６を生成する。ＰＳクロック発生回路１０７は、基準クロック１１１およびＰＳ変換制御信号１０３に基づき、ＰＳ変換回路１１８に対する変換クロック１０８を生成する。ＳＰクロック発生回路１０９は、基準クロック１１１およびＳＰ変換制御信号１１０に基づき、ＳＰ変換回路１２０に対するＳＰ変換クロック１１０を生成する。また、このＳＰ変換クロック１１０は、画像クロックとして出力される。
【００３６】
ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ−Ｆｉｒｓｔ Ｏｕｔ Ｍｅｍｏｒｙ）１１２には、本体制御部（図示せず）よりＦＩＦＯ書き込みアドレスリセット信号１１３および書き込みクロック１１４が供給されるとともに、外部画像生成部（図示せず）から画像信号が画素単位で入力される。すなわち、ＦＩＦＯ１２には、１６ビットの書き込み画素データ１１５が入力される。ＦＩＦＯ１１２からは、ＦＩＦＯクロック発生回路１０５からの読み出しクロック１０６および上記本体制御部（図示せず）から入力される読み出しアドレスリセット信号１１６によって１６ビットの読み出し画素データ１１７が出力される。
【００３７】
このＦＩＦＯ１１２から出力された読み出し画素データ１１７は、ＰＳ変換回路１１８に入力される。ＰＳ変換回路１１８は、入力された１６ビットの読み出し画素データ１１７をＰＳ変換クロック１０８によりシリアル画素信号１１９に変換して出力する。この出力されたシリアル画素信号１１９は、ＳＰ変換回路１２０に入力される。ＳＰ変換回路１２０は、ＳＰ変換クロック１１０によって、入力されたシリアル画素信号１１９を１６ビットのパラレル画素信号１２１に変換して出力する。不図示のＢＤセンサから出力されるＢＤ信号１５１をラインカウンタ１５０でカウントし、例えば４ライン単位で循環するラインセレクト信号１５２を出力する。ラインセレクト信号１５２に対応してＳＰ変換制御信号１１０に同期した４種類のディレイ時間１５４をディレイ時間発生回路１５３で発生させる。タイミング調整回路１５５は、ディレイ時間１５４に応じてパラレル信号１２１をライン毎に遅延させ画像データ１５６として出力する。
【００３８】
また、上記画像処理回路３６は、図９のように構成することも可能である。
【００３９】
図中、図４と同じ番号で示されるものについての説明は省略する。１２２はビーム検出器で、不示図の半導体レーザから出射されるビーム光Ｌを受光して光電効果により電気信号であるビーム検出信号１２３を生成する。ビーム周期計測回路１２４はビーム検出信号１２３の周期を計測し、その結果をビーム周期信号１２５として差分値計測回路１２８に入力する。基準周期発生回路１２６は解像度、走査速度、光学特性によって設定される基準周期信号１２７を生成し、周期比較回路２８にてビーム周期信号１２５と基準周期信号１２７との周期を比較し、その結果に基づいてパラレル−シリアル（以降ＰＳと略す）変換制御信号発生回路１３０にて補正量を設定し、制御信号発生回路１０１から入力されるＰＳ変換位置信号１３１により補正する画素の位置を決定するＰＳ変換制御信号１０３とし、ＰＳクロック発生回路１０７へ出力する。
【００４０】
さらに、上記画像処理回路３６は、図１０のように構成することも可能である。
【００４１】
図中、図４と同じ番号で示されるものについての説明は省略する。
【００４２】
１４２はホール素子でスキャナモータ１４１の回転によって発生する磁界の変化により電位差を発生させホール素子出力信号１４３とする。ホール素子出力信号１４３は回転検出信号発生回路１４４にて所定の電圧レベルの回転検出信号１４５に変換される。
【００４３】
スキャナモータ１４１の低周波揺らぎによる回転ムラは回転周期計測回路１４６は回転検出信号１４５の周期を計測することにより検出できる。回転周期計測回路１４６出力信号を回転周期信号１４９として差分値計測回路１２８に入力する。
【００４４】
基準回転周期発生回路１４７は解像度、走査速度、ポリゴンミラー面数等によって設定される基準回転周期信号１４８を生成し、周期比較回路１２８にて回転周期信号１４９と基準回転周期信号１４８との周期を比較し、その結果に基づいてパラレル−シリアル（以降ＰＳと略す）変換制御信号発生回路１３０にて補正量を設定し、制御信号発生回路１０１から入力されるＰＳ変換位置信号１３１により補正する画素の位置を決定するＰＳ変換制御信号１０３とし、ＰＳクロック発生回路１０７へ出力する。
【００４５】
次に、上記画像処理回路３６の動作について図５を参照しながら説明する。図５は図４の画像処理回路における主要ブロックのタイミングチャートである。
【００４６】
基準クロック（ＲＥＦＣＬＫ）１１１（図５（ａ）に示す）は、読み出しクロック（ＦＩＦＯＣＬＫ）１０６（図５（ｂ）に示す）、ＰＳ変換クロック（ＰＳＣＬＫ）１０８（図５（ｅ）に示す）およびＳＰ変換クロック（ＳＰＣＬＫ）１１０（図５（ｇ）に示す）の基準となる信号であって、画像クロックとなるＳＰ変換クロック１１０の周波数に対し、画素分割変調の分解能に比例した周波数とする。本実施形態においては、画素分割変調の分解能を１６ビットとした場合、基準クロック（ＲＥＦＣＬＫ）１１１の周波数は、ＳＰ変換クロック１１０の１６倍に設定される。
【００４７】
読み出しクロック（ＦＩＦＯＣＬＫ）１０６（図５（ｂ）に示す）は、ＦＩＦＯ１１２から１画素単位で読み出すタイミングを指示するためのクロックであり、データ付加が行われた次の画素を読み出すときは、先頭ビットに前画素の最終ビットが到達するよう１データ分タイミングを遅らせる。以降、再度画素内でビット付加が行われるまで同一周期とする。
【００４８】
ＰＳ変換制御信号１０３（図５（ｄ）に示す）は、ビット付加が行われる画素の先頭ビットでＦＩＦＯ１１２の出力データが更新されないようにクロックを間引くための制御信号である。このＰＳ変換制御信号１０３により、ＰＳ出力データ（シリアル画素信号）１１９（図５（ｆ）に示す）は、ＦＩＦＯアドレス（ｎ；図５（ｃ）に示す）の先頭ビットが更新されず前画素の最終ビットが付加されたことになる。
【００４９】
ＳＰ変換クロック（ＳＰＣＬＫ）１１０（図５（ｇ）に示す）は、読み出しクロック（ＦＩＦＯＣＬＫ）１０６の１／１６の周波数で、１画素区間を規定する画像クロックとして出力される。
【００５０】
このＳＰ変換クロック（ＳＰＣＬＫ）１１０により、先頭ビットに前画素の最終ビットが付加されたＰＳ出力データ１１９（ＦＩＦＯアドレス（ｎ）に対応する）は、１６ビットのパラレル画素信号（ＳＰＤＡＴＡ）１２１（図５（ｈ）に示す）に変換されて出力される。
【００５１】
任意のラインにおけるディレイ時間１５４（図５（ｊ）に示す）はＢＤ信号１５１（図５（ｉ）に示す）に同期し、遅延時間を変換クロック１０８にて設定する。パラレル画素信号（ＳＰＤＡＴＡ）１２１はディレイ時間１５４に同期して開始する画像データ１５６（図５（ｋ）に示す）として出力する。
【００５２】
本実施形態における主走査倍率補正処理による具体例について図６を参照しながら説明する。図６は図４の画像処理回路３６の主走査倍率補正処理で処理される画素データの構成例を示す図である。
【００５３】
本実施形態においては、１画素を１６ビットのデータとし、１ラインの全画素数を７０００とし、この７０００の全画素数に対し主走査倍率補正処理後の全画素数を７００１とする場合を例に述べる。
【００５４】
１ライン上の７０００の全画素に対して１画素／１６ビットデータを平均的に付加する場合、１画素／１６ビットデータが付加される画素の番地（すなわち補正点）は、４１２番目、８２４番目、１２３６番目、１６４８番目、２０６０番目、２４７２番目、２８３４番目、３２９６番目、３７０８番目、４２１０番目、４５３２番目、４９４４番目、５３５６番目、５７６８番目、６１８０番目、６５９２番目となる。（∵４１２≒７０００画素÷１７）
【００５５】
ここで、例えば４１２番目の画素データを［Ａ］ｈｅｘ，４１１番目の画素データを［５］ｈｅｘとすると、４１２番目の画素においては、その先頭ビットに４１１番目の画素の最終ビットデータ『０』が付加される。これにより、４１２番目の画素データは、以下のようになる。
これに伴い４１２番目の画素の最終ビットデータ『０』は４１３番目の画素の先頭ビットへ移行され、４１３番目の画素データ［４］ｈｅｘは、以下のように構成される。
同様に、４１４番目の画素以降の各画素データに対しては、それぞれの画素の最終ビットデータが次画素の先頭ビットに移行される。このように、４１２番目から８２３番目までの各画素データにおいては、１ビットずつデータが移行されることになる。
【００５８】
次に、８２４番目の画素の場合を考える。ここでは、８２３番目の画素データを［７］ｈｅｘ、８２４番目の画素データを［Ｆ］ｈｅｘとする。８２３番目の画素データにおいては、既に、その最終ビットにその前のビットデータが移行されており、８２４番目の画素データにおいては、既にその先頭ビットに８２３番目の最終ビットデータ『０』が移行されている。ここで、８２４番目の画素は補正点の画素であるので、８２３番目の画素データの最終ビット『０』が８２４番目の先頭ビットに付加される。これにより、８２４番目の画素データは以下のようになる。
これに伴い８２４番目の画素データの最終ビットデータ『１』は８２５番目の画素データの先頭ビットへ移行される。ここで、この最終ビットデータの移行前に、８２５番目の画素データの先頭ビットには、既に、補正前の８２４番目の画素データの最終ビットデータが移行されている。よって、８２５番目の画素データ［３］ｈｅｘは、以下のようになる。
よって、８２５番目以降の各画素データにおいては、２ビットずつデータが移行されることになる。そして、次の補正点に対応する画素においては、同様に、前画素データの最終ビットデータの付加が行われることになる。
【００６１】
ここで、最後の補正点を６５９２番目の画素データとし、補正前の６５９１番目の画素データを［１］ｈｅｘ、補正前の６５９２番目の画素データを［６］ｈｅｘとする。そして、上記ビットデータの移行により、６５９１番目の画像データには、補正前の６５９０番目の画素データの内２から１６ビットまでのデータが移行されており、その最終ビットには、本来先頭ビットにあったデータが移行されている。また、６５９２番目の画像データには、補正前の６５９１番目の画素データの内２から１６ビットまでのデータが移行されておりその最終ビットには、本来先頭ビットにあったデータが移行されている。そして、６５９２番目の画素が補正点であることから、この６５９２番目の画素データにおいては、その先頭ビットに６５９１番目の最終ビットデータ『１』が付加される。これにより、６５９２番目の画素データは以下のようになる。
以上のように、補正後の６５９２番目の画素データは補正前の６５９１番目の画素データとなる。そして、この画素以降の各画素においては、１６ビットずつデータが次画素へ移行されることになり、最終的には、７００１番目の画素に対する新たな画素データが形成されることになる。すなわち、１ラインの画素数が増加されることになり、この画素数の増加により、印字品質を損うことなく、主走査倍率を補正することができる。
【００６３】
例えば、本実施形態のように両面印刷可能な画像形成装置においては、両面印刷時におけるシートの各面に対する主走査倍率を適正に補正することができ、定着時の紙の収縮により印字後の各面で画像サイズが異なるという不具合を解消することができる。
【００６４】
本実施形態における主走査倍率補正処理の際の予め設定したライン毎に書き出し開始位置を所定時間遅延させる具体例について図７を参照しながら説明する。ここでは、４ライン周期で遅延時間を各々設定した場合について説明する。図７はそのタイミングチャートである。ビームディテクト（以下ＢＤと略す）信号はＢＤセンサから検出される信号で、画像書き出し位置を決定する。ＢＤ信号に対して画像データの出力までの遅延時間を各々以下のように設定する。遅延時間τ１〜τ４は全て異なる値でも、一部だけ異なる値でも良い。
【００６５】
（４ｎ＋１） ライン目：遅延時間τ１
（４ｎ＋２） ライン目：遅延時間τ２
（４ｎ＋３） ライン目：遅延時間τ３
（４ｎ＋４） ライン目：遅延時間τ４ （ｎ≧０）
【００６６】
これにより１ライン目、５ライン目、９ライン目、・・・、（４ｎ＋１） ライン目、・・・はＢＤ信号からτ１だけ遅れた時刻よりデータの出力を開始する。同様に、２ライン目、６ライン目、１０ライン目、・・・、（４ｎ＋２） ライン目、・・・はＢＤ信号からτ２だけ遅れた時刻よりデータの出力を開始する。以下のラインについても同様なので省略する。
【００６７】
更に別の方法を図８で説明する。ＢＤ信号はＢＤセンサから検出される信号で、画像書き出し位置を決定する。ＢＤ信号に対して画像データの出力までの遅延時間を各々以下のように設定する。遅延時間τ１〜τ４は遅延開始時間が各々異なり、同一の遅延範囲△τの任意時間内に設定する。
【００６８】
（４ｎ＋１） ライン目：遅延可変幅ａτ１→τ１ａ〜τ１ｂ
（４ｎ＋２） ライン目：遅延時間τ２→τ２ａ〜τ２ｂ
（４ｎ＋３） ライン目：遅延時間τ３→τ３ａ〜τ３ｂ
（４ｎ＋４） ライン目：遅延時間τ４→τ４ａ〜τ４ｂ （ｎ≧０）
△τ＝τ１ｂ−τ１ａ＝τ２ｂ−τ２ａ＝τ３ｂ−τ３ａ＝τ４ｂ−τ４ａ
【００６９】
これにより１ライン目、５ライン目、９ライン目、・・・、（４ｎ＋１） ライン目、・・・はＢＤ信号からτ１内の任意の時間だけ遅れた時刻よりデータの出力を開始する。同様に、２ライン目、６ライン目、１０ライン目、・・・、（４ｎ＋２） ライン目、・・・はＢＤ信号からτ２内の任意の時間だけ遅れた時刻よりデータの出力を開始する。以下のラインについても同様なので省略する。
【００７０】
なお、本実施形態では、両面印刷可能な画像形成装置について述べたが、複数、例えば２つのレーザ光を用いて異なるライン上を同時に走査することが可能な画像形成装置においても、上記主走査倍率補正処理により、各レーザ光による主走査倍率を同一になるように補正することができる。この場合、各レーザ光の内、一方のレーザ光による主走査倍率が他方のレーザ光による主走査倍率に一致するように、該一方のレーザ光による主走査倍率を補正するようにしてもよいし、または、各レーザ光による主走査倍率をそれぞれ補正するようにしてもよい。また、上記主走査倍率補正処理を、イエロー、マゼンタ、シアン、ブラックのそれぞれの色毎に露光手段（感光ドラム）を有する画像形成装置における各色間の主走査倍率の補正に適用することが可能であることはいうまでもない。
【００７１】
また、本実施形態では、感光ドラム上におけるレーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点の前に位置する画素の画素分割変調された画素データの最終ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、１ライン上に付加される新たな画素の画素データを生成するようにしているが、これに代えて、補正点毎に、該補正点に位置する画素の画素分割変調された画素データの先頭ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、１ライン上に付加される新たな画素の画素データを生成するようにしてもよい。
【００７２】
【発明の効果】
以上説明したように、本発明によれば、潜像担持体上におけるレーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点の前に位置する画素の画素分割変調された画素データの最終ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、１ライン上に付加される新たな画素の画素データを生成し、生成された新たな画素の画素データを固定周波数の画像クロックに同期して出力するので、印字品質を落とすことなく、主走査倍率を適正に補正することができる。
【００７３】
また、本発明によれば、潜像担持体上におけるレーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点に位置する画素の画素分割変調された画素データの先頭ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、１ライン上に付加される新たな画素の画素データを生成し、生成された新たな画素の画素データを固定周波数の画像クロックに同期して出力するので、印字品質を落とすことなく、主走査倍率を適正に補正することができる。
【００７４】
また、予め設定したライン毎に前記画像書き出し位置信号に対して、ライン開始位置を予め設定した時間遅延させ、かつ各ライン内で同一の倍率となるように調整することにより印字品質を落とすことなく印字比率を補正できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る主走査倍率補正処理により処理される画像信号の構成例を示す概念図である。
【図２】本発明の一実施形態に係る画像形成装置の構成を模式的に示す縦断面図である。
【図３】図２の露光制御部１０の構成を模式的に示すブロック図である。
【図４】図３の画像処理回路の構成を示すブロック図である。
【図５】図４の画像処理回路における主要ブロックのタイミングチャートである。
【図６】図４の画像処理回路の補正処理で処理される画素データの構成例を示す図である。
【図７】書き出し開始位置を所定時間遅延させるタイミングチャートである。
【図８】書き出し開始位置を所定時間遅延させるその他のタイミングチャートである。
【図９】図３の画像処理回路の他の構成を示すブロック図である。
【図１０】図３の画像処理回路の他の構成を示すブロック図である。
【符号の説明】
１０ 露光制御部
１１ 感光ドラム
３１ レーザ駆動装置
３３ ポリゴンミラー
３４ ｆ−θレンズ
３６ 画像処理回路
４３ 半導体レーザ
１０１ 制御信号発生回路
１０５ ＦＩＦＯクロック発生回路
１０７ ＰＳクロック発生回路
１０９ ＳＰクロック発生回路
１１２ ＦＩＦＯ
１１８ ＰＳ変換回路
１２０ ＳＰ変換回路
Claims (10)
- 入力される画像信号を画素単位で画素分割変調し、該画素単位で画素分割変調された画像信号を固定周波数の画像クロックに同期して出力する画素分割変調手段と、前記画素分割変調手段から出力された画像信号に基づきレーザ光源を変調駆動する駆動手段と、潜像担持体上に潜像を形成するように、前記レーザ光源から発光されたレーザ光で該潜像担持体上を走査する走査手段とを備える画像形成装置であって、
前記画素分割変調手段は、前記潜像担持体上における前記レーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点の前に位置する画素の画素分割変調された画素データの最終ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、前記１ライン上に付加される新たな画素の画素データを生成する補正手段を有し、前記生成された新たな画素の画素データを前記固定周波数の画像クロックに同期して出力することを特徴とする画像形成装置。 - 入力される画像信号を画素単位で画素分割変調し、該画素単位で画素分割変調された画像信号を固定周波数の画像クロックに同期して出力する画素分割変調手段と、前記画素分割変調手段から出力された画像信号に基づきレーザ光源を変調駆動する駆動手段と、潜像担持体上に潜像を形成するように、前記レーザ光源から発光されたレーザ光で該潜像担持体上を走査する走査手段とを備える画像形成装置であって、
前記画素分割変調手段は、前記潜像担持体上における前記レーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点に位置する画素の画素分割変調された画素データの先頭ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、前記１ライン上に付加される新たな画素の画素データを生成する補正手段を有し、前記生成された新たな画素の画素データを前記固定周波数の画像クロックに同期して出力することを特徴とする画像形成装置。 - 前記１つ以上の補正点は、予め決められていることを特徴とする請求項１または２記載の画像形成装置。
- 前記１つ以上の補正点の数は、前記画素分割変調手段における画素単位の画素分割変調の分解能に対して整数倍となるように決定されていることを特徴とする請求項３記載の画像形成装置。
- 前記画像形成装置は、画像書き出し基準信号を出力する画像書き出し基準信号出力手段を有し、前記固定周波数の画像クロックに同期して前記画素データの出力を開始するタイミングを、前記画像書き出し基準信号に対して予め設定したライン毎に所定時間遅延させることを特徴とする請求項１または２記載の画像形成装置。
- 入力される画像信号を画素単位で画素分割変調し、該画素単位で画素分割変調された画像信号を固定周波数の画像クロックに同期して出力する画素分割変調手段と、前記画素分割変調手段から出力された画像信号に基づきレーザ光源を変調駆動する駆動手段と、潜像担持体上に潜像を形成するように、前記レーザ光源から発光されたレーザ光で該潜像担持体上を走査する走査手段とを備える画像形成装置の主走査倍率補正方法であって、
前記潜像担持体上における前記レーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点の前に位置する画素の画素分割変調された画素データの最終ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、前記１ライン上に付加される新たな画素の画素データを生成する工程と、
前記生成された新たな画素の画素データを前記固定周波数の画像クロックに同期して出力する工程とを
有することを特徴とする画像形成装置の主走査倍率補正方法。 - 入力される画像信号を画素単位で画素分割変調し、該画素単位で画素分割変調された画像信号を固定周波数の画像クロックに同期して出力する画素分割変調手段と、前記画素分割変調手段から出力された画像信号に基づきレーザ光源を変調駆動する駆動手段と、潜像担持体上に潜像を形成するように、前記レーザ光源から発光されたレーザ光で該潜像担持体上を走査する走査手段とを備える画像形成装置の主走査倍率補正方法であって、前記潜像担持体上における前記レーザ光で走査される１ライン上の１つ以上の補正点毎に、該補正点に位置する画素の画素分割変調された画素データの先頭ビットを該補正点に位置する画素の画素分割変調された画素データの先頭ビットとして付加するとともに該補正点以降に位置する各画素に対して順次画素の画素分割変調された画素データをビット単位で次画素へ移行することにより、前記１ライン上に付加される新たな画素の画素データを生成する工程と、
前記生成された新たな画素の画素データを前記固定周波数の画像クロックに同期して出力する工程とを
有することを特徴とする画像形成装置の主走査倍率補正方法。 - 前記１つ以上の補正点は、予め決められていることを特徴とする請求項６または７記載の画像形成装置の主走査倍率補正方法。
- 前記１つ以上の補正点の数は、前記画素分割変調手段における画素単位の画素分割変調の分解能に対して整数倍となるように決定されていることを特徴とする請求項８記載の画像形成装置の主走査倍率補正方法。
- 前記画像形成装置は、画像書き出し基準信号を出力する画像書き出し基準信号出力手段を有し、前記固定周波数の画像クロックに同期して前記画素データの出力を開始するタイミングを、前記画像書き出し基準信号に対して予め設定したライン毎に所定時間遅延させることを特徴とする請求項６または７記載の画像形成装置の主走査倍率補正方法。
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