TWI528808B

TWI528808B - 像素時脈產生電路與方法

Info

Publication number: TWI528808B
Application number: TW102139184A
Authority: TW
Inventors: 莊秉卓; 張豐證
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2013-10-29
Filing date: 2013-10-29
Publication date: 2016-04-01
Also published as: TW201517611A; US9571880B2; US20150116594A1

Description

像素時脈產生電路與方法

本發明是關於像素時脈產生電路與方法，尤其是關於利用晶片內部之參考時脈來產生像素時脈之電路與方法。

請參閱圖1，其係先前技術將高速影像介面（DisplayPort）之影像訊號轉換為視訊圖形陣列（Video Graphics Array, VGA）之影像訊號的電路圖。高速影像介面的影像訊號經由時脈資料回復（clock data recovery, CDR）電路110處理後產生鏈結時脈（link clock），解碼器120藉由參考鏈結時脈將高速影像介面的影像訊號解碼，產生資料訊號。資料訊號包含影像訊號所攜帶的影像資料（例如RGB或YUV格式的影像資料）、控制訊號及其他的特徵訊號。時脈產生電路130用於產生一個穩定的像素時脈，格式產生電路140依據像素時脈將影像資料轉換為符合視訊圖形陣列之格式的影像訊號，也就是將原本屬於鏈結時脈時域的影像訊號轉換為屬於像素時脈時域的影像訊號。之後視訊圖形陣列之格式的影像訊號經由數位類比轉換器（Digital-to-Analog Converter, DAC）150轉換後產生類比格式的影像訊號以及經由水平/垂直同步訊號產生電路160的處理後產生水平同步訊號Hsync以及垂直同步訊號Vsync。

像素時脈的準確度攸關格式產生電路140所產生之視訊圖形陣列的影像訊號是否正確。依據DisplayPort 1.2a標準的規範，解碼器120所產生的訊號中包含Mvid及Nvid等特徵訊號，此特徵訊號可以用來推算像素時脈的頻率：方程式(1) 其中_pixelCLK f代表像素時脈的頻率，_linkCLK f代表鏈結時脈的頻率。請參閱圖2，其係圖1所示之時脈產生電路130之功能方塊圖。時脈產生電路130包含參考時脈產生器131、非整數頻率合成電路136及頻率設定電路137，其中非整數頻率合成電路136及頻率設定電路137位於影像格式轉換晶片中，而參考時脈產生器131則位於影像格式轉換晶片所設置的電路板上。參考時脈產生器131通常為石英晶體振盪器（crystal oscillator），能產生頻率相當準確的參考時脈，非整數頻率合成電路136依據參考時脈以及頻率設定電路137的設定值，來產生所需的像素時脈。例如參考時脈的頻率為25MHz時，將設定值設定為4.32，則非整數頻率合成電路136產生的像素時脈的頻率為25M*4.32=108MHz（對應視訊圖形陣列之影像訊號的解析度1280*960@60Hz）；如果將設定值設定為4.76，則非整數頻率合成電路136產生的像素時脈的頻率為25M*4.76=119MHz（對應視訊圖形陣列之影像訊號的解析度1680*1050@60Hz）。頻率設定電路137的設定值可以依據參考時脈的頻率以及前述方程式(1)所得之像素時脈的頻率來推算。

然而上述的實施方式有其缺點，設置於電路板上的參考時脈產生器不僅增加整體電路的成本，而且石英振盪器的體積大，不利於力求輕薄短小之電子裝置的設計；再者，在電路板上設置參考時脈產生器將佔用電路板的面積，而且電路板上的走線也容易產生電磁干擾。另一方面，新的DisplayPort 1.2標準的規範支援多重串流（Multi-Stream Transport, MST）顯示技術，使得特徵訊號Mvid及Nvid不能再被參考，因此無法得知像素時脈的頻率。鑑於上述的缺點，本發明提出不同的解決方法。

鑑於先前技術之不足，本發明之一目的在於提供一種像素時脈產生電路與方法，晶片在不接收外部參考時脈的情況下，在晶片內部自行產生準確的像素時脈，因此電路版上毋需設置額外的石英晶體振盪器，以減少電路板的面積及成本，並且降低因電路板上的繞線而引起的電磁干擾。

本發明揭露了一種像素時脈產生電路，包含：一參考時脈產生電路，用來產生一參考時脈；一影像處理電路，用來處理一第一格式之影像訊號以產生一控制訊號；以及一時脈調整電路，耦接該參考時脈產生電路及該影像處理電路，用來依據該參考時脈及該控制訊號產生一像素時脈，該像素時脈可用來產生一第二格式之影像訊號；其中，該控制訊號實質上具週期性，且其頻率與該第二格式之影像訊號之一同步訊號之頻率呈比例關係。

本發明另揭露了一種像素時脈產生方法，包含：產生一參考時脈；處理一第一格式之影像訊號以產生一控制訊號；以及依據該參考時脈及該控制訊號產生一像素時脈，該像素時脈可用來產生一第二格式之影像訊號；其中，該控制訊號實質上具週期性，且其頻率與該第二格式之影像訊號之一同步訊號之頻率呈比例關係。

本發明之像素時脈產生電路與方法能夠產生準確的像素時脈，以及利用本發明之像素時脈產生電路與方法的影像格式轉換晶片不需要在電路板上額外設置參考時脈產生器，例如石英晶體振盪器，便可以將影像訊號從第一種格式轉換至第二種格式。由於電路板上不需要額外的參考時脈產生器，因此除了可以節省電路板的面積之外，還可以減少電路板上的繞線，以降低電磁干擾。而且較小的電路板面積更適用於製作力求輕薄短小的電子裝置。

有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明之揭露內容包含像素時脈產生電路與方法，能夠在晶片中產生準確的像素時脈，以減少電路板上因設置石英晶體振盪器所需之額外繞線而引起的電磁干擾。該像素時脈產生電路與方法可應用於將高速影像介面之影像訊號轉換為視訊圖形陣列之影像訊號的影像格式轉換晶片，在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書之揭露內容來選擇等效之元件或步驟來實現本發明，亦即本發明之實施並不限於後敘之實施例。由於本發明之像素時脈產生電路及影像格式轉換晶片所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。此外，本發明之像素時脈產生方法可藉由本發明之像素時脈產生電路或其等效裝置來執行，在不影響該方法發明之充分揭露及可實施性的前提下，以下方法發明之說明將著重於步驟內容而非硬體。

請參閱圖3，其係本發明之影像格式轉換晶片之一實施例的示意圖。影像格式轉換晶片300包含參考時脈產生電路310、影像處理電路320、時脈調整電路330、格式產生電路140、數位類比轉換器150以及水平/垂直同步訊號產生電路160。參考時脈產生電路310是一種主動式的時脈產生電路，主動式意謂參考時脈產生電路310不需參考任何其他訊號即可自行產生一個可供參考的時脈訊號。在一個較佳的實施例中，參考時脈產生電路310可以用電感電容諧振振盪器（LC tank）來實作，其內部的構造及連接方式可以例如圖4所示，包含電流源410、電感420及430、電容440以及電晶體450及460。電感電容諧振振盪器的動作元理為本技術領域具有通常知識者所熟知，故不再贅述。其他對溫壓反應不劇烈及頻率抖動（jitter）小的主動式時脈產生電路亦可用來實作本發明之參考時脈產生電路310。請再參閱圖3，影像處理電路320解析出高速影像介面之影像訊號的鏈結時脈，並依據鏈結時脈對高速影像介面之影像訊號進行解碼，以產生影像資料及控制訊號。影像資料是影像訊號所攜帶的資料，例如是RGB格式或YUV格式。控制訊號是週期性的訊號，其頻率與水平/垂直同步訊號產生電路160所產生的同步訊號（水平同步訊號Hsync或垂直同步訊號Vsync）的頻率相關。時脈調整電路330依據參考時脈及控制訊號產生像素時脈。格式產生電路140接收控制訊號及影像資料，並參考像素時脈將原本屬於鏈結時脈時域的影像訊號轉換為屬於像素時脈時域的影像訊號。像素時脈時域的影像訊號經由數位類比轉換器150及水平/垂直同步訊號產生電路160的處理，分別產生類比格式的影像訊號以及水平同步訊號Hsync與垂直同步訊號Vsync。

值得注意的是，在圖3所示的實施例中，時脈調整電路330依據參考時脈產生電路310及影像處理電路320的輸出而產生像素時脈，因此參考時脈產生電路310、影像處理電路320及時脈調整電路330可以視為本發明的像素時脈產生電路。在某些情況下，圖4所示之電感電容諧振振盪器的電容及電感可能因為製程的不準確性而造成電容值及電感值的誤差，導致參考時脈的頻率產生偏移。即使是些微的頻率偏移，影像格式轉換晶片在長時間的操作後，亦會造成高速影像介面之影像訊號與視訊圖形陣列之影像訊號愈來愈不同步，使得顯示的影像畫面出現問題。另一方面，因為在DisplayPort 1.2標準的規範中特徵訊號Mvid及Nvid不能再被參考，也就是無法推知像素時脈的頻率，因此本發明更提出一種像素時脈產生電路，在參考時脈不夠準確以及像素時脈的頻率未知的情形下，亦能產生準確的像素時脈。

請參閱圖5，其係本發明之像素時脈產生電路之一實施例的功能方塊圖。像素時脈產生電路500包含參考時脈產生電路310、影像處理電路320以及時脈調整電路330。時脈調整電路330包含除頻器331、332與336、相位誤差偵測電路333、頻率設定電路334以及非整數頻率合成電路335。影像處理電路320所產生的控制訊號經除頻器331除頻後輸出至相位誤差偵測電路333，另一方面，相位誤差偵測電路333同時參考經過除頻器332除頻後的回授時脈來產生相位誤差資訊。回授時脈係像素時脈經除頻器336除頻後的時脈訊號。相位誤差資訊代表除頻後的控制訊號以及除頻後的回授時脈之間的相位差以及領先與落後的關係。頻率設定電路334依據相位誤差資訊來產生設定值，非整數頻率合成電路335依據設定值及參考時脈產生像素時脈。頻率設定電路334可以利用比例積分控制器（proportional-integral controller, PI controller）來實作，頻率設定電路334與非整數頻率合成電路335的動作原理為本技術領域具有通常知識者所熟知，故不再贅述。

在一個較佳的實施例中，控制訊號為高速影像介面之影像訊號在主要鏈結（main link）上所承載的控制符號（control symbol）BS（blanking start）。控制符號BS為週期訊號，其頻率等於視訊圖形陣列之影像訊號的水平同步訊號Hsync的頻率。視訊圖形陣列之影像訊號包含複數條像素線，且每一條像素線包含的像數個數為Htotal，因此控制符號BS的頻率亦等於像素時脈的頻率除以像素個數Htotal：方程式(2) 除頻器336所設定的除數X等於像素個數Htotal，如此一來回授時脈的頻率便會與控制訊號的頻率相同，相位誤差偵測電路333、頻率設定電路334以及非整數頻率合成電路335便依據兩者的相位誤差資訊來調整參考時脈以產生頻率及相位皆準確的像素時脈。而一條像素線所包含的像素個數Htotal可以由主要鏈結中的主串流屬性（main stream attributes, MSA）封包中解析出來。再者，高速影像介面之影像訊號的主要鏈結承載展頻的訊號，展頻的頻率通常約為33kHz，而控制符號BS的頻率範圍約為15kHz~200kHz，由於兩者接近，代表控制符號BS易受展頻的影響，可能造成相位誤差偵測電路333的判斷較不準確，因此控制符號BS在傳送至相位誤差偵測電路333前先利用除頻器331以除數Y除之使其頻率降低以減少展頻的影響。Y為大於1之正數，大的Y值可以讓整體的迴路頻寬下降，以濾掉展頻的影響，如此一來可以得到一個抖動更小的像素時脈。另一方面，為了配合控制訊號的頻率下降，回授時脈也同時以除頻器332以同樣的除數Y除之，如此除頻後的回授時脈與除頻後的控制訊號的頻率相同。在一個較佳的實施例中，除頻器332及336可以整合為單一的除頻器，此時該除頻器的除數為X*Y。

承上所述，除了控制符號BS之外，高速影像介面之影像訊號在主要鏈結上亦承載可供本發明利用的另一個週期性的控制訊號VBID[0]，其頻率等於視訊圖形陣列之影像訊號的垂直同步訊號Vsync的頻率，亦即控制訊號VBID[0]的頻率等於像素時脈的頻率除以視訊圖形陣列之影像訊號的一個畫面的像素個數。視訊圖形陣列之影像訊號的每一個畫面包含Vtotal條像素線，且每一條像素線包含的像數個數為Htotal，因此控制訊號VBID[0]的頻率等於：方程式(3) 此時除頻器336所設定的除數X等於Htotal*Vtotal。通常一張畫面包含許多條像素線，因此f_VBID[0] 會比f_BS 小很多（亦即比展頻頻率小很多），比較不會受到展頻的影響。在這種情況下，除頻器331及332的除數可以設定為1（等效不設置除頻器331及332）。同樣的，一個畫面所包含的像素線個數Vtotal亦可以由主要鏈結中的主串流屬性封包中解析出來。

綜上所述，即使參考時脈產生電路310所輸出的參考時脈的頻率可能存在著一定程度的頻偏，而且在像素時脈的頻率未知的情況下，本發明亦可產生頻率準確的像素時脈。本發明另提供一個較佳的實施例，請參閱圖6，其係本發明之影像格式轉換晶片之另一實施例的示意圖。影像格式轉換晶片600包含參考時脈產生電路610、影像處理電路320、時脈調整電路330、格式產生電路140、數位類比轉換器150以及水平/垂直同步訊號產生電路160。在本實施例中，參考時脈產生電路610可以由時脈資料回復電路實作，藉由時脈資料回復技術從高速影像介面之影像訊號中解析出鏈結時脈，以作為時脈調整電路330的參考時脈，時脈調整電路330再依據此參考時脈產生像素時脈。影像處理電路320解碼高速影像介面之影像訊號後將產生的控制訊號以及影像資料輸出給格式產生電路140。格式產生電路140、類比數位轉換電路150及水平/垂直同步訊號產生電路160的功能與圖3所示之實施例相同，故不再贅述。

在本實施例中，時脈調整電路330依據參考時脈產生電路610及影像處理電路320的輸出產生像素時脈，因此參考時脈產生電路610、影像處理電路320及時脈調整電路330可以視為本發明的像素時脈產生電路。請參閱圖7，其係本發明之像素時脈產生電路之另一實施例的功能方塊圖。像素時脈產生電路700包含參考時脈產生電路610、影像處理電路320及時脈調整電路330。參考時脈產生電路610包含時脈資料回復電路611以及除頻器612。影像處理電路320及時脈調整電路330的功能與圖5所示之實施例相同，故不再贅述。時脈資料回復電路611所產生的鏈結時脈具有相對穩定的頻率，對應高速影像介面之不同的傳輸速率，鏈結時脈的頻率可能有162MHz、270MHz及540MHz等三種，在高速影像介面之影像訊號的接收端（即本發明之影像格式轉換晶片）可以由主要鏈結取得此頻率資訊，故時脈調整電路330可以得知參考時脈的頻率。如圖5之實施例所述，時脈調整電路330同時參考控制訊號及參考時脈即可產生準確的像素時脈。

承上所述，由於鏈結時脈可能是一個展頻的訊號，為了使像素時脈受展頻的影響降低，鏈結時脈輸出至時脈調整電路330之前，利用除頻器612將其除頻，以抑制展頻的影響。展頻訊號的頻率約為30kHz~33kHz，只要經除頻後的參考時脈的頻率小於展頻訊號的頻率的十分之一（約3kHz），就可以大幅降低展頻的影響，因此可以依據鏈結時脈的頻率及展頻訊號的頻率來設定除頻器612的除數。在另一個實施例中，可以藉由把時脈調整電路330之非整數頻率合成電路335的頻寬設定至3kHz以下，來取代除頻器612的功能，如此即便參考時脈產生電路610不設置除頻器612，像素時脈產生電路700也可以降低展頻訊號的影響。

請參閱圖8，其係本發明之像素時脈產生方法之一實施例的流程圖。除前述之像素時脈產生電路外，本發明亦相對應地揭露了一種像素時脈產生方法，所產生的像素時脈可應用於將高速影像介面之影像訊號轉換為視訊圖形陣列之影像訊號。本方法由前揭像素時脈產生電路或其等效裝置來執行。像素時脈產生方法利用高速影像介面之影像訊號產生像素時脈，該像素時脈可以用來產生視訊圖形陣列之影像訊號。如圖8所示，本發明之一實施例包含下列步驟：步驟S810：產生參考時脈，以作為產生像素時脈時之參考。步驟S820：處理高速影像介面之影像訊號以產生控制訊號。高速影像介面的主要鏈結承載週期性的控制符號，例如頻率與視訊圖形陣列之影像訊號的水平同步訊號Hsync的頻率相同的控制符號BS，或是頻率與視訊圖形陣列之影像訊號的垂直同步訊號Vsync的頻率相同的控制訊號VBID[0]。因為控制訊號的頻率與像素時脈的頻率相關，所以可以被用來作為產生像素時脈時的參考。因此以下便依據參考時脈及控制訊號產生像素時脈；步驟S830：依據控制訊號及一回授時脈產生相位誤差資訊。像素時脈的頻率是回授時脈的頻率的特定倍數，而且兩者的相位相同。控制訊號與回授時脈的相位誤差資訊反應兩者的相位差以及相位的領先/落後關係，也間接反應像素時脈的頻率是否正確；步驟S840：依據相位誤差資訊產生頻率調整值，並依據頻率調整值進一步設定非整數頻率合成電路，非整數頻率合成電路依據頻率調整值及參考時脈產生像素時脈; 步驟S850：將新產生之像素時脈除以除數X以產生回授時脈；步驟S860：判斷是否已產生理想之像素時脈。如步驟S830所述，像素時脈的頻率是回授時脈的頻率的特定倍數，而除數X即為該特定倍數。當步驟S820之控制訊號為控制符號BS，則除數X為視訊圖形陣列之影像訊號之一條水平掃描線所包含的像素個數Htotal，因此當像素時脈的頻率達到穩定時，回授時脈的頻率與控制符號BS的頻率相同；而當步驟S820之控制訊號為控制訊號VBID[0]，則除數X為視訊圖形陣列之影像訊號之一個畫面所包含的像素個數，也就是一個畫面所包含的水平掃描線個數Vtotal與Htotal的乘積（= Vtotal*Htotal），因此當像素時脈的頻率達到穩定時，回授時脈的頻率與控制訊號VBID[0]的頻率相同。也就是說步驟S830所產生的相位誤差資訊可以間接反應像素時脈的頻率是否正確。如果像素時脈還沒達到正確或理想的像素時脈，則回到步驟S830，而如像素時脈己經達到正確或理想的像素時脈，則進行下一步驟；步驟S870：輸出像素時脈。

綜上所述，本發明之像素時脈產生方法可以在參考時脈及像素時脈的頻率皆未知的情況下，依據高速影像介面之影像訊號產生準確的像素時脈。上述的一條像素線所包含的像素個數Htotal以及一個畫面所包含的水平掃描線個數Vtotal可以由高速影像介面之影像訊號之主要鏈結中的主串流屬性封包中解析出。由於高速影像介面之影像訊號的主要鏈結通常承載展頻的訊號，為了減低展頻對像素時脈造成的影像，本發明的像素時脈產生方法更包含以下步驟：將控制訊號及回授時脈同時除以除數Y，以減少展頻訊號的影像。其操作原理已在像素時脈產生電路之實施例中描述，故不再贅述。

由於本技術領域具有通常知識者可藉由圖5及圖7之裝置發明的揭露內容來瞭解圖8之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。另外，本技術領域人士可依本發明之揭露內容及自身的需求選擇性地實施任一實施例之部分或全部技術特徵，或者選擇性地實施複數個實施例之部分或全部技術特徵之組合，藉此增加本發明實施時的彈性。再者，前揭實施例雖以高速影像介面之影像訊號與視訊圖形陣列之影像訊號為例，然此並非對本發明之限制，本技術領域人士可依本發明之揭露適當地將本發明應用於其它類型的影像格式轉換裝置或方法。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之請求項所界定者為準。

110‧‧‧時脈資料回復電路
120‧‧‧解碼器
130‧‧‧時脈產生電路
131‧‧‧參考時脈產生器
136‧‧‧非整數頻率合成電路
137‧‧‧頻率設定電路
140‧‧‧格式產生電路
150‧‧‧數位類比轉換器
160‧‧‧水平/垂直同步訊號產生電路
300‧‧‧影像格式轉換晶片
310、610‧‧‧參考時脈產生電路
320‧‧‧影像處理電路
330‧‧‧時脈調整電路
331、332、336、612‧‧‧除頻器
333‧‧‧相位誤差偵測電路
334‧‧‧頻率設定電路
335‧‧‧非整數頻率合成電路
410‧‧‧電流源
420、430‧‧‧電感
440‧‧‧電容
450、460‧‧‧電晶體
611‧‧‧時脈資料回復電路
S810～S870‧‧‧步驟

〔圖1〕為先前技術將高速影像介面之影像訊號轉換為視訊圖形陣列之影像訊號的電路圖；〔圖2〕為圖1所示之時脈產生電路之功能方塊圖；〔圖3〕為本發明之影像格式轉換晶片之一實施例的示意圖；〔圖4〕為電感電容諧振振盪器之實作電路圖；〔圖5〕為本發明之像素時脈產生電路之一實施例的功能方塊圖；〔圖6〕為本發明之影像格式轉換晶片之另一實施例的示意圖；〔圖7〕為本發明之像素時脈產生電路之另一實施例的功能方塊圖；以及〔圖8〕為本發明之像素時脈產生方法之一實施例的流程圖。

300‧‧‧影像格式轉換晶片

140‧‧‧格式產生電路

150‧‧‧數位類比轉換器

160‧‧‧水平/垂直同步訊號產生電路

310‧‧‧參考時脈產生電路

320‧‧‧影像處理電路

330‧‧‧時脈調整電路

Claims

一種像素時脈產生電路，包含：一參考時脈產生電路，用來產生一參考時脈；一影像處理電路，用來處理一第一格式之影像訊號以產生一控制訊號；以及一時脈調整電路，耦接該參考時脈產生電路及該影像處理電路，用來依據該參考時脈及該控制訊號產生一像素時脈，該像素時脈可用來產生一第二格式之影像訊號；其中，該控制訊號實質上具週期性，且其頻率與該第二格式之影像訊號之一同步訊號之頻率呈比例關係，以及該第一格式之影像訊號為一高速影像介面之影像訊號，該第二格式之影像訊號為一視訊圖形陣列之影像訊號，並且該控制訊號係承載於該高速影像介面之影像訊號的主要鏈結上。
如請求項第1項所述之像素時脈產生電路，其中該同步訊號為一水平同步訊號，且該控制訊號之頻率實質上等於該水平同步訊號之頻率。
如請求項第2項所述之像素時脈產生電路，其中該第二格式之影像訊號包含複數條像素線，且該時脈調整電路包含：一偵測電路，耦接該影像處理電路，用來依據該控制訊號及一回授時脈產生一相位誤差資訊；一設定電路，耦接該偵測電路，用來依據該相位誤差資訊以產生一設定值；一頻率合成電路，耦接該參考時脈產生電路及該設定電路，用來依據該設定值及該參考時脈產生該像素時脈；以及一除頻器，耦接該頻率合成電路及該偵測電路，用來將該像素時脈除以一除數N以產生該回授時脈，該除數N等於每一像素線所包含之像素個數。
如請求項第3項所述之像素時脈產生電路，該時脈調整電路更包含：一第一附加除頻器，耦接該影像處理電路及該偵測電路，用來將該控制訊號除以一除數M，並將除頻後的控制訊號輸出至該偵測電路，M為大於1之正數；以及一第二附加除頻器，耦接該除頻器及該偵測電路，用來將該回授時脈除以該除數M，並將除頻後的回授時脈輸出至該偵測電路。
如請求項第1項所述之像素時脈產生電路，其中該同步訊號為一垂直同步訊號，且該控制訊號之頻率等於該垂直同步訊號之頻率。
如請求項第5項所述之像素時脈產生電路，其中該第二格式之影像訊號包含複數個畫面，且該時脈調整電路包含：一偵測電路，耦接該影像處理電路，用來依據該控制訊號及一回授時脈產生一相位誤差資訊；一設定電路，耦接該偵測電路，用來依據該相位誤差資訊以產生一設定值；一頻率合成電路，耦接該參考時脈產生電路及該設定電路，用來依據該設定值及該參考時脈產生該像素時脈；以及一除頻器，耦接該頻率合成電路及該偵測電路，用來將該像素時脈除以一除數N以產生該回授時脈，該除數N等於每一畫面所包含之像素個數。
如請求項第6項所述之像素時脈產生電路，該時脈調整電路更包含：一第一附加除頻器，耦接該影像處理電路及該偵測電路，用來將該控制訊號除以一除數M，並將除頻後的控制訊號輸出至該偵測電路，M為大於1之正數；以及一第二附加除頻器，耦接該除頻器及該偵測電路，用來將該回授時脈除以該除數M，並將除頻後的回授時脈輸出至該偵測電路。
如請求項第1項所述之像素時脈產生電路，其中該參考時脈產生電路包含：一電感電容諧振振盪器。
如請求項第1項所述之像素時脈產生電路，其中該參考時脈產生電路包含：一時脈資料回復電路，用來依據該第一格式之影像訊號產生該參考時脈。
如請求項第9項所述之像素時脈產生電路，其中該參考時脈產生電路更包含：一除頻器，耦接該時脈資料回復電路，用來將該參考時脈除頻，並將除頻後的參考時脈輸出至該時脈調整電路。
如請求項第1項所述之像素時脈產生電路包含於一影像格式轉換晶片中，該影像格式轉換晶片用來將該第一格式之影像訊號轉換為該第二格式之影像訊號。
一種像素時脈產生方法，包含：產生一參考時脈；處理一第一格式之影像訊號以產生一控制訊號；以及依據該參考時脈及該控制訊號產生一像素時脈，該像素時脈可用來產生一第二格式之影像訊號；其中，該控制訊號實質上具週期性，且其頻率與該第二格式之影像訊號之一同步訊號之頻率呈比例關係，以及該第一格式之影像訊號為一高速影像介面之影像訊號，該第二格式之影像訊號為一視訊圖形陣列之影像訊號，並且該控制訊號係承載於該高速影像介面之影像訊號的主要鏈結上。
如請求項第12項所述之方法，其中該同步訊號為一水平同步訊號，且該控制訊號之頻率實質上等於該水平同步訊號之頻率。
如請求項第13項所述之方法，其中該第二格式之影像訊號包含複數條像素線，且該依據該參考時脈及該控制訊號產生該像素時脈之步驟包含：依據該控制訊號及一回授時脈產生一相位誤差資訊；依據該相位誤差資訊產生一設定值；依據該設定值及該參考時脈產生該像素時脈；以及將該像素時脈除以一除數N以產生該回授時脈，該除數N等於每一像素線所包含之像素個數。
如請求項第14項所述之方法，更包含：將該控制訊號除以一除數M，M為大於1之正數；以及將該回授時脈除以該除數M；其中，該依據該控制訊號及該回授時脈產生該相位誤差資訊之步驟利用該除頻後之控制訊號及該除頻後之回授時脈。
如請求項第12項所述之方法，其中該同步訊號為一垂直同步訊號，且該控制訊號之頻率實質上等於該垂直同步訊號之頻率。
如請求項第16項所述之方法，其中該第二格式之影像訊號包含複數個畫面，且該依據該參考時脈及該控制訊號產生該像素時脈之步驟包含：依據該控制訊號及一回授時脈產生一相位誤差資訊；依據該相位誤差資訊產生一設定值；依據該設定值及該參考時脈產生該像素時脈；以及將該像素時脈除以一除數N以產生該回授時脈，該除數N等於每一畫面所包含之像素個數。
如請求項第17項所述之方法，更包含：將該控制訊號除以一除數M，M為大於1之正數；以及將該回授時脈除以該除數M；其中，該依據該控制訊號及該回授時脈產生該相位誤差資訊之步驟利用該除頻後之控制訊號及該除頻後之回授時脈。