JP2003312039A - 光走査装置 - Google Patents

Abstract

(57)【要約】 【課題】 ｆ−θレンズを使用しない場合における画素
間隔のずれを画素毎に基準画素周波数に対し±５０％可
変し、均一画素間隔を実現する。 【解決手段】 基準周波数を分周し、分周出力に対しそ
の周期を等分割した位相を選択して出力し、その出力エ
ッジに応じて位相選択及びパラレル画素データを出力す
る変調画素周期は最小画素間隔における位相量に設定
し、前記出力エッジからの前記最小位相量に応じてパラ
レルデータをシリアルデータ変換する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カラーレーザ印画
エンジンの光学位置合わせにおいて、ｆ−θレンズを使
用しない場合における画素間隔のずれを画素毎に基準画
素周波数に対し数％可変する光走査装置に関するもので
ある。

【０００２】

【従来の技術】レーザ印画エンジンはカラー化の要望が
強いが、一般にＹｅ、Ｃｙ、Ｍｇ、Ｂｋの４色トナーを
用いた印画プロセスは白黒に比べてそのままでは４倍の
印画時間を要してしまう。このため、使用される感光ド
ラムを各色に設けた４ドラム化と、レーザも一挙に２ラ
イン書き込みできる２ビーム化を併用する印画エンジン
で対応することになる。図１５は、前述の４ドラム機の
概略図であり、感光ドラム２１ａ〜２１ｄがインライン
に配置されて各色ごとの専用になり、印画紙３８に順次
各色トナーが転写されてカラー画像が再生される。各感
光ドラムには図５で示す静電潜像を形成するためのレー
ザビーム光量による画像書込み部が設けられる。図５の
動作を説明する。

【０００３】＜画像書込み部の説明＞レーザチップ２６
はレーザダイオードａ、ｂを有す２ビームタイプのもの
であり各バック光を受光するフォトダイオードｃから構
成されている。

【０００４】各レーザダイオードを発光制御する駆動電
流Ｉｄ１，Ｉｄ２はＬＤドライバ２６より供給される。
発光量を検出したフォトダイオードからのモニター電流
ＩｍはＬＤドライバ２６に入力されレーザーダイオード
ａ、ｂの発光量のＡＰＣ（オートパワーコントロール）
を行う。レーザチップ２５は、２つのレーザ発光点間隔
を１画素間隔（６００ｄｐｉで約４２ｕｍ）に素子特性
上できない。このため、図１８に示す様に格子線で示さ
れる画素領域に対して、図示のようにレーザ走査方向に
例えば１６画素離れた位置に２つのビームが発生する様
に斜め配置しておく。レーザーチップ２５から発生した
変調レーザービームは、モータ軸に固定されて図中矢印
方向への回転するポリゴンミラー２０によって偏光され
感光ドラム２２上に変調レーザービームを走査する。ｆ
ーθレンズ２１は偏光された変調レーザビームを感光ド
ラム２２上に線速度一定に集光するためのものである。
感光ドラム２２及び印画トナーを予め所定の静電帯電し
ておくと、感光ドラム２２上における照射光量に応じて
印画トナーの付着量が変わる為中間調画像の印画が可能
になる。ＢＤミラー２３は感光ドラム２２と機械的に位
置関係が固定されており、ＢＤミラー２３からの反射レ
ーザビームは受光ダイオード２４に入力され、感光ドラ
ム２２上の情報書き込み開始位置を検出するために使用
される。受光ダイオード２４の出力は水平同期信号発生
回路２９に入力されて水平同期信号ＢＤを発生する。

【０００５】ＢＤ信号は画素変調回路２７に入力され
る。画素変調回路２７は水平同期信号ＢＤに同期した画
素クロックまたはその係数倍クロックを発生する。この
画素クロックをもとに画素データを読み取るためのリー
ドクロックＲＫ１、ＲＫ２を画素データ発生部２７に入
力する。画素データ発生部２８は画素変調回路２７に対
して、画素データＤ１，Ｄ２及び各々のライトクロック
ＷＫ１、ＷＫ２を出力する。入力された画素データをも
とに所望のレーザ光量変調を可能にする画素変調信号Ｏ
Ｎ１、ＯＮ２をＬＤドライバ２５に出力する。

【０００６】＜画素変調回路の対応＞以上説明した４ド
ラム／２ビームレーザ印画エンジンは従来の１ドラム／
１ビームレーザ印画エンジンに比べて画素変調規模が８
倍になるためＬＳＩ化が必要になる。図２にＬＳＩの構
成例（シングル部のみ示す）を示す。基準クロックＸＯ
１３はＰＬＬ回路１４に入力されレーザチップ２５、ポ
リゴンミラー２０、ｆーθレンズ２１、感光ドラム２２
までの光学的機械精度バラツキによる画像サイズの誤差
を補正する。これは、画素クロック周波数を変化させる
ための周波数シンセサイザを画素変調回路に搭載して画
素周波数設定データＤＦによって実現する。そしてその
出力は同期クロック発生回路１５に入力されＢＤ信号に
同期したクロックを出力する。この出力は位相可変回路
１６に入力すると共に画像読み込み信号ＲＫとして画素
データ発生部２８に出力する。そして位相制御回路１６
において、４ドラム機における、各色ごとに画像書込み
部があるため、以下のような項目に関して画素合わせを
行う。

【０００７】１）各画像書込み部におけるＢＤ信号のタ
イミング誤差による画像の絶対位置ズレ補正ＲＧ ２）２ビームレーザチップ２４は前述したように角度の
浅い斜め配置のため取り付け角度誤差ＲＰ このため、図５の画像書込み部における画素変調回路２
７には、画素位置合わせ用の画素位置設定データＤＳ
（相対画素位置設定データＲＰ、画素周波数設定データ
ＤＦ、絶対画素位置設定データＲＧを含んだ信号）が入
力される。

【０００８】次に位相制御回路１６により出力されたク
ロックはパラレルデータシリアルデータ変換回路１７に
入力されると共にデータメモリ１８に入力され、書き込
みクロックＷＫによって格納された画素データを出力す
る。パラレルデータシリアルデータ変換回路１７により
画素データはシリアルデータに変換されレーザドライバ
２６にＯＮ信号として出力される。

【０００９】（シンセサイザ回路の説明）図４は図２に
示す周波数シンセサイザ１４の１例を示したものであ
る。周波数ｆｒの基準クロック信号Ｋｒは分周数Ｎｒの
固定分周回路３９に入力され、基準信号Ｒとして位相比
較回路４１に入力される。一方、制御信号発生回路４３
から出力される駆動制御信号によって周波数が変化する
する可変発振回路４４の周波数ｆｖの出力信号Ｋｖは、
可変分周回路４０に入力され分周数Ｎｖされた比較信号
Ｖを出力し位相比較回路４１に入力される。分周数Ｎｖ
は分周数設定データＤＦによって可変できる。位相比較
回路４１は比較信号Ｖが基準信号Ｒより遅れた時（進ん
だ時）発生するアップパルスＵ（ダウンパルスＤ）をチ
ャージポンプ回路４２に入力する。チャージポンプ回路
４１ではアップパルスＵ及びダウンパルスＤから誤差電
圧を発生して制御信号発生回路４３に入力して比較信号
Ｖが基準信号Ｒに対して位相が合うように出力制御され
る。

【００１０】

【発明が解決しようとする課題】ポリゴンミラー２０に
よりレーザビームを感光ドラム２２の主走査方向に反射
させ、ｆ−θレンズ２１で偏光したレーザビームは感光
ドラム２２上を等速に走査するものである、しかしなが
らｆ−θレンズ２１は精密な設計を必要とし、それにか
かる製造コストは多大なものである。よって従来からｆ
−θレンズ２１を用いないで光走査をする方式として、
特開昭５８−８７９６５に示すように連続的にクロック
周期を換えるべく数種類のクロックを選択的に用い、変
調クロックを可変している方式がある。しかしながら変
調周波数の微小変化を実現しようとすると、それにかか
るクロック数を多数用意しなければならず、微小変化を
達成できるだけの高精度なシンセサイザをいくつも用意
することは膨大な規模と制御の煩雑化を余儀なくされ、
また周波数間の相互干渉によるノイズにより精度の良い
周波数が得られなくなる。

【００１１】また、図３にしめす位相制御回路１６とパ
ラレルデータシリアルデータ変換回路１７の間に周波数
シンセサイザ回路１９を介しダイナミックに変調する方
式が考えられる。

【００１２】今、図１７に示すようにポリゴンミラー２
０と感光ドラム２２上の距離をＬ、感光ドラム の中央
部分からの距離をｙとすると、感光ドラム上の各画素を
等間隔にするためには１画素あたりの偏光角度Δθは次
式のようになる。 ｘ：１画素の大きさ Δθ：１画素の変調角度 Δθ＝ｔａｎ−１（ｙ／Ｌ）−ｔａｎ−１（（ｙ−ｘ）
／Ｌ）） 上記条件において、偏光角度の合計を１１０°、６００
ｄｐｉの解像度で８０００画素と仮定した時に偏光角度
特性は図１３のようになる。

【００１３】図の横軸は中心からの画素数、縦軸は平均
偏光角度で除算したものを示している。

【００１４】よって、基準クロックＴｒｅｆを平均偏光
角度に設定すると、画素の最大最小変移は 最大クロック周期 Ｔｍａｘ＝１．５Ｔｒｅｆ 最小クロック周期 Ｔｍｉｎ＝０．５Ｔｒｅｆ となり、最大最小５０％もの周波数の変移を僅か１ライ
ン毎に連続して行わなければならず、ＰＬＬの様なフィ
ードバック制御を要する回路構成ではＶＣＯを高精度か
つ高速な応答性が要求され、実現が困難になる。

【００１５】

【課題を解決するための手段】かかる問題に対し主走査
上にある画素周期をどの位置においても一定にするため
に、出力信号の周期を概ね等分割の位相差を持つクロッ
ク信号群を発生する可変遅延回路と、前記クロック信号
群から第１の制御信号によって所望する隣接位相の２つ
のクロック信号対を選択し出力する主位相選択回路と、
前記クロック信号対とこれらの位相差内のクロック位相
から第２制御信号で１つのクロック信号を選択して出力
する副位相選択回路と、前記主位相選択回路の最終遅延
出力と前記基準クロックの分周クロック信号との位相を
比較制御信号に基づき比較する位相比較手段と前記位相
比較回路により前記可変遅延回路の遅延量を制御する遅
延量制御手段と前記副位相選択回路のクロック信号を前
記遅延量制御出力の計数倍の出力により制御する可変遅
延回路と前記可変遅延回路出力の多数クロックによりデ
ータを可変するデータ変調回路と、前記可変遅延回路出
力のクロックに応じて、前記主位相選択回路及び前記副
位相選択回路を制御する位相選択回路と、前記可変遅延
回路出力のクロックに応じてデータを出力する記憶回路
を備えたことにより、位相を選択する事によりＰＬＬル
ープを使わずに画素周期を決定することである。

【００１６】

【発明の実施の形態】

【実施例】図１は、本発明を使用した光走査装置の実施
例（図２におけるＡの部分）を示すものである。

【００１７】（構成説明）基準クロック信号ＫＲは、分
周回路１に入力され、その分周出力は一般的なアップパ
ルスＵ及びダウンパルスＤを発生する位相比較回路２と
可変遅延回路５に入力される。位相比較回路２の出力パ
ルスはこれも一般的なチャージポンプ回路３に入力さ
れ、誤差電圧を発生して同じく一般的な制御信号発生回
路４に入力され、制御電圧Ｖｃを出力する。制御電圧Ｖ
ｃは図６にその構成例を示す多相クロック多位相可変遅
延回路５及び電圧変換回路１２に入力される。多位相可
変遅延回路５に入力された制御電圧Ｖｃにより多相クロ
ック信号出力Ｋ１〜Ｋ１６の遅延量を制御する。多相ク
ロック信号Ｋ１〜Ｋ１５は入力クロックＫＲ周期の分周
したものを１６等分したタイミングのクロック信号群で
ある。多相クロック信号出力Ｋ１〜Ｋ１５は主位相選択
回路 ６に入力されると共にＫ１６は位相比較回路２に
入力される。位相選択信号Ｓ１によって２つの主選択ク
ロックＫＡ及びＫＢを出力し、クロックＫＡ及びＫＢは
副位相選択回路７に入力され、位相選択信号Ｓ２によっ
て比較信号Ｋｖを出力する。比較信号Ｋｖ及び電圧変換
回路出力Ｖｅは多位相可変遅延回路８に入力され、Ｃ０
〜Ｃ８のクロックを出力する。Ｃ１〜Ｃ８はクロック周
期Ｋｒの最小周期以下の周期を８等分したものに相当
し、その出力Ｃ０は位相情報メモリ１１にも入力される
と共にパラレルデータ出力メモリ１０にも同様にして入
力される。可変遅延回路８の出力Ｃ０〜Ｃ８はパラレル
データシリアルデータ変換回路９に入力される。

【００１８】水平同期信号ＢＤは位相比較回路２及び位
相情報メモリ１１及びパラレルデータ出力メモリ１０に
入力される。パラレルデータ出力メモリ１０は画素デー
タ２８のデータを書き込み信号ＷＫによって画像情報を
記憶し、ＢＤ信号入力後、Ｃ０の信号に応じてパラレル
データを出力する。位相比較回路はＢＤパルスが入力さ
れている間は位相比較を行わず制御信号発生回路４の電
圧をそのまま保持する。即ち、同期クロック発生回路１
５がクロック周期を同期させている区間はクロックが間
欠状態になるので、位相比較動作を停止しなければ制御
電圧発生回路４に誤った位相情報を出力するのを防止す
るためである。

【００１９】（可変遅延回路５の説明）図６は多相可変
遅延回路５の構成例を示すものである。図１の説明では
簡略化したため正極部の接続しか図示していない。差動
遅延回路３０ａ〜３０ｐ（合計１６個）のＣＭＯＳ回路
構成例を図９に示す。駆動電圧ＶｄはＭＮ１／Ｇ、ＭＮ
３／Ｇに入力される。ＭＮ３のドレイン電流Ｉ１はソー
スカップルＭＮ２、ＭＮ４の各ソースに接続される。Ｍ
Ｎ２／Ｇ及びＭＮ４／Ｇには正極信号Ｐｉ、負極信号Ｎ
ｉが入力される。ＭＮ１／Ｄはゲート−ドレイン短絡Ｍ
Ｐ１／Ｄ、ＭＰ２／Ｇ及びＭＰ３／Ｇに入力されてい
る。ともに電流Ｉ２を出力するＭＰ２／Ｄ及びＭＰ３／
Ｄは各々ＭＮ２／Ｄ及びＭＮ４／Ｄに結線されるととも
にゲート−ドレイン短絡ＭＮ５／Ｓ及びＭＮ６／Ｓが接
続され、正極信号Ｐｏ及び負極信号Ｎｏを出力する。Ｉ
２＝Ｉ１／２にしておくと、Ｐｏ及びＮｏの各遷移期間
では電流Ｉ２によって充放電が行われる。電流Ｉ２は駆
動電圧Ｖｄによって決定されるため、入出力遅延時間が
制御できることになる。したがって、各差動遅延回路の
遅延時間は１６個目の遅延回路により位相比較を行うの
で、１つの遅延回路における遅延量は入力周期Ｔｖの１
／１６となる。差動遅延回路３０ａ〜３０ｐの各差動出
力信号及びクロック出力（ＣＫ，ＣＫＢ）は差動バッフ
ァ３１ａ〜３１ｐを介して各々１／１６周期づつ位相の
異なる多相クロック信号Ｋ０〜Ｋ１５を出力できる。以
上説明した多相可変遅延回路５はＣＭＯＳプロセスで容
易にＬＳＩ内に構成できるものである。

【００２０】（主位相選択回路６の説明）多相クロック
信号Ｋ０〜Ｋ１５が入力される主位相選択回路５の出力
信号ＫＡ及びＫＢは位相選択信号Ｓ１によって図１０に
示す様に０〜１５の計１６の状態がある。ここではＫＡ
及びＫＢは差動クロック信号とする。特徴としてはＫＡ
及びＫＢともに２状態連続番号で出力する。

【００２１】（副位相選択回路７の説明）図８は差動ク
ロック信号ＫＡ及びＫＢが入力される副位相選択回路７
の構成例を示すものである。ＫＡ及びＫＢは選択回路Ｓ
Ｗａ〜ＳＷｈに入力される。各選択回路は位相選択信号
Ｓ２を構成するＳ２ａ〜Ｓ２ｈ各々入力されておりＬレ
ベル（Ｈレベル）時、ＫＡ（ＫＢ）が選択される。選択
回路ＳＷａ〜ＳＷｈの各出力差動信号は各々差動遅延回
路３４ａ〜３４ｈに入力される。これら差動遅延回路は
例えば図９で説明した可変遅延回路５に使用した差動遅
延回路３０と同構成にしておく。制御電圧ＶＣ２は可変
遅延回路５の制御電圧ＶＣと同じで良い。このため新た
に制御回路を設ける必要は無い。差動遅延回路３４ａ〜
３４ｈの各々の差動出力端子は互いに接続されており差
動バッファ３５を介して比較クロック信号Ｋｖを出力す
る。Ｋｖの状態は図１１に示すように状態式で示される
Ａ〜Ｈの計８の状態があり、選択信号Ｓ２ａ〜Ｓ２ｈに
よって設定する。

【００２２】図７ａは差動遅延回路１１ａ〜１１ｈの出
力結線点の波形を差動信号一方で示したものである。状
態Ａでは最も位相の進んだ状態であり遷移領域（期間ｔ
０〜ｔ２及び期間ｔ４〜ｔ６）で電流（１６×Ｉ２）で
充放電されている。しかし寄生容量もおおよそ８倍にな
っているため、電圧上昇及び下降速度は可変発振回路６
内の差動遅延回路出力信号のそれとほぼ等しく遷移時間
はクロック周期Ｔｖの１／４程度になる。状態Ｂでは期
間ｔ０〜ｔ１及びｔ４〜ｔ５では充放電電流が（１５−
１）×Ｉ２＝１４×Ｉ２でありそれ以後スレッシュ電圧
Ｖｔｈを超えて電圧遷移が終了するまで充放電電流は８
×Ｉ２である。状態Ｃでは期間ｔ０〜ｔ１及びｔ４〜ｔ
５では充放電電流が（１４−２）×Ｉ２＝１２×Ｉ２で
ありそれ以後スレッシュ電圧Ｖｔｈを超えて電圧遷移が
終了するまで充放電電流は８×Ｉ２である。状態Ｄでは
期間ｔ０〜ｔ１及びｔ４〜ｔ５では充放電電流が（１３
−３）×Ｉ２＝１０×Ｉ２でありそれ以後スレッシュ電
圧Ｖｔｈを超えて電圧遷移が終了するまで充放電電流は
８×Ｉ２である。状態Ｅでは期間ｔ０〜ｔ１及びｔ４〜
ｔ５では充放電電流が（１２−４）×Ｉ２＝８×Ｉ２で
ありそれ以後スレッシュ電圧Ｖｔｈを超えて電圧遷移が
終了するまで充放電電流は８×Ｉ２である。状態Ｆでは
期間ｔ０〜ｔ１及びｔ４〜ｔ５では充放電電流が（１１
−５）×Ｉ２＝６×Ｉ２でありそれ以後スレッシュ電圧
Ｖｔｈを超えて電圧遷移が終了するまで充放電電流は８
×Ｉ２である。状態Ｇでは期間ｔ０〜ｔ１及びｔ４〜ｔ
５では充放電電流が（１０−６）×Ｉ２＝４×Ｉ２であ
りそれ以後スレッシュ電圧Ｖｔｈを超えて電圧遷移が終
了するまで充放電電流は８×Ｉ２である。状態Ｈでは期
間ｔ０〜ｔ１及びｔ４〜ｔ５では充放電電流が（９−
７）×Ｉ２＝２×Ｉ２でありそれ以後スレッシュ電圧Ｖ
ｔｈを超えて電圧遷移が終了するまで充放電電流は８×
Ｉ２である。

【００２３】以上の動作により各状態の遷移領域におけ
る充放電波形は図１２に示す様になり主位相選択回路６
により各状態０〜１５から副位相選択回路７により状態
Ａ〜Ｈは各々１／１２８Ｔｖづつ位相のずれた（位相等
分割した）クロック信号を出力することができる。

【００２４】図１２ｂは差動遅延回路１１ａ〜１１ｈの
出力結線点の寄生容量が可変遅延回路５よりレイアウト
上で相対的に５０％程度大きくなった場合の各状態にお
ける動作波形を示したものである。この様な場合でも図
１１ａにくらべ位相等分割動作は満足され確実に以上説
明した動作が実現できることがわかる。

【００２５】（パラレルデータシリアルデータ変換回路
９の説明）パラレルデータシリアルデータ変換回路９の
構成例を図１４に示す。入力された多相クロックＣ０〜
Ｃ８はそれぞれ３入力ＮＡＮＤ３６ａ〜３６ｈに入力さ
れると共にＣ１〜Ｃ８のクロックはＮＡＮＤ３６ａ〜３
６ｈに各々反転されて入力される。そして各８ビットデ
ータＤ０〜Ｄ７は同様にして順次ＮＡＮＤ３６ａ〜３６
ｈに入力される。各ＮＡＮＤ３６出力は更に２入力ＮＡ
ＮＤ３６ｉ〜３６ｌに２つずつそれぞれ入力され、その
出力はＮＯＲ３７ａ，ｂに入力される。ＮＯＲ３７ａ，
ｂ出力はＮＡＮＤ３６ｍに入力される。この様な構成に
より図１６に示すように、パラレルデータＤ０〜Ｄ７は
多相クロックＣ０〜Ｃ８および論理回路によりシリアル
データＳＯに変換される。またこの構成は構造的に簡素
なＮＡＮＤ及びＮＯＲゲートを用いることにより高速化
に耐えるようになっている。

【００２６】（位相メモリの動作）総偏光角度θ＝１１
０°としたときの画素周期変移は先ほど説明したように 最大クロック周期 Ｔｍａｘ＝１．５Ｔｒｅｆ 最小クロック周期 Ｔｍｉｎ＝０．５Ｔｒｅｆ の範囲で画素周期を変調する必要がある。

【００２７】最大クロック周期を出力するには、基準ク
ロックＫｒの周期に対し１５０％の画素周期になるよう
に位相選択信号の出力Ｓ１、Ｓ２を決定する。即ち、入
力クロックに対し、１２８分割位相のうち１２８＊０．
７５＝９６の位相になる信号Ｓ１，Ｓ２を出力すればよ
いことになる。

【００２８】先ほどの主位相選択回路の状態０〜１５
副位相選択回路の状態Ａ〜Ｈで考えると、基準を状態０
（主位相）の状態Ａ（副位相）とすると、次のクロック
のエッジは９６位相後の状態であり、状態１２（主位
相）の状態Ａ（副位相）である。

【００２９】また逆に最小クロック周期にするためには
基準周期に対し５０％の変移量になるようにＳ１，Ｓ２
を決定する。即ち、入力クロックに対し、１２８分割位
相のうち１２８＊０．２５＝３２の位相になるように信
号Ｓ１、Ｓ２を出力すれば良い。基準を状態０（主位
相）の状態Ａ（副位相）とすると、次のクロックのエッ
ジは３２位相後の状態であり、状態４（主位相）及び状
態Ａ（副位相）である。位相メモリでは各画素の連続位
相情報を予め記憶し、水平同期信号ＢＤ信号入力後クロ
ックＣ０に応じて信号Ｓ１、Ｓ２を出力すれば良い。

【００３０】（多相可変遅延回路８の説明）多相可変遅
延回路８は多相可変遅延回路５と動作が同じなので遅延
動作の説明は省略する。構成は遅延回路が３２ａ〜３２
ｈ（合計８個）と差動バッファが３３ａ〜３３ｉ（合計
９個）の構成であり、各遅延回路内のトランジスタのサ
イズは多相可変遅延回路５と同じにしておく。多相クロ
ックＣ０〜Ｃ８の出力位相は遅延制御電圧Ｖｄに入力さ
れる電圧により定まり、多相可変遅延回路５の制御電圧
Ｖｃに比べて、遅延量が１／２以下になるような電圧Ｖ
ｅが電圧変換回路１２から入力される。即ちＣ０からＣ
８の位相差がＴｍｉｎ＝０．５Ｔｒｅｆの最小状態の周
期以下に設定しており、これにより各画素における光量
を等しくすることができる。

【００３１】

【発明の効果】以上説明したようにｆ−θレンズを使用
しない場合における、感光ドラム上の画素サイズのずれ
を位相メモリにより各画素の位相情報を規定し、選択信
号によって位相を出力する事で画素サイズを均一にする
ことができる。さらにこの発明によればＰＬＬループを
使わない構成によりＶＣＯのダイナミックな変動による
制御の不安定要素から開放され、位相を２つのクロック
の補完動作に実現するので精密な画素クロックを発生す
る事ができる。またエッジから遅延量を作り出し、シリ
アルデータに変換する事によりデータの開始位置を簡易
に決定でき、またデータ長を副位相選択回路の出力周期
の最小パルス幅に設定する事により、感光ドラム上の各
画素における光量を均一にする事ができる。さらに実施
例において位相制御を１／１２８に設定したが、偏光角
度及び、画素クロックのさらなる微小変移のために分周
数の適宜増加及び可変遅延位相の数を増やし位相数を増
やすことはトランジスタの性能及びサイズに応じて変え
られる事は明確である。

【図面の簡単な説明】

【図１】本発明の実施例を示す図である。

【図２】従来の画素変調のシステムを示す図である。

【図３】従来の画素変調のシステム（ｆ−θレンズを搭
載しない場合）を示す図である。

【図４】周波数シンセサイザのシステムを示す図であ
る。

【図５】電子写真のシステムを示す図である。

【図６】可変遅延回路（合計１６個）を示す図である。

【図７】可変遅延回路（合計８個）を示す図である。

【図８】副位相選択回路を示す図である。

【図９】遅延回路を示す図である。

【図１０】主位相選択回路に入力されるＳ１信号状態を
示す図である。

【図１１】副位相選択回路に入力されるＳ２信号状態を
示す図である。

【図１２】多相遅延出力クロックを示す図である。

【図１３】画素位置に対する偏光角度比特性を示す図で
ある。

【図１４】パラレルデータシリアルデータ変換回路を示
す図である。

【図１５】４ドラム機の概念図である。

【図１６】図１４の動作を説明するタイミングチャート
を示す図である。

【図１７】本発明の概念図である。

【図１８】２ビームレーザのビーム配置概念図である。

【符号の説明】

１ 分周回路 ２ 位相比較回路 ３ チャージポンプ回路 ４ 制御信号発生回路 ５ （多位相）可変遅延回路 ６ 主位相選択回路 ７ 副位相選択回路 ８ （多位相）可変遅延回路 ９ パラレルデータシリアルデータ変換回路 １０ パラレルデータ出力メモリ １１ 位相情報メモリ １２ 電圧変換回路 １３ 基準周波数発振回路 １４ 周波数シンセサイザ １５ 同期クロック発生回路 １６ 位相可変回路 １７ パラレルデータシリアルデータ変換回路 １８ データメモリ １９周波数シンセサイザ ２０ ポリゴンミラー ２１ ｆ−θレンズ ２２（ａ〜ｄ） 感光ドラム ２３ ＢＤミラー ２４ ビームディテクタ ２５ レーザチップ ２６ ＬＤドライバ ２７ 画素変調回路 ２８ 画素データ発生回路 ２９ 水平同期信号発生回路 ３０（ａ〜ｐ：計１６） 可変遅延回路 ３１（ａ〜ｑ：計１７） 差動バッファ ３２（ａ〜ｈ：計８） 可変遅延回路 ３３（ａ〜ｉ：計８） 差動バッファ ３４（ａ〜ｈ：計８） 可変遅延回路 ３５ 差動バッファ ３６（ａ〜ｈ：３入力、ｉ〜ｍ：２入力） ＮＡＮＤ回
路 ３７ａ，ｂ ２入力ＮＯＲ回路 ３８ 紙 ３９ 固定分周回路 ４０ 可変分周回路 ４１ 位相比較回路 ４２ チャージポンプ回路 ４３ 制御電圧回路 ４４ 電圧制御発振回路 Ａ 画素データ変調回路

フロントページの続き Ｆターム(参考） 2C362 AA07 AA16 AA55 CA18 CA39 CB07 CB13 CB77 CB78 2H045 CA73 5C072 AA03 BA02 CA06 DA23 HA02 HA06 HB01 HB11 HB16 WA06 XA05

Claims (2)

【特許請求の範囲】
1. 【請求項１】 基準クロック信号周波数の係数倍周波数
   の出力信号に応じてデータを発生する光走査装置におい
   て、前記出力信号の周期を分周する分周回路と、前記分
   周出力周期を概ね等分割の位相差を持つクロック信号群
   を発生する可変遅延回路と、前記クロック信号群から第
   １の制御信号によって所望する隣接位相の２つのクロッ
   ク信号対を選択し出力する主位相選択回路と、前記クロ
   ック信号対とこれらの位相差内のクロック位相から第２
   制御信号で１つのクロック信号を選択して出力する副位
   相選択回路と、前記主位相選択回路の複数出力における
   最大遅延クロックと前記基準クロックの分周クロック信
   号との位相を比較制御信号に基づき比較する位相比較回
   路と前記位相比較回路により前記可変遅延回路の遅延量
   を制御する遅延量制御回路と前記遅延量制御出力の計数
   倍を出力する変換回路と前記変換回路出力に応じて前記
   副位相選択回路のクロック信号から多数クロック信号群
   の位相差を決定し出力する可変遅延回路と前記可変遅延
   回路出力の多数クロック信号群の位相によりパラレルデ
   ータをシリアルデータに可変するデータ変換回路と、前
   記可変遅延回路の多数クロック信号群の中で、最も位相
   の速いクロックに応じて、前記主位相選択回路及び前記
   副位相選択回路を制御する位相選択回路及びパラレルデ
   ータを出力する記憶回路を備えた事を特徴とする光走査
   装置。
2. 【請求項２】 前記データ変換回路に出力する前記可変
   遅延回路に入力する前記変換回路出力は前記副位相選択
   回路出力のクロック周期が最小パルス幅時における前記
   多相クロック信号群の遅延量にしたことを特徴とする請
   求項１記載の光走査装置。