JP3742513B2 - 画像形成装置 - Google Patents
画像形成装置 Download PDFInfo
- Publication number
- JP3742513B2 JP3742513B2 JP29363898A JP29363898A JP3742513B2 JP 3742513 B2 JP3742513 B2 JP 3742513B2 JP 29363898 A JP29363898 A JP 29363898A JP 29363898 A JP29363898 A JP 29363898A JP 3742513 B2 JP3742513 B2 JP 3742513B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- image processing
- control
- modulation
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Laser Beam Printer (AREA)
- Semiconductor Lasers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体レーザを書込み光源として用い、そのレーザ光を偏向走査させて感光体上に静電潜像を形成するレーザプリンタ、デジタル複写機等の画像形成装置に関する。
【０００２】
【従来の技術】
図５は、この種の画像形成装置の一般的な光書込み系を示す模式図である。半導体レーザユニット３０から出射されたレーザ光は高速で回転駆動されているポリゴンミラー３１の１つの反射面で反射されることにより、偏向され、ｆθレンズ３２を介して感光体３３上を主走査方向に走査される。ここに、感光体３３自体は回転駆動されることにより副走査駆動される。また、半導体レーザユニット３０は画像処理ユニット３４により生成された画像データと位相同期回路３５により位相が設定された画像クロックとに従い、レーザ駆動回路３６で半導体ユニット３０中の半導体レーザの発光時間を制御することにより感光体３３上に形成する静電潜像を制御する。また、位相同期回路３５は、クロック生成回路３７により生成されたクロックをポリゴンミラー３１により偏向走査されたレーザ光を所定の位置で受光する同期センサ３８により検出された同期信号に同期するようにタイミングを設定する。
【０００３】
このようなレーザ光を偏向走査させる走査光学手段３９を備えた画像形成装置では、レーザ駆動回路３６、位相同期回路３５及びクロック生成回路３７は、感光体３３上に形成する静電潜像の位置精度、間隔精度上、必要不可欠なものである。
【０００４】
また、この種の画像形成装置における半導体レーザを高速変調駆動させるための駆動制御回路として、特開平５−７５１９９号公報、特開平５−２３５４４６号公報、特開平９−３２１３７６号公報等に示されるものが、本出願人により提案されている。その内容を要約すると、半導体レーザの光出力をモニタする受光素子の受光電流と発光指令電流とを常時比較することにより高速で半導体レーザを制御する光電気負帰還ループを形成し、かつ、発光指令電流に比例した電流を光電気負帰還ループの出力電流に加算して半導体レーザに流すことにより高速変調するようにしたものである。これにより、半導体レーザの温度特性・ドゥループ特性などを抑制し、かつ、高速変調が可能となる。
【０００５】
【発明が解決しようとする課題】
ところが、図５に示したような構成の場合、画像クロックと同一の周波数信号を画像形成装置内で幾つもの経路を必要として処理しており、画像形成装置のＥＭＩ（電磁波障害）の問題を引き起こしてしまう。また、部品点数が多くなるため、コスト高ともなる。
【０００６】
また、この種の構成のレーザプリンタ等にあっては、高速・高密度化に伴い、１つの半導体レーザではなく、複数個の半導体レーザを光源として用いて並列的に記録する方式が採用されつつある。このような場合の光源としては、単体の半導体レーザを複数個用いる場合と、複数個の半導体レーザを一体に形成してなるアレイ構造（ＬＤアレイ）を用いる場合とがあり、システム的観点からは適宜何れかの方式を選択し得ることが望ましい。ところが、従来にあっては、ＬＤアレイに対しては受光素子がアレイ中の全ての半導体レーザに共通であるため、前述した特開平５−７５１９９号公報、特開平５−２３５４４６号公報、特開平９−３２１３７６号公報等に示される駆動制御方式を適用できず、結果的に、ＬＤアレイを用いる場合には、外部に各々のレーザ光出力を分離して検出する手段等が要求され、コスト高となってしまう。
【０００７】
また、これらの公報例による場合、半導体レーザの温度特性・ドゥループ特性などの影響を除去するためには常時光出力の制御が必要となるため、制御系を正常に動作させるためにも半導体レーザの光出力を完全にオフ（消灯）させることはできない。この結果、オフセット光を生じてしまう。また、半導体レーザに駆動電流を加算する駆動電流を設定する回路が必要とされ、レーザプリンタ等の光変調ＩＣの機能を向上させようとする場合の回路規模的制約を伴うこととなり、小型化構成が難しい。
【０００８】
そこで、本発明は、感光体に対してレーザ光を偏向走査させる走査光学手段を備えた画像形成装置に用いられる半導体レーザを駆動制御する上で、低廉・小型な構成でＥＭＩ対策上も有利で画像処理クロックを適正なタイミングで生成することができる画像形成装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１記載の発明は、基準クロックを受信し、受信した前記基準クロックを使用し、画像変調信号に基づいて変調駆動される半導体レーザと、この半導体レーザから出射されたレーザ光を回転駆動される感光体上に偏向走査させる走査光学手段と、前記感光体に対して所定位置に配設されたセンサを有し前記走査光学手段より偏向走査されたレーザ光を受光して同期信号を発生する同期信号検出手段とを備え、前記同期信号に基づく所定のタイミングで前記レーザ光を前記感光体上に偏向走査させて前記画像変調信号に応じた静電潜像を形成する画像形成装置において、前記基準クロックを入力する位相周波数比較回路、前記位相周波数比較回路からの前記基準クロックを基にした正数Ｎによる分周である分周比Ｎのクロックを発振する電圧制御発振回路、および前記正数Ｎを設定自在とし前記電圧制御発振回路が発振する分周比Ｎのクロックを入力し前記位相周波数比較回路に前記分周比Ｎのクロックを出力する可変分周回路がループ接続されて、前記位相周波数比較回路が前記基準クロックと前記分周比Ｎのクロックとを比較し比較の結果に基づき前記電圧制御発振回路が制御して前記基準クロックのＮ倍の周波数信号を出力するＰＬＬ回路と、前記ＰＬＬ回路の出力を分周する第１の分周回路と、前記同期信号と前記ＰＬＬ回路の出力とに同期した第１のリセット信号により前記第１の分周回路をリセットして、第１の画像処理クロックを生成する第１の画像処理クロック生成手段と、前記第１の画像処理クロッ ク生成手段によって生成された第１の画像処理クロックを使用して前記半導体レーザを制御・変調する第１の制御・変調手段と、前記ＰＬＬ回路の出力を分周する第２の分周回路と、前記同期信号と前記ＰＬＬ回路の出力とに同期した第１のリセット信号と同一の第２のリセット信号により前記第２の分周回路をリセットして、第２の画像処理クロックを生成する第２の画像処理クロック生成手段と、前記第２の画像処理クロック生成手段によって生成された第２の画像処理クロックを使用して前記半導体レーザを制御・変調する第２の制御・変調手段と、を１つのＩＣ回路により形成して備え、前記第１の制御・変調手段および第２の制御・変調手段が、前記半導体レーザを制御して前記感光体上に静電潜像を形成するものである。
【００１０】
従って、第ｎの画像処理クロック生成手段と第ｎの半導体レーザに対する第ｎの制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利で画像形成装置を提供できる。
【００１１】
請求項２記載の発明は、請求項１記載の画像形成装置において、前記第ｎの制御・変調手段は、制御する前記半導体レーザがＭ個の半導体レーザであって、それぞれ第ｎの半導体レーザをそれぞれ個別に制御するものである。
【００１２】
従って、Ｍ個の半導体レーザを用いる場合に、第ｎの画像処理クロック生成手段と個々の第ｎの半導体レーザに対する制御・変調回路を備えた第ｎの制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利で画像形成装置を提供できる。
【００１３】
請求項３記載の発明は、請求項１記載の画像形成装置において、前記第１の制御・変調手段および第２の制御・変調手段は、制御する前記２つの半導体レーザがアレイ構造の半導体レーザであって、アレイ構造の２つの半導体レーザをそれぞれ個別に制御するものである。
【００１４】
従って、請求項１記載の画像形成装置に関して１つの受光素子を共用するアレイ構造の半導体レーザを用いる場合において、特に有効となる。
【００１５】
請求項４記載の発明は、請求項１〜３のいずれか１つに記載の画像形成装置において、前記第１の制御・変調手段および第２制御・変調手段は、各々、誤差増幅回路とサンプルホールド回路と半導体レーザ駆動回路とよりなる。
【００１６】
従って、請求項１〜３のいずれか１つに記載の画像形成装置に関して、Ｍ個の単体の半導体レーザに対するそれぞれ制御・変調回路を備える制御・変調手段を小規模な回路構成で実現できる。
【００１７】
請求項５記載の発明は、請求項４記載の画像形成装置において、前記第１の制御・変調手段および第２制御・変調手段は、前記第１の制御・変調手段および第２制御・変調手段が有するそれぞれの前記各サンプルホールド回路に、対応する半導体レーザがその制御・変調回路の半導体レーザ駆動回路により点灯し他の全ての半導体レーザが消灯している時にサンプリング動作してサンプル信号を出力させる。
【００１８】
従って、請求項４記載の画像形成装置に加えて、各Ｍ個の半導体レーザの内で１つのみが点灯しているときだけサンプリングしてサンプル信号を得るので、１つの受光素子を共用するアレイ構造の半導体レーザを用いる場合でも支障がなく、安価に構成できる。
【００１９】
請求項６記載の発明は、請求項１記載の画像形成装置において、前記第１の制御・変調手段および第２制御・変調手段は、前記２つの半導体レーザである第１および第２の半導体レーザを、それぞれ個別に制御するものであり、前記第１の制御・変調手段は、前記第１の分周回路に対する第１のリセット信号を前記同期信号の最初の立上がりで前記ＰＬＬ回路の出力に同期した信号としてリセットして、前記第１の画像処理クロックを生成して前記第１の半導体レーザを制御し、前記第２制御・変調手段は、前記同期信号の次の立上がりで前記ＰＬＬ回路の出力に同期した第２のリセット信号により前記第２の分周回路をリセットして、第２の画像処理クロックを生成して前記第２の半導体レーザを制御するものである。
【００２０】
従って、単体構造のＭ個の半導体レーザを用いることで書出し位置がずれている場合でも、第ｎの画像処理クロック生成手段と個々の第ｎの半導体レーザに対するそれぞれ制御・変調回路を備えた第ｎの制御・変調手段とがＭ個の組として１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利な画像形成装置を提供できる。
【００２１】
請求項７記載の発明は、基準クロックを受信し、受信した前記基準クロックを使用し、画像変調信号に基づいて変調駆動される第１および第２の半導体レーザと、前記第１および第２の半導体レーザから出射されたレーザ光を回転駆動される感光体上に偏向走査させる走査光学手段と、前記感光体に対して所定位置に配設されたセンサを有し前記走査光学手段より偏向走査されたレーザ光を受光して同期信号を発生する同期信号検出手段とを備え、前記同期信号に基づく所定のタイミングで前記第１および第２のレーザ光を前記感光体上に偏向走査させて前記画像変調信号に応じた静電潜像を形成する画像形成装置において、前記基準クロックを入力する位相周波数比較回路、前記位相周波数比較回路からの前記基準クロックを基にした正数Ｎによる分周である分周比Ｎのクロックを発振する電圧制御発振回路、および前記正数Ｎを設定自在とし前記電圧制御発振回路が発振する分周比Ｎのクロックを入力し前記位相周波数比較回路に前記分周比Ｎのクロックを出力する可変分周回路がループ接続されて、前記位相周波数比較回路が前記基準クロックと前記分周比Ｎのクロックとを比較し比較の結果に基づき前記電圧制御発振回路が制御して前記基準クロックのＮ倍の周波数信号を出力するＰＬＬ回路と、前記ＰＬＬ回路の出力を分周する第１の分周回路と、第１の画像処理クロックを生成する第１の画像処理クロック生成手段と、制御・変調回路を備え、前記第１の画像処理クロック生成手段が生成した第１の画像処理クロックに基づいて、前記第１の半導体レーザを制御する第１の制御・変調手段と、前記ＰＬＬ回路の出力を分周する第２の分周回路と、第２の画像処理クロックを生成する第２の画像処理クロック生成手段と、制御・変調回路を備え、前記第２の画像処理クロック生成手段が生成した第２の画像処理クロックに基づいて、前記第２の半導体レーザを制御する第２の制御・変調手段と、前記同期信号と前記ＰＬＬ回路の出力とに同期した同一の第１および第２のリセット信号により前記第１および第２の分周回路をリセットして各々前記第１および第２の画像処理クロック生成手段により前記第１および第２の画像処理クロックを生成させる動作モードと、前記同期信号の最初の立上がりで前記ＰＬＬ回路の出力に同期した第１のリセット信号により前記第１の分周回路をリセットして前記第１の画像処理クロック生成手段により前記第１の画像処理クロックを生成させるともに前記同期信号の次の立上がりで前記ＰＬＬ回路の出力に同期した第２のリセット信号により前記第２の分周回路をリセットして前記第２の画像処理クロック生成手段により前記第２の画像処理クロックを生成させる動作モードとを動作設定信号により選択自在とする選択手段と、を１つのＩＣ回路により形成して備えた。
【００２２】
従って、１つのＩＣ回路でアレイ構造のＭ個の半導体レーザを用いる場合と単体構造の Ｍ個の半導体レーザを用いる場合との何れであっても、動作設定信号による動作モードの選択により対処できる。
【００２３】
請求項８記載の発明は、基準クロックを受信し、受信した前記基準クロックを使用し、画像変調信号に基づいて変調駆動される半導体レーザと、この半導体レーザから出射されたレーザ光を回転駆動される感光体上に偏向走査させる走査光学手段と、前記感光体に対して所定位置に配設されたセンサを有し前記走査光学手段より偏向走査されたレーザ光を受光して同期信号を発生する同期信号検出手段とを備え、前記同期信号に基づく所定のタイミングで前記レーザ光を前記感光体上に偏向走査させて前記画像変調信号に応じた静電潜像を形成する画像形成装置において、前記基準クロックを入力する位相周波数比較回路、前記位相周波数比較回路からの前記基準クロックを基にした正数Ｎによる分周である分周比Ｎのクロックを発振する電圧制御発振回路、および前記正数Ｎを設定自在とし前記電圧制御発振回路が発振する分周比Ｎのクロックを入力し前記位相周波数比較回路に前記分周比Ｎのクロックを出力する可変分周回路がループ接続されて、前記位相周波数比較回路が前記基準クロックと前記分周比Ｎのクロックとを比較し比較の結果に基づき前記電圧制御発振回路が制御して前記基準クロックのＮ倍の周波数信号を出力するＰＬＬ回路と、前記ＰＬＬ回路の出力を分周する第１の分周回路と、前記同期信号と前記ＰＬＬ回路の出力とに同期した第１のリセット信号により前記第１の分周回路をリセットして、第１の画像処理クロックを生成する第１の画像処理クロック生成手段と、前記第１の画像処理クロック生成手段によって生成された第１の画像処理クロックを使用して前記半導体レーザを制御・変調する第１の制御・変調手段と、前記ＰＬＬ回路の出力を分周する第２の分周回路と、前記同期信号と前記ＰＬＬ回路の出力とに同期した第１のリセット信号と同一の第２のリセット信号により前記第２の分周回路をリセットして、第２の画像処理クロックを生成する第２の画像処理クロック生成手段と、前記第２の画像処理クロック生成手段によって生成された第２の画像処理クロックを使用して前記半導体レーザを制御・変調する第２の制御・変調手段と、を１つのＩＣ回路により形成して備え、前記第１の制御・変調手段および第２の制御・変調手段が、前記半導体レーザを制御して前記感光体上に静電潜像を形成するものである。
【００２４】
従って、第１および第２の画像処理クロック生成手段と半導体レーザに対する第１および第２の制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利で画像形成装置を提供できる。
【００２５】
請求項９記載の発明は、請求項８記載の画像形成装置において、前記第１の制御・変調手段および第２の制御・変調手段は、制御する前記半導体レーザが２つの半導体レーザであって、それぞれの半導体レーザをそれぞれ個別に制御するものである。
【００２６】
従って、２個の半導体レーザを用いる場合に、第１，２の画像処理クロック生成手段と個々の半導体レーザに対する制御・変調回路を備えた第１および第２の制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利で画像形成装置を提供できる。
【００２７】
請求項１１記載の発明は、請求項８記載の画像形成装置において、前記第１の制御・変調手段および第２の制御・変調手段は、制御する前記２つの半導体レーザがアレイ構造の半導体レーザであって、アレイ構造の２つの半導体レーザをそれぞれ個別に制御するものである。
【００２８】
従って、請求項８記載の画像形成装置に関して１つの受光素子を共用するアレイ構造の半導体レーザを用いる場合において、特に有効となる。
【００２９】
請求項１１記載の発明は、請求項８〜１１のいずれか１つに記載の画像形成装置において、前記第１の制御・変調手段および第２制御・変調手段は、各々、誤差増幅回路とサンプルホールド回路と半導体レーザ駆動回路とよりなる。
【００３０】
従って、請求項８〜１１のいずれか１つに記載の画像形成装置に関して、２つの半導体レーザに対するそれぞれ制御・変調回路を備える制御・変調手段を小規模な回路構成で実現できる。
【００３１】
請求項１２記載の発明は、請求項１１記載の画像形成装置において、前記第１の制御・変調手段および第２制御・変調手段は、前記第１の制御・変調手段および第２制御・変調手段が有するそれぞれの前記各サンプルホールド回路に、対応する半導体レーザがその制御・変調回路の半導体レーザ駆動回路により点灯し他の全ての半導体レーザが消灯している時にサンプリング動作してサンプル信号を出力させる。
【００３２】
従って、請求項１１記載の画像形成装置に加えて、各２つの半導体レーザの内で１つのみが点灯しているときだけサンプリングしてサンプル信号を得るので、１つの受光素子を共用するアレイ構造の半導体レーザを用いる場合でも支障がなく、安価に構成できる。
【００３３】
請求項１３記載の発明は、請求項８記載の画像形成装置において、前記第１の制御・変調手段および第２制御・変調手段は、前記２つの半導体レーザである第１および第２の半導体レーザを、それぞれ個別に制御するものであり、前記第１の制御・変調手段は、前記第１の分周回路に対する第１のリセット信号を前記同期信号の最初の立上がりで前記ＰＬＬ回路の出力に同期した信号としてリセットして、前記第１の画像処理クロックを生成して前記第１の半導体レーザを制御し、前記第２制御・変調手段は、前記同期信号の次の立上がりで前記ＰＬＬ回路の出力に同期した第２のリセット信号により前記第２の分周回路をリセットして、第２の画像処理クロックを生成して前記第２の半導体レーザを制御するものである。
【００３４】
従って、単体構造の２つの半導体レーザを用いることで書出し位置がずれている場合でも、第１，２の画像処理クロック生成手段と個々の半導体レーザに対するそれぞれ制御・変調回路を備えた制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利な画像形成装置を提供できる。
【００３５】
請求項１４記載の発明は、基準クロックを受信し、受信した前記基準クロックを使用し、画像変調信号に基づいて変調駆動される第１および第２の半導体レーザと、前記第１および第２の半導体レーザから出射されたレーザ光を回転駆動される感光体上に偏向走査させる走査光学手段と、前記感光体に対して所定位置に配設されたセンサを有し前記走査光学手段より偏向走査されたレーザ光を受光して同期信号を発生する同期信号検出手段とを備え、前記同期信号に基づく所定のタイミングで前記第１および第２のレーザ光を前記感光体上に偏向走査させて前記画像変調信号に応じた静電潜像を形成する画像形成装置において、前記基準クロックを入力する位相周波数比較回路、前記位相周波数比較回路からの前記基準クロックを基にした正数Ｎによる分周である分周比Ｎのクロックを発振する電圧制御発振回路、および前記正数Ｎを設定自在とし前記電圧制御発振回路が発振する分周比Ｎのクロックを入力し前記位相周波数比較回路に前記分周比Ｎのクロックを出力する可変分周回路がループ接続されて、前記位相周波数比較回路が前記基準クロックと前記分周比Ｎのクロックとを比較し比較の結果に基づき前記電圧制御発振回路が制御して前記基準クロックのＮ倍の周波数信号を出力するＰＬＬ回路と、前記ＰＬＬ回路の出力を分周する第１の分周回路と、第１の画像処理クロックを生成する第１の画像処理クロック生成手段と、制御・変調回路を備え、前記第１の画像処理クロック生成手段が生成した第１の画像処理クロックに基づいて、前記第１の半導体レーザを制御する第１の制御・変調手段と、前記ＰＬＬ回路の出力を分周する第２の分周回路と、第２の画像処理クロックを生成する第２の画像処理クロック生成手段と、制御・変調回路を備え、前記第２の画像処理クロック生成手段が生成した第２の画像処理クロックに基づいて、前記第２の半導体レーザを制御する第２の制御・変調手段と、前記同期信号と前記ＰＬＬ回路の出力とに同期した同一の第１および第２のリセット信号により前記第１および第２の分周回路をリセットして各々前記第１および第２の画像処理クロック生成手段により前記第１および第２の画像処理クロックを生成させる動作モードと、前記同期信号の最初の立上がりで前記ＰＬＬ回路の出力に同期した第１のリセット信号により前記第１の分周回路をリセットして前記第１の画像処理クロック生成手段により前記第１の画像処理クロックを生成させるともに前記同期信号の次の立上がりで前記ＰＬＬ回路の出力に同期した第２のリセット信号により前記第２の分周回路をリセットして前記第２の画像処理クロック生成手段により前記第２の画像処理クロックを生成させる動作モードとを動作設定信号により選択自在とする選択手段と、を１つのＩＣ回路により形成して備えた。
【００３６】
従って、１つのＩＣ回路でアレイ構造の２つの半導体レーザを用いる場合と単体構造の２つの半導体レーザを用いる場合との何れであっても、動作設定信号による動作モードの選択により対処できる。
【００３７】
【発明の実施の形態】
本発明の一実施の形態を図１ないし図４に基づいて説明する。なお、図５に示した画像形成装置（レーザプリンタ）の光書込み系における感光体３３に対する走査光学手段３９及び同期センサ３８を主体とする同期信号検出手段４０は、本実施の形態においてもそのまま用いるものとする。
【００３８】
本実施の形態は、半導体レーザユニット３０部分に配設される半導体レーザＬＤが複数個、ここでは、半導体レーザＬＤ１，ＬＤ２を用いるＭ＝２の場合に適用されており、特に、これらの半導体レーザＬＤ１，ＬＤ２に対する制御系に適用されている。図１は動作設定信号なるモード信号Ｍode が“１”で半導体レーザＬＤ１，ＬＤ２がアレイ構造の半導体レーザユニット３０ａの場合を示し、図２は動作設定信号なるモード信号Ｍode が“０”で半導体レーザＬＤ１，ＬＤ２が各々単体である半導体レーザユニット３０ｂの場合を示す。単体の半導体レーザLD１，LD２を用いる場合、それらのレーザ光の書出し位置がずれる構成となる。ここに、アレイ構造の半導体レーザユニット３０ａにあっては半導体レーザＬＤ１，ＬＤ２に共通な１個のモニタ用の受光素子ＰＤを備えているのに対し、半導体レーザユニット３０ｂにあっては半導体レーザＬＤ１，ＬＤ２毎にモニタ用の受光素子ＰＤ１，ＰＤ２を備えている。図３は図１R>１に対応するモード信号Ｍode が“１”の場合の動作を示すタイムチャート、図４は図２に対応するモード信号Ｍode が“０”の場合の動作を示すタイムチャートである。
【００３９】
半導体レーザユニット３０ａ又は３０ｂの何れにも適用可能なＩＣ回路１が設けられている。このＩＣ回路１内にあっては、まず、外部入力であるシリアルデータが転送クロックに従い転送されるシフトレジスタ２が設けられている。このシフトレジスタ２の出力側はＰＬＬ回路３中の可変分周回路である分周比Ｎが可変のプログラマブルカウンタ４に接続されている。ＰＬＬ回路３は周波数Ｆrefの基準クロックが入力される位相周波数比較回路５と、周波数Ｆo なる発振出力を出す発振電圧制御発振回路ＶＣＯ６とプログラマブルカウンタ７とをループ接続してなる。ここに、プログラマブルカウンタ４の分周比Ｎは、シフトレジスタ２に取り込まれたシリアルデータに従い設定される。このプログラマブルカウンタ４の入力クロックはＶＣＯ６の発振出力（周波数Ｆo ）であり、周波数Ｆo を分周してＦo ／Ｎの周波数出力を位相周波数比較回路５に対して出力する。この位相周波数比較回路５において外部より入力される周波数Ｆref の基準クロックと比較され、その比較結果に基づき、ＶＣＯ６の発振周波数Ｆo が制御される。これにより、ＰＬＬ回路３の出力なるＶＣＯ６から出力されるＶＣＬＫの周波数Ｆo は、Ｆo ＝Ｎ・Ｆref となる。即ち、基準クロックの周波数のＮ倍の周波数信号が出力される。従って、基本的に、シリアルデータからプログラマブルカウンタ４の分周比Ｎを設定すれば、同一の基準クロックから様々な画像処理クロックを生成し得ることが分かる。
【００４０】
ＩＣ回路１中には、このＰＬＬ回路３により生成された信号ＶＣＬＫが供給されるタイミング生成回路７と、第１の分周回路８と、第２の分周回路９とが設けられている。タイミング生成回路７には、信号ＶＣＬＫの他、画像変調信号１，２、イネーブル信号Ｅnable 、同期センサ３８から得られる同期信号、及び、モード信号Ｍode が入力されている。
【００４１】
第１，２の分周回路８，９の分周比は、本実施の形態では、８分周に設定されており、ドライバ１０，１１を介して出力される第１，２の画像処理クロックＰＣＬＫ１，ＰＣＬＫ２の周波数は、Ｎ・Ｆref ／８となる。ここで、第１の分周回路８はタイミング生成回路７からのリセットパルス１によりリセットされ、第２の分周回路９はタイミング生成回路７からのリセットパルス２によりリセットされるように設定されているが、モード信号Ｍode ＝１にあっては、リセットパルス２＝リセットパルス１に設定されており、同一位相の第１，２の画像処理クロックＰＣＬＫ１，ＰＣＬＫ２が出力される。ここに、モード信号Ｍode ＝１では、リセットパルス１はタイミング生成回路７に入力される同期信号の立上がり微分がＰＬＬ回路３の出力ＶＣＬＫを基準として取られることで、図３に示すようなタイミングで生成されることになる。従って、第１，２の画像処理クロックＰＣＬＫ１，ＰＣＬＫ２は同期信号に対してＰＬＬ回路３の出力ＶＣＬＫの周期分だけの誤差を持つ同期クロックとなる。ここに、本実施の形態では、ＰＬＬ回路３とタイミング生成回路７と第１の分周回路８とドライバ１０とにより第１の画像処理クロック生成手段１２が構成され、ＰＬＬ回路３とタイミング生成回路７と第２の分周回路９とドライバ１１とにより第２の画像処理クロック生成手段１３が構成されている。
【００４２】
また、ＩＣ回路１内には半導体レーザＬＤ１，ＬＤ２を制御・変調する制御・変調手段１４が設けられている。この制御・変調手段１４は、半導体レーザＬＤ１，ＬＤ２毎に設けられた制御・変調回路１５，１６からなる。各制御・変調回路１５，１６は、誤差増幅回路１７，１８とサンプルホールド回路１９，２０と半導体レーザ駆動回路なるドライバ２１，２２とセレクタ２３，２４とにより形成されている。誤差増幅回路１７，１８には受光素子ＰＤが接続されている。ドライバ２１には半導体レーザＬＤ１が接続され、ドライバ２２には半導体レーザＬＤ２が接続されている。誤差増幅回路１７，１８の出力側に接続されたサンプルホールド回路１９，２０に対してはタイミング生成回路７からのサンプル信号１，２が入力されている。サンプルホールド回路１９，２０の出力側に接続されたドライバ２１，２２に対してはタイミング生成回路７からの発光指令信号ＬＤ１−ＯＮ，ＬＤ２−ＯＮが入力されている。
【００４３】
ここで、本実施の形態では、同期信号は半導体レーザＬＤ１からのレーザ光について検出するように設定されている。このため、同期信号を得るために点灯指令信号ＬＤＯＮ信号がレーザプリンタにおける非書込み期間中に出力され、画像変調信号１によりＬＤ１−ＯＮ信号がドライバ２１に与えられることで半導体レーザＬＤ１を点灯させ、かつ、画像変調信号２は半導体レーザＬＤ２を消灯させるようにドライバ２２に対するＬＤ２−ＯＮ信号を０（Ｌレベル）に設定する。これにより、非書込み期間中において半導体レーザＬＤ１による同期信号を得ることができる。
【００４４】
タイミング生成回路７では、イネーブル信号Ｅnable が“１”であって、半導体レーザＬＤ１が点灯し半導体レーザＬＤ２が消灯している場合にはサンプルホールド回路１９に対するサンプル信号１を“１”に設定する。同様に、イネーブル信号Ｅnable が“１”であって、半導体レーザＬＤ２が点灯し半導体レーザＬＤ１が消灯している場合にはサンプルホールド回路２０に対するサンプル信号２を“１”に設定する。ここに、同期信号を検出するための期間では、半導体レーザＬＤ１が点灯し半導体レーザＬＤ２が消灯しているので、イネーブル信号Ｅnable が“１”であれば、サンプル信号１が“１”に設定される。同期信号が“１”になった後、画像変調信号１を“０”にすることで、半導体レーザＬＤ１を消灯させ、画像変調信号２を“１”に設定する。これにより、ドライバ２２に対するＬＤ２−ＯＮ信号が“１”となることで今度は半導体レーザＬＤ２が点灯する。この結果、サンプル信号１が“１”から“０”になると同時に、サンプル信号２が“０”から“１”になる。
【００４５】
このようなサンプル信号１，２の変化に対応して、制御・変調回路１５ではレーザプリンタの非書込み期間中で同期信号が得られるまでの期間中に半導体レーザＬＤ１のレーザ光を受光素子ＰＤで受光した検出レベルがセレクタ２３で選択設定された基準電圧１に等しくなるように制御し、その時の制御電圧がサンプル信号１によりサンプルホールド回路１９によるサンプリング動作でホールドされる。同様に、同期信号検出後の非書込み期間中で半導体レーザＬＤ２のレーザ光を受光素子ＰＤで受光した検出レベルがセレクタ２４で選択設定された基準電圧２に等しくなるように制御し、その時の制御電圧がサンプル信号２によりサンプルホールド回路２０によるサンプリング動作でホールドされる。もっとも、ここではＬＤアレイが２チャンネルの場合で説明しているが、画像変調信号１，２及びイネーブル信号Ｅnable を用い、かつ、図１に示すＩＣ回路１を２個使用し、同期信号を計数することで、同期信号検出後、画像変調信号２を“０”から“１”に設定していたところを、カウント値が“０”のときは第１のＩＣ回路側の画像変調信号２を“０”から“１”に設定し、カウント値が“１”のときには第２のＩＣ回路側の画像変調信号１を“０”から“１”に設定し、カウント値が“２”の場合には第２の画像変調信号２を“０”から“１”に設定すれば、同期検出が３回に１回の割合で各々の半導体レーザＬＤ１，ＬＤ２を確実に制御することが可能となる。
【００４６】
よって、アレイ構造の半導体レーザユニット３０ａの場合、各半導体レーザＬＤ１，ＬＤ２に対する制御・変調回路１５，１６をサンプルホールド回路１９，２０を含む構成とした場合でも、１ページ分に渡るホールド時間が不要となり、少なくとも数ライン分ホールドできればよくなる。この結果、サンプルホールド用のコンデンサの容量を小さくできるため、充放電電流の値も小さくすることができ、回路的に、消費電力等を低減させることができ、集積化しやすくなる。
【００４７】
次に、ＩＣ回路１に対して半導体レーザユニット３０ｂが接続され、モード信号Ｍode ＝０に設定された場合（図２）の動作について、図４を参照して説明する。この場合には、同期信号は半導体レーザＬＤ１，ＬＤ２に対して各々生成され、単一の同期センサ３８により検出すると時系列的に図４に示すような同期信号となる。このような同期信号の最初のパルスでのクロックＶＣＬＫに対する立上がり（微分信号）がリセットパルス１であり、このリセットパルス１に従い第１の分周回路８がリセットされる。同期信号の次（２番目）のパルスでのクロックＶＣＬＫに対する立上がり（微分信号）がリセットパルス２であり、このリセットパルス２に従い第２の分周回路９がリセットされる。この結果、第１の画像処理クロックＰＣＬＫ１は同期信号の最初のパルスに同期し、第２の画像処理クロックＰＣＬＫ２は同期信号の２番目のパルスに同期したクロックとなる。なお、これらの第１，２の画像処理クロックＰＣＬＫ１，ＰＣＬＫ２は２個の単体の半導体レーザＬＤ１，ＬＤ２を用いたレーザプリンタの場合には同一周波数となるので、ＰＬＬ回路３からのクロックＶＣＬＫは共通でよい。
【００４８】
また、モード信号Ｍode ＝０が適用され、半導体レーザユニット３０ｂが接続される場合、受光素子ＰＤ１，ＰＤ２は各々誤差増幅回路１７，１８に個別に接続され、かつ、サンプル信号１は画像変調信号１に従い、サンプル信号２は画像変調信号２に従うように設定される。この結果、図１及び図３に示したモード信号Ｍode ＝１の場合と異なり、２個の半導体レーザＬＤ１，ＬＤ２は各々点灯しているときのみ独立して制御・変調回路１５，１６により制御される。また、図２及び図４に示すように、単体の２個の半導体レーザＬＤ１，ＬＤ２を用いる場合でも、ＰＬＬ回路３は１個用意するだけで、同期信号に同期した画像処理クロックＰＣＬＫ１，ＰＣＬＫ２を各々生成することができる。
【００４９】
このようにして、本実施の形態のＩＣ回路１によれば、モード信号Ｍode ＝１に設定すればアレイ構造の半導体レーザユニット３０ａに対応でき、モード信号Ｍode ＝０に設定すれば単体構造の半導体レーザＬＤ１，ＬＤ２による半導体レーザユニット３０ｂに対応できる。
【００５０】
【発明の効果】
請求項１記載の発明によれば、同期信号とＰＬＬ回路の出力とに同期した第ｎのリセット信号により第ｎの分周回路をリセットし、第ｎの画像処理クロックを生成する第ｎの画像処理クロック生成手段の組をＭ組有して１つのＩＣ回路内に取り込まれているので、シリアルデータから可変分周回路の分周比Ｎを設定すれば、同一の基準クロックから様々な画像処理クロックを生成してＭ個の制御・変調手段によってＭ個の半導体レーザを制御することによって、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利な画像形成装置を提供することができる。
【００５１】
請求項２記載の発明によれば、Ｍ個の半導体レーザを用いる場合でも、第ｎ画像処理クロック生成手段と個々の第ｎの半導体レーザに対する制御・変調回路を備えた第ｎの制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利な画像形成装置を提供することができる。
【００５２】
請求項３記載の発明によれば、請求項１記載の画像形成装置に関して１つの受光素子を共用するアレイ構造の半導体レーザを用いる場合において、特に有効となる。
【００５３】
請求項４記載の発明によれば、請求項１〜３のいずれか１つに記載の画像形成装置に関して、Ｍ個の半導体レーザに対するそれぞれ制御・変調回路を備えるＭ個の制御・変調手段を小規模な回路構成で実現することができる。
【００５４】
請求項５記載の発明によれば、請求項４記載の画像形成装置に加えて、Ｍ個の半導体レーザの内で１つのみが点灯しているときだけサンプリングしてサンプル信号を得るようにしたので、１つの受光素子を共用するアレイ構造のＭ個の半導体レーザを用いる場合でも支障がなく、安価に構成することができる。
【００５５】
請求項６記載の発明によれば、単体構造のＭ個の半導体レーザを用いることで書出し位置がずれている場合でも、第ｎの画像処理クロック生成手段と個々の半導体レーザに対するそれぞれ制御・変調回路を備えた第ｎの制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利な画像形成装置を提供することができる。
【００５６】
請求項７記載の発明によれば、１つのＩＣ回路でアレイ構造のＭ個の半導体レーザを用 いる場合と単体構造のＭ個の半導体レーザを用いる場合との何れであっても、動作設定信号による動作モードの選択により簡単に対処できる。
【００５７】
請求項８記載の発明によれば、同期信号とＰＬＬ回路の出力とに同期した第１のリセット信号により第１の分周回路をリセットし、第１の画像処理クロックを生成する画像処理クロック生成手段と、第２のリセット信号により第２の分周回路をリセットし、第２の画像処理クロックを生成する第２の画像処理クロック生成手段と、半導体レーザに対する制御・変調回路を備えた２つの制御・変調手段とが、１つのＩＣ回路内に取り込まれているので、シリアルデータから可変分周回路の分周比Ｎを設定すれば、同一の基準クロックから様々な画像処理クロックを生成して２つの制御・変調手段によって半導体レーザを制御することによって、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利な画像形成装置を提供することができる。
【００５８】
請求項９記載の発明によれば、２個の半導体レーザを用いる場合でも、第１，２の画像処理クロック生成手段と個々の半導体レーザに対する制御・変調回路を備えた制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利な画像形成装置を提供することができる。
【００５９】
請求項１０記載の発明によれば、請求項８記載の画像形成装置に関して１つの受光素子を共用するアレイ構造の半導体レーザを用いる場合において、特に有効となる。
【００６０】
請求項１１記載の発明によれば、請求項８〜１０のいずれか１つに記載の画像形成装置に関して、２つの半導体レーザに対するそれぞれ制御・変調回路を備える制御・変調手段を小規模な回路構成で実現することができる。
【００６１】
請求項１２記載の発明によれば、請求項１１記載の画像形成装置に加えて、２つの半導体レーザの内で１つのみが点灯しているときだけサンプリングしてサンプル信号を得るようにしたので、１つの受光素子を共用するアレイ構造の半導体レーザを用いる場合でも支障がなく、安価に構成することができる。
【００６２】
請求項１３記載の発明によれば、単体構造の２個の半導体レーザを用いることで書出し位置がずれている場合でも、第１，２の画像処理クロック生成手段と個々の半導体レーザに対するそれぞれ制御・変調回路を備えた制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利な画像形成装置を提供することができる。
【００６３】
請求項１４記載の発明によれば、１つのＩＣ回路でアレイ構造の２個の半導体レーザを用いる場合と単体構造の２個の半導体レーザを用いる場合との何れであっても、動作設定信号による動作モードの選択により簡単に対処できる。
【図面の簡単な説明】
【図１】 本発明の一実施の形態のＭode ＝１の場合の構成例を示すブロック図である。
【図２】 Ｍode ＝０の場合の構成例を示すブロック図である。
【図３】 Ｍode ＝１の場合の動作例を示すタイムチャートである。
【図４】 Ｍode ＝０の場合の動作例を示すタイムチャートである。
【図５】 従来、一般の光書込み系の構成例を示す模式図である。
【符号の説明】
１ ＩＣ回路
３ ＰＬＬ回路
４ 可変分周回路
５ 位相周波数比較回路
６ 電圧制御発振器
８ 第１の分周回路
９ 第２の分周回路
１２ 第１の画像処理クロック生成手段
１３ 第２の画像処理クロック生成手段
１４ 制御・変調手段
１５，１６ 制御・変調回路
１７，１８ 誤差増幅回路
１９，２０ サンプルホールド回路
２１，２２ 半導体レーザ駆動回路
３３ 感光体
３８ センサ
３９ 走査光学手段
４０ 同期信号検出手段
【発明の属する技術分野】
本発明は、半導体レーザを書込み光源として用い、そのレーザ光を偏向走査させて感光体上に静電潜像を形成するレーザプリンタ、デジタル複写機等の画像形成装置に関する。
【０００２】
【従来の技術】
図５は、この種の画像形成装置の一般的な光書込み系を示す模式図である。半導体レーザユニット３０から出射されたレーザ光は高速で回転駆動されているポリゴンミラー３１の１つの反射面で反射されることにより、偏向され、ｆθレンズ３２を介して感光体３３上を主走査方向に走査される。ここに、感光体３３自体は回転駆動されることにより副走査駆動される。また、半導体レーザユニット３０は画像処理ユニット３４により生成された画像データと位相同期回路３５により位相が設定された画像クロックとに従い、レーザ駆動回路３６で半導体ユニット３０中の半導体レーザの発光時間を制御することにより感光体３３上に形成する静電潜像を制御する。また、位相同期回路３５は、クロック生成回路３７により生成されたクロックをポリゴンミラー３１により偏向走査されたレーザ光を所定の位置で受光する同期センサ３８により検出された同期信号に同期するようにタイミングを設定する。
【０００３】
このようなレーザ光を偏向走査させる走査光学手段３９を備えた画像形成装置では、レーザ駆動回路３６、位相同期回路３５及びクロック生成回路３７は、感光体３３上に形成する静電潜像の位置精度、間隔精度上、必要不可欠なものである。
【０００４】
また、この種の画像形成装置における半導体レーザを高速変調駆動させるための駆動制御回路として、特開平５−７５１９９号公報、特開平５−２３５４４６号公報、特開平９−３２１３７６号公報等に示されるものが、本出願人により提案されている。その内容を要約すると、半導体レーザの光出力をモニタする受光素子の受光電流と発光指令電流とを常時比較することにより高速で半導体レーザを制御する光電気負帰還ループを形成し、かつ、発光指令電流に比例した電流を光電気負帰還ループの出力電流に加算して半導体レーザに流すことにより高速変調するようにしたものである。これにより、半導体レーザの温度特性・ドゥループ特性などを抑制し、かつ、高速変調が可能となる。
【０００５】
【発明が解決しようとする課題】
ところが、図５に示したような構成の場合、画像クロックと同一の周波数信号を画像形成装置内で幾つもの経路を必要として処理しており、画像形成装置のＥＭＩ（電磁波障害）の問題を引き起こしてしまう。また、部品点数が多くなるため、コスト高ともなる。
【０００６】
また、この種の構成のレーザプリンタ等にあっては、高速・高密度化に伴い、１つの半導体レーザではなく、複数個の半導体レーザを光源として用いて並列的に記録する方式が採用されつつある。このような場合の光源としては、単体の半導体レーザを複数個用いる場合と、複数個の半導体レーザを一体に形成してなるアレイ構造（ＬＤアレイ）を用いる場合とがあり、システム的観点からは適宜何れかの方式を選択し得ることが望ましい。ところが、従来にあっては、ＬＤアレイに対しては受光素子がアレイ中の全ての半導体レーザに共通であるため、前述した特開平５−７５１９９号公報、特開平５−２３５４４６号公報、特開平９−３２１３７６号公報等に示される駆動制御方式を適用できず、結果的に、ＬＤアレイを用いる場合には、外部に各々のレーザ光出力を分離して検出する手段等が要求され、コスト高となってしまう。
【０００７】
また、これらの公報例による場合、半導体レーザの温度特性・ドゥループ特性などの影響を除去するためには常時光出力の制御が必要となるため、制御系を正常に動作させるためにも半導体レーザの光出力を完全にオフ（消灯）させることはできない。この結果、オフセット光を生じてしまう。また、半導体レーザに駆動電流を加算する駆動電流を設定する回路が必要とされ、レーザプリンタ等の光変調ＩＣの機能を向上させようとする場合の回路規模的制約を伴うこととなり、小型化構成が難しい。
【０００８】
そこで、本発明は、感光体に対してレーザ光を偏向走査させる走査光学手段を備えた画像形成装置に用いられる半導体レーザを駆動制御する上で、低廉・小型な構成でＥＭＩ対策上も有利で画像処理クロックを適正なタイミングで生成することができる画像形成装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１記載の発明は、基準クロックを受信し、受信した前記基準クロックを使用し、画像変調信号に基づいて変調駆動される半導体レーザと、この半導体レーザから出射されたレーザ光を回転駆動される感光体上に偏向走査させる走査光学手段と、前記感光体に対して所定位置に配設されたセンサを有し前記走査光学手段より偏向走査されたレーザ光を受光して同期信号を発生する同期信号検出手段とを備え、前記同期信号に基づく所定のタイミングで前記レーザ光を前記感光体上に偏向走査させて前記画像変調信号に応じた静電潜像を形成する画像形成装置において、前記基準クロックを入力する位相周波数比較回路、前記位相周波数比較回路からの前記基準クロックを基にした正数Ｎによる分周である分周比Ｎのクロックを発振する電圧制御発振回路、および前記正数Ｎを設定自在とし前記電圧制御発振回路が発振する分周比Ｎのクロックを入力し前記位相周波数比較回路に前記分周比Ｎのクロックを出力する可変分周回路がループ接続されて、前記位相周波数比較回路が前記基準クロックと前記分周比Ｎのクロックとを比較し比較の結果に基づき前記電圧制御発振回路が制御して前記基準クロックのＮ倍の周波数信号を出力するＰＬＬ回路と、前記ＰＬＬ回路の出力を分周する第１の分周回路と、前記同期信号と前記ＰＬＬ回路の出力とに同期した第１のリセット信号により前記第１の分周回路をリセットして、第１の画像処理クロックを生成する第１の画像処理クロック生成手段と、前記第１の画像処理クロッ ク生成手段によって生成された第１の画像処理クロックを使用して前記半導体レーザを制御・変調する第１の制御・変調手段と、前記ＰＬＬ回路の出力を分周する第２の分周回路と、前記同期信号と前記ＰＬＬ回路の出力とに同期した第１のリセット信号と同一の第２のリセット信号により前記第２の分周回路をリセットして、第２の画像処理クロックを生成する第２の画像処理クロック生成手段と、前記第２の画像処理クロック生成手段によって生成された第２の画像処理クロックを使用して前記半導体レーザを制御・変調する第２の制御・変調手段と、を１つのＩＣ回路により形成して備え、前記第１の制御・変調手段および第２の制御・変調手段が、前記半導体レーザを制御して前記感光体上に静電潜像を形成するものである。
【００１０】
従って、第ｎの画像処理クロック生成手段と第ｎの半導体レーザに対する第ｎの制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利で画像形成装置を提供できる。
【００１１】
請求項２記載の発明は、請求項１記載の画像形成装置において、前記第ｎの制御・変調手段は、制御する前記半導体レーザがＭ個の半導体レーザであって、それぞれ第ｎの半導体レーザをそれぞれ個別に制御するものである。
【００１２】
従って、Ｍ個の半導体レーザを用いる場合に、第ｎの画像処理クロック生成手段と個々の第ｎの半導体レーザに対する制御・変調回路を備えた第ｎの制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利で画像形成装置を提供できる。
【００１３】
請求項３記載の発明は、請求項１記載の画像形成装置において、前記第１の制御・変調手段および第２の制御・変調手段は、制御する前記２つの半導体レーザがアレイ構造の半導体レーザであって、アレイ構造の２つの半導体レーザをそれぞれ個別に制御するものである。
【００１４】
従って、請求項１記載の画像形成装置に関して１つの受光素子を共用するアレイ構造の半導体レーザを用いる場合において、特に有効となる。
【００１５】
請求項４記載の発明は、請求項１〜３のいずれか１つに記載の画像形成装置において、前記第１の制御・変調手段および第２制御・変調手段は、各々、誤差増幅回路とサンプルホールド回路と半導体レーザ駆動回路とよりなる。
【００１６】
従って、請求項１〜３のいずれか１つに記載の画像形成装置に関して、Ｍ個の単体の半導体レーザに対するそれぞれ制御・変調回路を備える制御・変調手段を小規模な回路構成で実現できる。
【００１７】
請求項５記載の発明は、請求項４記載の画像形成装置において、前記第１の制御・変調手段および第２制御・変調手段は、前記第１の制御・変調手段および第２制御・変調手段が有するそれぞれの前記各サンプルホールド回路に、対応する半導体レーザがその制御・変調回路の半導体レーザ駆動回路により点灯し他の全ての半導体レーザが消灯している時にサンプリング動作してサンプル信号を出力させる。
【００１８】
従って、請求項４記載の画像形成装置に加えて、各Ｍ個の半導体レーザの内で１つのみが点灯しているときだけサンプリングしてサンプル信号を得るので、１つの受光素子を共用するアレイ構造の半導体レーザを用いる場合でも支障がなく、安価に構成できる。
【００１９】
請求項６記載の発明は、請求項１記載の画像形成装置において、前記第１の制御・変調手段および第２制御・変調手段は、前記２つの半導体レーザである第１および第２の半導体レーザを、それぞれ個別に制御するものであり、前記第１の制御・変調手段は、前記第１の分周回路に対する第１のリセット信号を前記同期信号の最初の立上がりで前記ＰＬＬ回路の出力に同期した信号としてリセットして、前記第１の画像処理クロックを生成して前記第１の半導体レーザを制御し、前記第２制御・変調手段は、前記同期信号の次の立上がりで前記ＰＬＬ回路の出力に同期した第２のリセット信号により前記第２の分周回路をリセットして、第２の画像処理クロックを生成して前記第２の半導体レーザを制御するものである。
【００２０】
従って、単体構造のＭ個の半導体レーザを用いることで書出し位置がずれている場合でも、第ｎの画像処理クロック生成手段と個々の第ｎの半導体レーザに対するそれぞれ制御・変調回路を備えた第ｎの制御・変調手段とがＭ個の組として１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利な画像形成装置を提供できる。
【００２１】
請求項７記載の発明は、基準クロックを受信し、受信した前記基準クロックを使用し、画像変調信号に基づいて変調駆動される第１および第２の半導体レーザと、前記第１および第２の半導体レーザから出射されたレーザ光を回転駆動される感光体上に偏向走査させる走査光学手段と、前記感光体に対して所定位置に配設されたセンサを有し前記走査光学手段より偏向走査されたレーザ光を受光して同期信号を発生する同期信号検出手段とを備え、前記同期信号に基づく所定のタイミングで前記第１および第２のレーザ光を前記感光体上に偏向走査させて前記画像変調信号に応じた静電潜像を形成する画像形成装置において、前記基準クロックを入力する位相周波数比較回路、前記位相周波数比較回路からの前記基準クロックを基にした正数Ｎによる分周である分周比Ｎのクロックを発振する電圧制御発振回路、および前記正数Ｎを設定自在とし前記電圧制御発振回路が発振する分周比Ｎのクロックを入力し前記位相周波数比較回路に前記分周比Ｎのクロックを出力する可変分周回路がループ接続されて、前記位相周波数比較回路が前記基準クロックと前記分周比Ｎのクロックとを比較し比較の結果に基づき前記電圧制御発振回路が制御して前記基準クロックのＮ倍の周波数信号を出力するＰＬＬ回路と、前記ＰＬＬ回路の出力を分周する第１の分周回路と、第１の画像処理クロックを生成する第１の画像処理クロック生成手段と、制御・変調回路を備え、前記第１の画像処理クロック生成手段が生成した第１の画像処理クロックに基づいて、前記第１の半導体レーザを制御する第１の制御・変調手段と、前記ＰＬＬ回路の出力を分周する第２の分周回路と、第２の画像処理クロックを生成する第２の画像処理クロック生成手段と、制御・変調回路を備え、前記第２の画像処理クロック生成手段が生成した第２の画像処理クロックに基づいて、前記第２の半導体レーザを制御する第２の制御・変調手段と、前記同期信号と前記ＰＬＬ回路の出力とに同期した同一の第１および第２のリセット信号により前記第１および第２の分周回路をリセットして各々前記第１および第２の画像処理クロック生成手段により前記第１および第２の画像処理クロックを生成させる動作モードと、前記同期信号の最初の立上がりで前記ＰＬＬ回路の出力に同期した第１のリセット信号により前記第１の分周回路をリセットして前記第１の画像処理クロック生成手段により前記第１の画像処理クロックを生成させるともに前記同期信号の次の立上がりで前記ＰＬＬ回路の出力に同期した第２のリセット信号により前記第２の分周回路をリセットして前記第２の画像処理クロック生成手段により前記第２の画像処理クロックを生成させる動作モードとを動作設定信号により選択自在とする選択手段と、を１つのＩＣ回路により形成して備えた。
【００２２】
従って、１つのＩＣ回路でアレイ構造のＭ個の半導体レーザを用いる場合と単体構造の Ｍ個の半導体レーザを用いる場合との何れであっても、動作設定信号による動作モードの選択により対処できる。
【００２３】
請求項８記載の発明は、基準クロックを受信し、受信した前記基準クロックを使用し、画像変調信号に基づいて変調駆動される半導体レーザと、この半導体レーザから出射されたレーザ光を回転駆動される感光体上に偏向走査させる走査光学手段と、前記感光体に対して所定位置に配設されたセンサを有し前記走査光学手段より偏向走査されたレーザ光を受光して同期信号を発生する同期信号検出手段とを備え、前記同期信号に基づく所定のタイミングで前記レーザ光を前記感光体上に偏向走査させて前記画像変調信号に応じた静電潜像を形成する画像形成装置において、前記基準クロックを入力する位相周波数比較回路、前記位相周波数比較回路からの前記基準クロックを基にした正数Ｎによる分周である分周比Ｎのクロックを発振する電圧制御発振回路、および前記正数Ｎを設定自在とし前記電圧制御発振回路が発振する分周比Ｎのクロックを入力し前記位相周波数比較回路に前記分周比Ｎのクロックを出力する可変分周回路がループ接続されて、前記位相周波数比較回路が前記基準クロックと前記分周比Ｎのクロックとを比較し比較の結果に基づき前記電圧制御発振回路が制御して前記基準クロックのＮ倍の周波数信号を出力するＰＬＬ回路と、前記ＰＬＬ回路の出力を分周する第１の分周回路と、前記同期信号と前記ＰＬＬ回路の出力とに同期した第１のリセット信号により前記第１の分周回路をリセットして、第１の画像処理クロックを生成する第１の画像処理クロック生成手段と、前記第１の画像処理クロック生成手段によって生成された第１の画像処理クロックを使用して前記半導体レーザを制御・変調する第１の制御・変調手段と、前記ＰＬＬ回路の出力を分周する第２の分周回路と、前記同期信号と前記ＰＬＬ回路の出力とに同期した第１のリセット信号と同一の第２のリセット信号により前記第２の分周回路をリセットして、第２の画像処理クロックを生成する第２の画像処理クロック生成手段と、前記第２の画像処理クロック生成手段によって生成された第２の画像処理クロックを使用して前記半導体レーザを制御・変調する第２の制御・変調手段と、を１つのＩＣ回路により形成して備え、前記第１の制御・変調手段および第２の制御・変調手段が、前記半導体レーザを制御して前記感光体上に静電潜像を形成するものである。
【００２４】
従って、第１および第２の画像処理クロック生成手段と半導体レーザに対する第１および第２の制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利で画像形成装置を提供できる。
【００２５】
請求項９記載の発明は、請求項８記載の画像形成装置において、前記第１の制御・変調手段および第２の制御・変調手段は、制御する前記半導体レーザが２つの半導体レーザであって、それぞれの半導体レーザをそれぞれ個別に制御するものである。
【００２６】
従って、２個の半導体レーザを用いる場合に、第１，２の画像処理クロック生成手段と個々の半導体レーザに対する制御・変調回路を備えた第１および第２の制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利で画像形成装置を提供できる。
【００２７】
請求項１１記載の発明は、請求項８記載の画像形成装置において、前記第１の制御・変調手段および第２の制御・変調手段は、制御する前記２つの半導体レーザがアレイ構造の半導体レーザであって、アレイ構造の２つの半導体レーザをそれぞれ個別に制御するものである。
【００２８】
従って、請求項８記載の画像形成装置に関して１つの受光素子を共用するアレイ構造の半導体レーザを用いる場合において、特に有効となる。
【００２９】
請求項１１記載の発明は、請求項８〜１１のいずれか１つに記載の画像形成装置において、前記第１の制御・変調手段および第２制御・変調手段は、各々、誤差増幅回路とサンプルホールド回路と半導体レーザ駆動回路とよりなる。
【００３０】
従って、請求項８〜１１のいずれか１つに記載の画像形成装置に関して、２つの半導体レーザに対するそれぞれ制御・変調回路を備える制御・変調手段を小規模な回路構成で実現できる。
【００３１】
請求項１２記載の発明は、請求項１１記載の画像形成装置において、前記第１の制御・変調手段および第２制御・変調手段は、前記第１の制御・変調手段および第２制御・変調手段が有するそれぞれの前記各サンプルホールド回路に、対応する半導体レーザがその制御・変調回路の半導体レーザ駆動回路により点灯し他の全ての半導体レーザが消灯している時にサンプリング動作してサンプル信号を出力させる。
【００３２】
従って、請求項１１記載の画像形成装置に加えて、各２つの半導体レーザの内で１つのみが点灯しているときだけサンプリングしてサンプル信号を得るので、１つの受光素子を共用するアレイ構造の半導体レーザを用いる場合でも支障がなく、安価に構成できる。
【００３３】
請求項１３記載の発明は、請求項８記載の画像形成装置において、前記第１の制御・変調手段および第２制御・変調手段は、前記２つの半導体レーザである第１および第２の半導体レーザを、それぞれ個別に制御するものであり、前記第１の制御・変調手段は、前記第１の分周回路に対する第１のリセット信号を前記同期信号の最初の立上がりで前記ＰＬＬ回路の出力に同期した信号としてリセットして、前記第１の画像処理クロックを生成して前記第１の半導体レーザを制御し、前記第２制御・変調手段は、前記同期信号の次の立上がりで前記ＰＬＬ回路の出力に同期した第２のリセット信号により前記第２の分周回路をリセットして、第２の画像処理クロックを生成して前記第２の半導体レーザを制御するものである。
【００３４】
従って、単体構造の２つの半導体レーザを用いることで書出し位置がずれている場合でも、第１，２の画像処理クロック生成手段と個々の半導体レーザに対するそれぞれ制御・変調回路を備えた制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利な画像形成装置を提供できる。
【００３５】
請求項１４記載の発明は、基準クロックを受信し、受信した前記基準クロックを使用し、画像変調信号に基づいて変調駆動される第１および第２の半導体レーザと、前記第１および第２の半導体レーザから出射されたレーザ光を回転駆動される感光体上に偏向走査させる走査光学手段と、前記感光体に対して所定位置に配設されたセンサを有し前記走査光学手段より偏向走査されたレーザ光を受光して同期信号を発生する同期信号検出手段とを備え、前記同期信号に基づく所定のタイミングで前記第１および第２のレーザ光を前記感光体上に偏向走査させて前記画像変調信号に応じた静電潜像を形成する画像形成装置において、前記基準クロックを入力する位相周波数比較回路、前記位相周波数比較回路からの前記基準クロックを基にした正数Ｎによる分周である分周比Ｎのクロックを発振する電圧制御発振回路、および前記正数Ｎを設定自在とし前記電圧制御発振回路が発振する分周比Ｎのクロックを入力し前記位相周波数比較回路に前記分周比Ｎのクロックを出力する可変分周回路がループ接続されて、前記位相周波数比較回路が前記基準クロックと前記分周比Ｎのクロックとを比較し比較の結果に基づき前記電圧制御発振回路が制御して前記基準クロックのＮ倍の周波数信号を出力するＰＬＬ回路と、前記ＰＬＬ回路の出力を分周する第１の分周回路と、第１の画像処理クロックを生成する第１の画像処理クロック生成手段と、制御・変調回路を備え、前記第１の画像処理クロック生成手段が生成した第１の画像処理クロックに基づいて、前記第１の半導体レーザを制御する第１の制御・変調手段と、前記ＰＬＬ回路の出力を分周する第２の分周回路と、第２の画像処理クロックを生成する第２の画像処理クロック生成手段と、制御・変調回路を備え、前記第２の画像処理クロック生成手段が生成した第２の画像処理クロックに基づいて、前記第２の半導体レーザを制御する第２の制御・変調手段と、前記同期信号と前記ＰＬＬ回路の出力とに同期した同一の第１および第２のリセット信号により前記第１および第２の分周回路をリセットして各々前記第１および第２の画像処理クロック生成手段により前記第１および第２の画像処理クロックを生成させる動作モードと、前記同期信号の最初の立上がりで前記ＰＬＬ回路の出力に同期した第１のリセット信号により前記第１の分周回路をリセットして前記第１の画像処理クロック生成手段により前記第１の画像処理クロックを生成させるともに前記同期信号の次の立上がりで前記ＰＬＬ回路の出力に同期した第２のリセット信号により前記第２の分周回路をリセットして前記第２の画像処理クロック生成手段により前記第２の画像処理クロックを生成させる動作モードとを動作設定信号により選択自在とする選択手段と、を１つのＩＣ回路により形成して備えた。
【００３６】
従って、１つのＩＣ回路でアレイ構造の２つの半導体レーザを用いる場合と単体構造の２つの半導体レーザを用いる場合との何れであっても、動作設定信号による動作モードの選択により対処できる。
【００３７】
【発明の実施の形態】
本発明の一実施の形態を図１ないし図４に基づいて説明する。なお、図５に示した画像形成装置（レーザプリンタ）の光書込み系における感光体３３に対する走査光学手段３９及び同期センサ３８を主体とする同期信号検出手段４０は、本実施の形態においてもそのまま用いるものとする。
【００３８】
本実施の形態は、半導体レーザユニット３０部分に配設される半導体レーザＬＤが複数個、ここでは、半導体レーザＬＤ１，ＬＤ２を用いるＭ＝２の場合に適用されており、特に、これらの半導体レーザＬＤ１，ＬＤ２に対する制御系に適用されている。図１は動作設定信号なるモード信号Ｍode が“１”で半導体レーザＬＤ１，ＬＤ２がアレイ構造の半導体レーザユニット３０ａの場合を示し、図２は動作設定信号なるモード信号Ｍode が“０”で半導体レーザＬＤ１，ＬＤ２が各々単体である半導体レーザユニット３０ｂの場合を示す。単体の半導体レーザLD１，LD２を用いる場合、それらのレーザ光の書出し位置がずれる構成となる。ここに、アレイ構造の半導体レーザユニット３０ａにあっては半導体レーザＬＤ１，ＬＤ２に共通な１個のモニタ用の受光素子ＰＤを備えているのに対し、半導体レーザユニット３０ｂにあっては半導体レーザＬＤ１，ＬＤ２毎にモニタ用の受光素子ＰＤ１，ＰＤ２を備えている。図３は図１R>１に対応するモード信号Ｍode が“１”の場合の動作を示すタイムチャート、図４は図２に対応するモード信号Ｍode が“０”の場合の動作を示すタイムチャートである。
【００３９】
半導体レーザユニット３０ａ又は３０ｂの何れにも適用可能なＩＣ回路１が設けられている。このＩＣ回路１内にあっては、まず、外部入力であるシリアルデータが転送クロックに従い転送されるシフトレジスタ２が設けられている。このシフトレジスタ２の出力側はＰＬＬ回路３中の可変分周回路である分周比Ｎが可変のプログラマブルカウンタ４に接続されている。ＰＬＬ回路３は周波数Ｆrefの基準クロックが入力される位相周波数比較回路５と、周波数Ｆo なる発振出力を出す発振電圧制御発振回路ＶＣＯ６とプログラマブルカウンタ７とをループ接続してなる。ここに、プログラマブルカウンタ４の分周比Ｎは、シフトレジスタ２に取り込まれたシリアルデータに従い設定される。このプログラマブルカウンタ４の入力クロックはＶＣＯ６の発振出力（周波数Ｆo ）であり、周波数Ｆo を分周してＦo ／Ｎの周波数出力を位相周波数比較回路５に対して出力する。この位相周波数比較回路５において外部より入力される周波数Ｆref の基準クロックと比較され、その比較結果に基づき、ＶＣＯ６の発振周波数Ｆo が制御される。これにより、ＰＬＬ回路３の出力なるＶＣＯ６から出力されるＶＣＬＫの周波数Ｆo は、Ｆo ＝Ｎ・Ｆref となる。即ち、基準クロックの周波数のＮ倍の周波数信号が出力される。従って、基本的に、シリアルデータからプログラマブルカウンタ４の分周比Ｎを設定すれば、同一の基準クロックから様々な画像処理クロックを生成し得ることが分かる。
【００４０】
ＩＣ回路１中には、このＰＬＬ回路３により生成された信号ＶＣＬＫが供給されるタイミング生成回路７と、第１の分周回路８と、第２の分周回路９とが設けられている。タイミング生成回路７には、信号ＶＣＬＫの他、画像変調信号１，２、イネーブル信号Ｅnable 、同期センサ３８から得られる同期信号、及び、モード信号Ｍode が入力されている。
【００４１】
第１，２の分周回路８，９の分周比は、本実施の形態では、８分周に設定されており、ドライバ１０，１１を介して出力される第１，２の画像処理クロックＰＣＬＫ１，ＰＣＬＫ２の周波数は、Ｎ・Ｆref ／８となる。ここで、第１の分周回路８はタイミング生成回路７からのリセットパルス１によりリセットされ、第２の分周回路９はタイミング生成回路７からのリセットパルス２によりリセットされるように設定されているが、モード信号Ｍode ＝１にあっては、リセットパルス２＝リセットパルス１に設定されており、同一位相の第１，２の画像処理クロックＰＣＬＫ１，ＰＣＬＫ２が出力される。ここに、モード信号Ｍode ＝１では、リセットパルス１はタイミング生成回路７に入力される同期信号の立上がり微分がＰＬＬ回路３の出力ＶＣＬＫを基準として取られることで、図３に示すようなタイミングで生成されることになる。従って、第１，２の画像処理クロックＰＣＬＫ１，ＰＣＬＫ２は同期信号に対してＰＬＬ回路３の出力ＶＣＬＫの周期分だけの誤差を持つ同期クロックとなる。ここに、本実施の形態では、ＰＬＬ回路３とタイミング生成回路７と第１の分周回路８とドライバ１０とにより第１の画像処理クロック生成手段１２が構成され、ＰＬＬ回路３とタイミング生成回路７と第２の分周回路９とドライバ１１とにより第２の画像処理クロック生成手段１３が構成されている。
【００４２】
また、ＩＣ回路１内には半導体レーザＬＤ１，ＬＤ２を制御・変調する制御・変調手段１４が設けられている。この制御・変調手段１４は、半導体レーザＬＤ１，ＬＤ２毎に設けられた制御・変調回路１５，１６からなる。各制御・変調回路１５，１６は、誤差増幅回路１７，１８とサンプルホールド回路１９，２０と半導体レーザ駆動回路なるドライバ２１，２２とセレクタ２３，２４とにより形成されている。誤差増幅回路１７，１８には受光素子ＰＤが接続されている。ドライバ２１には半導体レーザＬＤ１が接続され、ドライバ２２には半導体レーザＬＤ２が接続されている。誤差増幅回路１７，１８の出力側に接続されたサンプルホールド回路１９，２０に対してはタイミング生成回路７からのサンプル信号１，２が入力されている。サンプルホールド回路１９，２０の出力側に接続されたドライバ２１，２２に対してはタイミング生成回路７からの発光指令信号ＬＤ１−ＯＮ，ＬＤ２−ＯＮが入力されている。
【００４３】
ここで、本実施の形態では、同期信号は半導体レーザＬＤ１からのレーザ光について検出するように設定されている。このため、同期信号を得るために点灯指令信号ＬＤＯＮ信号がレーザプリンタにおける非書込み期間中に出力され、画像変調信号１によりＬＤ１−ＯＮ信号がドライバ２１に与えられることで半導体レーザＬＤ１を点灯させ、かつ、画像変調信号２は半導体レーザＬＤ２を消灯させるようにドライバ２２に対するＬＤ２−ＯＮ信号を０（Ｌレベル）に設定する。これにより、非書込み期間中において半導体レーザＬＤ１による同期信号を得ることができる。
【００４４】
タイミング生成回路７では、イネーブル信号Ｅnable が“１”であって、半導体レーザＬＤ１が点灯し半導体レーザＬＤ２が消灯している場合にはサンプルホールド回路１９に対するサンプル信号１を“１”に設定する。同様に、イネーブル信号Ｅnable が“１”であって、半導体レーザＬＤ２が点灯し半導体レーザＬＤ１が消灯している場合にはサンプルホールド回路２０に対するサンプル信号２を“１”に設定する。ここに、同期信号を検出するための期間では、半導体レーザＬＤ１が点灯し半導体レーザＬＤ２が消灯しているので、イネーブル信号Ｅnable が“１”であれば、サンプル信号１が“１”に設定される。同期信号が“１”になった後、画像変調信号１を“０”にすることで、半導体レーザＬＤ１を消灯させ、画像変調信号２を“１”に設定する。これにより、ドライバ２２に対するＬＤ２−ＯＮ信号が“１”となることで今度は半導体レーザＬＤ２が点灯する。この結果、サンプル信号１が“１”から“０”になると同時に、サンプル信号２が“０”から“１”になる。
【００４５】
このようなサンプル信号１，２の変化に対応して、制御・変調回路１５ではレーザプリンタの非書込み期間中で同期信号が得られるまでの期間中に半導体レーザＬＤ１のレーザ光を受光素子ＰＤで受光した検出レベルがセレクタ２３で選択設定された基準電圧１に等しくなるように制御し、その時の制御電圧がサンプル信号１によりサンプルホールド回路１９によるサンプリング動作でホールドされる。同様に、同期信号検出後の非書込み期間中で半導体レーザＬＤ２のレーザ光を受光素子ＰＤで受光した検出レベルがセレクタ２４で選択設定された基準電圧２に等しくなるように制御し、その時の制御電圧がサンプル信号２によりサンプルホールド回路２０によるサンプリング動作でホールドされる。もっとも、ここではＬＤアレイが２チャンネルの場合で説明しているが、画像変調信号１，２及びイネーブル信号Ｅnable を用い、かつ、図１に示すＩＣ回路１を２個使用し、同期信号を計数することで、同期信号検出後、画像変調信号２を“０”から“１”に設定していたところを、カウント値が“０”のときは第１のＩＣ回路側の画像変調信号２を“０”から“１”に設定し、カウント値が“１”のときには第２のＩＣ回路側の画像変調信号１を“０”から“１”に設定し、カウント値が“２”の場合には第２の画像変調信号２を“０”から“１”に設定すれば、同期検出が３回に１回の割合で各々の半導体レーザＬＤ１，ＬＤ２を確実に制御することが可能となる。
【００４６】
よって、アレイ構造の半導体レーザユニット３０ａの場合、各半導体レーザＬＤ１，ＬＤ２に対する制御・変調回路１５，１６をサンプルホールド回路１９，２０を含む構成とした場合でも、１ページ分に渡るホールド時間が不要となり、少なくとも数ライン分ホールドできればよくなる。この結果、サンプルホールド用のコンデンサの容量を小さくできるため、充放電電流の値も小さくすることができ、回路的に、消費電力等を低減させることができ、集積化しやすくなる。
【００４７】
次に、ＩＣ回路１に対して半導体レーザユニット３０ｂが接続され、モード信号Ｍode ＝０に設定された場合（図２）の動作について、図４を参照して説明する。この場合には、同期信号は半導体レーザＬＤ１，ＬＤ２に対して各々生成され、単一の同期センサ３８により検出すると時系列的に図４に示すような同期信号となる。このような同期信号の最初のパルスでのクロックＶＣＬＫに対する立上がり（微分信号）がリセットパルス１であり、このリセットパルス１に従い第１の分周回路８がリセットされる。同期信号の次（２番目）のパルスでのクロックＶＣＬＫに対する立上がり（微分信号）がリセットパルス２であり、このリセットパルス２に従い第２の分周回路９がリセットされる。この結果、第１の画像処理クロックＰＣＬＫ１は同期信号の最初のパルスに同期し、第２の画像処理クロックＰＣＬＫ２は同期信号の２番目のパルスに同期したクロックとなる。なお、これらの第１，２の画像処理クロックＰＣＬＫ１，ＰＣＬＫ２は２個の単体の半導体レーザＬＤ１，ＬＤ２を用いたレーザプリンタの場合には同一周波数となるので、ＰＬＬ回路３からのクロックＶＣＬＫは共通でよい。
【００４８】
また、モード信号Ｍode ＝０が適用され、半導体レーザユニット３０ｂが接続される場合、受光素子ＰＤ１，ＰＤ２は各々誤差増幅回路１７，１８に個別に接続され、かつ、サンプル信号１は画像変調信号１に従い、サンプル信号２は画像変調信号２に従うように設定される。この結果、図１及び図３に示したモード信号Ｍode ＝１の場合と異なり、２個の半導体レーザＬＤ１，ＬＤ２は各々点灯しているときのみ独立して制御・変調回路１５，１６により制御される。また、図２及び図４に示すように、単体の２個の半導体レーザＬＤ１，ＬＤ２を用いる場合でも、ＰＬＬ回路３は１個用意するだけで、同期信号に同期した画像処理クロックＰＣＬＫ１，ＰＣＬＫ２を各々生成することができる。
【００４９】
このようにして、本実施の形態のＩＣ回路１によれば、モード信号Ｍode ＝１に設定すればアレイ構造の半導体レーザユニット３０ａに対応でき、モード信号Ｍode ＝０に設定すれば単体構造の半導体レーザＬＤ１，ＬＤ２による半導体レーザユニット３０ｂに対応できる。
【００５０】
【発明の効果】
請求項１記載の発明によれば、同期信号とＰＬＬ回路の出力とに同期した第ｎのリセット信号により第ｎの分周回路をリセットし、第ｎの画像処理クロックを生成する第ｎの画像処理クロック生成手段の組をＭ組有して１つのＩＣ回路内に取り込まれているので、シリアルデータから可変分周回路の分周比Ｎを設定すれば、同一の基準クロックから様々な画像処理クロックを生成してＭ個の制御・変調手段によってＭ個の半導体レーザを制御することによって、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利な画像形成装置を提供することができる。
【００５１】
請求項２記載の発明によれば、Ｍ個の半導体レーザを用いる場合でも、第ｎ画像処理クロック生成手段と個々の第ｎの半導体レーザに対する制御・変調回路を備えた第ｎの制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利な画像形成装置を提供することができる。
【００５２】
請求項３記載の発明によれば、請求項１記載の画像形成装置に関して１つの受光素子を共用するアレイ構造の半導体レーザを用いる場合において、特に有効となる。
【００５３】
請求項４記載の発明によれば、請求項１〜３のいずれか１つに記載の画像形成装置に関して、Ｍ個の半導体レーザに対するそれぞれ制御・変調回路を備えるＭ個の制御・変調手段を小規模な回路構成で実現することができる。
【００５４】
請求項５記載の発明によれば、請求項４記載の画像形成装置に加えて、Ｍ個の半導体レーザの内で１つのみが点灯しているときだけサンプリングしてサンプル信号を得るようにしたので、１つの受光素子を共用するアレイ構造のＭ個の半導体レーザを用いる場合でも支障がなく、安価に構成することができる。
【００５５】
請求項６記載の発明によれば、単体構造のＭ個の半導体レーザを用いることで書出し位置がずれている場合でも、第ｎの画像処理クロック生成手段と個々の半導体レーザに対するそれぞれ制御・変調回路を備えた第ｎの制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利な画像形成装置を提供することができる。
【００５６】
請求項７記載の発明によれば、１つのＩＣ回路でアレイ構造のＭ個の半導体レーザを用 いる場合と単体構造のＭ個の半導体レーザを用いる場合との何れであっても、動作設定信号による動作モードの選択により簡単に対処できる。
【００５７】
請求項８記載の発明によれば、同期信号とＰＬＬ回路の出力とに同期した第１のリセット信号により第１の分周回路をリセットし、第１の画像処理クロックを生成する画像処理クロック生成手段と、第２のリセット信号により第２の分周回路をリセットし、第２の画像処理クロックを生成する第２の画像処理クロック生成手段と、半導体レーザに対する制御・変調回路を備えた２つの制御・変調手段とが、１つのＩＣ回路内に取り込まれているので、シリアルデータから可変分周回路の分周比Ｎを設定すれば、同一の基準クロックから様々な画像処理クロックを生成して２つの制御・変調手段によって半導体レーザを制御することによって、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利な画像形成装置を提供することができる。
【００５８】
請求項９記載の発明によれば、２個の半導体レーザを用いる場合でも、第１，２の画像処理クロック生成手段と個々の半導体レーザに対する制御・変調回路を備えた制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利な画像形成装置を提供することができる。
【００５９】
請求項１０記載の発明によれば、請求項８記載の画像形成装置に関して１つの受光素子を共用するアレイ構造の半導体レーザを用いる場合において、特に有効となる。
【００６０】
請求項１１記載の発明によれば、請求項８〜１０のいずれか１つに記載の画像形成装置に関して、２つの半導体レーザに対するそれぞれ制御・変調回路を備える制御・変調手段を小規模な回路構成で実現することができる。
【００６１】
請求項１２記載の発明によれば、請求項１１記載の画像形成装置に加えて、２つの半導体レーザの内で１つのみが点灯しているときだけサンプリングしてサンプル信号を得るようにしたので、１つの受光素子を共用するアレイ構造の半導体レーザを用いる場合でも支障がなく、安価に構成することができる。
【００６２】
請求項１３記載の発明によれば、単体構造の２個の半導体レーザを用いることで書出し位置がずれている場合でも、第１，２の画像処理クロック生成手段と個々の半導体レーザに対するそれぞれ制御・変調回路を備えた制御・変調手段とが１つのＩＣ回路内に取り込まれているので、書込み光学部品の周辺に電装系と光学系とのインタフェースを行なう部品をまとめることができ、小型・低廉でＥＭＩ対策上も有利な画像形成装置を提供することができる。
【００６３】
請求項１４記載の発明によれば、１つのＩＣ回路でアレイ構造の２個の半導体レーザを用いる場合と単体構造の２個の半導体レーザを用いる場合との何れであっても、動作設定信号による動作モードの選択により簡単に対処できる。
【図面の簡単な説明】
【図１】 本発明の一実施の形態のＭode ＝１の場合の構成例を示すブロック図である。
【図２】 Ｍode ＝０の場合の構成例を示すブロック図である。
【図３】 Ｍode ＝１の場合の動作例を示すタイムチャートである。
【図４】 Ｍode ＝０の場合の動作例を示すタイムチャートである。
【図５】 従来、一般の光書込み系の構成例を示す模式図である。
【符号の説明】
１ ＩＣ回路
３ ＰＬＬ回路
４ 可変分周回路
５ 位相周波数比較回路
６ 電圧制御発振器
８ 第１の分周回路
９ 第２の分周回路
１２ 第１の画像処理クロック生成手段
１３ 第２の画像処理クロック生成手段
１４ 制御・変調手段
１５，１６ 制御・変調回路
１７，１８ 誤差増幅回路
１９，２０ サンプルホールド回路
２１，２２ 半導体レーザ駆動回路
３３ 感光体
３８ センサ
３９ 走査光学手段
４０ 同期信号検出手段
Claims (14)
- 基準クロックを受信し、受信した前記基準クロックを使用し、画像変調信号に基づいて変調駆動されるＭ個（Ｍ≧２）の半導体レーザと、この半導体レーザから出射されたレーザ光を回転駆動される感光体上に偏向走査させる走査光学手段と、前記感光体に対して所定位置に配設されたセンサを有し前記走査光学手段より偏向走査されたレーザ光を受光して同期信号を発生する同期信号検出手段とを備え、前記同期信号に基づく所定のタイミングで前記レーザ光を前記感光体上に偏向走査させて前記画像変調信号に応じた静電潜像を形成する画像形成装置において、
前記基準クロックを入力する位相周波数比較回路、前記位相周波数比較回路からの前記基準クロックを基にした正数Ｎによる分周である分周比Ｎのクロックを発振する電圧制御発振回路、および前記正数Ｎを設定自在とし前記電圧制御発振回路が発振する分周比Ｎのクロックを入力し前記位相周波数比較回路に前記分周比Ｎのクロックを出力する可変分周回路がループ接続されて、前記位相周波数比較回路が前記基準クロックと前記分周比Ｎのクロックとを比較し比較の結果に基づき前記電圧制御発振回路が制御して前記基準クロックのＮ倍の周波数信号を出力するＰＬＬ回路と、
分周回路、画像処理クロック生成手段、および制御・変調手段をそれぞれ有するＭ個の組を１つのＩＣ回路により形成して備え、前記Ｍ個の組の第ｎ番目（Ｍ≧ｎ≧１）の組においては第ｎの分周回路、第ｎの画像処理クロック生成手段、および第ｎの制御・変調手段と表現し、前記Ｍ個の半導体レーザについては第ｎ番目のものを第ｎの半導体レーザと表現した場合、
前記第ｎの分周回路は、前記ＰＬＬ回路の出力を分周し、
前記第ｎの画像処理クロック生成手段は、前記同期信号と前記ＰＬＬ回路の出力とに同期した第ｎのリセット信号により前記第ｎの分周回路をリセットして、第ｎの画像処理クロックを生成し、
前記第ｎの制御・変調手段は、前記第ｎの画像処理クロック生成手段によって生成された第ｎの画像処理クロックを使用して前記第ｎの半導体レーザを制御・変調して前記感光体上に静電潜像を形成するものであることを特徴とする画像形成装置。 - 前記第ｎの制御・変調手段は、制御する前記第ｎの半導体レーザをそれぞれ個別に制御するものであることを特徴とする請求項１記載の画像形成装置。
- 前記第ｎの制御・変調手段は、制御する前記Ｍ個の半導体レーザがアレイ構造の半導体レーザであって、アレイ構造のＭ個の半導体レーザをそれぞれ個別に制御するものであることを特徴とする請求項１記載の画像形成装置。
- 前記第ｎの制御・変調手段は、各々、誤差増幅回路とサンプルホールド回路と半導体レーザ駆動回路とよりなることを特徴とする請求項１〜３のいずれか１つに記載の画像形成装置。
- 前記第ｎの制御・変調手段は、前記第ｎの制御・変調手段が有するそれぞれの前記各サンプルホールド回路に、対応する前記第ｎの半導体レーザがその制御・変調回路の半導体レーザ駆動回路により点灯し他の全ての半導体レーザが消灯している時にサンプリング動作してサンプル信号を出力させることを特徴とする請求項４記載の画像形成装置。
- 前記第ｎの制御・変調手段は、前記第ｎの半導体レーザを、それぞれ個別に制御するものであり、
前記第ｎの制御・変調手段は、前記第ｎの分周回路に対する第ｎのリセット信号を前記同期信号の最初の立上がりで前記ＰＬＬ回路の出力に同期した信号としてリセットして、前記第ｎの画像処理クロックを生成して前記第ｎの半導体レーザを制御し、
前記第ｎ＋１（Ｍ≧ｎ＋１）の制御・変調手段は、前記同期信号の次の立上がりで前記ＰＬＬ回路の出力に同期した第ｎ＋１のリセット信号により前記第ｎ＋１の分周回路をリセットして、第ｎ＋１の画像処理クロックを生成して前記第ｎ＋１の半導体レーザを制御 するものであることを特徴とする請求項１記載の画像形成装置。 - 基準クロックを受信し、受信した前記基準クロックを使用し、画像変調信号に基づいて変調駆動されるＭ個の半導体レーザと、前記半導体レーザから出射されたレーザ光を回転駆動される感光体上に偏向走査させる走査光学手段と、前記感光体に対して所定位置に配設されたセンサを有し前記走査光学手段より偏向走査されたレーザ光を受光して同期信号を発生する同期信号検出手段とを備え、前記同期信号に基づく所定のタイミングで前記第ｎのレーザ光を前記感光体上に偏向走査させて前記画像変調信号に応じた静電潜像を形成する画像形成装置において、
前記基準クロックを入力する位相周波数比較回路、前記位相周波数比較回路からの前記基準クロックを基にした正数Ｎによる分周である分周比Ｎのクロックを発振する電圧制御発振回路、および前記正数Ｎを設定自在とし前記電圧制御発振回路が発振する分周比Ｎのクロックを入力し前記位相周波数比較回路に前記分周比Ｎのクロックを出力する可変分周回路がループ接続されて、前記位相周波数比較回路が前記基準クロックと前記分周比Ｎのクロックとを比較し比較の結果に基づき前記電圧制御発振回路が制御して前記基準クロックのＮ倍の周波数信号を出力するＰＬＬ回路と、
分周回路、画像処理クロック生成手段、および制御・変調手段をそれぞれ有するＭ個の組を備え、
前記Ｍ個の組の第ｎ番目（Ｍ≧ｎ≧１）の組においては第ｎの分周回路、第ｎの画像処理クロック生成手段、および第ｎの制御・変調手段と表現し、前記Ｍ個の半導体レーザにおいては第ｎ番目のものを第ｎの半導体レーザと表現した場合、
前記第ｎの分周回路は、前記ＰＬＬ回路の出力を分周し、
前記第ｎの画像処理クロック生成手段は、前記同期信号と前記ＰＬＬ回路の出力とに同期した第ｎのリセット信号により前記第ｎの分周回路をリセットして、第ｎの画像処理クロックを生成し、
前記第ｎの制御・変調手段は、前記第ｎの画像処理クロック生成手段によって生成された第ｎの画像処理クロックを使用して前記第ｎの半導体レーザを制御・変調するものである場合、
前記同期信号と前記ＰＬＬ回路の出力とに同期した同一の第ｎのリセット信号により前記Ｍ個の分周回路をリセットして各々前記Ｍ個の画像処理クロック生成手段により前記Ｍ個の画像処理クロックを生成させる動作モードと、前記同期信号の最初の立上がりで前記ＰＬＬ回路の出力に同期した第ｎのリセット信号により前記第ｎの分周回路をリセットして前記第ｎの画像処理クロック生成手段により前記第ｎの画像処理クロックを生成させるともに前記同期信号の次の立上がりで前記ＰＬＬ回路の出力に同期した第ｎ＋１（Ｍ≧ｎ＋１）のリセット信号により前記第ｎ＋１の分周回路をリセットして前記第ｎ＋１の画像処理クロック生成手段により前記第ｎ＋１の画像処理クロックを生成させる動作モードとを動作設定信号により選択自在とする選択手段と、
を１つのＩＣ回路により形成して備えたことを特徴とする画像形成装置。 - 基準クロックを受信し、受信した前記基準クロックを使用し、画像変調信号に基づいて変調駆動される半導体レーザと、この半導体レーザから出射されたレーザ光を回転駆動される感光体上に偏向走査させる走査光学手段と、前記感光体に対して所定位置に配設されたセンサを有し前記走査光学手段より偏向走査されたレーザ光を受光して同期信号を発生する同期信号検出手段とを備え、前記同期信号に基づく所定のタイミングで前記レーザ光を前記感光体上に偏向走査させて前記画像変調信号に応じた静電潜像を形成する画像形成装置において、
前記基準クロックを入力する位相周波数比較回路、前記位相周波数比較回路からの前記基準クロックを基にした正数Ｎによる分周である分周比Ｎのクロックを発振する電圧制御発振回路、および前記正数Ｎを設定自在とし前記電圧制御発振回路が発振する分周比Ｎのクロックを入力し前記位相周波数比較回路に前記分周比Ｎのクロックを出力する可変分周回路がループ接続されて、前記位相周波数比較回路が前記基準クロックと前記分周比Ｎのクロックとを比較し比較の結果に基づき前記電圧制御発振回路が制御して前記基準クロックのＮ倍の周波数信号を出力するＰＬＬ回路と、
前記ＰＬＬ回路の出力を分周する第１の分周回路と、
前記同期信号と前記ＰＬＬ回路の出力とに同期した第１のリセット信号により前記第１の分周回路をリセットして、第１の画像処理クロックを生成する第１の画像処理クロック生成手段と、
前記第１の画像処理クロック生成手段によって生成された第１の画像処理クロックを使用して前記半導体レーザを制御・変調する第１の制御・変調手段と、
前記ＰＬＬ回路の出力を分周する第２の分周回路と、
前記同期信号と前記ＰＬＬ回路の出力とに同期した第１のリセット信号と同一の第２のリセット信号により前記第２の分周回路をリセットして、第２の画像処理クロックを生成する第２の画像処理クロック生成手段と、
前記第２の画像処理クロック生成手段によって生成された第２の画像処理クロックを使用して前記半導体レーザを制御・変調する第２の制御・変調手段と、
を１つのＩＣ回路により形成して備え、
前記第１の制御・変調手段および第２の制御・変調手段が、前記半導体レーザを制御して前記感光体上に静電潜像を形成するものであることを特徴とする画像形成装置。 - 前記第１の制御・変調手段および第２の制御・変調手段は、制御する前記半導体レーザが２つの半導体レーザであって、それぞれの半導体レーザをそれぞれ個別に制御するものであることを特徴とする請求項８記載の画像形成装置。
- 前記第１の制御・変調手段および第２の制御・変調手段は、制御する前記２つの半導体レーザがアレイ構造の半導体レーザであって、アレイ構造の２つの半導体レーザをそれぞれ個別に制御するものであることを特徴とする請求項８記載の画像形成装置。
- 前記第１の制御・変調手段および第２制御・変調手段は、各々、誤差増幅回路とサンプルホールド回路と半導体レーザ駆動回路とよりなることを特徴とする請求項８〜１０のいずれか１つに記載の画像形成装置。
- 前記第１の制御・変調手段および第２制御・変調手段は、前記第１の制御・変調手段および第２制御・変調手段が有するそれぞれの前記各サンプルホールド回路に、対応する半導体レーザがその制御・変調回路の半導体レーザ駆動回路により点灯し他の全ての半導体レーザが消灯している時にサンプリング動作してサンプル信号を出力させることを特徴とする請求項１１記載の画像形成装置。
- 前記第１の制御・変調手段および第２制御・変調手段は、前記２つの半導体レーザである第１および第２の半導体レーザを、それぞれ個別に制御するものであり、
前記第１の制御・変調手段は、前記第１の分周回路に対する第１のリセット信号を前記同期信号の最初の立上がりで前記ＰＬＬ回路の出力に同期した信号としてリセットして、前記第１の画像処理クロックを生成して前記第１の半導体レーザを制御し、
前記第２制御・変調手段は、前記同期信号の次の立上がりで前記ＰＬＬ回路の出力に同期した第２のリセット信号により前記第２の分周回路をリセットして、第２の画像処理クロックを生成して前記第２の半導体レーザを制御するものであることを特徴とする請求項８記載の画像形成装置。 - 基準クロックを受信し、受信した前記基準クロックを使用し、画像変調信号に基づいて変調駆動される第１および第２の半導体レーザと、前記第１および第２の半導体レーザから出射されたレーザ光を回転駆動される感光体上に偏向走査させる走査光学手段と、前記感光体に対して所定位置に配設されたセンサを有し前記走査光学手段より偏向走査されたレーザ光を受光して同期信号を発生する同期信号検出手段とを備え、前記同期信号に基づく所定のタイミングで前記第１および第２のレーザ光を前記感光体上に偏向走査させて前記画像変調信号に応じた静電潜像を形成する画像形成装置において、
前記基準クロックを入力する位相周波数比較回路、前記位相周波数比較回路からの前記基準クロックを基にした正数Ｎによる分周である分周比Ｎのクロックを発振する電圧制御発振回路、および前記正数Ｎを設定自在とし前記電圧制御発振回路が発振する分周比Ｎのクロックを入力し前記位相周波数比較回路に前記分周比Ｎのクロックを出力する可変分周回路がループ接続されて、前記位相周波数比較回路が前記基準クロックと前記分周比Ｎのクロックとを比較し比較の結果に基づき前記電圧制御発振回路が制御して前記基準クロックのＮ倍の周波数信号を出力するＰＬＬ回路と、
前記ＰＬＬ回路の出力を分周する第１の分周回路と、
第１の画像処理クロックを生成する第１の画像処理クロック生成手段と、
制御・変調回路を備え、前記第１の画像処理クロック生成手段が生成した第１の画像処理クロックに基づいて、前記第１の半導体レーザを制御する第１の制御・変調手段と、
前記ＰＬＬ回路の出力を分周する第２の分周回路と、
第２の画像処理クロックを生成する第２の画像処理クロック生成手段と、
制御・変調回路を備え、前記第２の画像処理クロック生成手段が生成した第２の画像処理クロックに基づいて、前記第２の半導体レーザを制御する第２の制御・変調手段と、
前記同期信号と前記ＰＬＬ回路の出力とに同期した同一の第１および第２のリセット信号により前記第１および第２の分周回路をリセットして各々前記第１および第２の画像処理クロック生成手段により前記第１および第２の画像処理クロックを生成させる動作モードと、前記同期信号の最初の立上がりで前記ＰＬＬ回路の出力に同期した第１のリセット信号により前記第１の分周回路をリセットして前記第１の画像処理クロック生成手段により前記第１の画像処理クロックを生成させるともに前記同期信号の次の立上がりで前記ＰＬＬ回路の出力に同期した第２のリセット信号により前記第２の分周回路をリセットして前記第２の画像処理クロック生成手段により前記第２の画像処理クロックを生成させる動作モードとを動作設定信号により選択自在とする選択手段と、
を１つのＩＣ回路により形成して備えたことを特徴とする画像形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29363898A JP3742513B2 (ja) | 1998-10-15 | 1998-10-15 | 画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29363898A JP3742513B2 (ja) | 1998-10-15 | 1998-10-15 | 画像形成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000118038A JP2000118038A (ja) | 2000-04-25 |
| JP3742513B2 true JP3742513B2 (ja) | 2006-02-08 |
Family
ID=17797312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29363898A Expired - Fee Related JP3742513B2 (ja) | 1998-10-15 | 1998-10-15 | 画像形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3742513B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4787797B2 (ja) * | 1999-04-26 | 2011-10-05 | 株式会社リコー | 半導体レーザ駆動制御回路及び画像形成装置 |
| JP2002267963A (ja) | 2001-03-07 | 2002-09-18 | Ricoh Co Ltd | 画像形成装置 |
| US7289000B2 (en) | 2005-05-18 | 2007-10-30 | International Business Machines Corporation | Clock scaling to optimize PLL clock generation accuracy |
| JP4540643B2 (ja) * | 2006-07-14 | 2010-09-08 | 日本テキサス・インスツルメンツ株式会社 | 発光素子駆動装置 |
| JP5182305B2 (ja) * | 2010-02-24 | 2013-04-17 | 日本テキサス・インスツルメンツ株式会社 | 発光素子駆動装置 |
-
1998
- 1998-10-15 JP JP29363898A patent/JP3742513B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000118038A (ja) | 2000-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4341908B2 (ja) | 画素クロック及びパルス変調信号生成装置、光走査装置並びに画像形成装置 | |
| US7656422B2 (en) | Pulse width modulaton device and image forming apparatus | |
| JP3983449B2 (ja) | パルス幅変調回路、光書き込み装置及び画像形成装置 | |
| JP2002267963A (ja) | 画像形成装置 | |
| US6154246A (en) | Image processing apparatus and image forming apparatus | |
| US7496121B2 (en) | Laser modulating and driving device and image reproducing apparatus using the same | |
| JP3742513B2 (ja) | 画像形成装置 | |
| US5115328A (en) | Beam scan type recording apparatus with electrically F theta correcting function | |
| US7236261B2 (en) | Image forming apparatus and scanning method | |
| JP4183156B2 (ja) | 画像形成装置 | |
| JP4726061B2 (ja) | 画素クロック生成装置、パルス変調装置及び画像形成装置 | |
| US8743169B2 (en) | Pulse-modulation-signal generating device, light-source device, and optical scanning device | |
| JPH10232357A (ja) | 光走査装置 | |
| JP4012661B2 (ja) | 信号生成回路、半導体レーザ駆動制御回路及び画像形成装置 | |
| JP2002036626A (ja) | 画像形成装置 | |
| JP4259895B2 (ja) | 半導体レーザ変調駆動装置及び画像形成装置 | |
| JP4787797B2 (ja) | 半導体レーザ駆動制御回路及び画像形成装置 | |
| JP2001341351A (ja) | 画像形成装置 | |
| JPH11263040A (ja) | 画像形成装置 | |
| JP2000272167A (ja) | 画像形成装置 | |
| JP3531775B2 (ja) | マルチビーム画像形成装置 | |
| JP2737985B2 (ja) | レーザプリンタ | |
| JP2001088348A (ja) | 画像記録装置 | |
| JPS63279657A (ja) | 位相同期装置 | |
| JPH11245447A (ja) | 画像信号同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040823 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050222 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050422 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050422 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050609 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050609 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051108 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051111 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081118 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091118 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101118 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111118 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111118 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121118 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131118 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |