JP2000118038A - 画像形成装置 - Google Patents
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- JP2000118038A JP2000118038A JP29363898A JP29363898A JP2000118038A JP 2000118038 A JP2000118038 A JP 2000118038A JP 29363898 A JP29363898 A JP 29363898A JP 29363898 A JP29363898 A JP 29363898A JP 2000118038 A JP2000118038 A JP 2000118038A
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Abstract
(57)【要約】
【課題】 感光体に対しレーザ光を偏向走査させる走査
光学手段を備えた画像形成装置用の半導体レーザ等を駆
動制御する上で、低廉・小型な構成でＥＭＩ対策上も有
利な画像処理クロックを適正なタイミングで生成できる
画像形成装置を提供する。 【解決手段】 同期信号とＰＬＬ回路３の出力ＶＣＬＫ
とに同期したリセットパルス１で第１の分周回路８をリ
セットし、第１の画像処理クロックＰＣＬＫ１を生成す
る画像処理クロック生成手段１２を備えることで、基本
的にシリアルデータから可変分周回路４の分周比Ｎを設
定すれば、同一の基準クロックから様々な画像処理クロ
ックＰＣＬＫ１を生成できる。このような画像処理クロ
ック生成手段１２と半導体レーザＬＤ１，ＬＤ２に対す
る制御・変調手段１４とを１つのＩＣ回路１内に有する
ので、書込光学部品の周辺に電装系と光学系とのインタ
フェースを行なう部品をまとめられ、小型・低廉でＥＭ
Ｉ対策上も有利となる。
光学手段を備えた画像形成装置用の半導体レーザ等を駆
動制御する上で、低廉・小型な構成でＥＭＩ対策上も有
利な画像処理クロックを適正なタイミングで生成できる
画像形成装置を提供する。 【解決手段】 同期信号とＰＬＬ回路３の出力ＶＣＬＫ
とに同期したリセットパルス１で第１の分周回路８をリ
セットし、第１の画像処理クロックＰＣＬＫ１を生成す
る画像処理クロック生成手段１２を備えることで、基本
的にシリアルデータから可変分周回路４の分周比Ｎを設
定すれば、同一の基準クロックから様々な画像処理クロ
ックＰＣＬＫ１を生成できる。このような画像処理クロ
ック生成手段１２と半導体レーザＬＤ１，ＬＤ２に対す
る制御・変調手段１４とを１つのＩＣ回路１内に有する
ので、書込光学部品の周辺に電装系と光学系とのインタ
フェースを行なう部品をまとめられ、小型・低廉でＥＭ
Ｉ対策上も有利となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体レーザを書
込み光源として用い、そのレーザ光を偏向走査させて感
光体上に静電潜像を形成するレーザプリンタ、デジタル
複写機等の画像形成装置に関する。
込み光源として用い、そのレーザ光を偏向走査させて感
光体上に静電潜像を形成するレーザプリンタ、デジタル
複写機等の画像形成装置に関する。
【０００２】
【従来の技術】図５は、この種の画像形成装置の一般的
な光書込み系を示す模式図である。半導体レーザユニッ
ト３０から出射されたレーザ光は高速で回転駆動されて
いるポリゴンミラー３１の１つの反射面で反射されるこ
とにより、偏向され、ｆθレンズ３２を介して感光体３
３上を主走査方向に走査される。ここに、感光体３３自
体は回転駆動されることにより副走査駆動される。ま
た、半導体レーザユニット３０は画像処理ユニット３４
により生成された画像データと位相同期回路３５により
位相が設定された画像クロックとに従い、レーザ駆動回
路３６で半導体ユニット３０中の半導体レーザの発光時
間を制御することにより感光体３３上に形成する静電潜
像を制御する。また、位相同期回路３５は、クロック生
成回路３７により生成されたクロックをポリゴンミラー
３１により偏向走査されたレーザ光を所定の位置で受光
する同期センサ３８により検出された同期信号に同期す
るようにタイミングを設定する。
な光書込み系を示す模式図である。半導体レーザユニッ
ト３０から出射されたレーザ光は高速で回転駆動されて
いるポリゴンミラー３１の１つの反射面で反射されるこ
とにより、偏向され、ｆθレンズ３２を介して感光体３
３上を主走査方向に走査される。ここに、感光体３３自
体は回転駆動されることにより副走査駆動される。ま
た、半導体レーザユニット３０は画像処理ユニット３４
により生成された画像データと位相同期回路３５により
位相が設定された画像クロックとに従い、レーザ駆動回
路３６で半導体ユニット３０中の半導体レーザの発光時
間を制御することにより感光体３３上に形成する静電潜
像を制御する。また、位相同期回路３５は、クロック生
成回路３７により生成されたクロックをポリゴンミラー
３１により偏向走査されたレーザ光を所定の位置で受光
する同期センサ３８により検出された同期信号に同期す
るようにタイミングを設定する。
【０００３】このようなレーザ光を偏向走査させる走査
光学手段３９を備えた画像形成装置では、レーザ駆動回
路３６、位相同期回路３５及びクロック生成回路３７
は、感光体３３上に形成する静電潜像の位置精度、間隔
精度上、必要不可欠なものである。
光学手段３９を備えた画像形成装置では、レーザ駆動回
路３６、位相同期回路３５及びクロック生成回路３７
は、感光体３３上に形成する静電潜像の位置精度、間隔
精度上、必要不可欠なものである。
【０００４】また、この種の画像形成装置における半導
体レーザを高速変調駆動させるための駆動制御回路とし
て、特開平５−７５１９９号公報、特開平５−２３５４
４６号公報、特開平９−３２１３７６号公報等に示され
るものが、本出願人により提案されている。その内容を
要約すると、半導体レーザの光出力をモニタする受光素
子の受光電流と発光指令電流とを常時比較することによ
り高速で半導体レーザを制御する光電気負帰還ループを
形成し、かつ、発光指令電流に比例した電流を光電気負
帰還ループの出力電流に加算して半導体レーザに流すこ
とにより高速変調するようにしたものである。これによ
り、半導体レーザの温度特性・ドゥループ特性などを抑
制し、かつ、高速変調が可能となる。
体レーザを高速変調駆動させるための駆動制御回路とし
て、特開平５−７５１９９号公報、特開平５−２３５４
４６号公報、特開平９−３２１３７６号公報等に示され
るものが、本出願人により提案されている。その内容を
要約すると、半導体レーザの光出力をモニタする受光素
子の受光電流と発光指令電流とを常時比較することによ
り高速で半導体レーザを制御する光電気負帰還ループを
形成し、かつ、発光指令電流に比例した電流を光電気負
帰還ループの出力電流に加算して半導体レーザに流すこ
とにより高速変調するようにしたものである。これによ
り、半導体レーザの温度特性・ドゥループ特性などを抑
制し、かつ、高速変調が可能となる。
【０００５】
【発明が解決しようとする課題】ところが、図５に示し
たような構成の場合、画像クロックと同一の周波数信号
を画像形成装置内で幾つもの経路を必要として処理して
おり、画像形成装置のＥＭＩ（電磁波障害）の問題を引
き起こしてしまう。また、部品点数が多くなるため、コ
スト高ともなる。
たような構成の場合、画像クロックと同一の周波数信号
を画像形成装置内で幾つもの経路を必要として処理して
おり、画像形成装置のＥＭＩ（電磁波障害）の問題を引
き起こしてしまう。また、部品点数が多くなるため、コ
スト高ともなる。
【０００６】また、この種の構成のレーザプリンタ等に
あっては、高速・高密度化に伴い、１つの半導体レーザ
ではなく、複数個の半導体レーザを光源として用いて並
列的に記録する方式が採用されつつある。このような場
合の光源としては、単体の半導体レーザを複数個用いる
場合と、複数個の半導体レーザを一体に形成してなるア
レイ構造（ＬＤアレイ）を用いる場合とがあり、システ
ム的観点からは適宜何れかの方式を選択し得ることが望
ましい。ところが、従来にあっては、ＬＤアレイに対し
ては受光素子がアレイ中の全ての半導体レーザに共通で
あるため、前述した特開平５−７５１９９号公報、特開
平５−２３５４４６号公報、特開平９−３２１３７６号
公報等に示される駆動制御方式を適用できず、結果的
に、ＬＤアレイを用いる場合には、外部に各々のレーザ
光出力を分離して検出する手段等が要求され、コスト高
となってしまう。
あっては、高速・高密度化に伴い、１つの半導体レーザ
ではなく、複数個の半導体レーザを光源として用いて並
列的に記録する方式が採用されつつある。このような場
合の光源としては、単体の半導体レーザを複数個用いる
場合と、複数個の半導体レーザを一体に形成してなるア
レイ構造（ＬＤアレイ）を用いる場合とがあり、システ
ム的観点からは適宜何れかの方式を選択し得ることが望
ましい。ところが、従来にあっては、ＬＤアレイに対し
ては受光素子がアレイ中の全ての半導体レーザに共通で
あるため、前述した特開平５−７５１９９号公報、特開
平５−２３５４４６号公報、特開平９−３２１３７６号
公報等に示される駆動制御方式を適用できず、結果的
に、ＬＤアレイを用いる場合には、外部に各々のレーザ
光出力を分離して検出する手段等が要求され、コスト高
となってしまう。
【０００７】また、これらの公報例による場合、半導体
レーザの温度特性・ドゥループ特性などの影響を除去す
るためには常時光出力の制御が必要となるため、制御系
を正常に動作させるためにも半導体レーザの光出力を完
全にオフ（消灯）させることはできない。この結果、オ
フセット光を生じてしまう。また、半導体レーザに駆動
電流を加算する駆動電流を設定する回路が必要とされ、
レーザプリンタ等の光変調ＩＣの機能を向上させようと
する場合の回路規模的制約を伴うこととなり、小型化構
成が難しい。
レーザの温度特性・ドゥループ特性などの影響を除去す
るためには常時光出力の制御が必要となるため、制御系
を正常に動作させるためにも半導体レーザの光出力を完
全にオフ（消灯）させることはできない。この結果、オ
フセット光を生じてしまう。また、半導体レーザに駆動
電流を加算する駆動電流を設定する回路が必要とされ、
レーザプリンタ等の光変調ＩＣの機能を向上させようと
する場合の回路規模的制約を伴うこととなり、小型化構
成が難しい。
【０００８】そこで、本発明は、感光体に対してレーザ
光を偏向走査させる走査光学手段を備えた画像形成装置
に用いられる半導体レーザを駆動制御する上で、低廉・
小型な構成でＥＭＩ対策上も有利で画像処理クロックを
適正なタイミングで生成することができる画像形成装置
を提供することを目的とする。
光を偏向走査させる走査光学手段を備えた画像形成装置
に用いられる半導体レーザを駆動制御する上で、低廉・
小型な構成でＥＭＩ対策上も有利で画像処理クロックを
適正なタイミングで生成することができる画像形成装置
を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明は、
画像変調信号に基づいて変調駆動される半導体レーザ
と、この半導体レーザから出射されたレーザ光を回転駆
動される感光体上に偏向走査させる走査光学手段と、前
記感光体に対して所定位置に配設されたセンサを有し前
記走査光学手段より偏向走査されたレーザ光を受光して
同期信号を発生する同期信号検出手段とを備え、前記同
期信号に基づく所定のタイミングで前記レーザ光を前記
感光体上に偏向走査させて前記画像変調信号に応じた静
電潜像を形成する画像形成装置において、基準クロック
が入力される位相周波数比較回路と、電圧制御発振回路
と、分周比Ｎが設定自在な可変分周回路とがループ接続
されて、前記基準クロックのＮ倍の周波数信号を出力す
るＰＬＬ回路と、このＰＬＬ回路の前記同期信号と前記
ＰＬＬ回路の出力とに同期した第１のリセット信号によ
り前記第１の分周回路をリセットして、第１の画像処理
クロックを生成する力を分周する第１の分周回路とを含
み、第１の画像処理クロック生成手段と、前記半導体レ
ーザを制御・変調する制御・変調手段と、を１つのＩＣ
回路により形成した。
画像変調信号に基づいて変調駆動される半導体レーザ
と、この半導体レーザから出射されたレーザ光を回転駆
動される感光体上に偏向走査させる走査光学手段と、前
記感光体に対して所定位置に配設されたセンサを有し前
記走査光学手段より偏向走査されたレーザ光を受光して
同期信号を発生する同期信号検出手段とを備え、前記同
期信号に基づく所定のタイミングで前記レーザ光を前記
感光体上に偏向走査させて前記画像変調信号に応じた静
電潜像を形成する画像形成装置において、基準クロック
が入力される位相周波数比較回路と、電圧制御発振回路
と、分周比Ｎが設定自在な可変分周回路とがループ接続
されて、前記基準クロックのＮ倍の周波数信号を出力す
るＰＬＬ回路と、このＰＬＬ回路の前記同期信号と前記
ＰＬＬ回路の出力とに同期した第１のリセット信号によ
り前記第１の分周回路をリセットして、第１の画像処理
クロックを生成する力を分周する第１の分周回路とを含
み、第１の画像処理クロック生成手段と、前記半導体レ
ーザを制御・変調する制御・変調手段と、を１つのＩＣ
回路により形成した。
【００１０】従って、画像処理クロック生成手段と半導
体レーザに対する制御・変調手段とが１つのＩＣ回路内
に取り込まれているので、書込み光学部品の周辺に電装
系と光学系とのインタフェースを行なう部品をまとめる
ことができ、小型・低廉でＥＭＩ対策上も有利で画像形
成装置を提供できる。
体レーザに対する制御・変調手段とが１つのＩＣ回路内
に取り込まれているので、書込み光学部品の周辺に電装
系と光学系とのインタフェースを行なう部品をまとめる
ことができ、小型・低廉でＥＭＩ対策上も有利で画像形
成装置を提供できる。
【００１１】請求項２記載の発明は、請求項１記載の画
像形成装置において、前記半導体レーザはＭ個（Ｍ≧
２）個であり、前記制御・変調手段は、前記各半導体レ
ーザ毎に個別なＭ個の制御・変調回路を備え、前記ＰＬ
Ｌ回路とこのＰＬＬ回路の出力を分周する第２の分周回
路とを含み、前記同期信号と前記ＰＬＬ回路の出力とに
同期した前記第１のリセット信号と同一の第２のリセッ
ト信号により前記第２の分周回路をリセットして、第２
の画像処理クロックを生成する第２の画像処理クロック
生成手段を前記ＩＣ回路中に備える。
像形成装置において、前記半導体レーザはＭ個（Ｍ≧
２）個であり、前記制御・変調手段は、前記各半導体レ
ーザ毎に個別なＭ個の制御・変調回路を備え、前記ＰＬ
Ｌ回路とこのＰＬＬ回路の出力を分周する第２の分周回
路とを含み、前記同期信号と前記ＰＬＬ回路の出力とに
同期した前記第１のリセット信号と同一の第２のリセッ
ト信号により前記第２の分周回路をリセットして、第２
の画像処理クロックを生成する第２の画像処理クロック
生成手段を前記ＩＣ回路中に備える。
【００１２】従って、複数個の半導体レーザを用いる場
合に、第１，２の画像処理クロック生成手段と個々の半
導体レーザに対する制御・変調回路を備えた制御・変調
手段とが１つのＩＣ回路内に取り込まれているので、書
込み光学部品の周辺に電装系と光学系とのインタフェー
スを行なう部品をまとめることができ、小型・低廉でＥ
ＭＩ対策上も有利で画像形成装置を提供できる。
合に、第１，２の画像処理クロック生成手段と個々の半
導体レーザに対する制御・変調回路を備えた制御・変調
手段とが１つのＩＣ回路内に取り込まれているので、書
込み光学部品の周辺に電装系と光学系とのインタフェー
スを行なう部品をまとめることができ、小型・低廉でＥ
ＭＩ対策上も有利で画像形成装置を提供できる。
【００１３】請求項３記載の発明は、請求項２記載の画
像形成装置において、Ｍ個の前記半導体レーザは、アレ
イ構造である。
像形成装置において、Ｍ個の前記半導体レーザは、アレ
イ構造である。
【００１４】従って、請求項２記載の画像形成装置に関
して１つの受光素子を共用するアレイ構造の半導体レー
ザを用いる場合において、特に有効となる。
して１つの受光素子を共用するアレイ構造の半導体レー
ザを用いる場合において、特に有効となる。
【００１５】請求項４記載の発明は、請求項２又は３記
載の画像形成装置において、Ｍ個の各制御・変調回路
は、各々、誤差増幅回路とサンプルホールド回路と半導
体レーザ駆動回路とよりなる。
載の画像形成装置において、Ｍ個の各制御・変調回路
は、各々、誤差増幅回路とサンプルホールド回路と半導
体レーザ駆動回路とよりなる。
【００１６】従って、請求項２又は３記載の画像形成装
置に関して、個々の半導体レーザに対する制御・変調回
路を備える制御・変調手段を小規模な回路構成で実現で
きる。
置に関して、個々の半導体レーザに対する制御・変調回
路を備える制御・変調手段を小規模な回路構成で実現で
きる。
【００１７】請求項５記載の発明は、請求項４記載の画
像形成装置において、前記各サンプルホールド回路は、
対応する半導体レーザがその制御・変調回路の半導体レ
ーザ駆動回路により点灯し他の全ての半導体レーザが消
灯している時にサンプリング動作してサンプル信号を出
力する。
像形成装置において、前記各サンプルホールド回路は、
対応する半導体レーザがその制御・変調回路の半導体レ
ーザ駆動回路により点灯し他の全ての半導体レーザが消
灯している時にサンプリング動作してサンプル信号を出
力する。
【００１８】従って、請求項４記載の画像形成装置に加
えて、各半導体レーザの内で１つのみが点灯していると
きだけサンプリングしてサンプル信号を得るので、１つ
の受光素子を共用するアレイ構造の半導体レーザを用い
る場合でも支障がなく、安価に構成できる。
えて、各半導体レーザの内で１つのみが点灯していると
きだけサンプリングしてサンプル信号を得るので、１つ
の受光素子を共用するアレイ構造の半導体レーザを用い
る場合でも支障がなく、安価に構成できる。
【００１９】請求項６記載の発明は、請求項１記載の画
像形成装置において、前記半導体レーザはＭ個（Ｍ≧
２）個であり、前記制御・変調手段は、前記各半導体レ
ーザ毎に個別なＭ個の制御・変調回路を備え、前記第１
の分周回路に対する第１のリセット信号は前記同期信号
の最初の立上がりで前記ＰＬＬ回路の出力に同期した信
号であり、前記ＰＬＬ回路の出力を分周する第２の分周
回路を含み、前記同期信号の次の立上がりで前記ＰＬＬ
回路の出力に同期した第２のリセット信号により前記第
２の分周回路をリセットして、第２の画像処理クロック
を生成する第２の画像処理クロック生成手段を前記ＩＣ
回路中に備える。
像形成装置において、前記半導体レーザはＭ個（Ｍ≧
２）個であり、前記制御・変調手段は、前記各半導体レ
ーザ毎に個別なＭ個の制御・変調回路を備え、前記第１
の分周回路に対する第１のリセット信号は前記同期信号
の最初の立上がりで前記ＰＬＬ回路の出力に同期した信
号であり、前記ＰＬＬ回路の出力を分周する第２の分周
回路を含み、前記同期信号の次の立上がりで前記ＰＬＬ
回路の出力に同期した第２のリセット信号により前記第
２の分周回路をリセットして、第２の画像処理クロック
を生成する第２の画像処理クロック生成手段を前記ＩＣ
回路中に備える。
【００２０】従って、単体構造の複数個の半導体レーザ
を用いることで書出し位置がずれている場合でも、第
１，２の画像処理クロック生成手段と個々の半導体レー
ザに対する制御・変調回路を備えた制御・変調手段とが
１つのＩＣ回路内に取り込まれているので、書込み光学
部品の周辺に電装系と光学系とのインタフェースを行な
う部品をまとめることができ、小型・低廉でＥＭＩ対策
上も有利な画像形成装置を提供できる。
を用いることで書出し位置がずれている場合でも、第
１，２の画像処理クロック生成手段と個々の半導体レー
ザに対する制御・変調回路を備えた制御・変調手段とが
１つのＩＣ回路内に取り込まれているので、書込み光学
部品の周辺に電装系と光学系とのインタフェースを行な
う部品をまとめることができ、小型・低廉でＥＭＩ対策
上も有利な画像形成装置を提供できる。
【００２１】請求項７記載の発明は、画像変調信号に基
づいて変調駆動される半導体レーザと、この半導体レー
ザから出射されたレーザ光を回転駆動される感光体上に
偏向走査させる走査光学手段と、前記感光体に対して所
定位置に配設されたセンサを有し前記走査光学手段より
偏向走査されたレーザ光を受光して同期信号を発生する
同期信号検出手段とを備え、前記同期信号に基づく所定
のタイミングで前記レーザ光を前記感光体上に偏向走査
させて前記画像変調信号に応じた静電潜像を形成する画
像形成装置において、前記半導体レーザはＭ個（Ｍ≧
２）個であり、基準クロックが入力される位相周波数比
較回路と、電圧制御発振回路と、分周比Ｎが設定自在な
可変分周回路とがループ接続されて、前記基準クロック
のＮ倍の周波数信号を出力するＰＬＬ回路と、このＰＬ
Ｌ回路の出力を分周する第１の分周回路とを含み、第１
の画像処理クロックを生成する第１の画像処理クロック
生成手段と、前記ＰＬＬ回路とこのＰＬＬ回路の出力を
分周する第２の分周回路とを含み、第２の画像処理クロ
ックを生成する第２の画像処理クロック生成手段と、前
記各半導体レーザ毎に個別に制御・変調回路を備えた制
御・変調手段と、を１つのＩＣ回路により形成し、前記
同期信号と前記ＰＬＬ回路の出力とに同期した同一の第
１，２のリセット信号により前記第１，２の分周回路を
リセットして各々前記第１，２の画像処理クロック生成
手段により前記第１，２の画像処理クロックを生成させ
る動作モードと、前記同期信号の最初の立上がりで前記
ＰＬＬ回路の出力に同期した第１のリセット信号により
前記第１の分周回路をリセットして前記第１の画像処理
クロック生成手段により前記第１の画像処理クロックを
生成させるともに前記同期信号の次の立上がりで前記Ｐ
ＬＬ回路の出力に同期した前記第２のリセット信号によ
り前記第２の分周回路をリセットして前記第２の画像処
理クロック生成手段により第２の画像処理クロックを生
成させる動作モードとを動作設定信号により選択自在と
した。
づいて変調駆動される半導体レーザと、この半導体レー
ザから出射されたレーザ光を回転駆動される感光体上に
偏向走査させる走査光学手段と、前記感光体に対して所
定位置に配設されたセンサを有し前記走査光学手段より
偏向走査されたレーザ光を受光して同期信号を発生する
同期信号検出手段とを備え、前記同期信号に基づく所定
のタイミングで前記レーザ光を前記感光体上に偏向走査
させて前記画像変調信号に応じた静電潜像を形成する画
像形成装置において、前記半導体レーザはＭ個（Ｍ≧
２）個であり、基準クロックが入力される位相周波数比
較回路と、電圧制御発振回路と、分周比Ｎが設定自在な
可変分周回路とがループ接続されて、前記基準クロック
のＮ倍の周波数信号を出力するＰＬＬ回路と、このＰＬ
Ｌ回路の出力を分周する第１の分周回路とを含み、第１
の画像処理クロックを生成する第１の画像処理クロック
生成手段と、前記ＰＬＬ回路とこのＰＬＬ回路の出力を
分周する第２の分周回路とを含み、第２の画像処理クロ
ックを生成する第２の画像処理クロック生成手段と、前
記各半導体レーザ毎に個別に制御・変調回路を備えた制
御・変調手段と、を１つのＩＣ回路により形成し、前記
同期信号と前記ＰＬＬ回路の出力とに同期した同一の第
１，２のリセット信号により前記第１，２の分周回路を
リセットして各々前記第１，２の画像処理クロック生成
手段により前記第１，２の画像処理クロックを生成させ
る動作モードと、前記同期信号の最初の立上がりで前記
ＰＬＬ回路の出力に同期した第１のリセット信号により
前記第１の分周回路をリセットして前記第１の画像処理
クロック生成手段により前記第１の画像処理クロックを
生成させるともに前記同期信号の次の立上がりで前記Ｐ
ＬＬ回路の出力に同期した前記第２のリセット信号によ
り前記第２の分周回路をリセットして前記第２の画像処
理クロック生成手段により第２の画像処理クロックを生
成させる動作モードとを動作設定信号により選択自在と
した。
【００２２】従って、１つのＩＣ回路でアレイ構造の複
数個の半導体レーザを用いる場合と単体構造の複数個の
半導体レーザを用いる場合との何れであっても、動作設
定信号による動作モードの選択により対処できる。
数個の半導体レーザを用いる場合と単体構造の複数個の
半導体レーザを用いる場合との何れであっても、動作設
定信号による動作モードの選択により対処できる。
【００２３】
【発明の実施の形態】本発明の一実施の形態を図１ない
し図４に基づいて説明する。なお、図５に示した画像形
成装置（レーザプリンタ）の光書込み系における感光体
３３に対する走査光学手段３９及び同期センサ３８を主
体とする同期信号検出手段４０は、本実施の形態におい
てもそのまま用いるものとする。
し図４に基づいて説明する。なお、図５に示した画像形
成装置（レーザプリンタ）の光書込み系における感光体
３３に対する走査光学手段３９及び同期センサ３８を主
体とする同期信号検出手段４０は、本実施の形態におい
てもそのまま用いるものとする。
【００２４】本実施の形態は、半導体レーザユニット３
０部分に配設される半導体レーザＬＤが複数個、ここで
は、半導体レーザＬＤ１，ＬＤ２を用いるＭ＝２の場合
に適用されており、特に、これらの半導体レーザＬＤ
１，ＬＤ２に対する制御系に適用されている。図１は動
作設定信号なるモード信号Ｍode が“１”で半導体レー
ザＬＤ１，ＬＤ２がアレイ構造の半導体レーザユニット
３０ａの場合を示し、図２は動作設定信号なるモード信
号Ｍode が“０”で半導体レーザＬＤ１，ＬＤ２が各々
単体である半導体レーザユニット３０ｂの場合を示す。
単体の半導体レーザLD１，LD２を用いる場合、それらの
レーザ光の書出し位置がずれる構成となる。ここに、ア
レイ構造の半導体レーザユニット３０ａにあっては半導
体レーザＬＤ１，ＬＤ２に共通な１個のモニタ用の受光
素子ＰＤを備えているのに対し、半導体レーザユニット
３０ｂにあっては半導体レーザＬＤ１，ＬＤ２毎にモニ
タ用の受光素子ＰＤ１，ＰＤ２を備えている。図３は図
１に対応するモード信号Ｍode が“１”の場合の動作を
示すタイムチャート、図４は図２に対応するモード信号
Ｍode が“０”の場合の動作を示すタイムチャートであ
る。
０部分に配設される半導体レーザＬＤが複数個、ここで
は、半導体レーザＬＤ１，ＬＤ２を用いるＭ＝２の場合
に適用されており、特に、これらの半導体レーザＬＤ
１，ＬＤ２に対する制御系に適用されている。図１は動
作設定信号なるモード信号Ｍode が“１”で半導体レー
ザＬＤ１，ＬＤ２がアレイ構造の半導体レーザユニット
３０ａの場合を示し、図２は動作設定信号なるモード信
号Ｍode が“０”で半導体レーザＬＤ１，ＬＤ２が各々
単体である半導体レーザユニット３０ｂの場合を示す。
単体の半導体レーザLD１，LD２を用いる場合、それらの
レーザ光の書出し位置がずれる構成となる。ここに、ア
レイ構造の半導体レーザユニット３０ａにあっては半導
体レーザＬＤ１，ＬＤ２に共通な１個のモニタ用の受光
素子ＰＤを備えているのに対し、半導体レーザユニット
３０ｂにあっては半導体レーザＬＤ１，ＬＤ２毎にモニ
タ用の受光素子ＰＤ１，ＰＤ２を備えている。図３は図
１に対応するモード信号Ｍode が“１”の場合の動作を
示すタイムチャート、図４は図２に対応するモード信号
Ｍode が“０”の場合の動作を示すタイムチャートであ
る。
【００２５】半導体レーザユニット３０ａ又は３０ｂの
何れにも適用可能なＩＣ回路１が設けられている。この
ＩＣ回路１内にあっては、まず、外部入力であるシリア
ルデータが転送クロックに従い転送されるシフトレジス
タ２が設けられている。このシフトレジスタ２の出力側
はＰＬＬ回路３中の可変分周回路である分周比Ｎが可変
のプログラマブルカウンタ４に接続されている。ＰＬＬ
回路３は周波数Ｆrefの基準クロックが入力される位相
周波数比較回路５と、周波数Ｆo なる発振出力を出す発
振電圧制御発振回路ＶＣＯ６とプログラマブルカウンタ
７とをループ接続してなる。ここに、プログラマブルカ
ウンタ４の分周比Ｎは、シフトレジスタ２に取り込まれ
たシリアルデータに従い設定される。このプログラマブ
ルカウンタ４の入力クロックはＶＣＯ６の発振出力（周
波数Ｆo ）であり、周波数Ｆo を分周してＦo ／Ｎの周
波数出力を位相周波数比較回路５に対して出力する。こ
の位相周波数比較回路５において外部より入力される周
波数Ｆref の基準クロックと比較され、その比較結果に
基づき、ＶＣＯ６の発振周波数Ｆo が制御される。これ
により、ＰＬＬ回路３の出力なるＶＣＯ６から出力され
るＶＣＬＫの周波数Ｆo は、Ｆo ＝Ｎ・Ｆref となる。
即ち、基準クロックの周波数のＮ倍の周波数信号が出力
される。従って、基本的に、シリアルデータからプログ
ラマブルカウンタ４の分周比Ｎを設定すれば、同一の基
準クロックから様々な画像処理クロックを生成し得るこ
とが分かる。
何れにも適用可能なＩＣ回路１が設けられている。この
ＩＣ回路１内にあっては、まず、外部入力であるシリア
ルデータが転送クロックに従い転送されるシフトレジス
タ２が設けられている。このシフトレジスタ２の出力側
はＰＬＬ回路３中の可変分周回路である分周比Ｎが可変
のプログラマブルカウンタ４に接続されている。ＰＬＬ
回路３は周波数Ｆrefの基準クロックが入力される位相
周波数比較回路５と、周波数Ｆo なる発振出力を出す発
振電圧制御発振回路ＶＣＯ６とプログラマブルカウンタ
７とをループ接続してなる。ここに、プログラマブルカ
ウンタ４の分周比Ｎは、シフトレジスタ２に取り込まれ
たシリアルデータに従い設定される。このプログラマブ
ルカウンタ４の入力クロックはＶＣＯ６の発振出力（周
波数Ｆo ）であり、周波数Ｆo を分周してＦo ／Ｎの周
波数出力を位相周波数比較回路５に対して出力する。こ
の位相周波数比較回路５において外部より入力される周
波数Ｆref の基準クロックと比較され、その比較結果に
基づき、ＶＣＯ６の発振周波数Ｆo が制御される。これ
により、ＰＬＬ回路３の出力なるＶＣＯ６から出力され
るＶＣＬＫの周波数Ｆo は、Ｆo ＝Ｎ・Ｆref となる。
即ち、基準クロックの周波数のＮ倍の周波数信号が出力
される。従って、基本的に、シリアルデータからプログ
ラマブルカウンタ４の分周比Ｎを設定すれば、同一の基
準クロックから様々な画像処理クロックを生成し得るこ
とが分かる。
【００２６】ＩＣ回路１中には、このＰＬＬ回路３によ
り生成された信号ＶＣＬＫが供給されるタイミング生成
回路７と、第１の分周回路８と、第２の分周回路９とが
設けられている。タイミング生成回路７には、信号ＶＣ
ＬＫの他、画像変調信号１，２、イネーブル信号Ｅnabl
e 、同期センサ３８から得られる同期信号、及び、モー
ド信号Ｍode が入力されている。
り生成された信号ＶＣＬＫが供給されるタイミング生成
回路７と、第１の分周回路８と、第２の分周回路９とが
設けられている。タイミング生成回路７には、信号ＶＣ
ＬＫの他、画像変調信号１，２、イネーブル信号Ｅnabl
e 、同期センサ３８から得られる同期信号、及び、モー
ド信号Ｍode が入力されている。
【００２７】第１，２の分周回路８，９の分周比は、本
実施の形態では、８分周に設定されており、ドライバ１
０，１１を介して出力される第１，２の画像処理クロッ
クＰＣＬＫ１，ＰＣＬＫ２の周波数は、Ｎ・Ｆref ／８
となる。ここで、第１の分周回路８はタイミング生成回
路７からのリセットパルス１によりリセットされ、第２
の分周回路９はタイミング生成回路７からのリセットパ
ルス２によりリセットされるように設定されているが、
モード信号Ｍode ＝１にあっては、リセットパルス２＝
リセットパルス１に設定されており、同一位相の第１，
２の画像処理クロックＰＣＬＫ１，ＰＣＬＫ２が出力さ
れる。ここに、モード信号Ｍode ＝１では、リセットパ
ルス１はタイミング生成回路７に入力される同期信号の
立上がり微分がＰＬＬ回路３の出力ＶＣＬＫを基準とし
て取られることで、図３に示すようなタイミングで生成
されることになる。従って、第１，２の画像処理クロッ
クＰＣＬＫ１，ＰＣＬＫ２は同期信号に対してＰＬＬ回
路３の出力ＶＣＬＫの周期分だけの誤差を持つ同期クロ
ックとなる。ここに、本実施の形態では、ＰＬＬ回路３
とタイミング生成回路７と第１の分周回路８とドライバ
１０とにより第１の画像処理クロック生成手段１２が構
成され、ＰＬＬ回路３とタイミング生成回路７と第２の
分周回路９とドライバ１１とにより第２の画像処理クロ
ック生成手段１３が構成されている。
実施の形態では、８分周に設定されており、ドライバ１
０，１１を介して出力される第１，２の画像処理クロッ
クＰＣＬＫ１，ＰＣＬＫ２の周波数は、Ｎ・Ｆref ／８
となる。ここで、第１の分周回路８はタイミング生成回
路７からのリセットパルス１によりリセットされ、第２
の分周回路９はタイミング生成回路７からのリセットパ
ルス２によりリセットされるように設定されているが、
モード信号Ｍode ＝１にあっては、リセットパルス２＝
リセットパルス１に設定されており、同一位相の第１，
２の画像処理クロックＰＣＬＫ１，ＰＣＬＫ２が出力さ
れる。ここに、モード信号Ｍode ＝１では、リセットパ
ルス１はタイミング生成回路７に入力される同期信号の
立上がり微分がＰＬＬ回路３の出力ＶＣＬＫを基準とし
て取られることで、図３に示すようなタイミングで生成
されることになる。従って、第１，２の画像処理クロッ
クＰＣＬＫ１，ＰＣＬＫ２は同期信号に対してＰＬＬ回
路３の出力ＶＣＬＫの周期分だけの誤差を持つ同期クロ
ックとなる。ここに、本実施の形態では、ＰＬＬ回路３
とタイミング生成回路７と第１の分周回路８とドライバ
１０とにより第１の画像処理クロック生成手段１２が構
成され、ＰＬＬ回路３とタイミング生成回路７と第２の
分周回路９とドライバ１１とにより第２の画像処理クロ
ック生成手段１３が構成されている。
【００２８】また、ＩＣ回路１内には半導体レーザＬＤ
１，ＬＤ２を制御・変調する制御・変調手段１４が設け
られている。この制御・変調手段１４は、半導体レーザ
ＬＤ１，ＬＤ２毎に設けられた制御・変調回路１５，１
６からなる。各制御・変調回路１５，１６は、誤差増幅
回路１７，１８とサンプルホールド回路１９，２０と半
導体レーザ駆動回路なるドライバ２１，２２とセレクタ
２３，２４とにより形成されている。誤差増幅回路１
７，１８には受光素子ＰＤが接続されている。ドライバ
２１には半導体レーザＬＤ１が接続され、ドライバ２２
には半導体レーザＬＤ２が接続されている。誤差増幅回
路１７，１８の出力側に接続されたサンプルホールド回
路１９，２０に対してはタイミング生成回路７からのサ
ンプル信号１，２が入力されている。サンプルホールド
回路１９，２０の出力側に接続されたドライバ２１，２
２に対してはタイミング生成回路７からの発光指令信号
ＬＤ１−ＯＮ，ＬＤ２−ＯＮが入力されている。
１，ＬＤ２を制御・変調する制御・変調手段１４が設け
られている。この制御・変調手段１４は、半導体レーザ
ＬＤ１，ＬＤ２毎に設けられた制御・変調回路１５，１
６からなる。各制御・変調回路１５，１６は、誤差増幅
回路１７，１８とサンプルホールド回路１９，２０と半
導体レーザ駆動回路なるドライバ２１，２２とセレクタ
２３，２４とにより形成されている。誤差増幅回路１
７，１８には受光素子ＰＤが接続されている。ドライバ
２１には半導体レーザＬＤ１が接続され、ドライバ２２
には半導体レーザＬＤ２が接続されている。誤差増幅回
路１７，１８の出力側に接続されたサンプルホールド回
路１９，２０に対してはタイミング生成回路７からのサ
ンプル信号１，２が入力されている。サンプルホールド
回路１９，２０の出力側に接続されたドライバ２１，２
２に対してはタイミング生成回路７からの発光指令信号
ＬＤ１−ＯＮ，ＬＤ２−ＯＮが入力されている。
【００２９】ここで、本実施の形態では、同期信号は半
導体レーザＬＤ１からのレーザ光について検出するよう
に設定されている。このため、同期信号を得るために点
灯指令信号ＬＤＯＮ信号がレーザプリンタにおける非書
込み期間中に出力され、画像変調信号１によりＬＤ１−
ＯＮ信号がドライバ２１に与えられることで半導体レー
ザＬＤ１を点灯させ、かつ、画像変調信号２は半導体レ
ーザＬＤ２を消灯させるようにドライバ２２に対するＬ
Ｄ２−ＯＮ信号を０（Ｌレベル）に設定する。これによ
り、非書込み期間中において半導体レーザＬＤ１による
同期信号を得ることができる。
導体レーザＬＤ１からのレーザ光について検出するよう
に設定されている。このため、同期信号を得るために点
灯指令信号ＬＤＯＮ信号がレーザプリンタにおける非書
込み期間中に出力され、画像変調信号１によりＬＤ１−
ＯＮ信号がドライバ２１に与えられることで半導体レー
ザＬＤ１を点灯させ、かつ、画像変調信号２は半導体レ
ーザＬＤ２を消灯させるようにドライバ２２に対するＬ
Ｄ２−ＯＮ信号を０（Ｌレベル）に設定する。これによ
り、非書込み期間中において半導体レーザＬＤ１による
同期信号を得ることができる。
【００３０】タイミング生成回路７では、イネーブル信
号Ｅnable が“１”であって、半導体レーザＬＤ１が点
灯し半導体レーザＬＤ２が消灯している場合にはサンプ
ルホールド回路１９に対するサンプル信号１を“１”に
設定する。同様に、イネーブル信号Ｅnable が“１”で
あって、半導体レーザＬＤ２が点灯し半導体レーザＬＤ
１が消灯している場合にはサンプルホールド回路２０に
対するサンプル信号２を“１”に設定する。ここに、同
期信号を検出するための期間では、半導体レーザＬＤ１
が点灯し半導体レーザＬＤ２が消灯しているので、イネ
ーブル信号Ｅnable が“１”であれば、サンプル信号１
が“１”に設定される。同期信号が“１”になった後、
画像変調信号１を“０”にすることで、半導体レーザＬ
Ｄ１を消灯させ、画像変調信号２を“１”に設定する。
これにより、ドライバ２２に対するＬＤ２−ＯＮ信号が
“１”となることで今度は半導体レーザＬＤ２が点灯す
る。この結果、サンプル信号１が“１”から“０”にな
ると同時に、サンプル信号２が“０”から“１”にな
る。
号Ｅnable が“１”であって、半導体レーザＬＤ１が点
灯し半導体レーザＬＤ２が消灯している場合にはサンプ
ルホールド回路１９に対するサンプル信号１を“１”に
設定する。同様に、イネーブル信号Ｅnable が“１”で
あって、半導体レーザＬＤ２が点灯し半導体レーザＬＤ
１が消灯している場合にはサンプルホールド回路２０に
対するサンプル信号２を“１”に設定する。ここに、同
期信号を検出するための期間では、半導体レーザＬＤ１
が点灯し半導体レーザＬＤ２が消灯しているので、イネ
ーブル信号Ｅnable が“１”であれば、サンプル信号１
が“１”に設定される。同期信号が“１”になった後、
画像変調信号１を“０”にすることで、半導体レーザＬ
Ｄ１を消灯させ、画像変調信号２を“１”に設定する。
これにより、ドライバ２２に対するＬＤ２−ＯＮ信号が
“１”となることで今度は半導体レーザＬＤ２が点灯す
る。この結果、サンプル信号１が“１”から“０”にな
ると同時に、サンプル信号２が“０”から“１”にな
る。
【００３１】このようなサンプル信号１，２の変化に対
応して、制御・変調回路１５ではレーザプリンタの非書
込み期間中で同期信号が得られるまでの期間中に半導体
レーザＬＤ１のレーザ光を受光素子ＰＤで受光した検出
レベルがセレクタ２３で選択設定された基準電圧１に等
しくなるように制御し、その時の制御電圧がサンプル信
号１によりサンプルホールド回路１９によるサンプリン
グ動作でホールドされる。同様に、同期信号検出後の非
書込み期間中で半導体レーザＬＤ２のレーザ光を受光素
子ＰＤで受光した検出レベルがセレクタ２４で選択設定
された基準電圧２に等しくなるように制御し、その時の
制御電圧がサンプル信号２によりサンプルホールド回路
２０によるサンプリング動作でホールドされる。もっと
も、ここではＬＤアレイが２チャンネルの場合で説明し
ているが、画像変調信号１，２及びイネーブル信号Ｅna
ble を用い、かつ、図１に示すＩＣ回路１を２個使用
し、同期信号を計数することで、同期信号検出後、画像
変調信号２を“０”から“１”に設定していたところ
を、カウント値が“０”のときは第１のＩＣ回路側の画
像変調信号２を“０”から“１”に設定し、カウント値
が“１”のときには第２のＩＣ回路側の画像変調信号１
を“０”から“１”に設定し、カウント値が“２”の場
合には第２の画像変調信号２を“０”から“１”に設定
すれば、同期検出が３回に１回の割合で各々の半導体レ
ーザＬＤ１，ＬＤ２を確実に制御することが可能とな
る。
応して、制御・変調回路１５ではレーザプリンタの非書
込み期間中で同期信号が得られるまでの期間中に半導体
レーザＬＤ１のレーザ光を受光素子ＰＤで受光した検出
レベルがセレクタ２３で選択設定された基準電圧１に等
しくなるように制御し、その時の制御電圧がサンプル信
号１によりサンプルホールド回路１９によるサンプリン
グ動作でホールドされる。同様に、同期信号検出後の非
書込み期間中で半導体レーザＬＤ２のレーザ光を受光素
子ＰＤで受光した検出レベルがセレクタ２４で選択設定
された基準電圧２に等しくなるように制御し、その時の
制御電圧がサンプル信号２によりサンプルホールド回路
２０によるサンプリング動作でホールドされる。もっと
も、ここではＬＤアレイが２チャンネルの場合で説明し
ているが、画像変調信号１，２及びイネーブル信号Ｅna
ble を用い、かつ、図１に示すＩＣ回路１を２個使用
し、同期信号を計数することで、同期信号検出後、画像
変調信号２を“０”から“１”に設定していたところ
を、カウント値が“０”のときは第１のＩＣ回路側の画
像変調信号２を“０”から“１”に設定し、カウント値
が“１”のときには第２のＩＣ回路側の画像変調信号１
を“０”から“１”に設定し、カウント値が“２”の場
合には第２の画像変調信号２を“０”から“１”に設定
すれば、同期検出が３回に１回の割合で各々の半導体レ
ーザＬＤ１，ＬＤ２を確実に制御することが可能とな
る。
【００３２】よって、アレイ構造の半導体レーザユニッ
ト３０ａの場合、各半導体レーザＬＤ１，ＬＤ２に対す
る制御・変調回路１５，１６をサンプルホールド回路１
９，２０を含む構成とした場合でも、１ページ分に渡る
ホールド時間が不要となり、少なくとも数ライン分ホー
ルドできればよくなる。この結果、サンプルホールド用
のコンデンサの容量を小さくできるため、充放電電流の
値も小さくすることができ、回路的に、消費電力等を低
減させることができ、集積化しやすくなる。
ト３０ａの場合、各半導体レーザＬＤ１，ＬＤ２に対す
る制御・変調回路１５，１６をサンプルホールド回路１
９，２０を含む構成とした場合でも、１ページ分に渡る
ホールド時間が不要となり、少なくとも数ライン分ホー
ルドできればよくなる。この結果、サンプルホールド用
のコンデンサの容量を小さくできるため、充放電電流の
値も小さくすることができ、回路的に、消費電力等を低
減させることができ、集積化しやすくなる。
【００３３】次に、ＩＣ回路１に対して半導体レーザユ
ニット３０ｂが接続され、モード信号Ｍode ＝０に設定
された場合（図２）の動作について、図４を参照して説
明する。この場合には、同期信号は半導体レーザＬＤ
１，ＬＤ２に対して各々生成され、単一の同期センサ３
８により検出すると時系列的に図４に示すような同期信
号となる。このような同期信号の最初のパルスでのクロ
ックＶＣＬＫに対する立上がり（微分信号）がリセット
パルス１であり、このリセットパルス１に従い第１の分
周回路８がリセットされる。同期信号の次（２番目）の
パルスでのクロックＶＣＬＫに対する立上がり（微分信
号）がリセットパルス２であり、このリセットパルス２
に従い第２の分周回路９がリセットされる。この結果、
第１の画像処理クロックＰＣＬＫ１は同期信号の最初の
パルスに同期し、第２の画像処理クロックＰＣＬＫ２は
同期信号の２番目のパルスに同期したクロックとなる。
なお、これらの第１，２の画像処理クロックＰＣＬＫ
１，ＰＣＬＫ２は２個の単体の半導体レーザＬＤ１，Ｌ
Ｄ２を用いたレーザプリンタの場合には同一周波数とな
るので、ＰＬＬ回路３からのクロックＶＣＬＫは共通で
よい。
ニット３０ｂが接続され、モード信号Ｍode ＝０に設定
された場合（図２）の動作について、図４を参照して説
明する。この場合には、同期信号は半導体レーザＬＤ
１，ＬＤ２に対して各々生成され、単一の同期センサ３
８により検出すると時系列的に図４に示すような同期信
号となる。このような同期信号の最初のパルスでのクロ
ックＶＣＬＫに対する立上がり（微分信号）がリセット
パルス１であり、このリセットパルス１に従い第１の分
周回路８がリセットされる。同期信号の次（２番目）の
パルスでのクロックＶＣＬＫに対する立上がり（微分信
号）がリセットパルス２であり、このリセットパルス２
に従い第２の分周回路９がリセットされる。この結果、
第１の画像処理クロックＰＣＬＫ１は同期信号の最初の
パルスに同期し、第２の画像処理クロックＰＣＬＫ２は
同期信号の２番目のパルスに同期したクロックとなる。
なお、これらの第１，２の画像処理クロックＰＣＬＫ
１，ＰＣＬＫ２は２個の単体の半導体レーザＬＤ１，Ｌ
Ｄ２を用いたレーザプリンタの場合には同一周波数とな
るので、ＰＬＬ回路３からのクロックＶＣＬＫは共通で
よい。
【００３４】また、モード信号Ｍode ＝０が適用され、
半導体レーザユニット３０ｂが接続される場合、受光素
子ＰＤ１，ＰＤ２は各々誤差増幅回路１７，１８に個別
に接続され、かつ、サンプル信号１は画像変調信号１に
従い、サンプル信号２は画像変調信号２に従うように設
定される。この結果、図１及び図３に示したモード信号
Ｍode ＝１の場合と異なり、２個の半導体レーザＬＤ
１，ＬＤ２は各々点灯しているときのみ独立して制御・
変調回路１５，１６により制御される。また、図２及び
図４に示すように、単体の２個の半導体レーザＬＤ１，
ＬＤ２を用いる場合でも、ＰＬＬ回路３は１個用意する
だけで、同期信号に同期した画像処理クロックＰＣＬＫ
１，ＰＣＬＫ２を各々生成することができる。
半導体レーザユニット３０ｂが接続される場合、受光素
子ＰＤ１，ＰＤ２は各々誤差増幅回路１７，１８に個別
に接続され、かつ、サンプル信号１は画像変調信号１に
従い、サンプル信号２は画像変調信号２に従うように設
定される。この結果、図１及び図３に示したモード信号
Ｍode ＝１の場合と異なり、２個の半導体レーザＬＤ
１，ＬＤ２は各々点灯しているときのみ独立して制御・
変調回路１５，１６により制御される。また、図２及び
図４に示すように、単体の２個の半導体レーザＬＤ１，
ＬＤ２を用いる場合でも、ＰＬＬ回路３は１個用意する
だけで、同期信号に同期した画像処理クロックＰＣＬＫ
１，ＰＣＬＫ２を各々生成することができる。
【００３５】このようにして、本実施の形態のＩＣ回路
１によれば、モード信号Ｍode ＝１に設定すればアレイ
構造の半導体レーザユニット３０ａに対応でき、モード
信号Ｍode ＝０に設定すれば単体構造の半導体レーザＬ
Ｄ１，ＬＤ２による半導体レーザユニット３０ｂに対応
できる。
１によれば、モード信号Ｍode ＝１に設定すればアレイ
構造の半導体レーザユニット３０ａに対応でき、モード
信号Ｍode ＝０に設定すれば単体構造の半導体レーザＬ
Ｄ１，ＬＤ２による半導体レーザユニット３０ｂに対応
できる。
【００３６】
【発明の効果】請求項１記載の発明によれば、同期信号
とＰＬＬ回路の出力とに同期した第１のリセット信号に
より第１の分周回路をリセットし、第１の画像処理クロ
ックを生成する画像処理クロック生成手段を備えること
で、基本的に、シリアルデータから可変分周回路の分周
比Ｎを設定すれば、同一の基準クロックから様々な画像
処理クロックＰＣＬＫ１を生成でき、このような画像処
理クロック生成手段と半導体レーザに対する制御・変調
手段とが１つのＩＣ回路内に取り込まれているので、書
込み光学部品の周辺に電装系と光学系とのインタフェー
スを行なう部品をまとめることができ、小型・低廉でＥ
ＭＩ対策上も有利な画像形成装置を提供することができ
る。
とＰＬＬ回路の出力とに同期した第１のリセット信号に
より第１の分周回路をリセットし、第１の画像処理クロ
ックを生成する画像処理クロック生成手段を備えること
で、基本的に、シリアルデータから可変分周回路の分周
比Ｎを設定すれば、同一の基準クロックから様々な画像
処理クロックＰＣＬＫ１を生成でき、このような画像処
理クロック生成手段と半導体レーザに対する制御・変調
手段とが１つのＩＣ回路内に取り込まれているので、書
込み光学部品の周辺に電装系と光学系とのインタフェー
スを行なう部品をまとめることができ、小型・低廉でＥ
ＭＩ対策上も有利な画像形成装置を提供することができ
る。
【００３７】請求項２記載の発明によれば、複数個の半
導体レーザを用いる場合でも、第１，２の画像処理クロ
ック生成手段と個々の半導体レーザに対する制御・変調
回路を備えた制御・変調手段とが１つのＩＣ回路内に取
り込まれているので、書込み光学部品の周辺に電装系と
光学系とのインタフェースを行なう部品をまとめること
ができ、小型・低廉でＥＭＩ対策上も有利な画像形成装
置を提供することができる。
導体レーザを用いる場合でも、第１，２の画像処理クロ
ック生成手段と個々の半導体レーザに対する制御・変調
回路を備えた制御・変調手段とが１つのＩＣ回路内に取
り込まれているので、書込み光学部品の周辺に電装系と
光学系とのインタフェースを行なう部品をまとめること
ができ、小型・低廉でＥＭＩ対策上も有利な画像形成装
置を提供することができる。
【００３８】請求項３記載の発明によれば、請求項２記
載の画像形成装置に関して１つの受光素子を共用するア
レイ構造の半導体レーザを用いる場合において、特に有
効となる。
載の画像形成装置に関して１つの受光素子を共用するア
レイ構造の半導体レーザを用いる場合において、特に有
効となる。
【００３９】請求項４記載の発明によれば、請求項２又
は３記載の画像形成装置に関して、個々の半導体レーザ
に対する制御・変調回路を備える制御・変調手段を小規
模な回路構成で実現することができる。
は３記載の画像形成装置に関して、個々の半導体レーザ
に対する制御・変調回路を備える制御・変調手段を小規
模な回路構成で実現することができる。
【００４０】請求項５記載の発明によれば、請求項４記
載の画像形成装置に加えて、各半導体レーザの内で１つ
のみが点灯しているときだけサンプリングしてサンプル
信号を得るようにしたので、１つの受光素子を共用する
アレイ構造の半導体レーザを用いる場合でも支障がな
く、安価に構成することができる。
載の画像形成装置に加えて、各半導体レーザの内で１つ
のみが点灯しているときだけサンプリングしてサンプル
信号を得るようにしたので、１つの受光素子を共用する
アレイ構造の半導体レーザを用いる場合でも支障がな
く、安価に構成することができる。
【００４１】請求項６記載の発明によれば、単体構造の
複数個の半導体レーザを用いることで書出し位置がずれ
ている場合でも、第１，２の画像処理クロック生成手段
と個々の半導体レーザに対する制御・変調回路を備えた
制御・変調手段とが１つのＩＣ回路内に取り込まれてい
るので、書込み光学部品の周辺に電装系と光学系とのイ
ンタフェースを行なう部品をまとめることができ、小型
・低廉でＥＭＩ対策上も有利な画像形成装置を提供する
ことができる。
複数個の半導体レーザを用いることで書出し位置がずれ
ている場合でも、第１，２の画像処理クロック生成手段
と個々の半導体レーザに対する制御・変調回路を備えた
制御・変調手段とが１つのＩＣ回路内に取り込まれてい
るので、書込み光学部品の周辺に電装系と光学系とのイ
ンタフェースを行なう部品をまとめることができ、小型
・低廉でＥＭＩ対策上も有利な画像形成装置を提供する
ことができる。
【００４２】請求項７記載の発明によれば、１つのＩＣ
回路でアレイ構造の複数個の半導体レーザを用いる場合
と単体構造の複数個の半導体レーザを用いる場合との何
れであっても、動作設定信号による動作モードの選択に
より簡単に対処できる。
回路でアレイ構造の複数個の半導体レーザを用いる場合
と単体構造の複数個の半導体レーザを用いる場合との何
れであっても、動作設定信号による動作モードの選択に
より簡単に対処できる。
【図１】本発明の一実施の形態のＭode ＝１の場合の構
成例を示すブロック図である。
成例を示すブロック図である。
【図２】Ｍode ＝０の場合の構成例を示すブロック図で
ある。
ある。
【図３】Ｍode ＝１の場合の動作例を示すタイムチャー
トである。
トである。
【図４】Ｍode ＝０の場合の動作例を示すタイムチャー
トである。
トである。
【図５】従来、一般の光書込み系の構成例を示す模式図
である。
である。
１ ＩＣ回路 ３ ＰＬＬ回路 ４ 可変分周回路 ５ 位相周波数比較回路 ６ 電圧制御発振器 ８ 第１の分周回路 ９ 第２の分周回路 １２ 第１の画像処理クロック生成手段 １３ 第２の画像処理クロック生成手段 １４ 制御・変調手段 １５，１６ 制御・変調回路 １７，１８ 誤差増幅回路 １９，２０ サンプルホールド回路 ２１，２２ 半導体レーザ駆動回路 ３３ 感光体 ３８ センサ ３９ 走査光学手段 ４０ 同期信号検出手段
Claims (7)
- 【請求項１】 画像変調信号に基づいて変調駆動される
半導体レーザと、この半導体レーザから出射されたレー
ザ光を回転駆動される感光体上に偏向走査させる走査光
学手段と、前記感光体に対して所定位置に配設されたセ
ンサを有し前記走査光学手段より偏向走査されたレーザ
光を受光して同期信号を発生する同期信号検出手段とを
備え、前記同期信号に基づく所定のタイミングで前記レ
ーザ光を前記感光体上に偏向走査させて前記画像変調信
号に応じた静電潜像を形成する画像形成装置において、 基準クロックが入力される位相周波数比較回路と、電圧
制御発振回路と、分周比Ｎが設定自在な可変分周回路と
がループ接続されて、前記基準クロックのＮ倍の周波数
信号を出力するＰＬＬ回路と、このＰＬＬ回路の出力を
分周する第１の分周回路とを含み、前記同期信号と前記
ＰＬＬ回路の出力とに同期した第１のリセット信号によ
り前記第１の分周回路をリセットして、第１の画像処理
クロックを生成する第１の画像処理クロック生成手段
と、 前記半導体レーザを制御・変調する制御・変調手段と、 を１つのＩＣ回路により形成したことを特徴とする画像
形成装置。 - 【請求項２】 前記半導体レーザはＭ個（Ｍ≧２）個で
あり、 前記制御・変調手段は、前記各半導体レーザ毎に個別な
Ｍ個の制御・変調回路を備え、 前記ＰＬＬ回路とこのＰＬＬ回路の出力を分周する第２
の分周回路とを含み、前記同期信号と前記ＰＬＬ回路の
出力とに同期した前記第１のリセット信号と同一の第２
のリセット信号により前記第２の分周回路をリセットし
て、第２の画像処理クロックを生成する第２の画像処理
クロック生成手段を前記ＩＣ回路中に備えることを特徴
とする請求項１記載の画像形成装置。 - 【請求項３】 Ｍ個の前記半導体レーザは、アレイ構造
であることを特徴とする請求項２記載の画像形成装置。 - 【請求項４】 Ｍ個の各制御・変調回路は、各々、誤差
増幅回路とサンプルホールド回路と半導体レーザ駆動回
路とよりなることを特徴とする請求項２又は３記載の画
像形成装置。 - 【請求項５】 前記各サンプルホールド回路は、対応す
る半導体レーザがその制御・変調回路の半導体レーザ駆
動回路により点灯し他の全ての半導体レーザが消灯して
いる時にサンプリング動作してサンプル信号を出力する
ことを特徴とする請求項４記載の画像形成装置。 - 【請求項６】 前記半導体レーザはＭ個（Ｍ≧２）個で
あり、 前記制御・変調手段は、前記各半導体レーザ毎に個別な
Ｍ個の制御・変調回路を備え、 前記第１の分周回路に対する第１のリセット信号は前記
同期信号の最初の立上がりで前記ＰＬＬ回路の出力に同
期した信号であり、 前記ＰＬＬ回路の出力を分周する第２の分周回路を含
み、前記同期信号の次の立上がりで前記ＰＬＬ回路の出
力に同期した第２のリセット信号により前記第２の分周
回路をリセットして、第２の画像処理クロックを生成す
る第２の画像処理クロック生成手段を前記ＩＣ回路中に
備えることを特徴とする請求項１記載の画像形成装置。 - 【請求項７】 画像変調信号に基づいて変調駆動される
半導体レーザと、この半導体レーザから出射されたレー
ザ光を回転駆動される感光体上に偏向走査させる走査光
学手段と、前記感光体に対して所定位置に配設されたセ
ンサを有し前記走査光学手段より偏向走査されたレーザ
光を受光して同期信号を発生する同期信号検出手段とを
備え、前記同期信号に基づく所定のタイミングで前記レ
ーザ光を前記感光体上に偏向走査させて前記画像変調信
号に応じた静電潜像を形成する画像形成装置において、 前記半導体レーザはＭ個（Ｍ≧２）個であり、 基準クロックが入力される位相周波数比較回路と、電圧
制御発振回路と、分周比Ｎが設定自在な可変分周回路と
がループ接続されて、前記基準クロックのＮ倍の周波数
信号を出力するＰＬＬ回路と、このＰＬＬ回路の出力を
分周する第１の分周回路とを含み、第１の画像処理クロ
ックを生成する第１の画像処理クロック生成手段と、 前記ＰＬＬ回路とこのＰＬＬ回路の出力を分周する第２
の分周回路とを含み、第２の画像処理クロックを生成す
る第２の画像処理クロック生成手段と、 前記各半導体レーザ毎に個別に制御・変調回路を備えた
制御・変調手段と、を１つのＩＣ回路により形成し、 前記同期信号と前記ＰＬＬ回路の出力とに同期した同一
の第１，２のリセット信号により前記第１，２の分周回
路をリセットして各々前記第１，２の画像処理クロック
生成手段により前記第１，２の画像処理クロックを生成
させる動作モードと、前記同期信号の最初の立上がりで
前記ＰＬＬ回路の出力に同期した第１のリセット信号に
より前記第１の分周回路をリセットして前記第１の画像
処理クロック生成手段により前記第１の画像処理クロッ
クを生成させるともに前記同期信号の次の立上がりで前
記ＰＬＬ回路の出力に同期した第２のリセット信号によ
り前記第２の分周回路をリセットして前記第２の画像処
理クロック生成手段により前記第２の画像処理クロック
を生成させる動作モードとを動作設定信号により選択自
在としたことを特徴とする画像形成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29363898A JP3742513B2 (ja) | 1998-10-15 | 1998-10-15 | 画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29363898A JP3742513B2 (ja) | 1998-10-15 | 1998-10-15 | 画像形成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000118038A true JP2000118038A (ja) | 2000-04-25 |
| JP3742513B2 JP3742513B2 (ja) | 2006-02-08 |
Family
ID=17797312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29363898A Expired - Fee Related JP3742513B2 (ja) | 1998-10-15 | 1998-10-15 | 画像形成装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3742513B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603116B2 (en) | 2001-03-07 | 2003-08-05 | Ricoh Company, Ltd. | Method and apparatus for image forming with multiple laser beams |
| US7289000B2 (en) | 2005-05-18 | 2007-10-30 | International Business Machines Corporation | Clock scaling to optimize PLL clock generation accuracy |
| JP2007318162A (ja) * | 1999-04-26 | 2007-12-06 | Ricoh Co Ltd | 半導体レーザ駆動制御回路及び画像形成装置 |
| JP2008021907A (ja) * | 2006-07-14 | 2008-01-31 | Texas Instr Japan Ltd | 発光素子駆動装置 |
| JP2010118700A (ja) * | 2010-02-24 | 2010-05-27 | Texas Instr Japan Ltd | 発光素子駆動装置 |
-
1998
- 1998-10-15 JP JP29363898A patent/JP3742513B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318162A (ja) * | 1999-04-26 | 2007-12-06 | Ricoh Co Ltd | 半導体レーザ駆動制御回路及び画像形成装置 |
| US6603116B2 (en) | 2001-03-07 | 2003-08-05 | Ricoh Company, Ltd. | Method and apparatus for image forming with multiple laser beams |
| US7289000B2 (en) | 2005-05-18 | 2007-10-30 | International Business Machines Corporation | Clock scaling to optimize PLL clock generation accuracy |
| JP2008021907A (ja) * | 2006-07-14 | 2008-01-31 | Texas Instr Japan Ltd | 発光素子駆動装置 |
| JP4540643B2 (ja) * | 2006-07-14 | 2010-09-08 | 日本テキサス・インスツルメンツ株式会社 | 発光素子駆動装置 |
| JP2010118700A (ja) * | 2010-02-24 | 2010-05-27 | Texas Instr Japan Ltd | 発光素子駆動装置 |
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|---|---|
| JP3742513B2 (ja) | 2006-02-08 |
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