JP2007318162A - 半導体レーザ駆動制御回路及び画像形成装置 - Google Patents

Abstract

【課題】半導体レーザに駆動電流を加算するための電流設定回路等を要せず、低廉・小型に構成できる半導体レーザに対する半導体レーザ駆動制御回路を提供する。
【解決手段】発光指令信号LDONが"１"の場合、第１のホールドコンデンサＣ１に制御電圧が充電され、その出力により半導体レーザ４１の端子間電圧を制御することで光出力が所望の値になるように制御し、発光指令信号LDONが"０"の場合は第１のホールドコンデンサＣ１はその制御値を保持する。一方、発光指令信号LDONが"０"の場合には、半導体レーザ４１に流れる電流検出用抵抗ＲＥの端子間電圧が第２の誤差増幅器４５に入力され、バイアス電流になるように第２のホールドコンデンサＣ２を介して制御される。即ち、発光指令信号LDONが"１"の場合は第１のホールドコンデンサＣ１の端子電圧が、発光指令信号LDONが"０"場合には第２のホールドコンデンサＣ２の電圧が半導体レーザ４１の端子間に印加される。
【選択図】図１１

Description

本発明の一態様は、信号生成回路、この信号生成回路を具備した半導体レーザ駆動制御回路及びその半導体レーザを書込み光源として用いるレーザプリンタ、デジタル複写機等の電子写真プロセスを利用した画像形成装置に関する。

電子写真プロセスを利用した一般的な画像形成装置の概略構成例を図１２に示す。同図において、ポリゴンミラー１が回転することにより半導体レーザユニット２から出力されたレーザ光はポリゴンミラー１により偏向走査され、ｆθレンズ３を介して感光体４上を露光し静電潜像を形成する。また、半導体レーザユニット２は画像処理ユニット５により生成された画像データと位相同期回路６により位相が設定された画像クロックとに従い、レーザ駆動回路７を介して半導体レーザの発光時間をコントロールすることにより感光体４上の静電潜像をコントロールする。また、位相同期回路６はクロック生成回路８により生成されたクロックをポリゴンミラー１により偏向走査された半導体レーザの光を検出するフォトディテクタ９に同期した位相に設定する。

また、この種の画像形成装置において光書込み用に用いられる半導体レーザに対する駆動制御回路例としては、例えば、特開平５−０７５１９９号公報、特開平５−２３５４４６号公報、特開平９−３２１３７６号公報等に示されるものがある。その内容を要約すると、半導体レーザの光出力をモニタする受光素子の受光電流と発光指令電流とを常時比較することにより高速に半導体レーザを制御する光電気負帰還ループを構成し、かつ、発光指令電流に比例した電流を半導体レーザに光電気負帰還ループの出力電流に加算して流すことにより高速に半導体レーザを変調させるようにしたものである。このようにすることにより、半導体レーザの温度特性・ドウループ特性などを抑制し、かつ、高速変調を実現できる。
特開平５−０７５１９９号公報 特開平５−２３５４４６号公報 特開平９−３２１３７６号公報

図１２に示すように、レーザ駆動回路７、位相同期回路６、クロック生成回路８はレーザ走査光学系を用いた画像形成装置では、感光体４上に形成する静電潜像の位置精度、間隔精度上必要不可欠なものであり、このため画像クロックと同一の周波数を画像形成装置内で幾つもの経路を必要としてしまい、画像形成装置のＥＭＩの問題を引き起こしている。同時に、部品点数が多くなるためコスト上昇にもなる。

また、レーザプリンタ等にあっては、高速・高密度化に伴い１つの光源からの光だけではなく複数個の光源からの光により同時に記録することにより高速・高密度化を図る方法が採用されつつある。このような場合には、光源として複数個の半導体レーザを使用する場合と半導体レーザアレイを使用する場合とがあり、適宜システム的観点から選択されることが望ましい。しかしながら、従来、半導体レーザアレイに対しては受光素子が全ての半導体レーザに共通であるため、前述した特開平５−０７５１９９号公報、特開平５−２３５４４６号公報、特開平９−３２１３７６号公報等に記載されている半導体レーザ駆動制御方法が使用できず、結果的に半導体レーザアレイを使用する場合には、コスト的に高くついてしまう。

このようなことから、複数個の光源を用いる場合には、光源として複数個の半導体レーザを使用するほうか有利といえる。しかし、前述した公報等に示される半導体レーザ駆動制御方法による場合、半導体レーザの光出力をモニタする受光素子の特性により、半導体レーザの光出力が小さくなってくると受光素子の光入力に対する受光電流出力特性の直線性が著しく劣化してくる。このため、低光出力の場合の制御精度が悪くなり、所定の光出力より大きな光出力になってしまう場合がある。このようなことが発生すると、レーザプリンタ等においては、地肌汚れなどの悪影響を与えてしまう。

また、常時光出力を制御しているため、制御系を正常動作させるためにも光出力を完全に消灯することができない。これはオフセット光を生じさせることになる。また、半導体レーザに駆動電流を加算する駆動電流を設定する回路が必要とされ、レーザプリンタなどの光変調ＩＣの機能を向上させる場合の回路規模的制約を伴うことになる。

そこで、本発明は、光源、例えば半導体レーザが複数個の場合でも、また、その接続がアノード接続、カソード接続の場合を問わず、低廉・小型な構成で適正に駆動制御できる信号生成回路、この信号生成回路を具備した半導体レーザ駆動制御回路及びこれを用いた画像形成装置を提供することを目的とする。

加えて、光源、例えば半導体レーザの光出力をモニタする受光素子の応答速度による影響の少ない制御が可能で、高精度な光強度が設定できる半導体レーザ駆動制御回路及びこれを用いた画像形成装置を提供することを目的とする。

また、光源、例えば半導体レーザのバイアス電流の検出回路の応答速度の影響を受けずにバイアス電流を設定できる信号生成回路、この信号生成回路を具備した半導体レーザ駆動制御回路及びこれを用いた画像形成装置を提供することを目的とする。

また、ＰＬＬ回路中に含まれる電圧制御発振回路の発振周波数を高く設定せずとも刻みが細かな画像クロックを得ることができる半導体レーザ駆動制御回路及びこれを用いた画像形成装置を提供することを目的とする。

また、ＩＣとしての端子数を削減でき、小型・低コスト化を図れる半導体レーザ駆動制御回路及びこれを用いた画像形成装置を提供することを目的とする。

また、パルス幅変調信号を得るための回路を省略でき、小型・低コスト化を図れる半導体レーザ駆動制御回路及びこれを用いた画像形成装置を提供することを目的とする。

また、画素密度対応が容易な半導体レーザ駆動制御回路及びこれを用いた画像形成装置を提供することを目的とする。

さらに、単一ＩＣにより半導体レーザ制御変調及び画像クロック生成が実現でき、小型・低コスト化を図れる半導体レーザ駆動制御回路及びこれを用いた画像形成装置を提供することを目的とする。

上記目的を達成するため、請求項１記載の発明の半導体レーザ駆動制御回路は、光源の最大光出力を制御してその制御値をホールドする第１の制御ホールド回路と、
前記光源のバイアス電流を制御してその制御値をホールドする第２の制御ホールド回路と、を備える信号生成回路を有し、
前記光源をＮ個（ただし、Ｎ≧２）の半導体レーザとし、
電圧制御発振回路とこの電圧制御発振回路の出力を分周する分周回路とこの分周回路の出力と基準周波数との位相を比較する位相比較回路とからなるＰＬＬ回路と、
前記電圧制御発振回路の出力を分周して各々の位相同期信号に同期した各々の画像クロックを出力するＮ個の画像クロック出力回路と、
前記信号生成回路はＮ個備えられ、前記画像クロック出力回路から出力される各々の前記画像クロックに基づき前記半導体レーザを各々個別に駆動制御する。

従って、低廉・小型で簡単な構成で、光源、例えばアノード接続、カソード接続の何れの半導体レーザであっても制御可能であり、アノード接続、カソード接続の半導体レーザ毎に信号生成回路を用意する必要がない。

また、小型・低コスト化を図れる。

また、本発明の一態様は、前記信号生成回路において、前記光源を点灯する発光指令信号とこの発光指令信号を遅延させた遅延信号との論理和により前記第１の制御ホールド回路の動作を制御する制御タイミングを生成する第１のタイミング生成回路を備える。

従って、光源、例えば半導体レーザの光出力をモニタする受光素子の応答速度による影響の少ない制御が可能で、高精度な光強度が設定できる。

また、本発明の一態様は、前記信号生成回路において、前記光源を点灯する発光指令信号とこの発光指令信号を遅延させた遅延信号との論理積により前記第２の制御ホールド回路の動作を制御する制御タイミングを生成する第２のタイミング生成回路を備える。
従って、光源、例えば半導体レーザのバイアス電流の検出回路の応答速度の影響を受けずにバイアス電流を設定できる。
また、本発明の半導体レーザ駆動制御回路は、前記光源を半導体レーザとし、この半導体レーザを駆動制御する信号生成回路を備える。
従って、低廉・小型で簡単な構成で、アノード接続、カソード接続の何れの半導体レーザであっても制御可能であり、アノード接続、カソード接続の半導体レーザ毎に信号生成回路を用意する必要がない。また、半導体レーザの光出力をモニタする受光素子の応答速度による影響の少ない制御が可能で、高精度な光強度が設定できる。さらに、半導体レーザのバイアス電流の検出回路の応答速度の影響を受けずにバイアス電流を設定できる。

また、本発明の半導体レーザ駆動制御回路は、前記光源をＮ個（ただし、Ｎ≧２）の半導体レーザとし、電圧制御発振回路とこの電圧制御発振回路の出力を分周する分周回路とこの分周回路の出力と基準周波数との位相を比較する位相比較回路とからなるＰＬＬ回路と、前記電圧制御発振回路の出力を分周して各々の位相同期信号に同期した各々の画像クロックを出力するＮ個の画像クロック出力回路と、前記画像クロック出力回路から出力される各々の前記画像クロックに基づき前記半導体レーザを各々個別に駆動制御するＮ個の信号生成回路と、を備える。
従って、小型・低コスト化を図れる。
また、本発明の一態様は、前記半導体レーザ駆動制御回路において、前記ＰＬＬ回路とＮ個の前記画像クロック出力回路とＮ個の信号生成回路とが単一のＩＣ内に組込まれている。
従って、小型・低コスト化を図れる。
また、本発明の一態様は、前記半導体レーザ駆動制御回路において、前記ＰＬＬ回路は、基準周波数をＦ、前記分周回路の分周比をＮ、前記電圧制御発振回路の出力周波数をＦVCOとしたときＦVCO＝Ｆ×（Ｎ＋０．５）となるように設定されている。
従って、ＰＬＬ回路中に含まれる電圧制御発振回路の発振周波数を高く設定せずとも刻みが細かな画像クロックを得ることができる。
また、本発明の一態様は、前記半導体レーザ駆動制御回路において、前記分周回路の分周比Ｎは、シリアルデータにより設定自在である。
従って、ＩＣとしての端子数を削減でき、小型・低コスト化を図れる。
また、本発明の一態様は、前記半導体レーザ駆動制御回路において、Ｎ個の前記画像クロック出力回路は異なる位相の複数のパルス信号を出力するものとし、入力される画像データと前記パルス信号とに基づきパルス幅変調信号を生成するパルス幅生成回路を有する。
従って、パルス幅変調信号を得るための回路を省略でき、小型・低コスト化を図れる。
また、本発明の一態様は、前記半導体レーザ駆動制御回路において、前記パルス幅生成回路は、モード設定に応じてパルス幅変調パターンが変更自在である。
従って、画素密度対応が容易となる。
また、本発明の一態様は、前記半導体レーザ駆動制御回路において、前記ＩＣ内に前記半導体レーザに対する供給電源の電圧を監視する電圧監視保護回路を備える。
従って、単一ＩＣにより半導体レーザ制御変調及び画像クロック生成が実現でき、小型・低コスト化を図れる。
また、本発明の画像形成装置は、Ｎ個（ただし、Ｎ≧２）の半導体レーザと、前記半導体レーザ駆動制御回路と、を備える。
従って、画像形成装置に関して前記半導体レーザ制御回路を用いたメリットを活かし、画素密度対応の容易化等を図れる。

請求項１記載の発明の半導体レーザ駆動制御回路によれば、光源の最大光出力を制御してその制御値をホールドする第１の制御ホールド回路と、前記光源のバイアス電流を制御してその制御値をホールドする第２の制御ホールド回路と、を備えるので、低廉・小型で簡単な構成で、光源、例えばアノード接続、カソード接続の何れの半導体レーザであっても制御可能であり、アノード接続、カソード接続の半導体レーザ毎に用意する必要がない信号生成回路を提供できる。

また、請求項１記載の発明の半導体レーザ駆動制御回路によれば、前記光源をＮ個（ただし、Ｎ≧２）の半導体レーザとし、電圧制御発振回路とこの電圧制御発振回路の出力を分周する分周回路とこの分周回路の出力と基準周波数との位相を比較する位相比較回路とからなるＰＬＬ回路と、前記電圧制御発振回路の出力を分周して各々の位相同期信号に同期した各々の画像クロックを出力するＮ個の画像クロック出力回路と、前記画像クロック出力回路から出力される各々の前記画像クロックに基づき前記半導体レーザを各々個別に駆動制御する請求項１ないし３の何れか一に記載のＮ個の信号生成回路と、を備えるので、Ｎ個の半導体レーザを駆動させるための半導体レーザ駆動制御回路の小型・低コスト化を図れる。

また、本発明によれば、前記信号生成回路において、前記光源を点灯する発光指令信号とこの発光指令信号を遅延させた遅延信号との論理和により前記第１の制御ホールド回路の動作を制御する制御タイミングを生成する第１のタイミング生成回路を備えるので、光源、例えば半導体レーザの光出力をモニタする受光素子の応答速度による影響の少ない制御が可能で、高精度な光強度を設定することができる。
また、本発明によれば、前記信号生成回路において、前記光源を点灯する発光指令信号とこの発光指令信号を遅延させた遅延信号との論理積により前記第２の制御ホールド回路の動作を制御する制御タイミングを生成する第２のタイミング生成回路を備えるので、光源、例えば半導体レーザのバイアス電流の検出回路の応答速度の影響を受けずにバイアス電流を設定することができる。
また、本発明の半導体レーザ駆動制御回路によれば、前記光源を半導体レーザとし、この半導体レーザを駆動制御する信号生成回路を備えるので、低廉・小型で簡単な構成で、アノード接続、カソード接続の何れの半導体レーザであっても制御可能であり、アノード接続、カソード接続の半導体レーザ毎に信号生成回路を用意する必要がなく、また、半導体レーザの光出力をモニタする受光素子の応答速度による影響の少ない制御が可能で、高精度な光強度を設定することができ、さらに、半導体レーザのバイアス電流の検出回路の応答速度の影響を受けずにバイアス電流を設定することができる。

また、本発明によれば、前記半導体レーザ駆動制御回路において、前記ＰＬＬ回路とＮ個の前記画像クロック出力回路とＮ個の信号生成回路とが単一のＩＣ内に組込まれているので、Ｎ個の半導体レーザを駆動させるための半導体レーザ駆動制御回路の小型・低コスト化を効率よく図れる。

また、本発明によれば、前記半導体レーザ駆動制御回路において、前記ＰＬＬ回路は、基準周波数をＦ、前記分周回路の分周比をＮ、前記電圧制御発振回路の出力周波数をＦVCOとしたとき、ＦVCO＝Ｆ×（Ｎ＋０．５）となるように設定されているので、ＰＬＬ回路中に含まれる電圧制御発振回路の発振周波数を高く設定せずとも刻みが細かな画像クロックを得ることができる。

また、本発明によれば、前記半導体レーザ駆動制御回路において、前記分周回路の分周比Ｎは、シリアルデータにより設定自在であるので、ＩＣとしての端子数を削減でき、小型・低コスト化を図れる。

また、本発明によれば、前記半導体レーザ駆動制御回路において、Ｎ個の前記画像クロック出力回路は異なる位相の複数のパルス信号を出力するものとし、入力される画像データと前記パルス信号とに基づきパルス幅変調信号を生成するパルス幅生成回路を有するので、パルス幅変調信号を得るための回路を省略でき、小型・低コスト化を図れる。

また、本発明によれば、前記半導体レーザ駆動制御回路において、前記パルス幅生成回路は、モード設定に応じてパルス幅変調パターンが変更自在であるので、画素密度対応が容易となる。

また、本発明によれば、前記半導体レーザ駆動制御回路において、前記ＩＣ内に前記半導体レーザに対する供給電源の電圧を監視する電圧監視保護回路を備えるので、単一ＩＣにより半導体レーザ制御変調及び画像クロック生成が実現でき、小型・低コスト化を図れる。

また、本発明の画像形成装置によれば、Ｎ個（ただし、Ｎ≧２）の半導体レーザと、前記半導体レーザ駆動制御回路と、を備えるので、画像形成装置に関して前記半導体レーザ制御回路を用いたメリットを活かし、画素密度対応の容易化等を図れる。

本発明の一実施の形態を図１ないし図１１に基づいて説明する。本実施の形態は、特に図示しないが、例えば図１２に示した場合と同様に、画像変調信号に基づいて光源としての半導体レーザを変調駆動し、その半導体レーザの光を回転駆動される感光体に対してポリゴンミラー等の走査手段により偏向走査させながら、同期検知センサにより検知される同期信号に基づく所定のタイミングで露光することにより静電潜像を形成する画像形成装置に適用される。

図１は、本実施の形態による半導体レーザ駆動制御回路の構成例を示すブロック図である。本実施の形態では、光源として２個の半導体レーザを用いる画像形成装置用を想定している。本実施の形態の半導体レーザ駆動制御回路は、単一のＩＣ１１構成とされている。このＩＣ１１中、Ｖoltage-Ｒeference１２はＩＣ１１全体の基準電源供給回路であり、後述するようなその他の回路ブロックヘ基準電源を供給する。位相比較回路（Ｐhase-Ｄetector）１３、電圧制御発振回路（ＶＣＯ）１４、クロックドライバ（ＣlockＤriver）１５、分周回路である１１ビットプログラマブルカウンタ（１１BIT-Ｐrogrammable-Ｃounter）１６により外部入力される基準周波数F-REFに従ったＰＬＬ回路（ＰＬＬ-Ｌoop）１７を構成している。

ここで、１１ビットプログラマブルカウンタ１６はカウンタレジスタ（Ｃounter-Ｒegister）１８の上位１１BITにより設定されるシリアルデータによりカウント動作を実行し、カウント値が設定値になるとLoad信号を出力する。また、クロックドライバ１５はカウンタレジスタ１８の最下位BIT LData０に従い、１１ビットプログラマブルカウンタ１６のLoad信号のタイミングでLData０が"１"の場合、Ｌoad信号入力前の出力に対し反転出力を出す。

このタイミング図を図２に示す。図２中、CLK信号は電圧制御発振回路１４の出力クロックであり、Load信号が１１ビットプログラマブルカウンタ１６の出力、VCLK信号がクロックドライバ１５の出力、１／２CLK信号がクロックドライバ１５の内部信号であり、Cload信号が１１ビットプログラマブルカウンタ１６のカウント値をロードさせるタイミング信号である。CLoad信号はVCLK信号と同様にクロックドライバ１５から１１ビットプログラマブルカウンタ１６に出力される。また、１／２CLK信号によりLoad信号が入力される前のVCLK信号の状態に対する記憶機能を発揮する。また、位相比較回路１３は基準周波数Ｆ-REFとLoad信号の立上りエッジの位相を比較し、誤差がある場合にはその位相差に応じPLLOUT端子に出力する。このPLLOUT端子とPLLIN端子との間にはラグリードフィルタ（図示せず）が付加され、その結果、電圧制御発振回路１４の発振周波数（出力周波数ＦVCO）を制御する。このようにして、位相比較回路１３と電圧制御発振回路１４とクロックドライバ１５と１１ビットプログラマブルカウンタ１６とによりＰＬＬ回路１７が形成されている。

このように構成された結果、電圧制御発振回路１４の出力周波数ＦVCOは基準周波数F-REF、１１ビットプログラマブルカウンタ１６のカウント設定値（分周比Ｎ）とにより、
ＦVCO＝Ｆ-REF×Ｎ（LData０＝０の場合)
ＦVCO＝Ｆ-REF×(Ｎ＋０．５)（LData０＝１の場合)
のように決定される。ここで、電圧制御発振回路１４はデューティが５０%になるように差動形式の対称形により構成している。

このように構成することにより、電圧制御発振回路１４の出力周波数ＦVCOは人力クロック（基準周波数）Ｆ-REFの整数倍に限らず非整数倍をも設定できるようになり、より低い電圧制御発振回路１４の発振周波数で刻みの細かな発振周波数が得られる。

ここで、カウンタレジスタ１８の回路構成例を図３、動作タイミング図を図４に示す。即ち、このカウンタレジスタ１８は１２個のフリップフロップ１９の縦列接続よりなり、最下位BITのLData0を除く最上位BITのLData11からLData1までの１１ビットのデータを分周比設定用のシリアルデータとして１１ビットプログラマブルカウンタ１６に出力する。従って、ＩＣ１１としての端子数を削減でき、小型・低コスト化を図れる。

次に、電圧制御発振回路１４の出力クロックは、Ｐクロック発生器（ＰclockＧenerator）２０に入力されている。このＰクロック発生器２０は内部的な電圧レベルシフトとバッファ動作を担当している。このＰクロック発生器２０の出力PVCLKはＡＣＫセレクタ（ＡＣＫＳelector）２１とＢＣＫセレクタ（ＢＣＫＳelector）２２とに入力され、各々第１，第２の位相同期信号XADETP，XBDETPとから第１，第２の位相同期信号XADETP，XBDETPに同期した信号Areset，Breset，ACLK，BCLKを出力する。ＡＣＫセレクタ２１に接続されたＡクロックドライバ（ＡＣlockＤriver）２３は信号ACLKを４分周し、信号Aresetにより分周回路がリセットされる。このようにして電圧制御発振回路１４の出力クロックが４分周される。ＢＣＫセレクタ２２に接続されたＢクロックドライバ（ＢＣlockＤriver）２４側でも同様である。第１，第２の位相同期信号XADETP，XBDETPに対し電圧制御発振回路１４の出力クロックの反転状態も使用するので、約１／８クロックサイクルで同期した第１，第２の画像クロック信号APCLK，BPCLKが得られる。ここに、ＡＣＫセレクタ２１及びＡクロックドライバ２３により第１の画像クロック出力回路２５が形成され、ＢＣＫセレクタ２２及びＢクロックドライバ２４により第２の画像クロック出力回路２６が形成されている。

このタイミング図を図５に示す。図５において、信号ACLKは前の状態と同じ位相になる場合を示している。ADETPにより信号ACLKは逆位相になる場合も同様な動作になる。また、ＡＣＫセレクタ２１及びＡクロックドライバ２３の動作とＢＣＫセレクタ２２及びＡクロックドライバ２４の動作とは、入力される信号が第１，第２の位相同期信号XADETP，XBDETPで違うだけであり、動作は同じである。このようにすることにより、ＰＬＬ回路１７を１つだけ用意することにより、２チャンネルの位相同期したクロックが得られ、かつ、電圧制御発振回路１４の発振周波数の１／４のクロックで位相同期精度が約１／８のクロックが得られる。

また、Ａクロックドライバ２３、Ｂクロックドライバ２４からは４つの位相で画像クロック出力信号APCLK，BPCLKに周波数が一致したパルスが出力される。このパルス波形のＡクロックドライバ２３側の出力例を図６に示す。以下、ＡチャンネルとＢチャンネルとは同様なのでＡチャンネルのみについて説明する。Ａクロックドライバ２３から出力される４つのパルスA0〜A3は１／８クロックだけ位相がシフトしており、ＡＰ１セレクタ（ＡＰ１-Ｓelector）２７，ＡＰ２セレクタ（ＡＰ２-Ｓelector）２８に入力される。ここで、パルスA0が第１の画像クロック出力信号APCLKと位相が一致している。外部入力データAD0…AD3はＡラッチ回路（ＡＬatch）２９で取り込まれ、Adata0…Adata3になり、ＡＰ１セレクタ２７，ＡＰ２セレクタ２８に入力される。Ａ２ラッチ回路（ＡＰ２Ｌatch）３０ではAdata0…Adata3を半クロックサイクル遅らせてＡＰ２セレクタ２８へ出力する。

ＡＰ１セレクタ２７，ＡＰ２セレクタ２８ではＭode設定信号により図７、図８に示すようにA0〜A3の正転・反転パルスを選択して出力する。

図７においては、Ｍode＝０の場合を示し、これは、入力データの各ビットが各画素に対応する変調信号と見倣される。また、図８の場合にはＭode＝１の場合であり、各データに従い多値変調するパルスに対応する。なお、これらの図７及び図８において、出力パルスは網掛け部分がＨレベル"１"であることを簡略化して示している。

このようにしてＡＰ１セレクタ２７，ＡＰ２セレクタ２８により選択された信号AP1，AP2は最終的に
ＡＰ１・／Ａ０＋ＡＰ２・Ａ０
（"／"は反転、"・"は論理積ＡＮＤ、"＋"は論理和ＯＲを意味する）の論理がとられ、パルス幅変調信号が生成される。このパルス幅変調信号により後述する半導体レーザが変調される。このタイミング図を図９に示す。このようにして、Ａラッチ回路２９、Ａ２ラッチ回路３０、ＡＰ１セレクタ２７及びＡＰ２セレクタ２８によりパルス幅生成回路３１が構成されており、一方（Ａチャンネル側）の半導体レーザ用の信号生成回路であるＡＬＤコントローラ（ＡＬＤ-Ｃontroller）３２に出力させる。

他方（Ｂチャンネル側）についても同様であり，Ｂラッチ回路３３、Ｂ２ラッチ回路３４、ＢＰ１セレクタ３５及びＢＰ２セレクタ３６によりパルス幅生成回路３７が構成されており、信号生成回路であるＢＬＤコントローラ（ＢＬＤ-Ｃontroller）３８に出力させる。

次に、図１０にカソードコモンの場合の半導体レーザ４１の信号生成回路例を示す。この構成は図１中のＡＬＤコントローラ３２、ＢＬＤコントローラ３８において使用される。半導体レーザ４１の光出力をモニタする受光素子４２は、外部可変可能な可変抵抗ＶＲにより電圧に変換され、その端子電圧が第１の誤差増幅器４３に入力され、この第１の誤差増幅器４３では基準電圧Ｒefference Ｖoltageと比較される。半導体レーザ４１に接続されたカソードコモンのトランジスタ４４に対する発光指令信号LDONが"１"の場合、第１のホールドコンデンサＣ１に制御電圧が充電され、その出力により半導体レーザ４１の端子間電圧を制御することにより半導体レーザ４１の光出力が所望な値になるように制御される。発光指令信号LDONが"０"の場合には第１のホールドコンデンサＣ１はその制御値を保持する動作を行う。また、発光指令信号LDONが"０"の場合には、半導体レーザ４１に流れる電流検出用抵抗ＲＥの端子間電圧が第２の誤差増幅器４５に入力され、バイアス電流になるように第２のホールドコンデンサＣ２を介して制御される。このようにして、発光指令信号LDONが"１"の場合は第１のホールドコンデンサＣ１の端子電圧が、発光指令信号LDONが"０"場合には第２のホールドコンデンサＣ２の電圧が半導体レーザ４１の端子間に印加される。

このようにして、発光指令信号LDON が"１"の場合には所定の光出力になるよう制御され、発光指令信号LDONが"０"の場合には半導体レーザ４１に所定のバイアス電流が流れるように制御される。ここに、第１の誤差増幅器４３及び第１のホールドコンデンサＣ１により第１の制御ホールド回路４６が形成され、第２の誤差増幅器４５及び第２のホールドコンデンサＣ２により第２の制御ホールド回路４７が形成されている。

また、本実施の形態では、発光指令信号LDONに対し約１００ｎｓの遅延回路４８の出力と発光指令信号LDONとの論理積を第２のタイミング生成回路としてのＡＮＤゲート４９により発光指令信号LDON＝０の場合の制御がなされるように構成しているので、電流検出用抵抗ＲＥの端子電圧が発光指令信号LDON＝０となった後、安定化するまでの時間的余裕をとることにより、電流検出用抵抗ＲＥの端子電圧の変化の高速性に対する要求仕様を大幅に緩和している。同様に、発光指令信号LDON＝１の場合には、１００ｎｓの遅延回路４７による遅延パルスと論理和を第１のタイミング生成回路としてのＮＯＲゲート５０をとることにより受光素子４２の端子間電圧の時間遅れの影響を受けないように構成されている。

さらに、上述の説明においては、発光指令信号LDONによる制御機能のイネーブル／デゼーブル（Ｅnable／Ｄisable）を説明してきたが、本実施の形態では、発光指令信号LDONにさらに外部からの制御機能のＥnable／Ｄisable機能を有するように構成している。このようにすることにより、半導体レーザ４１の光出力を検出する受光素子４２が１つだけの場合にもこの機能を利用することにより制御可能となる。

図１１はアノード接続の半導体レーザ４１を使用した場合の信号生成回路の構成例であり、動作は図１０に示したカソード接続の場合と同様である。違いは基準電圧Ｒefference Ｖoltage、及びバイアス電流設定用電圧の基準電位がカソード接続の場合にはVLDとなり、アノード接続の場合にはGND基準としての電圧生成方法及び半導体レーザを制御するための第１の誤差増幅器４３への接続だけである。

このように構成することにより、同一の信号生成回路に多少の付加を施すだけでアノード接続の半導体レーザとカソード接続の半導体レーザとを使い分けることが可能になる。

また、図１に示すＩＣ１１においては、電源供給電圧監視回路（Protect）５１が含まれている。この電源供給電圧監視回路５１は半導体レーザ４１の電源電圧VLDが、このＩＣ１１に供給される電源電圧Ｖccより１．５Ｖ低下した場合、VLDErr出力を行うとともに、半導体レーザ４１ヘの駆動電流が０となるための保護回路及びＩＣ１１の供給電圧が所定電圧範囲外になった場合、半導体レーザ４１を保護するための保護回路が含まれている。

このような電源供給電圧監視回路５１をＩＣ１１内に内蔵することにより、外部に半導体レーザ４１に対する電源電圧監視回路が省略することができる。また、MALD，MBLD信号は内部のパルス幅変調とは独立に半導体レーザ４１を点灯することができる信号である。このようにすることによりＩＣ１１のパルス変調機能を使用した場合にも半導体レーザ４１の変調が可能となる。

なお、本実施の形態では、光源として２個の半導体レーザを用いた場合への適用例を示したが、半導体レーザの個数Ｎは３個以上であってもよい。その場合、半導体レーザの個数Ｎに合わせて、図１０や図１１に示したような信号生成回路の個数や画像クロック出力回路の個数をＮ個に増やせばよい。

本発明の一実施の形態を示す半導体レーザ駆動制御回路なるＩＣ内の構成例を示すブロック回路図である。 Ｌoad信号等のタイミングを示すタイムチャートである。 カウンタレジスタの構成例を示すブロック図である。 その動作タイミングを示すタイムチャートである。 画像クロック信号の動作タイミングを示すタイムチャートである。 Ａクロックドライバ側のパルス波形を示すタイムチャートである。 Ｍode＝０時のＡＰ１，ＡＰ２の出力例の組合せパターンを示す説明図である。 Ｍode＝１時のＡＰ１，ＡＰ２の出力例の組合せパターンを示す説明図である。 パルス幅変調信号による半導体レーザ駆動タイミング例を示すタイムチャートである。 カソードコモンの半導体レーザの場合の半導体レーザ用の信号生成回路の構成例を示す回路図である。 アノードコモンの半導体レーザの場合の半導体レーザ用の信号生成回路の構成例を示す回路図である。 一般的な画像形成装置における光書込系の概略を示す構成図である。

符号の説明

１１ ＩＣ＝半導体レーザ駆動制御回路
１３ 位相比較回路
１４ 電圧制御発振回路
１６ 分周回路
１７ ＰＬＬ回路
２５，２６ 画像クロック出力回路
３１ パルス幅生成回路
３２ 信号生成回路
３７ パルス幅生成回路
３８ 信号生成回路
４１ 半導体レーザ＝光源
４６ 第１の制御ホールド回路
４７ 第２の制御ホールド回路
４９ 第２のタイミング生成回路
５０ 第１のタイミング生成回路
５１ 電源供給電圧監視回路

Claims (10)

1. 光源の最大光出力を制御してその制御値をホールドする第１の制御ホールド回路と、
   前記光源のバイアス電流を制御してその制御値をホールドする第２の制御ホールド回路と、を備える信号生成回路を有し、
   前記光源をＮ個（ただし、Ｎ≧２）の半導体レーザとし、
   電圧制御発振回路とこの電圧制御発振回路の出力を分周する分周回路とこの分周回路の出力と基準周波数との位相を比較する位相比較回路とからなるＰＬＬ回路と、
   前記電圧制御発振回路の出力を分周して各々の位相同期信号に同期した各々の画像クロックを出力するＮ個の画像クロック出力回路と、
   前記信号生成回路はＮ個備えられ、前記画像クロック出力回路から出力される各々の前記画像クロックに基づき前記半導体レーザを各々個別に駆動制御する半導体レーザ駆動制御回路。
2. 前記ＰＬＬ回路とＮ個の前記画像クロック出力回路とＮ個の前記信号生成回路とが単一のＩＣ内に組込まれている請求項１記載の半導体レーザ駆動制御回路。
3. 前記ＰＬＬ回路は、基準周波数をＦ、前記分周回路の分周比をＮ、前記電圧制御発振回路の出力周波数をＦVCOとしたとき
   ＦVCO＝Ｆ×（Ｎ＋０．５）
   となるように設定されている請求項１記載の半導体レーザ駆動制御回路。
4. 前記分周回路の分周比Ｎは、シリアルデータにより設定自在である請求項３記載の半導体レーザ駆動制御回路。
5. Ｎ個の前記画像クロック出力回路は異なる位相の複数のパルス信号を出力するものとし、入力される画像データと前記パルス信号とに基づきパルス幅変調信号を生成するパルス幅生成回路を有する請求項１記載の半導体レーザ駆動制御回路。
6. 前記パルス幅生成回路は、モード設定に応じてパルス幅変調パターンが変更自在である請求項５記載の半導体レーザ駆動制御回路。
7. 前記ＩＣ内に前記半導体レーザに対する供給電源の電圧を監視する電圧監視保護回路を備える請求項２記載の半導体レーザ駆動制御回路。
8. 前記信号生成回路は、前記光源を点灯する発光指令信号とこの発光指令信号を遅延させた遅延信号との論理和により前記第１の制御ホールド回路の動作を制御する制御タイミングを生成する第１のタイミング生成回路を備える請求項１記載の半導体レーザ駆動制御回路。
9. 前記信号生成回路は、前記光源を点灯する発光指令信号とこの発光指令信号を遅延させた遅延信号との論理積により前記第２の制御ホールド回路の動作を制御する制御タイミングを生成する第２のタイミング生成回路を備える請求項１記載の半導体レーザ駆動制御回路。
10. Ｎ個（ただし、Ｎ≧２）の半導体レーザと、
    請求項１ないし９の何れか一に記載の半導体レーザ駆動制御回路と、を備える画像形成装置。

Images