JP2001018445A

JP2001018445A - 画像形成装置

Info

Publication number: JP2001018445A
Application number: JP11193925A
Authority: JP
Inventors: Masaaki Ishida; 雅章石田; Hidetoshi Ema; 秀利江間
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1999-07-08
Filing date: 1999-07-08
Publication date: 2001-01-23

Abstract

(57)【要約】【課題】動作速度が速い場合でも画像の高階調性を実
現できる画像形成装置を提供する。【解決手段】走査光検出手段からの検出信号に同期し
た基準となるクロック信号を生成するクロック生成部６
３と、デジタル多値画像データに略反比例する遅延信号
を生成し、基準となるクロック信号の正転もしくは反転
信号を遅延信号に基づき所望の位相で遅延させるアナロ
グ遅延手段と、アナログ遅延手段で生成されたパルスと
クロック信号とに基づいてパルス幅変調された画像変調
信号を生成する画像変調信号生成手段とが、１チップの
集積回路に実装されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、レーザプリンタ，
ＬＥＤプリンタ，光ディスク装置，デジタル複写機，光
通信装置等に利用される画像形成装置に関する。

【０００２】

【従来の技術】近年、光源の光出力を変調する方式とし
て、光の量自体を変調するパワー変調方式、光の点灯時
間を変調するパルス幅変調方式、およびその両者を組み
合わせたパワー・パルス幅混合変調方式などがある。そ
れらの方式のうち、パルス幅変調方式としては、例えば
図２３に示すように、各パルス発生周期に対応した三角
波もしくはのこぎり波を発生し(図２３(ａ))、三角波も
しくはのこぎり波のレベルをコンパレータを用いてスラ
イスレベルと比較することでパルス幅変調信号を生成す
る(図２３(ｂ))所謂アナログ的なパルス幅変調方式や、
例えば、図２４に示すように、高周波クロックを生成し
(図２４(ａ))、デジタル的にそのクロックを分周するこ
とで遅延パルスを生成し(図２４(ｂ)，(ｃ)，(ｄ))、そ
の論理和または論理積でパルス幅変調信号(図２４(ｅ)
には、図２４(ｂ)のパルスと図２４(ｃ)のパルスとの論
理積をとったパルス幅変調信号が示されている)を生成
する所謂デジタル式のパルス幅変調方式などが提案され
ている。

【０００３】

【発明が解決しようとする課題】ところで、近年、パル
ス幅変調にて画像の階調表現を行なう画像形成装置にお
いては動作速度の高速化が望まれている。なお、図２５
には、パルス幅変調にて画像の階調表現を行なう仕方の
一例が示されている。すなわち、１画素を黒画素として
表現する場合には、図２５(ａ)に示すように、１画素分
(１ドット分)のパルス幅をもつパルスを生成する。ま
た、１画素を白画素として表現する場合には、図２５
(ｂ)に示すように、パルス幅が０のパルスを生成する
(すなわち、パルスを発生しない)。また、１画素を中間
画素(グレイ階調の画素)として表現する場合には、図２
５(ｃ)あるいは(ｄ)に示すように、１画素分(１ドット
分)のパルス幅よりも小さいパルス幅をもつパルスを生
成することによって、階調表現を行なうことができる。

【０００４】しかしながら、パルス幅変調方式として、
上述した従来のアナログ的なパルス幅変調方式を用いる
場合、三角波もしくはのこぎり波の直線性，再現性と動
作速度の高速化とが両立しない。すなわち、動作速度を
高速化させると、三角波もしくはのこぎり波の直線性
(リニアリティー)を得ることが困難になり、正確なパル
ス幅を得ることができない。また、パルス幅変調方式と
して上述した従来のデジタル式のパルス幅変調方式を用
いる場合には、最高動作周波数はデバイスに依存し、画
像の階調性と動作速度の高速化が両立しない。

【０００５】例えば、画素クロックが５０ＭＨｚにおい
て２５６値変調をパルス幅で行なおうとすれば、アナロ
グ的なパルス幅変調方式においては２０ｎ秒の周期にお
いて三角波もしくはのこぎり波に良好な直線性およびス
イングをもたせることは困難である。また、デジタル式
のパルス幅変調方式においては５０ＭＨｚ×２５６＝１
２．８ＧＨｚのクロックを有する構成が必要となるが、
１２．８ＧＨｚのクロックを有する構成を実現すること
は困難である。

【０００６】このように、従来では、高階調性を実現で
き、かつ、高速動作を実現する画像形成装置を提供する
ことは困難であった。

【０００７】本発明は、動作速度が速い場合でも画像の
高階調性を実現できる画像形成装置を提供することを目
的としている。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、階調を表現するデジタル多
値画像データに基づいてパルス幅変調された画像変調信
号により半導体レーザの光出力を駆動し、光出力を回転
感光体に走査する走査手段と、回転感光体に対し所定の
位置において走査手段からの走査光を検出する走査光検
出手段とを有し、走査光検出手段からの検出信号に基づ
いた所定のタイミングでデジタル多値画像データに応じ
た静電潜像を形成し、記録媒体に静電潜像に応じた画像
を形成する画像形成装置において、走査光検出手段から
の検出信号に同期した基準となるクロック信号を生成す
るクロック生成部と、デジタル多値画像データに略反比
例する遅延信号を生成し、基準となるクロック信号の正
転もしくは反転信号を遅延信号に基づき所望の位相で遅
延させるアナログ遅延手段と、アナログ遅延手段で生成
されたパルスとクロック信号とに基づいてパルス幅変調
された画像変調信号を生成する画像変調信号生成手段と
が、１チップの集積回路に実装されていることを特徴と
している。

【０００９】また、請求項２記載の発明は、階調を表現
するデジタル多値画像データに基づいてパルス幅変調さ
れた画像変調信号により半導体レーザの光出力を駆動
し、光出力を回転感光体に走査する走査手段と、回転感
光体に対し所定の位置において走査手段からの走査光を
検出する走査光検出手段とを有し、走査光検出手段から
の検出信号に基づいた所定のタイミングでデジタル多値
画像データに応じた静電潜像を形成し、記録媒体に静電
潜像に応じた画像を形成する画像形成装置において、走
査光検出手段からの検出信号に同期した基準となるクロ
ック信号を生成するクロック生成部と、デジタル多値画
像データに略反比例する遅延信号を生成し、基準となる
クロック信号の正転もしくは反転信号を遅延信号に基づ
き所望の位相で遅延させるアナログ遅延手段と、アナロ
グ遅延手段で生成されたパルスとクロック信号とに基づ
いてパルス幅変調された画像変調信号を生成する画像変
調信号生成手段と、半導体レーザの光出力を受光素子に
より検出した受光信号と基準信号とを比較し半導体レー
ザの光出力を制御する誤差増幅部と、誤差増幅部より得
られた半導体レーザ駆動電流により所望の光出力で半導
体レーザを駆動する半導体レーザ駆動部とが、１チップ
の集積回路に実装されていることを特徴としている。

【００１０】また、請求項３記載の発明は、階調を表現
するデジタル多値画像データに基づいてパルス幅変調さ
れた画像変調信号により半導体レーザの光出力を駆動
し、光出力を回転感光体に走査する走査手段と、回転感
光体に対し所定の位置において走査手段からの走査光を
検出する走査光検出手段とを有し、走査光検出手段から
の検出信号に基づいた所定のタイミングでデジタル多値
画像データに応じた静電潜像を形成し、記録媒体に前記
静電潜像に応じた画像を形成する画像形成装置におい
て、走査光検出手段からの検出信号に同期した基準とな
るクロック信号を生成するクロック生成部と、基準とな
るクロック信号と同期し周波数が逓倍された逓倍クロッ
ク信号を生成し、生成した逓倍クロック信号から所定の
位相遅延した複数のパルスを生成するデジタル遅延手段
と、クロック信号と同期の取れたデジタル多値画像デー
タの上位ビット信号に基づき、位相の異なる複数のパル
スのうちの１つのパルスを選択するパルス選択手段と、
デジタル多値画像データの下位ビット信号に基づき遅延
信号を生成し、パルス選択手段で選択されたパルスを遅
延信号に基づき所望の位相で遅延させるアナログ遅延手
段と、アナログ遅延手段で生成されたパルスとデジタル
遅延手段により生成された複数のパルスのうちの１つの
パルスとに基づいてパルス幅変調された画像変調信号を
生成する画像変調信号生成手段とが、１チップの集積回
路に実装されていることを特徴としている。

【００１１】また、請求項４記載の発明は、階調を表現
するデジタル多値画像データに基づいてパルス幅変調さ
れた画像変調信号により半導体レーザの光出力を駆動
し、光出力を回転感光体に走査する走査手段と、回転感
光体に対し所定の位置において走査手段からの走査光を
検出する走査光検出手段とを有し、走査光検出手段から
の検出信号に基づいた所定のタイミングでデジタル多値
画像データに応じた静電潜像を形成し、記録媒体に静電
潜像に応じた画像を形成する画像形成装置において、走
査光検出手段からの検出信号に同期した基準となるクロ
ック信号を生成するクロック生成部と、基準となるクロ
ック信号と同期し周波数が逓倍された逓倍クロック信号
を生成し、生成した逓倍クロック信号から所定の位相遅
延した複数のパルスを生成するデジタル遅延手段と、デ
ジタル多値画像データの上位ビット信号に基づき、位相
の異なる複数のパルスのうちの１つのパルスを選択する
パルス選択手段と、デジタル多値画像データの下位ビッ
ト信号に基づき遅延信号を生成し、パルス選択手段で選
択されたパルスを遅延信号に基づき所望の位相で遅延さ
せるアナログ遅延手段と、アナログ遅延手段で生成され
たパルスとデジタル遅延手段により生成された複数のパ
ルスのうちの１つのパルスとに基づいてパルス幅変調さ
れた画像変調信号を生成する画像変調信号生成手段と、
半導体レーザの光出力を受光素子により検出した受光信
号と基準信号とを比較し半導体レーザの光出力を制御す
る誤差増幅部と、誤差増幅部より得られた半導体レーザ
駆動電流により所望の光出力で半導体レーザを駆動する
半導体レーザ駆動部とが、１チップの集積回路に実装さ
れていることを特徴としている。

【００１２】また、請求項５記載の発明は、請求項１乃
至請求項４のいずれか一項に記載の画像形成装置におい
て、クロック生成部は、位相同期ループ回路と、Ｎ個
（Ｎは自然数）の同期パルス生成部とを有していること
を特徴としている。

【００１３】また、請求項６記載の発明は、請求項１乃
至請求項４のいずれか一項に記載の画像形成装置におい
て、集積回路は、バイポーラトランジスタを用いて構成
されていることを特徴としている。

【００１４】

【発明の実施の形態】図１は本発明に係るパルス幅変調
装置の構成例を示す図である。図１のパルス幅変調装置
は、ＶＣＯ１１，分周回路１２，位相比較器または位相
周波数比較器１３を有し、位相の異なる複数のパルス、
例えばＸ０，Ｘ１，Ｘ２，Ｘ３を生成するＰＬＬ(フェ
ーズ・ロックド・ループ)回路１と、ＰＬＬ回路１で生成
された位相の異なる複数のパルスのうちの１つのパルス
を選択するセレクタ１５と、セレクタ１５により選択さ
れたパルスの位相をアナログ的に遅延させるアナログ遅
延部１６と、アナログ遅延部１６により位相が一定量遅
れたパルスと基準となる基本信号(例えば、外部からの
クロックＣＬＫ、あるいは、ＰＬＬ回路１により生成さ
れた位相の異なる複数のパルスのうちの１つのパルス
(例えばＸ０など))とによりパルス幅を生成するパルス
幅生成部１８とから構成されている。

【００１５】図２は図１のパルス幅変調装置の動作の概
略を説明するためのタイムチャートである。図２におい
ては、説明を簡単にするため、ＰＬＬ回路１において、
外部からのクロック(画素クロック)ＣＬＫの周波数は４
逓倍されるとする。例えば、ＰＬＬ回路１に入力するク
ロックの周波数が５０ＭＨｚであるとき、ＰＬＬ回路１
のＶＣＯ１１から出力されるパルス周波数は、５０×４
＝２００ＭＨｚになるとする。図２(ａ)には４逓倍され
たクロック(４×ＣＬＫ)が示されている。ここで、この
４逓倍されたクロックのデューティは５０％であるとす
る。これは、４逓倍されたクロック(４×ＣＬＫ)の周波
数(例えば２００ＭＨｚ)をさらに逓倍して４００ＭＨｚ
の周波数のものにすることができるからである。

【００１６】また、ＰＬＬ回路１の分周回路１２は、Ｖ
ＣＯ１１から出力される４逓倍されたクロック(４×Ｃ
ＬＫ)より図２(ｂ)〜(ｅ)に示すようなπ／４づつ位相
の異なるパルスＸ０〜Ｘ３を生成する。ここで、このパ
ルス幅変調装置のパルス幅変調によって画像の階調表現
を行なうとする場合、最上位ビットがＤ４，最下位ビッ
トがＤ０である画像データ(デジタルデータ；階調を表
現するデータ)が入力されると仮定し(すなわち、１ドッ
トあたり２⁵＝３２階調のパルス幅変調を行なうと仮定
し)、図１に示すように、上位ビットＤ４，Ｄ３，Ｄ２
がセレクタ１５に入力し、下位ビットデータＤ１，Ｄ０
がアナログ遅延部１６に入力するとする。この例の場
合、セレクタ１５における論理は、セレクタ１５の出力
をＰ_Sとするとき、例えば次式で表わされる。

【００１７】

【数１】Ｐ_S ＝Ｄ４・(Ｄ３・Ｄ２・Ｘ３＋Ｄ３・＊Ｄ２・Ｘ
２＋＊Ｄ３・Ｄ２・Ｘ１＋＊Ｄ３・＊Ｄ２・Ｘ０)＋＊Ｄ４・
(Ｄ３・Ｄ２・＊Ｘ３＋Ｄ３・＊Ｄ２・＊Ｘ２＋＊Ｄ３・Ｄ２
・＊Ｘ１＋＊Ｄ３・＊Ｄ２・＊Ｘ０)

【００１８】すなわち、セレクタ１５からは、データＤ
４，Ｄ３，Ｄ２に応じて、Ｘ３，Ｘ２，Ｘ１，Ｘ０，＊
Ｘ３，＊Ｘ２，＊Ｘ１，＊Ｘ０のいずれか１つが選択さ
れて出力される。なお、＊は反転記号である。

【００１９】次に、アナログ遅延部１６においては、下
位ビットデータＤ１，Ｄ０に従い、Ｘ０の周期をＴとす
るとき、Ｄ１・Ｄ０を(３/３２)Ｔ遅延とし、Ｄ１・＊Ｄ
０を(２/３２)Ｔ遅延とし、＊Ｄ１・Ｄ０を(１/３２)Ｔ
遅延とし、＊Ｄ１・＊Ｄ０を遅延なしとする。いま、例
えば、Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０が(１，１，０，
１，０)であるときには、アナログ遅延部１６の出力を
Ｄ_PLSとすると、アナログ遅延部１６の出力Ｄ_PLSは、図
２(ｆ)に示すように、Ｘ２＋Δ１(Δ１＝(２/３２)Ｔ遅
延)となる。そして、パルス幅生成部１８では、例え
ば、アナログ遅延部１６の出力Ｄ_PLSと＊Ｘ０との論理
積をとってＵとする。上述の例では、Ｕ＝＊Ｘ０・(Ｘ２
＋Δ１)となり、図２(ｇ)に示すようなパルスＵが得ら
れる。また、パルス幅生成部１８では、Ｄ４・Ｘ０＋Ｕ
をパルス幅信号ＰＷＭＯＵＴとして最終的に出力する。
すなわち、上述の例では、最上位ビットＤ４が１である
ので、図２(ｈ)に示すようなパルス幅信号ＰＷＭＯＵＴ
を１ドットに出力することができる。

【００２０】なお、図２の例では、１ドット内において
左に寄せたドットを形成しているが、セレクタ１５の論
理やアナログ遅延部１６の設定により、ドット内におい
て右に寄せたドット形成も可能である。図３には、ドッ
ト内において右に寄せたドットを形成する例が示されて
いる。なお、図３において、図３(ａ)乃至(ｅ)に示す基
本パルス４×ＣＬＫ，分周パルスＸ０〜Ｘ３は、図２
(ａ)乃至(ｅ)に示すものと同じである。

【００２１】ドット内において右に寄せたドットを形成
する場合には、セレクタ１５における論理は、セレクタ
１５の出力をＰ_Sとするとき、次式で表わされる。

【００２２】

【数２】Ｐ_S ＝Ｄ４・(Ｄ３・Ｄ２・Ｘ０＋Ｄ３・＊Ｄ２・Ｘ
１＋＊Ｄ３・Ｄ２・Ｘ２＋＊Ｄ３・＊Ｄ２・Ｘ３)＋＊Ｄ４・
(Ｄ３・Ｄ２・＊Ｘ０＋Ｄ３・＊Ｄ２・＊Ｘ１＋＊Ｄ３・Ｄ２
・＊Ｘ２＋＊Ｄ３・＊Ｄ２・＊Ｘ３)

【００２３】すなわち、この場合も、セレクタ１５から
は、データＤ４，Ｄ３，Ｄ２に応じて、Ｘ３，Ｘ２，Ｘ
１，Ｘ０，＊Ｘ３，＊Ｘ２，＊Ｘ１，＊Ｘ０のいずれか
１つが選択されて出力されるが、図３(数２)の例では、
図２(数１)の例に対し、Ｘ０，Ｘ１，Ｘ２，Ｘ３，＊Ｘ
０，＊Ｘ１，＊Ｘ２，＊Ｘ３の選択論理の順序が逆にな
っている。

【００２４】そして、図３の例では、アナログ遅延部１
６において、Ｄ１・Ｄ０を(１/３２)Ｔ遅延とし、Ｄ１・
＊Ｄ０を(２/３２)Ｔ遅延とし、＊Ｄ１・Ｄ０を(３/３
２)Ｔ遅延とし、＊Ｄ１・＊Ｄ０を(４/３２)Ｔ遅延とす
る。いま、例えば、Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０が
(１，０，１，０，１)であるときには、アナログ遅延部
１６の出力Ｄ_PLSは、図３(ｆ)に示すように、Ｘ２＋Δ
２(Δ２＝(３/３２)Ｔ遅延)となる。そして、パルス幅
生成部１８では、アナログ遅延部の出力Ｄ_PLSとＸ０と
の論理積をとってＵとする。上述の例では、Ｕ＝Ｘ０・
(Ｘ２＋Δ２)となり、図３(ｇ)に示すようなパルスＵが
得られる。また、パルス幅生成部１８では、Ｄ４・＊Ｘ
０＋Ｕをパルス幅信号ＰＷＭＯＵＴとして最終的に出力
する。すなわち、上述の例では、最上位ビットＤ４が１
であるので、図３(ｈ)に示すようなパルス幅信号ＰＷＭ
ＯＵＴを１ドットに出力することができる。

【００２５】このように、セレクタ１５の論理やアナロ
グ遅延部１６の設定により、ドット内において右に寄せ
たドット形成も可能であり、上記論理や遅延を切り替え
るモードセレクタがあれば、外部制御信号により、１ド
ット内でドット毎に左寄せ、右寄せのドット形成が可能
である。

【００２６】図４はアナログ遅延部１６の構成例を示す
図である。図４を参照すると、アナログ遅延部１６は、
第１の遅延制御電流Ｉｉを生成する第１の遅延制御電流
生成部１９ａと、第２の遅延制御電流Ｉｊ(ｊ≠ｉ)を生
成する第２の遅延制御電流生成部１９ｂと、第１の遅延
制御電流Ｉｉと第２の遅延制御電流Ｉｊとの差分(Ｉｉ
−Ｉｊ)と階調を表現するデータＡｎとに基づき、遅延
量すなわち遅延信号(いま遅延させたい量を決定する遅
延電流)Ｉｎを算出する遅延量制御電流算出部２０と、
遅延量制御電流部２０によって算出された遅延信号(遅
延電流)に基づき基準となる基本信号の正転もしくは反
転信号を遅延させる遅延部２５とを備えている。なお、
以下の説明では、第１の遅延制御電流生成部１９ａと第
２の遅延制御電流生成部１９ｂとを合わせて、便宜上、
遅延量制御部１７と称す。また、遅延量制御電流算出部
２０は、デジタルデータ(階調を表現するデジタルデー
タのうち、下位ビットデータ(例えば、Ｄ１，Ｄ０))を
Ｄ／Ａ変換してＤ／Ａ変換結果Ａｎを出力するＤ／Ａ変
換回路３１と、ＩｉとＩｊの乗算結果を、Ｄ／Ａ変換回
路３１からのＤ／Ａ変換結果Ａｎによって割算して遅延
信号Ｉｎを得る割算回路３２とから構成されている。

【００２７】また、図５は第１の遅延制御電流生成部１
９ａの一構成例を示す図である。図５の例では、第１の
遅延制御電流生成部１９ａは、所定のパルスを遅延させ
る遅延部２１と、遅延したパルスの位相遅れ量を検出す
る位相検出部２２と、位相検出部２２の出力(位相遅れ
検出信号)と基準信号とを比較して遅延部２１の遅延量
を制御する誤差ＡＭＰ部(反転増幅部)２３とからなって
おり、ある遅れ量が制御されている電流、すなわち遅延
制御電流Ｉｉを生成するようになっている。

【００２８】また、図６は第１の遅延制御電流生成部１
９ａの他の構成例を示す図である。図６の構成例は図５
とほぼ同様であるが、図６の構成の場合、位相検出部２
２に制御信号を加えて位相遅れ検出量を制御できる構成
とすることにより、誤差ＡＭＰ部２３の回路構成を簡略
化でき、回路素子数を低減することができる。

【００２９】図７は第１の遅延制御電流生成部１９ａの
動作を説明するための図である。先ず、図７(ａ)，
(ｂ)，(ｃ)，(ｄ)に示すように、例えばパルスＸ０，＊
Ｘ０は、遅延部２１により時間ΔＴだけ遅延されてＸ０
Ｄ，＊Ｘ０Ｄとなる。この場合、位相検出部２２は、次
式で表わされる論理αを出力する。

【００３０】

【数３】α＝＊Ｘ０・Ｘ０Ｄ＋Ｘ０・＊Ｘ０Ｄ

【００３１】この場合、Ｘ０・＊Ｘ０Ｄ，＊Ｘ０・Ｘ０Ｄ
は、図７(ｅ)，(ｆ)に示すように、同期Ｔで現れる遅延
時間ΔＴのパルスであり、Ｘ０・＊Ｘ０Ｄ＋＊Ｘ０・Ｘ０
Ｄ，すなわちαは、図７(ｇ)に示すように、Ｔ／２周期
で現れる遅延時間ΔＴのパルスとなる。ここで、論理α
に対応する電流出力をＩｃとし、そのピーク電流値をＮ
×Ｉｒｅｆとし、誤差ＡＭＰ部２３において、電流出力
Ｉｃと基準信号となる基準電流Ｉｒｅｆとを比較して、
遅延部２１の遅延量を決定する電流Ｉｉを制御する。こ
の場合、例えば、Ｎ＝４とすれば、遅延時間ΔＴ＝Ｔ／
８となる場合にαの積分波形の平均値がＩｒｅｆとなる
ので、Ｉｉは、遅延時間ΔＴ＝Ｔ／８となるように制御
される。一般に、遅延時間ΔＴ＝Ｔ／(２Ｎ)と表わすこ
とができる。つまり、Ｎを自由に設定することにより、
入力パルスＸ０の半分の周期Ｔ／２の範囲内の遅延で、
制御された遅延パルス(遅延電流パルスＩｉ)を自在に得
ることができる。

【００３２】図８は第１の遅延制御電流生成部１９ａを
バイポーラトランジスタで構成した場合の具体的な回路
例を示す図である。図８の回路の動作を説明する。図８
の回路では、Ｑ１６，Ｑ１７，Ｑ１８，およびＲ０で構
成される電流源により、遅延量を決定する電流Ｉｉを生
成する。入力されるパルスＸ０，＊Ｘ０は、Ｑ１，Ｑ２
で構成されるダイオード負荷回路およびＱ１９，Ｑ２０
で構成されるエミッタフォロワ回路により遅延される。
Ｑ１，Ｑ２で構成されるダイオード負荷回路の出力は、
非常に小さい振幅であるので、Ｑ３，Ｑ４，Ｒ３，Ｒ４
で構成される２値化回路を介すことでスイングを調整す
る。Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ９，Ｑ１０で構成され
る二重平衡回路、すなわちＥＣＬ(エミッタ・カップルド
・ロジック)回路は、その電流出力Ｉｃに対応する論理を
αとすると、α＝＊Ｘ０・Ｘ０Ｄ＋Ｘ０・＊Ｘ０Ｄであ
り、その電流出力ＩｃはＱ１１，Ｑ１２で構成されるカ
レントミラー回路により反転されて、Ｑ１４，Ｒ１で構
成される基準電流Ｉｒｅｆと比較される。この比較部で
あるＱ１４のコレクタはハイインピーダンスであり、ま
た、接地電位ＧＮＤに対し容量Ｃ１が接続されているこ
とにより，Ｉｃと基準電流Ｉｒｅｆとが比較され、その
出力はＱ１５，Ｒ０で構成される電流となる。ここで、
Ｑ１５，Ｑ１６，Ｑ１７，Ｑ１８で構成される電流源
は、エミッタ抵抗がそれぞれＲ０であることにより、そ
れぞれに流れる電流が同じとなるカレントミラー回路と
なっている。つまり、Ｑ１５，Ｒ０で構成される電流は
Ｉｉとなり、所望の遅延量が得られるように出力電流Ｉ
ｉは制御される。ここで、Ｑ１３，Ｒ２で構成される電
流源の電流をＩｒｅｆのＮ倍とすると、前述のように、
遅延時間ΔＴ＝Ｔ／(２Ｎ)となる遅延パルスＸ０Ｄおよ
び＊Ｘ０Ｄを得ることができる。例えば、Ｎ＝４の場合
には、Ｒ１：Ｒ２＝４：１、Ｑ１３のエリアファクタ
(エミッタ面積)：Ｑ１４のエリアファクタ(エミッタ面
積)＝４：１となるように設定すれば、４×Ｉｒｅｆな
る電流をＱ１３，Ｒ２で構成される電流源に正確に流す
ことが可能であるので、遅延時間ΔＴ＝Ｔ／８、つまり
位相遅れ量としてはΔθ＝π／４の遅延パルスを生成す
ることができる。第１の遅延制御電流生成部１９ａをす
べての設定したい遅延量に対し、それぞれ構成すれば、
すべての遅延時間を制御することが可能となる。

【００３３】ここで、遅延時間と遅延を生成する電流Ｉ
ｉとの関係を考える。例えば、図８に示す回路の場合、
Ｘ０がハイレベルの時、Ｑ２１，Ｑ２２で構成される差
動トランジスタのＱ２２はオフとなっており、その結果
として、Ｑ２２に対しダイオード負荷となっているＱ２
はオフであり電流が流れていない。Ｘ０がハイレベルの
状態からローレベルの状態に高速に変化したときの過渡
動作を考えると、Ｑ２２に電流が流れ始めるが、Ｑ２の
エミッタ抵抗は電流がほとんど流れていないためハイイ
ンピーダンスとなっており、Ｑ２２のコレクタにはコレ
クタ−基板間寄生容量などの寄生容量があるため、Ｑ２
２に流れる電流、すなわちＩｉは、寄生容量の変化電位
に対する充放電電流となる。

【００３４】図９は図８に示す回路の遅延部の等価的な
回路構成を示す図である。図９の等価回路において、Ｘ
０，＊Ｘ０として図１０(ａ)に示すような信号が入力す
るとき、Ｘ０がハイレベル(＊Ｘ０がローレベル)となっ
ているときには(図１０(ａ)に、この状態をで示す)、
ダイオードＱ１に電流Ｉが流れる一方、ダイオードＱ２
には電流は流れない(電流は０となる)。また、Ｘ０がハ
イレベルからロウレベルになるときには(図１０(ａ)
に、この状態をで示す)、ダイオードＱ１に流れてい
た電流Ｉは０になり、一方、ダイオードＱ２に流れる電
流は０からＩになる。なお、このとき、図９において、
寄生容量ＣとダイオードＱ２の内部抵抗Ｒとの時定数Ｃ
Ｒによって、ダイオードＱ２に流れ始める電流Ｉは、信
号Ｘ０，＊Ｘ０に対して、図１０(ｂ)に示すような過渡
応答を示す。すなわち、時定数ＣＲによって定まる時間
ｔ＝ＣＲだけ遅延したものとなる。ここで、遅延時間ｔ
と電流Ｉ(＝Ｉｉ)との関係は次のようになる。

【００３５】すなわち、一般に容量をＣ、変化電位をΔ
Ｖ、電流をＩ、充放電時間をｔとすると、電荷Ｑは、Ｑ
＝Ｃ・ΔＶ＝Ｉ・ｔで表わすことができる。これから、寄
生容量の充放電に要する時間、つまり遅延時間ｔは、ｔ
＝(Ｃ・ΔＶ)／Ｉであり、容量に充放電する電流Ｉに反
比例する。

【００３６】上述した例の遅延時間ΔＴ＝Ｔ／８、つま
り位相遅れ量としてはΔθ＝π／４の遅延の場合の遅延
時間と遅延制御電流Ｉｉ(ｉ＝８)との関係は、次式で表
わされる。

【００３７】

【数４】τ／８＝Ｋ／Ｉ８＋Δτ

【００３８】ここで、τは周期、Ｋは比例定数、Ｉ８は
τ／８遅れを制御する遅延制御電流Ｉｉ(ｉ＝８)であ
り、Δτは固定遅れ定数とする。同様に、Ｉ１６をτ／
８＋τ／１６遅れを制御する遅延制御電流Ｉｉ(ｉ＝１
６)とし、Ｉ３２をτ／８＋τ／３２遅れを制御する遅
延制御電流Ｉｉ(ｉ＝３２)とし、Ｉ６４をτ／８＋τ／
６４遅れを制御する遅延制御電流Ｉｉ(ｉ＝６４)とし、
Ｉ１２８をτ／８＋τ／１２８遅れを制御する遅延制御
電流Ｉｉ(ｉ＝１２８)とし、Ｉ２５６をτ／８＋τ／２
５６遅れを制御する遅延制御電流Ｉｉ(ｉ＝２５６)とす
ると、遅延時間と遅延制御電流Ｉｉとの関係は、次式の
ように表わすことができる。

【００３９】

【数５】τ／８＋τ／１６＝Ｋ／Ｉ１６＋Δτ τ／８＋τ／３２＝Ｋ／Ｉ３２＋Δτ τ／８＋τ／６４＝Ｋ／Ｉ６４＋Δτ τ／８＋τ／１２８＝Ｋ／Ｉ１２８＋Δτ τ／８＋τ／２５６＝Ｋ／Ｉ２５６＋Δτ

【００４０】換言すれば、第１の遅延制御電流生成部１
９ａにおいて、遅延時間と遅延制御電流Ｉｉ(ＩＡｎ)と
の関係は、一般に、次式のようになる。

【００４１】

【数６】τ／８＋τ／Ａｎ＝Ｋ／ＩＡｎ＋Δτ

【００４２】同様に、第２の遅延制御電流生成部１９ｂ
も、図５あるいは、図６と同様の構成となっており、図
７と同様の動作を行なうようになっている。また、第２
の遅延制御電流生成部１９ｂをバイポ−ラトランジスタ
で構成した場合の具体的な回路例も図８と同様のものに
することができ、この場合も、遅延時間と遅延制御電流
Ｉｊとの関係は、数４，数５，数６によって与えられ
る。

【００４３】このように、第１の遅延制御電流生成部１
９ａと第２の遅延制御電流生成部１９ｂとは、互いに同
様の構成，動作のものにすることができるが、第１の遅
延制御電流生成部１９ａは、ある遅延量が制御されてい
る電流Ｉｉを生成するのに対し、第２の遅延制御電流生
成部１９ｂは、第１の遅延制御電流生成部１９ａとは異
なる遅延量が制御されている電流Ｉｊ(ｊ≠ｉ)を生成す
るようになっている。

【００４４】そして、遅延量制御電流算出部２０は、第
１の遅延制御電流Ｉｉと、第２の遅延制御電流Ｉｊとの
差分(Ｉｉ−Ｉｊ)と遅延データ(階調を表現するデータ)
Ａｎとに基づき、遅延量すなわち遅延信号(いま遅延さ
せたい量を決定する遅延電流)Ｉｎを算出するようにな
っている。

【００４５】具体的に、第１の遅延制御電流生成部１９
ａにおいてτ／８遅れを生成する電流Ｉ８(ｉ＝８)を生
成し、また、第２の遅延制御電流生成部１９ｂにおいて
３τ／１６遅れを生成する電流Ｉ１６(ｊ＝１６)を生成
すると考えると、遅延量制御電流算出部２０は、数４，
数５，数６よりτ、Ｋ、Δτを消去して、次式のよう
に、遅延電流ＩｎをＩ８およびＩ１６を用いて算出する
ことができる。

【００４６】

【数７】Ｉｎ＝２・Ｉ８・Ｉ１６／｛(３２・(Ｉ８−Ｉ１
６)／Ａｎ＋２・Ｉ１６)｝

【００４７】また、図１１は遅延量制御電流算出部２０
をバイポーラトランジスタで構成した具体的な回路例を
示す図である。図１１を参照すると、遅延量制御電流算
出部２０は、デジタルデータ(例えば、Ｄ３〜Ｄ０)をＤ
／Ａ変換するＤ／Ａ変換回路３１と、ＩｉとＩｊの乗算
結果をＤ／Ａ変換回路３１からのＤ／Ａ変換結果Ａｎに
よって割算する割算回路３２とにより構成されている。

【００４８】図１１の割算回路３２の動作について説明
する。図１１に示すように、電流源をそれぞれＩ０，Ｉ
１，Ｉ２，Ｉｎ，Ｉｎ'とし、ＩＤ０，ＩＤ１，ＩＤ
２，ＩＤ３で示す差動スイッチからＩ１に加算される電
流がないとする。Ｑ３０，Ｑ３１で構成される差動回路
のベース電位は、そのまま、Ｑ３４，Ｑ３５で構成され
るエミッタフォロワ回路を介して、Ｑ３２，Ｑ３３で構
成される差動回路のベース電位に入力されるので、Ｑ３
０，Ｑ３１で構成される差動回路に流れる電流比とＱ３
２，Ｑ３３で構成される差動回路に流れる電流比は同じ
である。このことにより、Ｉｎ＋Ｉｎ'＝Ｉ２，Ｉｎ：
Ｉｎ'＝Ｉ０：(Ｉ１−Ｉ０)なる関係式が導かれ、その
結果、次式で表わされる割算回路が構成されていること
がわかる。

【００４９】

【数８】Ｉｎ＝Ｉ０・Ｉ２／Ｉ１

【００５０】数７および数８において、Ｉ０＝Ｉ８Ｉ２＝２・Ｉ１６Ｉ１＝２・Ｉ１６ ΔＩ＝Ｉ８−Ｉ１６とすると、図１１に示す回路構成により数７に示す遅延
電流Ｉｎを生成することが可能となる。図１１に示す回
路構成の場合、ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３で示す
差動スイッチおよびＱ３０，Ｑ３１で構成される差動回
路、Ｑ３２，Ｑ３３で構成される差動回路は、すべて高
速に動作することにより、入力される画像データすなわ
ちデジタルデータの下位ビットデータ(例えば、Ｄ０，
Ｄ１，Ｄ２，Ｄ３)に従い、各ドット毎に遅延量を高速
に変化させることが可能である構成を実現できる。図１
１に示す回路例では、Ｉ８，Ｉ１６のそれぞれの制御電
流を生成し、ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３で示す４
ビット構成の差動スイッチにより１ドットあたり８ビッ
ト階調(２５６階調)表現を行なう構成例(Ｄ０〜Ｄ３の
デジタルデータが入力するとしたときの構成例)を示し
ているが、もちろんさらに高階調表現が必要な系や階調
数の少ない系においても、同様の構成により自在にパル
ス幅を生成することが可能である。

【００５１】また、図１２は遅延部２５をバイポーラト
ランジスタで構成した具体的な回路例を示す図である。
図１２を参照すると、遅延部２５には遅延信号すなわち
遅延電流Ｉｎが流れ、これにより、パルス，例えばＸ
０，＊Ｘ０を、この遅延電流Ｉｎに応じた遅延量でアナ
ログ遅延させ、Ｘ０Ｄ，＊Ｘ０Ｄを出力するように構成
されている。

【００５２】以上のように、本発明は、階調を表現する
データに略反比例する遅延信号を生成し、基準となる基
本信号(例えば、外部からのクロックＣＬＫ、あるい
は、ＰＬＬ回路１により生成された位相の異なる複数の
パルスのうちの１つのパルス(例えばＸ０など))の正転
もしくは反転信号を、上記遅延信号Ｉｎに基づき所望の
位相で遅延させるアナログ遅延部１６と、アナログ遅延
部１６で生成されたパルスと前記基本信号とに基づいて
パルス幅信号を生成するパルス幅生成部１８とを有して
おり、上記アナログ遅延部１６を用いることで、高速ア
ナログ遅延回路を実現でき、動作速度が速い場合でも画
像の高階調性を実現できるパルス幅変調装置を提供する
ことができる。

【００５３】図１３は本発明のパルス幅変調回路を集積
化(ＩＣ化)する場合の１チップの集積回路(ＩＣ回路)の
構成例を示す図である。なお、図１３では、１ドットあ
たり８ビット階調(２５６階調)出力が可能となるパルス
幅生成ブロック構成図が示されている。また、図１３に
おいて、クロックを生成するＶＣＯ，分周回路，位相比
較器または位相周波数比較器などで構成されるＰＬＬ回
路部は、便宜上省略されている。そして、図１３におい
て、遅延量制御部１７，π／４遅延・３π／８遅延セレ
クタ５２，Ｌ位相シフト部５３，Ｒ位相シフト部５４
は、図４のアナログ遅延部１６の構成に相当し、また、
ＰＷＭ生成部５６，遅延量調整部５７は、図１のパルス
幅生成部１８に相当している。なお、図４のアナログ遅
延部１６の構成例において、遅延量制御電流算出部２０
および遅延部２５に相当する構成は、図１３のＬ位相シ
フト上部５３，Ｒ位相シフト部５４に内蔵されている。

【００５４】図１３において、先ず、セレクタ１５の論
理を示す。いま、セレクタ１５の出力をＬＰＷＭ１，Ｒ
ＰＷＭ１とすると、ＬＰＷＭ１，ＲＰＷＭ１は、次式の
ようになる。

【００５５】

【数９】ＬＰＷＭ１＝ＬＤ６・ＬＤ５・＊Ｘ１＋ＬＤ６・
＊ＬＤ５・＊Ｘ０＋＊ＬＤ６・ＬＤ５・Ｘ３＋＊ＬＤ６・＊
ＬＤ５・＊Ｘ２ＲＰＷＭ１＝ＲＤ６・ＲＤ５・＊Ｘ１＋ＲＤ６・＊ＲＤ５・
＊Ｘ０＋＊ＲＤ６・ＲＤ５・Ｘ３＋＊ＲＤ６・＊ＲＤ５・＊
Ｘ２

【００５６】ここで、ＬＤ５やＲＤ５などで示されるデ
ータ(Ｌ(左)データ，Ｒ(右)データ)は、図１４に示され
るように、それぞれ図に示すＬ(左)ラッチパルス、Ｒ
(右)ラッチパルスによりラッチされた画像データ(Ｌ
(左)ラッチデータ，Ｒ(右)ラッチデータ)により、次式
の論理により生成されるデータであるとする。

【００５７】

【数１０】ＬＤ６＝Ｍ・(Ｐ・Ｄ６＋＊Ｐ・＊Ｄ６)＋＊Ｍ・
(Ｄ７・Ｄ６＋＊Ｄ７・＊Ｄ６) ＬＤ５＝Ｍ・(Ｐ・Ｄ５＋＊Ｐ・＊Ｄ５)＋＊Ｍ・(Ｄ７・Ｄ５
＋＊Ｄ７・＊Ｄ５) ＬＤ４＝Ｍ・(Ｐ・Ｄ４＋＊Ｐ・＊Ｄ４)＋＊Ｍ・(Ｄ７・Ｄ４
＋＊Ｄ７・＊Ｄ４) ＬＤ３＝Ｍ・(Ｐ・Ｄ３＋＊Ｐ・＊Ｄ３)＋＊Ｍ・(＊Ｄ７・＊
(Ｄ６＋Ｄ５)・＊Ｄ４) ＬＤ２＝Ｍ・(Ｐ・Ｄ２＋＊Ｐ・＊Ｄ２)＋＊Ｍ・(＊Ｄ７・＊
(Ｄ６＋Ｄ５)・＊Ｄ４) ＬＤ１＝Ｍ・(Ｐ・Ｄ１＋＊Ｐ・＊Ｄ１)＋＊Ｍ・(＊Ｄ７・＊
(Ｄ６＋Ｄ５)・＊Ｄ４) ＬＤ０＝Ｍ・(Ｐ・Ｄ０＋＊Ｐ・＊Ｄ０)＋＊Ｍ・(＊Ｄ７・＊
(Ｄ６＋Ｄ５)・＊Ｄ４) ＲＤ６＝Ｍ・(Ｐ・Ｄ６＋＊Ｐ・＊Ｄ６)＋＊Ｍ・(Ｄ３・Ｄ２
＋＊Ｄ３・＊Ｄ２) ＲＤ５＝Ｍ・(Ｐ・Ｄ５＋＊Ｐ・＊Ｄ５)＋＊Ｍ・(Ｄ３・Ｄ１
＋＊Ｄ３・＊Ｄ１) ＲＤ４＝Ｍ・(Ｐ・Ｄ４＋＊Ｐ・＊Ｄ４)＋＊Ｍ・(Ｄ３・Ｄ０
＋＊Ｄ３・＊Ｄ０) ＲＤ３＝Ｍ・(Ｐ・Ｄ３＋＊Ｐ・＊Ｄ３)＋＊Ｍ・(＊Ｄ３・＊
(Ｄ２＋Ｄ１)・＊Ｄ０) ＲＤ２＝Ｍ・(Ｐ・Ｄ２＋＊Ｐ・＊Ｄ２)＋＊Ｍ・(＊Ｄ３・＊
(Ｄ２＋Ｄ１)・＊Ｄ０) ＲＤ１＝Ｍ・(Ｐ・Ｄ１＋＊Ｐ・＊Ｄ１)＋＊Ｍ・(＊Ｄ３・＊
(Ｄ２＋Ｄ１)・＊Ｄ０) ＲＤ０＝Ｍ・(Ｐ・Ｄ０＋＊Ｐ・＊Ｄ０)＋＊Ｍ・(＊Ｄ３・＊
(Ｄ２＋Ｄ１)・＊Ｄ０) Ｌ０Ｎ＝Ｍ・Ｐ・Ｄ７＋＊Ｍ・Ｄ７・Ｄ６・Ｄ５・Ｄ４Ｒ０Ｎ＝Ｍ・＊Ｐ・Ｄ７＋＊Ｍ・Ｄ３・Ｄ２・Ｄ１・Ｄ０ＲＰ０Ｓ＝Ｍ・Ｐ＋＊Ｍ・Ｄ３ＬＰ０Ｓ＝Ｍ・Ｐ＋＊Ｍ・Ｄ７

【００５８】ここで、Ｍはモード切り換え信号、Ｐはポ
ジション信号であり、それぞれ、Ｍがハイレベルの時は
通常モード、Ｍがローレベルの時は倍速モードであり、
Ｐがハイレベルの場合にはドットを左から形成する左モ
ード、Ｐがローレベルの場合にはドットを右から形成す
る右モードとなる。また、ＬＤ６・ＬＤ５の時に＊Ｘ１
のパルスを選択する理由は、後段における遅延量を考慮
して選択がなされているからである。そのタイミング図
を図１４に示す。

【００５９】π／４遅延・３π／８遅延セレクタ５２で
は、セレクタ１５からＬＰＷＭ１，ＲＰＷＭ１が入力す
ると、データＬＤ４，ＲＤ４との間で、次式の割算を行
ない、Ｌ_PLS，Ｒ_PLSを出力する。

【００６０】

【数１１】Ｌ_PLS＝ＬＤ４・(ＬＰＷＭ１を３π／８遅延)
＋＊ＬＤ４・(ＬＰＷＭ１をπ／４遅延) Ｒ_PLS＝ＲＤ４・(ＲＰＷＭ１を３π／８遅延)＋＊ＲＤ４
・(ＲＰＷＭ１をπ／４遅延)

【００６１】また、Ｌ位相シフト部５３では、図１０の
ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３で示す４ビット構成の
差動スイッチにそれぞれＬＤ０，ＬＤ１，ＬＤ２，ＬＤ
３を入力することにより、次式のようにしてＬＰＷＭを
算出する。

【００６２】

【数１２】ＬＰＷＭ＝ＬＤ３・ＬＤ２・ＬＤ１・ＬＤ０・(Ｌ_PLSをπ/４＋１５・π/１２８遅延) ＋ＬＤ３・ＬＤ２・ＬＤ１・＊ＬＤ０・(Ｌ_PLSをπ/４＋１４・π/１２８遅延) ＋ＬＤ３・ＬＤ２・＊ＬＤ１・ＬＤ０・(Ｌ_PLSをπ/４＋１３・π/１２８遅延) ＋・＋・＋＊ＬＤ３・＊ＬＤ２・ＬＤ１・＊ＬＤ０・(Ｌ_PLSをπ/４＋２・π/１２８遅延) ＋＊ＬＤ３・＊ＬＤ２・＊ＬＤ１・ＬＤ０・(Ｌ_PLSをπ/４＋１・π/１２８遅延) ＋＊ＬＤ３・＊ＬＤ２・＊ＬＤ１・＊ＬＤ０・(Ｌ_PLSをπ/４＋０・π/１２８遅延)

【００６３】なお、上記式中、点々で表わしている部分
には上下の論理と同様に論理式が継続しているものとす
る。同様に、Ｒ位相シフト部５４では、次式のようにし
てＲＰＷＭを算出する。

【００６４】

【数１３】ＲＰＷＭ＝ＲＤ３・ＲＤ２・ＲＤ１・ＲＤ０・(Ｒ_PLSをπ/４＋１５・π/１２８遅延) ＋ＲＤ３・ＲＤ２・ＲＤ１・＊ＲＤ０・(Ｒ_PLSをπ/４＋１４・π/１２８遅延) ＋ＲＤ３・ＲＤ２・＊ＲＤ１・ＲＤ０・(Ｒ_PLSをπ/４＋１３・π/１２８遅延) ＋・＋・＋＊ＲＤ３・＊ＲＤ２・ＲＤ１・＊ＲＤ０・(Ｒ_PLSをπ/４＋２・π/１２８遅) ＋＊ＲＤ３・＊ＲＤ２・＊ＲＤ１・ＲＤ０・(Ｒ_PLSをπ/４＋１・π/１２８遅) ＋＊ＲＤ３・＊ＲＤ２・＊ＲＤ１・＊ＲＤ０・(Ｒ_PLSをπ/４＋０・π/１２８遅延)

【００６５】上記論理により、例えばＬ_PLSからは、画
像データによりπ／４〜略３π／８位相が遅れたパルス
ＬＰＷＭを生成することができる。なお、ここで、Ｌ位
相シフト部５３，Ｒ位相シフト部５４には、図１２に示
す構成の遅延部２５がそれぞれ内蔵されており、上記Ｌ
_PLS，ＬＰＷＭは図１２において例えばＸ０，Ｘ０Ｄに
それぞれ対応している。また、位相シフト部がＬ位相シ
フト部５３とＲ位相シフト部５４との２つから構成され
ている理由は、図１１に示す遅延量制御電流算出部２０
においてＤ／Ａ変換回路も割算回路も十分高速に動作し
て遅延電流生成を行なうが、遅延電流生成が十分に安定
した後に遅延を行なう方が、より安定した正確な遅延パ
ルスが得られるからである。

【００６６】また、図１３において、遅延量制御部１７
は、図５もしくは図６に示す回路が２チャンネルで構成
され(図４に示すように、第１の遅延制御電流生成部１
９ａと第２の遅延制御電流生成部１９ｂとの２つのチャ
ンネルで構成され)、１チャンネルにおいて、例えば、
τ／８遅れ(π／４位相遅れ)を生成する電流Ｉ８が制御
され、もう１チャンネルにおいて、例えば、３τ／１６
遅れ(３π／８位相遅れ)を生成する電流Ｉ１６が制御さ
れている。

【００６７】また、図１３において、遅延量調整部５７
には、ＰＷＭを生成する基本クロックとなるＸ２が入力
し、ＰＷＭ生成部５６には、遅延量調整部５７から遅延
量の微調整を受けたＤＣＬＫが入力する。また、ＰＷＭ
生成部５６には、パルス幅をドットの左端および右端の
どちらから画像データに従いドットを形成するかを決定
する位置制御信号であるＰＯＳ信号を数１０で示すＬＰ
ＯＳ，ＲＰＯＳとするとき、ＬＰＯＳ，ＲＰＯＳのそれ
ぞれが入力される。この場合、ＰＷＭ生成部５６におけ
る論理は、その出力をＰＷＭＯＵＴとするとき、次式の
ようになる。

【００６８】

【数１４】ＰＷＭＯＵＴ＝ＤＣＬＫ・(＊ＬＰＷＭ・ＬＰ
ＯＳ＋ＬＰＷＭ・＊ＬＰＯＳ＋ＬＯＮ)＋＊ＤＣＬＫ・(＊
ＲＰＷＭ・ＲＰＯＳ＋ＲＰＷＭ・＊ＲＰＯＳ＋ＲＯＮ)

【００６９】このような構成とすることにより、１ドッ
トあたりパルス幅変調による２５６値階調出力が得ら
れ、またドットの書き込み位置制御機能によりドットの
左寄せおよび右寄せが自在である高速な画像形成装置が
実現できる。

【００７０】また、図１３において、レベル調整部５８
では、ＰＷＭ生成部５６の出力ＰＷＭＯＵＴのレベル調
整を行なう。レベル調整を行なう際、スイッチを設け
て、強制ＬＤ点灯信号ＬＤＯＮや強制ＬＤ消灯信号であ
るＬＤＯＦＦなどを介することにより、強制ＬＤ点灯機
能、強制ＬＤ消灯機能などを付加することができる。

【００７１】また、倍速モード時、上記式(数１０)の論
理に従い、通常のドットの左半分の画像データとしてＤ
７，Ｄ６，Ｄ５，Ｄ４、通常のドットの右半分の画像デ
ータとしてＤ３，Ｄ２，Ｄ１，Ｄ０を与えるとすれば、
通常のドットの左半分および右半分はそれぞれ独立のド
ットとなり、それぞれ４ビット階調分のＰＷＭ変調が実
現できる。このような倍速モードを用いれば、画素クロ
ックおよび画像データの転送レートを変更することな
く、階調数は減少するが、見かけ上、倍の動作速度で動
作するパルス幅変調回路が実現できる。

【００７２】このことは、例えばレーザプリンタやデジ
タル複写機のようにレーザ光をポリゴンなどを用いてラ
スタースキャンする系においては、ポリゴンの回転数を
倍にすれば、画素クロックもしくは画像データ転送レー
トの倍の速度で動作する高速な画像形成装置が実現で
き、また、ポリゴンの回転数が同じであれば、主走査方
向の密度が倍になる高密度な画像形成装置が実現でき
る。

【００７３】具体的には、例えば画素クロックが５０Ｍ
Ｈｚで(時間では２０ｎ秒)、通常モードの１ドット当た
り８ビット(２５６値)変調を行なえるとすれば、倍速モ
ード時には、画素クロックおよび画像データ転送は５０
ＭＨｚであるが、１ドット当たり(時間では１０ｎ秒で
あり通常モード時のドットの半分)４ビット(１６値)変
調がモード切り換え部の切り換えにより容易に可能であ
るパルス幅変調回路およびそのパルス幅を画像変調信号
とする画像形成装置を実現できる。つまり、画素クロッ
クおよび画像データの転送レートを変化させることな
く、画像クロックの倍のスピードで書き込みを行なうこ
とができる画像形成装置が実現できる。

【００７４】図１５は、本発明におけるパルス幅変調回
路(デジタル遅延＋アナログ遅延方式によるＰＷＭ変調
部)に、さらに発光素子駆動部６０，誤差増幅部６１を
付加し、１チップの集積回路に集積化(ＩＣ化)した場合
の構成例を示す図である。すなわち、図１５において、
発光素子駆動部６０は、パルス幅生成部１８の出力ＰＷ
ＭＯＵＴによって発光素子(例えば半導体レーザ)ＬＤを
高速に駆動し、受光素子ＰＤの出力を抵抗ＲＰＤで受
け、その値を誤差増幅部６１において基準信号と比較す
ることにより発光素子駆動部６０の設定電流とするよう
に構成されている。図１５に示す構成を集積化(ＩＣ化)
することにより、１チップでＰＷＭ変調から発光素子駆
動までを高速に実現できる。すなわち、小型・ローコス
ト・高速・高機能な画像形成装置を実現できる。なお、図
１５の例では、発光素子ＬＤを半導体レーザとしている
が、発光素子ＬＤがＬＥＤ(発光ダイオード)であっても
良く、この場合にも同様の効果が得られる。

【００７５】図１６は発光素子として例えば半導体レー
ザを光源とするレーザプリンタもしくはデジタル複写機
等における一般的な光走査装置の構成例を示す図であ
る。図１６において、発光素子(半導体レーザ)７１は、
発光素子変調・駆動信号により変調・駆動され、光変調さ
れた光ビームを出射する。出射された光ビームは、コリ
メータレンズ７２およびシリンダーレンズ７３を介し
て、回転駆動されるポリゴンミラー７４に入射して偏向
される。ポリゴンミラー７４により偏向された光ビーム
はｆθレンズ７５、トロイダルレンズ７６、反射ミラー
７７を介して感光体７８上に照射される。そして、ポリ
ゴンミラー７４の回転に伴なう主走査方向および感光体
７８の回転に伴なう副走査方向に所定のタイミングで順
次走査する。これにより、予め表面を一様に帯電された
感光体７８上に、変調された光ビームに応じた静電潜像
が形成される。画像形成に関しては、図１６では図示し
ない現像器により現像され、副走査方向に給送される記
録媒体に画像が転写され、定着処理されることにより行
なわれる。なお、図１６において、ＰＷＭ生成部および
発光素子駆動部には、本発明の前述した構成(例えば図
１５の構成)が用いられる。

【００７６】図１７は図１６と同様の光走査装置の構成
例を示す図であるが、図１７の構成例においては、水平
同期信号を(水平同期センサ(図示せず)により検出した
水平同期信号)ＰＷＭ生成部および発光素子駆動部に入
力している。

【００７７】図１８は水平同期信号をＰＷＭ生成部およ
び発光素子駆動部に入力させる場合(光走査装置を図１
７の構成にした場合)のパルス幅変調回路の構成例を示
す図である。図１８のパルス幅変調回路には、図１５の
回路構成においてさらにクロック生成部６３が設けられ
ている。図１８に示す構成を１チップの集積回路に集積
化(ＩＣ化)することにより、(すなわち、パルス幅生成
部１８および発光素子駆動部６０と、さらにクロック生
成部６３を１チップの集積回路で構成することにより)
より小型・ローコストの画像形成装置を実現できる。

【００７８】なお、クロック生成部６３において生成さ
れた基準となるクロック信号(基準クロック)は、図１７
に示すように画像処理部に入力され、画像処理部におい
て画像データと同期を取り、図１８に示すクロックＣＬ
Ｋとして入力される。

【００７９】図１９には、クロック生成部６３の一構成
例が示されている。図１９の例では、クロック生成部６
３は、基準周波数ｆｒとＶＣＯ８２の出力周波数との位
相差あるいは周波数差を検出する位相比較器８０と、位
相比較器８０から出力される位相差を積分して直流を得
るためのローパスフィルタ８１と、ローパスフィルタ８
１で得られる直流電圧により発振周波数を可変できるＶ
ＣＯ（電圧制御発信器）８２と、プログラムデバイダ８
３とを有している。

【００８０】ここで、ローパスフィルタ８１には、ラグ
フィルタ，ラグリードフィルタ，アクテイブフィルタな
どを使用することができる。

【００８１】また、プログラマブルデバイダ８３は任意
進デバイダとも呼ばれ、内蔵のプログラムを変えること
により、それに従って分周比を変化させることができる
デバイダである。プログラマブルデバイダ８３の分周比
を１／Ｎとすると、ＰＬＬループが完全にロックした場
合には、次式が成り立つ。

【００８２】

【数１５】ｆｒ＝ｆ０／Ｎ

【００８３】ここで、Ｎは任意進（Ｎ＝１，２，３・・
・・・）なので、ｆ０は基準周波数ｆｒの周波数ステッ
プで変化させることが可能である。すなわち、図１９の
構成例は、ＶＣＯ８２と位相比較器８０との間にプログ
ラマブルデバイダ８３が設けられている周波数シンセサ
イザとして機能するようになっており、基準周波数ｆｒ
より周波数シンセサイザを用いて基準となる周波数逓倍
クロックｆ０を生成することができる。

【００８４】また、位相比較器８０の構成例は図８にお
ける位相検出部に示されているので、ここでは省略す
る。図２０には、ＶＣＯ８２の構成例が示されている。
すなわち、図２０には、エミッタ結合型非安定マルチバ
イブレータによるＶＣＯ８２の基本構成例が示されてい
る。この回路の発振周波数は、コンデンサＣ１の電圧制
御電流Ｉ１，Ｉ２による充放電で近似的に決定される。
このマルチバイブレータは高速化のため、Ｑ３，Ｑ４で
構成されるダイオード負荷となっている。このタイプの
ＶＣＯの特徴として、電圧−周波数特性がリニアであ
り、周波数の調整が容易である。また、図２０では、バ
イポーラトランジスタを用いた例が示されているが、Ｖ
ＣＯをバイポーラトランジスタを用いて構成した場合の
クロックの振幅は、図２０のように構成すると、増幅を
しても集積回路内では精々２５０ｍＶ程度であり、ＣＭ
ＯＳ回路で構成した場合の振幅（電源−グランド間電圧
で例えば５Ｖや３．３Ｖ程度）と比較して約１／１０以
下であり、エネルギー量で考えると１／１００以下とな
るので、ＥＭＩなどに関しても、図２０の構成例などを
用いて１チップの集積回路をバイポーラトランジスタで
構成した場合に有利となることは明白である。

【００８５】さらに、図１９の構成例のクロック生成部
６３では、光走査装置（走査光検出手段）から得られた
水平同期信号とＶＣＯ８２からの周波数逓信クロックｆ
０とにより基準となるクロック信号(基準クロック)ＣＫ
を生成する同期パルス生成部８４が設けられている。す
なわち、同期パルス生成部８４は、周波数逓信クロック
ｆ０を分周することにより得られるｆｒと同じ周波数の
位相の異なるパルスを水平同期信号により選択すること
により、水平同期信号と同期が取れ、所望の周波数であ
る基準となるクロック信号ＣＫを生成することができ
る。

【００８６】また、図２１には、クロック生成部６３の
他の構成例が示されている。図２１の構成例では、図１
９の構成例に対し、複数の同期パルス生成部８４−１，
８４−２，・・・が設けられ、各同期パルス生成部８４−
１，８４−２，・・・には、ＶＣＯ８２からの周波数逓信
クロックｆ０が入力し、また、各同期パルス生成部８４
−１，８４−２，・・・には、水平同期信号１，水平同期
信号２，・・・がそれぞれ入力し、各同期パルス生成部８
４−１，８４−２，・・・からは、基準となるクロック信
号(基準クロック)ＣＫ１，ＣＫ２が出力されるようにな
っている。

【００８７】また、図２２はクロック生成部６３が図２
１のような構成となっている場合における集積回路の全
体構成例を示す図であり、図２２には簡単のため、２個
の同期パルス生成部８４−１，８４−２がある場合につ
いて示されている。図２２に示すように、半導体レーザ
が２個以上ある場合、それぞれの半導体レーザより水平
同期信号１，２が得られ、水平同期信号１，２に同期の
取れた書き込みクロック(基準となるクロック信号)ＣＫ
１，ＣＫ２がそれぞれ生成されるが、その両者に関して
周波数は同一である。つまり、このように多数の半導体
レーザを同時に変調する場合でも、周波数逓倍クロック
を生成するクロック生成部６３は１つあれば良く、多数
の半導体レーザを駆動する集積回路を構成する場合、図
２１，図２２の構成とすることにより、高周波発振回路
が１個で済み、更にバイポーラトランジスタで構成され
ているので、ＥＭＩに強く小型・省電力・ローコストと
なる画像形成装置が実現できる。

【００８８】なお、図２２の例では、半導体レーザはア
ノードコモンタイプとなっているが、半導体レーザはカ
ソードコモンタイプのものでも良く、カソードコモンタ
イプのものにしてもアノードコモンタイプと同様の効果
が得られる画像形成装置を実現することができる。

【００８９】このように、本発明の画像形成装置は、階
調を表現するデジタル多値画像データに基づいてパルス
幅変調された画像変調信号により半導体レーザの光出力
を駆動し、光出力を回転感光体に走査する走査手段と、
回転感光体に対し所定の位置において走査手段からの走
査光を検出する走査光検出手段とを有し、走査光検出手
段からの検出信号に基づいた所定のタイミングでデジタ
ル多値画像データに応じた静電潜像を形成し、記録媒体
に静電潜像に応じた画像を形成する画像形成装置におい
て、走査光検出手段からの検出信号に同期した基準とな
るクロック信号を生成するクロック生成部と、デジタル
多値画像データに略反比例する遅延信号を生成し、基準
となるクロック信号の正転もしくは反転信号を遅延信号
に基づき所望の位相で遅延させるアナログ遅延手段と、
アナログ遅延手段で生成されたパルスとクロック信号と
に基づいてパルス幅変調された画像変調信号を生成する
画像変調信号生成手段とが、１チップの集積回路に実装
されていることを特徴としている。

【００９０】また、本発明の画像形成装置は、階調を表
現するデジタル多値画像データに基づいてパルス幅変調
された画像変調信号により半導体レーザの光出力を駆動
し、光出力を回転感光体に走査する走査手段と、回転感
光体に対し所定の位置において走査手段からの走査光を
検出する走査光検出手段とを有し、走査光検出手段から
の検出信号に基づいた所定のタイミングでデジタル多値
画像データに応じた静電潜像を形成し、記録媒体に静電
潜像に応じた画像を形成する画像形成装置において、走
査光検出手段からの検出信号に同期した基準となるクロ
ック信号を生成するクロック生成部と、デジタル多値画
像データに略反比例する遅延信号を生成し、基準となる
クロック信号の正転もしくは反転信号を遅延信号に基づ
き所望の位相で遅延させるアナログ遅延手段と、アナロ
グ遅延手段で生成されたパルスとクロック信号とに基づ
いてパルス幅変調された画像変調信号を生成する画像変
調信号生成手段と、半導体レーザの光出力を受光素子に
より検出した受光信号と基準信号とを比較し半導体レー
ザの光出力を制御する誤差増幅部と、誤差増幅部より得
られた半導体レーザ駆動電流により所望の光出力で半導
体レーザを駆動する半導体レーザ駆動部とが、１チップ
の集積回路に実装されていることを特徴としている。

【００９１】また、本発明の画像形成装置は、階調を表
現するデジタル多値画像データに基づいてパルス幅変調
された画像変調信号により半導体レーザの光出力を駆動
し、光出力を回転感光体に走査する走査手段と、回転感
光体に対し所定の位置において走査手段からの走査光を
検出する走査光検出手段とを有し、走査光検出手段から
の検出信号に基づいた所定のタイミングでデジタル多値
画像データに応じた静電潜像を形成し、記録媒体に静電
潜像に応じた画像を形成する画像形成装置において、走
査光検出手段からの検出信号に同期した基準となるクロ
ック信号を生成するクロック生成部と、基準となるクロ
ック信号と同期し周波数が逓倍された逓倍クロック信号
を生成し、生成した逓倍クロック信号から所定の位相遅
延した複数のパルスを生成するデジタル遅延手段と、ク
ロック信号と同期の取れたデジタル多値画像データの上
位ビット信号に基づき、位相の異なる複数のパルスのう
ちの１つのパルスを選択するパルス選択手段と、デジタ
ル多値画像データの下位ビット信号に基づき遅延信号を
生成し、パルス選択手段で選択されたパルスを遅延信号
に基づき所望の位相で遅延させるアナログ遅延手段と、
アナログ遅延手段で生成されたパルスとデジタル遅延手
段により生成された複数のパルスのうちの１つのパルス
とに基づいてパルス幅変調された画像変調信号を生成す
る画像変調信号生成手段とが、１チップの集積回路に実
装されていることを特徴としている。

【００９２】このように、本発明の画像形成装置は、階
調を表現するデジタル多値画像データに基づいてパルス
幅変調された画像変調信号により半導体レーザの光出力
を駆動し、光出力を回転感光体に走査する走査手段と、
回転感光体に対し所定の位置において走査手段からの走
査光を検出する走査光検出手段とを有し、走査光検出手
段からの検出信号に基づいた所定のタイミングでデジタ
ル多値画像データに応じた静電潜像を形成し、記録媒体
に静電潜像に応じた画像を形成する画像形成装置におい
て、走査光検出手段からの検出信号に同期した基準とな
るクロック信号を生成するクロック生成部と、基準とな
るクロック信号と同期し周波数が逓倍された逓倍クロッ
ク信号を生成し、生成した逓倍クロック信号から所定の
位相遅延した複数のパルスを生成するデジタル遅延手段
と、デジタル多値画像データの上位ビット信号に基づ
き、位相の異なる複数のパルスのうちの１つのパルスを
選択するパルス選択手段と、デジタル多値画像データの
下位ビット信号に基づき遅延信号を生成し、パルス選択
手段で選択されたパルスを遅延信号に基づき所望の位相
で遅延させるアナログ遅延手段と、アナログ遅延手段で
生成されたパルスとデジタル遅延手段により生成された
複数のパルスのうちの１つのパルスとに基づいてパルス
幅変調された画像変調信号を生成する画像変調信号生成
手段と、半導体レーザの光出力を受光素子により検出し
た受光信号と基準信号とを比較し半導体レーザの光出力
を制御する誤差増幅部と、誤差増幅部より得られた半導
体レーザ駆動電流により所望の光出力で半導体レーザを
駆動する半導体レーザ駆動部とが、１チップの集積回路
に実装されていることを特徴としている。

【００９３】また、本発明の画像形成装置は、上記クロ
ック生成部が、位相同期ループ回路と、Ｎ個（Ｎは自然
数）の同期パルス生成部とを有していることを特徴とし
ている。

【００９４】また、本発明の画像形成装置は、上記集積
回路が、バイポーラトランジスタを用いて構成されてい
ることを特徴としている。

【００９５】このように、本発明では、パルス幅変調に
て画像の階調表現を行う画像形成装置において、高速ア
ナログ遅延回路もしくは高速アナログ遅延回路とデジタ
ル遅延回路を組み合わせる事で動作速度が速い場合でも
画像の高階調性を実現できるパルス幅変調回路と、水平
同期センサにより検出した水平同期信号から水平同期信
号と同期したクロックを生成するクロック生成部とを、
バイポーラトランジスタを用いた１チップの集積回路と
することにより、高速高階調性を実現できるパルス幅変
調方式もしくはその方式を用いた画像形成装置をＥＭＩ
に強く小型・ローコストで実現できる。

【００９６】

【発明の効果】以上に説明したように、請求項１乃至請
求項６記載の発明によれば、動作速度が速い場合でも画
像の高階調性を実現できる画像形成装置を小型・ローコ
ストで実現できる。

【図面の簡単な説明】

【図１】本発明に係るパルス幅変調装置の構成例を示す
図である。

【図２】図１のパルス幅変調装置の動作の概略を説明す
るためのタイムチャートである。

【図３】図１のパルス幅変調装置の動作の概略を説明す
るためのタイムチャートである。

【図４】アナログ遅延部の一部を示す図である。

【図５】第１の遅延制御電流生成部の構成例を示す図で
ある。

【図６】第１の遅延制御電流生成部の他の構成例を示す
図である。

【図７】第１の遅延制御電流生成部の動作を説明するた
めの図である。

【図８】第１の遅延制御電流生成部をバイポーラトラン
ジスタで構成した場合の具体的な回路例を示す図であ
る。

【図９】図８に示す回路の遅延部の等価的な回路構成を
示す図である。

【図１０】図９の遅延部の動作を説明するための図であ
る。

【図１１】遅延量制御電流算出部をバイポーラトランジ
スタで構成した具体的な回路例を示す図である。

【図１２】遅延部をバイポーラトランジスタで構成した
具体的な回路例を示す図である。

【図１３】本発明のパルス幅変調回路を集積化(ＩＣ化)
する場合の集積回路(ＩＣ回路)の構成例を示す図であ
る。

【図１４】図１３の回路の動作を説明するための図であ
る。

【図１５】本発明におけるパルス幅変調回路に、さら
に、発光素子駆動部，誤差増幅部を付加し、集積化(Ｉ
Ｃ化)した場合の構成例を示す図である。

【図１６】発光素子として例えば半導体レーザを光源と
するレーザプリンタもしくはデジタル複写機等における
一般的な光走査装置の構成例を示す図である。

【図１７】図１６と同様の光走査装置の構成例を示す図
である。

【図１８】水平同期信号をＰＷＭ生成部および発光素子
駆動部に入力させる場合のパルス幅変調回路の構成例を
示す図である。

【図１９】クロック生成部の一構成例を示す図である。

【図２０】ＶＣＯの構成例を示す図である。

【図２１】クロック生成部の他の構成例を示す図であ
る。

【図２２】集積回路の全体構成例を示す図である。

【図２３】アナログ的なパルス幅変調方式を説明するた
めの図である。

【図２４】デジタル式のパルス幅変調方式を説明するた
めの図である。

【図２５】パルス幅変調にて画像の階調表現を行なう仕
方の一例を示す図である。

【符号の説明】

１ＰＬＬ回路１１ＶＣＯ１２分周回路１３位相比較器または位相周波数比較器１５セレクタ１６アナログ遅延部１７遅延量制御部１８パルス幅生成部１９ａ第１の遅延制御電流生成部１９ｂ第２の遅延制御電流生成部２０遅延量制御電流算出部２１遅延部２２位相検出部２３誤差ＡＭＰ部２５遅延部３１Ｄ／Ａ変換回路３２割算回路５２ π／４遅延・３π／８遅延セレクタ５３Ｌ位相シフト部５４Ｒ位相シフト部５６ＰＷＭ生成部５７遅延量調整部５８レベル調整部６０発光素子駆動部６１誤差増幅部７１発光素子７２コリメータレンズ７３シリンダーレンズ７４ポリゴンミラー７５ｆθレンズ７６トロイダルレンズ７７反射ミラー７８感光体６３クロック生成部８０位相比較器８１ローパスフィルタ８２ＶＣＯ８３プログラムデバイダ８４同期パルス生成部

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2C362 AA53 AA55 AA61 BB32 BB34 BB37 BB38 CA02 CA09 DA09 5C074 AA12 BB03 BB04 CC01 DD07 FF05 GG02 GG04 5C077 LL18 LL19 NN17 NP07 PQ04 PQ05 PQ08 PQ11 SS02 SS03 TT02 TT03 TT06

Claims

【特許請求の範囲】

【請求項１】階調を表現するデジタル多値画像データ
に基づいてパルス幅変調された画像変調信号により半導
体レーザの光出力を駆動し、前記光出力を回転感光体に
走査する走査手段と、前記回転感光体に対し所定の位置
において前記走査手段からの走査光を検出する走査光検
出手段とを有し、前記走査光検出手段からの検出信号に
基づいた所定のタイミングで前記デジタル多値画像デー
タに応じた静電潜像を形成し、記録媒体に前記静電潜像
に応じた画像を形成する画像形成装置において、前記走
査光検出手段からの検出信号に同期した基準となるクロ
ック信号を生成するクロック生成部と、デジタル多値画
像データに略反比例する遅延信号を生成し、基準となる
クロック信号の正転もしくは反転信号を前記遅延信号に
基づき所望の位相で遅延させるアナログ遅延手段と、前
記アナログ遅延手段で生成されたパルスと前記クロック
信号とに基づいてパルス幅変調された画像変調信号を生
成する画像変調信号生成手段とが、１チップの集積回路
に実装されていることを特徴とする画像形成装置。
【請求項２】階調を表現するデジタル多値画像データ
に基づいてパルス幅変調された画像変調信号により半導
体レーザの光出力を駆動し、前記光出力を回転感光体に
走査する走査手段と、前記回転感光体に対し所定の位置
において前記走査手段からの走査光を検出する走査光検
出手段とを有し、前記走査光検出手段からの検出信号に
基づいた所定のタイミングで前記デジタル多値画像デー
タに応じた静電潜像を形成し、記録媒体に前記静電潜像
に応じた画像を形成する画像形成装置において、前記走
査光検出手段からの検出信号に同期した基準となるクロ
ック信号を生成するクロック生成部と、デジタル多値画
像データに略反比例する遅延信号を生成し、基準となる
クロック信号の正転もしくは反転信号を前記遅延信号に
基づき所望の位相で遅延させるアナログ遅延手段と、前
記アナログ遅延手段で生成されたパルスと前記クロック
信号とに基づいてパルス幅変調された画像変調信号を生
成する画像変調信号生成手段と、前記半導体レーザの光
出力を受光素子により検出した受光信号と基準信号とを
比較し前記半導体レーザの光出力を制御する誤差増幅部
と、前記誤差増幅部より得られた半導体レーザ駆動電流
により所望の光出力で半導体レーザを駆動する半導体レ
ーザ駆動部とが、１チップの集積回路に実装されている
ことを特徴とする画像形成装置。
【請求項３】階調を表現するデジタル多値画像データ
に基づいてパルス幅変調された画像変調信号により半導
体レーザの光出力を駆動し、前記光出力を回転感光体に
走査する走査手段と、前記回転感光体に対し所定の位置
において前記走査手段からの走査光を検出する走査光検
出手段とを有し、前記走査光検出手段からの検出信号に
基づいた所定のタイミングで前記デジタル多値画像デー
タに応じた静電潜像を形成し、記録媒体に前記静電潜像
に応じた画像を形成する画像形成装置において、前記走
査光検出手段からの検出信号に同期した基準となるクロ
ック信号を生成するクロック生成部と、基準となるクロ
ック信号と同期し周波数が逓倍された逓倍クロック信号
を生成し、生成した逓倍クロック信号から所定の位相遅
延した複数のパルスを生成するデジタル遅延手段と、前
記クロック信号と同期の取れたデジタル多値画像データ
の上位ビット信号に基づき、前記位相の異なる複数のパ
ルスのうちの１つのパルスを選択するパルス選択手段
と、前記デジタル多値画像データの下位ビット信号に基
づき遅延信号を生成し、前記パルス選択手段で選択され
たパルスを前記遅延信号に基づき所望の位相で遅延させ
るアナログ遅延手段と、前記アナログ遅延手段で生成さ
れたパルスと前記デジタル遅延手段により生成された複
数のパルスのうちの１つのパルスとに基づいてパルス幅
変調された画像変調信号を生成する画像変調信号生成手
段とが、１チップの集積回路に実装されていることを特
徴とする画像形成装置。
【請求項４】階調を表現するデジタル多値画像データ
に基づいてパルス幅変調された画像変調信号により半導
体レーザの光出力を駆動し、前記光出力を回転感光体に
走査する走査手段と、前記回転感光体に対し所定の位置
において前記走査手段からの走査光を検出する走査光検
出手段とを有し、前記走査光検出手段からの検出信号に
基づいた所定のタイミングで前記デジタル多値画像デー
タに応じた静電潜像を形成し、記録媒体に前記静電潜像
に応じた画像を形成する画像形成装置において、前記走
査光検出手段からの検出信号に同期した基準となるクロ
ック信号を生成するクロック生成部と、基準となるクロ
ック信号と同期し周波数が逓倍された逓倍クロック信号
を生成し、生成した逓倍クロック信号から所定の位相遅
延した複数のパルスを生成するデジタル遅延手段と、デ
ジタル多値画像データの上位ビット信号に基づき、前記
位相の異なる複数のパルスのうちの１つのパルスを選択
するパルス選択手段と、デジタル多値画像データの下位
ビット信号に基づき遅延信号を生成し、前記パルス選択
手段で選択されたパルスを前記遅延信号に基づき所望の
位相で遅延させるアナログ遅延手段と、前記アナログ遅
延手段で生成されたパルスと前記デジタル遅延手段によ
り生成された複数のパルスのうちの１つのパルスとに基
づいてパルス幅変調された画像変調信号を生成する画像
変調信号生成手段と、前記半導体レーザの光出力を受光
素子により検出した受光信号と基準信号とを比較し前記
半導体レーザの光出力を制御する誤差増幅部と、前記誤
差増幅部より得られた半導体レーザ駆動電流により所望
の光出力で半導体レーザを駆動する半導体レーザ駆動部
とが、１チップの集積回路に実装されていることを特徴
とする画像形成装置。
【請求項５】請求項１乃至請求項４のいずれか一項に
記載の画像形成装置において、前記クロック生成部は、
位相同期ループ回路と、Ｎ個（Ｎは自然数）の同期パル
ス生成部とを有していることを特徴とする画像形成装
置。
【請求項６】請求項１乃至請求項４のいずれか一項に
記載の画像形成装置において、前記集積回路は、バイポ
ーラトランジスタを用いて構成されていることを特徴と
する画像形成装置。