JP3847008B2 - パルス幅変調装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、レーザプリンタ，ＬＥＤプリンタ，光ディスク装置，デジタル複写機，光通信装置等における光源の光出力を制御および変調することなどに利用されるパルス幅変調装置に関する。
【０００２】
【従来の技術】
近年、光源の光出力を変調する方式として、光の量自体を変調するパワー変調方式、光の点灯時間を変調するパルス幅変調方式、およびその両者を組み合わせたパワー・パルス幅混合変調方式などがある。それらの方式のうち、パルス幅変調方式としては、例えば図１３に示すように、各パルス発生周期に対応した三角波もしくはのこぎり波を発生し(図１３(ａ))、三角波もしくはのこぎり波のレベルをコンパレータを用いてスライスレベルと比較することでパルス幅変調信号を生成する(図１３(ｂ))所謂アナログ的なパルス幅変調方式や、例えば、図１４に示すように、高周波クロックを生成し(図１４(ａ))、デジタル的にそのクロックを分周することで遅延パルスを生成し(図１４(ｂ)，(ｃ)，(ｄ))、その論理和または論理積でパルス幅変調信号(図１４(ｅ)には、図１４(ｂ)のパルスと図１４(ｃ)のパルスとの論理積をとったパルス幅変調信号が示されている)を生成する所謂デジタル式のパルス幅変調方式などが提案されている。
【０００３】
【発明が解決しようとする課題】
ところで、近年、パルス幅変調にて画像の階調表現を行なう画像形成装置においては動作速度の高速化が望まれている。なお、図１５には、パルス幅変調にて画像の階調表現を行なう仕方の一例が示されている。すなわち、１画素を黒画素として表現する場合には、図１５(ａ)に示すように、１画素分(１ドット分)のパルス幅をもつパルスを生成する。また、１画素を白画素として表現する場合には、図１５(ｂ)に示すように、パルス幅が０のパルスを生成する(すなわち、パルスを発生しない)。また、１画素を中間画素(グレイ階調の画素)として表現する場合には、図１５(ｃ)あるいは(ｄ)に示すように、１画素分(１ドット分)のパルス幅よりも小さいパルス幅をもつパルスを生成することによって、階調表現を行なうことができる。
【０００４】
しかしながら、パルス幅変調方式として、上述した従来のアナログ的なパルス幅変調方式を用いる場合、三角波もしくはのこぎり波の直線性，再現性と動作速度の高速化とが両立しない。すなわち、動作速度を高速化させると、三角波もしくはのこぎり波の直線性(リニアリティー)を得ることが困難になり、正確なパルス幅を得ることができない。また、パルス幅変調方式として上述した従来のデジタル式のパルス幅変調方式を用いる場合には、最高動作周波数はデバイスに依存し、画像の階調性と動作速度の高速化が両立しない。
【０００５】
例えば、画素クロックが５０ＭＨｚにおいて２５６値変調をパルス幅で行なおうとすれば、アナログ的なパルス幅変調方式においては２０ｎ秒の周期において三角波もしくはのこぎり波に良好な直線性およびスイングをもたせることは困難である。また、デジタル式のパルス幅変調方式においては５０ＭＨｚ×２５６＝１２．８ＧＨｚのクロックを有する構成が必要となるが、１２．８ＧＨｚのクロックを有する構成を実現することは困難である。
【０００６】
このように、従来では、高階調性を実現でき、かつ、高速動作を実現するパルス幅変調装置を提供することは困難であった。
【０００７】
本発明は、動作速度が速い場合でも画像の高階調性を実現できる小型，低コストのパルス幅変調装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、所定周波数のクロック信号に対し、周波数が逓倍された逓倍クロック信号を生成し、生成した逓倍クロック信号から所定の位相遅延した複数のパルスを生成するデジタル遅延手段と、階調を表現するデータの上位ビット信号に基づき、前記位相の異なる複数のパルスのうちの１つのパルスを選択するパルス選択手段と、遅延信号を生成し、前記パルス選択手段で選択されたパルスを前記遅延信号に基づき遅延させるアナログ遅延手段と、前記アナログ遅延手段で生成されたパルスと前記デジタル遅延手段により生成された複数のパルスのうちの１つのパルスとに基づいてパルス幅信号を生成するパルス幅生成手段とを有し、
前記アナログ遅延手段は、第１の遅延制御電流Ｉｉを生成する第１の遅延制御電流生成手段と、第２の遅延制御電流Ｉｊ ( ｊ≠ｉ ) を生成する第２の遅延制御電流生成手段と、第１の遅延制御電流Ｉｉと第２の遅延制御電流Ｉｊと階調を表現するデータの下位ビット信号とに基づき、遅延量制御電流Ｉｎを遅延信号として算出する遅延量制御電流算出手段と、前記パルス選択手段で選択されたパルスを前記遅延信号に基づき遅延させる遅延手段とにより構成されていることを特徴としている。
【０００９】
また、請求項２記載の発明は、請求項１記載のパルス幅変調装置において、前記遅延量制御電流算出手段は、第１の遅延制御電流Ｉｉと第２の遅延制御電流Ｉｊとの差分(Ｉｉ−Ｉｊ)と階調を表現するデータの下位ビット信号とに基づき、遅延量制御電流Ｉｎを遅延信号として算出することを特徴としている。
【００１０】
また、請求項３記載の発明は、請求項１記載のパルス幅変調装置において、前記第１および第２の遅延制御電流生成手段は、所定のパルスを遅延する遅延手段と、遅延したパルスの位相遅れ量を検出する位相検出手段と、前記位相検出手段により出力される位相遅れ検出信号と基準信号とを比較し前記遅延手段の遅延量を制御する反転増幅手段とにより構成されていることを特徴としている。
【００１１】
また、請求項４記載の発明は、請求項２記載のパルス幅変調装置において、前記遅延量制御電流算出手段は、階調を表現するデータの下位ビット信号をＤ／Ａ変換してＤ／Ａ変換結果を出力するＤ／Ａ変換手段と、ＩｉとＩｊの乗算結果を、Ｄ／Ａ変換手段からのＤ／Ａ変換結果によって割算して遅延信号Ｉｎを得る割算手段とから構成されていることを特徴としている。
【００１２】
【発明の実施の形態】
図１は本発明に係るパルス幅変調装置の構成例を示す図である。図１のパルス幅変調装置は、ＶＣＯ１１，分周回路１２，位相比較器または位相周波数比較器１３を有し、位相の異なる複数のパルス、例えばＸ０，Ｘ１，Ｘ２，Ｘ３を生成するＰＬＬ(フェーズ・ロックド・ループ)回路１と、ＰＬＬ回路１で生成された位相の異なる複数のパルスのうちの１つのパルスを選択するセレクタ１５と、セレクタ１５により選択されたパルスの位相をアナログ的に遅延させるアナログ遅延部１６と、アナログ遅延部１６により位相が一定量遅れたパルスと基準となる基本信号(例えば、外部からのクロックＣＬＫ、あるいは、ＰＬＬ回路１により生成された位相の異なる複数のパルスのうちの１つのパルス(例えばＸ０など))とによりパルス幅を生成するパルス幅生成部１８とから構成されている。
【００１３】
図２は図１のパルス幅変調装置の動作の概略を説明するためのタイムチャートである。図２においては、説明を簡単にするため、ＰＬＬ回路１において、外部からのクロック(画素クロック)ＣＬＫの周波数は４逓倍されるとする。例えば、ＰＬＬ回路１に入力するクロックの周波数が５０ＭＨｚであるとき、ＰＬＬ回路１のＶＣＯ１１から出力されるパルス周波数は、５０×４＝２００ＭＨｚになるとする。図２(ａ)には４逓倍されたクロック(４×ＣＬＫ)が示されている。ここで、この４逓倍されたクロックのデューティは５０％であるとする。これは、４逓倍されたクロック(４×ＣＬＫ)の周波数(例えば２００ＭＨｚ)をさらに逓倍して４００ＭＨｚの周波数のものにすることができるからである。
【００１４】
また、ＰＬＬ回路１の分周回路１２は、ＶＣＯ１１から出力される４逓倍されたクロック(４×ＣＬＫ)より図２(ｂ)〜(ｅ)に示すようなπ／４づつ位相の異なるパルスＸ０〜Ｘ３を生成する。ここで、このパルス幅変調装置のパルス幅変調によって画像の階調表現を行なうとする場合、最上位ビットがＤ４，最下位ビットがＤ０である画像データ(デジタルデータ；階調を表現するデータ)が入力されると仮定し(すなわち、１ドットあたり２5＝３２階調のパルス幅変調を行なうと仮定し)、図１に示すように、上位ビットＤ４，Ｄ３，Ｄ２がセレクタ１５に入力し、下位ビットデータＤ１，Ｄ０がアナログ遅延部１６に入力するとする。この例の場合、セレクタ１５における論理は、セレクタ１５の出力をＰSとするとき、例えば次式で表わされる。
【００１５】
【数１】
【００１６】
すなわち、セレクタ１５からは、データＤ４，Ｄ３，Ｄ２に応じて、Ｘ３，Ｘ２，Ｘ１，Ｘ０，＊Ｘ３，＊Ｘ２，＊Ｘ１，＊Ｘ０のいずれか１つが選択されて出力される。なお、＊は反転記号である。
【００１７】
次に、アナログ遅延部１６においては、下位ビットデータＤ１，Ｄ０に従い、Ｘ０の周期をＴとするとき、Ｄ１・Ｄ０を(３/３２)Ｔ遅延とし、Ｄ１・＊Ｄ０を(２/３２)Ｔ遅延とし、＊Ｄ１・Ｄ０を(１/３２)Ｔ遅延とし、＊Ｄ１・＊Ｄ０を遅延なしとする。いま、例えば、Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０が(１，１，０，１，０)であるときには、アナログ遅延部１６の出力をＤPLSとすると、アナログ遅延部１６の出力ＤPLSは、図２(ｆ)に示すように、Ｘ２＋Δ１(Δ１＝(２/３２)Ｔ遅延)となる。そして、パルス幅生成部１８では、例えば、アナログ遅延部１６の出力ＤPLSと＊Ｘ０との論理積をとってＵとする。上述の例では、Ｕ＝＊Ｘ０・(Ｘ２＋Δ１)となり、図２(ｇ)に示すようなパルスＵが得られる。また、パルス幅生成部１８では、Ｄ４・Ｘ０＋Ｕをパルス幅信号ＰＷＭＯＵＴとして最終的に出力する。すなわち、上述の例では、最上位ビットＤ４が１であるので、図２(ｈ)に示すようなパルス幅信号ＰＷＭＯＵＴを１ドットに出力することができる。
【００１８】
なお、図２の例では、１ドット内において左に寄せたドットを形成しているが、セレクタ１５の論理やアナログ遅延部１６の設定により、ドット内において右に寄せたドット形成も可能である。図３には、ドット内において右に寄せたドットを形成する例が示されている。なお、図３において、図３(ａ)乃至(ｅ)に示す基本パルス４×ＣＬＫ，分周パルスＸ０〜Ｘ３は、図２(ａ)乃至(ｅ)に示すものと同じである。
【００１９】
ドット内において右に寄せたドットを形成する場合には、セレクタ１５における論理は、セレクタ１５の出力をＰSとするとき、次式で表わされる。
【００２０】
【数２】
【００２１】
すなわち、この場合も、セレクタ１５からは、データＤ４，Ｄ３，Ｄ２に応じて、Ｘ３，Ｘ２，Ｘ１，Ｘ０，＊Ｘ３，＊Ｘ２，＊Ｘ１，＊Ｘ０のいずれか１つが選択されて出力されるが、図３(数２)の例では、図２(数１)の例に対し、Ｘ０，Ｘ１，Ｘ２，Ｘ３，＊Ｘ０，＊Ｘ１，＊Ｘ２，＊Ｘ３の選択論理の順序が逆になっている。
【００２２】
そして、図３の例では、アナログ遅延部１６において、Ｄ１・Ｄ０を(１/３２)Ｔ遅延とし、Ｄ１・＊Ｄ０を(２/３２)Ｔ遅延とし、＊Ｄ１・Ｄ０を(３/３２)Ｔ遅延とし、＊Ｄ１・＊Ｄ０を(４/３２)Ｔ遅延とする。いま、例えば、Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０が(１，０，１，０，１)であるときには、アナログ遅延部１６の出力ＤPLSは、図３(ｆ)に示すように、Ｘ２＋Δ２(Δ２＝(３/３２)Ｔ遅延)となる。そして、パルス幅生成部１８では、アナログ遅延部の出力ＤPLSとＸ０との論理積をとってＵとする。上述の例では、Ｕ＝Ｘ０・(Ｘ２＋Δ２)となり、図３(ｇ)に示すようなパルスＵが得られる。また、パルス幅生成部１８では、Ｄ４・＊Ｘ０＋Ｕをパルス幅信号ＰＷＭＯＵＴとして最終的に出力する。すなわち、上述の例では、最上位ビットＤ４が１であるので、図３(ｈ)に示すようなパルス幅信号ＰＷＭＯＵＴを１ドットに出力することができる。
【００２３】
このように、セレクタ１５の論理やアナログ遅延部１６の設定により、ドット内において右に寄せたドット形成も可能であり、上記論理や遅延を切り替えるモードセレクタがあれば、外部制御信号により、１ドット内でドット毎に左寄せ、右寄せのドット形成が可能である。
【００２４】
図４はアナログ遅延部１６の構成例を示す図である。図４を参照すると、アナログ遅延部１６は、第１の遅延制御電流Ｉｉを生成する第１の遅延制御電流生成部１９ａと、第２の遅延制御電流Ｉｊ(ｊ≠ｉ)を生成する第２の遅延制御電流生成部１９ｂと、第１の遅延制御電流Ｉｉと第２の遅延制御電流Ｉｊとの差分(Ｉｉ−Ｉｊ)と階調を表現するデータＡｎとに基づき、遅延量すなわち遅延信号(いま遅延させたい量を決定する遅延電流)Ｉｎを算出する遅延量制御電流算出部２０と、遅延量制御電流部２０によって算出された遅延信号(遅延電流)に基づき基準となる基本信号の正転もしくは反転信号を遅延させる遅延部２５とを備えている。なお、以下の説明では、第１の遅延制御電流生成部１９ａと第２の遅延制御電流生成部１９ｂとを合わせて、便宜上、遅延量制御部１７と称す。また、遅延量制御電流算出部２０は、デジタルデータ(階調を表現するデジタルデータのうち、下位ビットデータ(例えば、Ｄ１，Ｄ０))をＤ／Ａ変換してＤ／Ａ変換結果Ａｎを出力するＤ／Ａ変換回路３１と、ＩｉとＩｊの乗算結果を、Ｄ／Ａ変換回路３１からのＤ／Ａ変換結果Ａｎによって割算して遅延信号Ｉｎを得る割算回路３２とから構成されている。
【００２５】
また、図５は第１の遅延制御電流生成部１９ａの一構成例を示す図である。図５の例では、第１の遅延制御電流生成部１９ａは、所定のパルスを遅延させる遅延部２１と、遅延したパルスの位相遅れ量を検出する位相検出部２２と、位相検出部２２の出力(位相遅れ検出信号)と基準信号とを比較して遅延部２１の遅延量を制御する誤差ＡＭＰ部(反転増幅部)２３とからなっており、ある遅れ量が制御されている電流、すなわち遅延制御電流Ｉｉを生成するようになっている。
【００２６】
また、図６は第１の遅延制御電流生成部１９ａの他の構成例を示す図である。図６の構成例は図５とほぼ同様であるが、図６の構成の場合、位相検出部２２に制御信号を加えて位相遅れ検出量を制御できる構成とすることにより、誤差ＡＭＰ部２３の回路構成を簡略化でき、回路素子数を低減することができる。
【００２７】
図７は第１の遅延制御電流生成部１９ａの動作を説明するための図である。先ず、図７(ａ)，(ｂ)，(ｃ)，(ｄ)に示すように、例えばパルスＸ０，＊Ｘ０は、遅延部２１により時間ΔＴだけ遅延されてＸ０Ｄ，＊Ｘ０Ｄとなる。この場合、位相検出部２２は、次式で表わされる論理αを出力する。
【００２８】
【数３】
α＝＊Ｘ０・Ｘ０Ｄ＋Ｘ０・＊Ｘ０Ｄ
【００２９】
この場合、Ｘ０・＊Ｘ０Ｄ，＊Ｘ０・Ｘ０Ｄは、図７(ｅ)，(ｆ)に示すように、同期Ｔで現れる遅延時間ΔＴのパルスであり、Ｘ０・＊Ｘ０Ｄ＋＊Ｘ０・Ｘ０Ｄ，すなわちαは、図７(ｇ)に示すように、Ｔ／２周期で現れる遅延時間ΔＴのパルスとなる。ここで、論理αに対応する電流出力をＩｃとし、そのピーク電流値をＮ×Ｉｒｅｆとし、誤差ＡＭＰ部２３において、電流出力Ｉｃと基準信号となる基準電流Ｉｒｅｆとを比較して、遅延部２１の遅延量を決定する電流Ｉｉを制御する。この場合、例えば、Ｎ＝４とすれば、遅延時間ΔＴ＝Ｔ／８となる場合にαの積分波形の平均値がＩｒｅｆとなるので、Ｉｉは、遅延時間ΔＴ＝Ｔ／８となるように制御される。一般に、遅延時間ΔＴ＝Ｔ／(２Ｎ)と表わすことができる。つまり、Ｎを自由に設定することにより、入力パルスＸ０の半分の周期Ｔ／２の範囲内の遅延で、制御された遅延パルス(遅延電流パルスＩｉ)を自在に得ることができる。
【００３０】
図８は第１の遅延制御電流生成部１９ａをバイポーラトランジスタで構成した場合の具体的な回路例を示す図である。図８の回路の動作を説明する。図８の回路では、Ｑ１６，Ｑ１７，Ｑ１８，およびＲ０で構成される電流源により、遅延量を決定する電流Ｉｉを生成する。入力されるパルスＸ０，＊Ｘ０は、Ｑ１，Ｑ２で構成されるダイオード負荷回路およびＱ１９，Ｑ２０で構成されるエミッタフォロワ回路により遅延される。Ｑ１，Ｑ２で構成されるダイオード負荷回路の出力は、非常に小さい振幅であるので、Ｑ３，Ｑ４，Ｒ３，Ｒ４で構成される２値化回路を介すことでスイングを調整する。Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ９，Ｑ１０で構成される二重平衡回路、すなわちＥＣＬ(エミッタ・カップルド・ロジック)回路は、その電流出力Ｉｃに対応する論理をαとすると、α＝＊Ｘ０・Ｘ０Ｄ＋Ｘ０・＊Ｘ０Ｄであり、その電流出力ＩｃはＱ１１，Ｑ１２で構成されるカレントミラー回路により反転されて、Ｑ１４，Ｒ１で構成される基準電流Ｉｒｅｆと比較される。この比較部であるＱ１４のコレクタはハイインピーダンスであり、また、接地電位ＧＮＤに対し容量Ｃ１が接続されていることにより，Ｉｃと基準電流Ｉｒｅｆとが比較され、その出力はＱ１５，Ｒ０で構成される電流となる。ここで、Ｑ１５，Ｑ１６，Ｑ１７，Ｑ１８で構成される電流源は、エミッタ抵抗がそれぞれＲ０であることにより、それぞれに流れる電流が同じとなるカレントミラー回路となっている。つまり、Ｑ１５，Ｒ０で構成される電流はＩｉとなり、所望の遅延量が得られるように出力電流Ｉｉは制御される。ここで、Ｑ１３，Ｒ２で構成される電流源の電流をＩｒｅｆのＮ倍とすると、前述のように、遅延時間ΔＴ＝Ｔ／(２Ｎ)となる遅延パルスＸ０Ｄおよび＊Ｘ０Ｄを得ることができる。例えば、Ｎ＝４の場合には、Ｒ１：Ｒ２＝４：１、Ｑ１３のエリアファクタ(エミッタ面積)：Ｑ１４のエリアファクタ(エミッタ面積)＝４：１となるように設定すれば、４×Ｉｒｅｆなる電流をＱ１３，Ｒ２で構成される電流源に正確に流すことが可能であるので、遅延時間ΔＴ＝Ｔ／８、つまり位相遅れ量としてはΔθ＝π／４の遅延パルスを生成することができる。第１の遅延制御電流生成部１９ａをすべての設定したい遅延量に対し、それぞれ構成すれば、すべての遅延時間を制御することが可能となる。
【００３１】
ここで、遅延時間と遅延を生成する電流Ｉｉとの関係を考える。例えば、図８に示す回路の場合、Ｘ０がハイレベルの時、Ｑ２１，Ｑ２２で構成される差動トランジスタのＱ２２はオフとなっており、その結果として、Ｑ２２に対しダイオード負荷となっているＱ２はオフであり電流が流れていない。Ｘ０がハイレベルの状態からローレベルの状態に高速に変化したときの過渡動作を考えると、Ｑ２２に電流が流れ始めるが、Ｑ２のエミッタ抵抗は電流がほとんど流れていないためハイインピーダンスとなっており、Ｑ２２のコレクタにはコレクタ−基板間寄生容量などの寄生容量があるため、Ｑ２２に流れる電流、すなわちＩｉは、寄生容量の変化電位に対する充放電電流となる。
【００３２】
図９は図８に示す回路の遅延部の等価的な回路構成を示す図である。図９の等価回路において、Ｘ０，＊Ｘ０として図１０(ａ)に示すような信号が入力するとき、Ｘ０がハイレベル(＊Ｘ０がローレベル)となっているときには(図１０(ａ)に、この状態を▲１▼で示す)、ダイオードＱ１に電流Ｉが流れる一方、ダイオードＱ２には電流は流れない(電流は０となる)。また、Ｘ０がハイレベルからロウレベルになるときには(図１０(ａ)に、この状態を▲２▼で示す)、ダイオードＱ１に流れていた電流Ｉは０になり、一方、ダイオードＱ２に流れる電流は０からＩになる。なお、このとき、図９において、寄生容量ＣとダイオードＱ２の内部抵抗Ｒとの時定数ＣＲによって、ダイオードＱ２に流れ始める電流Ｉは、信号Ｘ０，＊Ｘ０に対して、図１０(ｂ)に示すような過渡応答を示す。すなわち、時定数ＣＲによって定まる時間ｔ＝ＣＲだけ遅延したものとなる。ここで、遅延時間ｔと電流Ｉ(＝Ｉｉ)との関係は次のようになる。
【００３３】
すなわち、一般に容量をＣ、変化電位をΔＶ、電流をＩ、充放電時間をｔとすると、電荷Ｑは、Ｑ＝Ｃ・ΔＶ＝Ｉ・ｔで表わすことができる。これから、寄生容量の充放電に要する時間、つまり遅延時間ｔは、ｔ＝(Ｃ・ΔＶ)／Ｉであり、容量に充放電する電流Ｉに反比例する。
【００３４】
上述した例の遅延時間ΔＴ＝Ｔ／８、つまり位相遅れ量としてはΔθ＝π／４の遅延の場合の遅延時間と遅延制御電流Ｉｉ(ｉ＝８)との関係は、次式で表わされる。
【００３５】
【数４】
τ／８＝Ｋ／Ｉ８＋Δτ
【００３６】
ここで、τは周期、Ｋは比例定数、Ｉ８はτ／８遅れを制御する遅延制御電流Ｉｉ(ｉ＝８)であり、Δτは固定遅れ定数とする。同様に、Ｉ１６をτ／８＋τ／１６遅れを制御する遅延制御電流Ｉｉ(ｉ＝１６)とし、Ｉ３２をτ／８＋τ／３２遅れを制御する遅延制御電流Ｉｉ(ｉ＝３２)とし、Ｉ６４をτ／８＋τ／６４遅れを制御する遅延制御電流Ｉｉ(ｉ＝６４)とし、Ｉ１２８をτ／８＋τ／１２８遅れを制御する遅延制御電流Ｉｉ(ｉ＝１２８)とし、Ｉ２５６をτ／８＋τ／２５６遅れを制御する遅延制御電流Ｉｉ(ｉ＝２５６)とすると、遅延時間と遅延制御電流Ｉｉとの関係は、次式のように表わすことができる。
【００３７】
【数５】
τ／８＋τ／１６＝Ｋ／Ｉ１６＋Δτ
τ／８＋τ／３２＝Ｋ／Ｉ３２＋Δτ
τ／８＋τ／６４＝Ｋ／Ｉ６４＋Δτ
τ／８＋τ／１２８＝Ｋ／Ｉ１２８＋Δτ
τ／８＋τ／２５６＝Ｋ／Ｉ２５６＋Δτ
【００３８】
換言すれば、第１の遅延制御電流生成部１９ａにおいて、遅延時間と遅延制御電流Ｉｉ(ＩＡｎ)との関係は、一般に、次式のようになる。
【００３９】
【数６】
τ／８＋τ／Ａｎ＝Ｋ／ＩＡｎ＋Δτ
【００４０】
同様に、第２の遅延制御電流生成部１９ｂも、図５あるいは、図６と同様の構成となっており、図７と同様の動作を行なうようになっている。また、第２の遅延制御電流生成部１９ｂをバイポ−ラトランジスタで構成した場合の具体的な回路例も図８と同様のものにすることができ、この場合も、遅延時間と遅延制御電流Ｉｊとの関係は、数４，数５，数６によって与えられる。
【００４１】
このように、第１の遅延制御電流生成部１９ａと第２の遅延制御電流生成部１９ｂとは、互いに同様の構成，動作のものにすることができるが、第１の遅延制御電流生成部１９ａは、ある遅延量が制御されている電流Ｉｉを生成するのに対し、第２の遅延制御電流生成部１９ｂは、第１の遅延制御電流生成部１９ａとは異なる遅延量が制御されている電流Ｉｊ(ｊ≠ｉ)を生成するようになっている。
【００４２】
そして、遅延量制御電流算出部２０は、第１の遅延制御電流Ｉｉと、第２の遅延制御電流Ｉｊとの差分(Ｉｉ−Ｉｊ)と遅延データ(階調を表現するデータ)Ａｎとに基づき、遅延量すなわち遅延信号(いま遅延させたい量を決定する遅延電流)Ｉｎを算出するようになっている。
【００４３】
具体的に、第１の遅延制御電流生成部１９ａにおいてτ／８遅れを生成する電流Ｉ８(ｉ＝８)を生成し、また、第２の遅延制御電流生成部１９ｂにおいて３τ／１６遅れを生成する電流Ｉ１６(ｊ＝１６)を生成すると考えると、遅延量制御電流算出部２０は、数４，数５，数６よりτ、Ｋ、Δτを消去して、次式のように、遅延電流ＩｎをＩ８およびＩ１６を用いて算出することができる。
【００４４】
【数７】
Ｉｎ＝２・Ｉ８・Ｉ１６／｛(３２・(Ｉ８−Ｉ１６)／Ａｎ＋２・Ｉ１６)｝
【００４５】
また、図１１は遅延量制御電流算出部２０をバイポーラトランジスタで構成した具体的な回路例を示す図である。図１１を参照すると、遅延量制御電流算出部２０は、デジタルデータ(例えば、Ｄ３〜Ｄ０)をＤ／Ａ変換するＤ／Ａ変換回路３１と、ＩｉとＩｊの乗算結果をＤ／Ａ変換回路３１からのＤ／Ａ変換結果Ａｎによって割算する割算回路３２とにより構成されている。
【００４６】
図１１の割算回路３２の動作について説明する。図１１に示すように、電流源をそれぞれＩ０，Ｉ１，Ｉ２，Ｉｎ，Ｉｎ'とし、ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３で示す差動スイッチからＩ１に加算される電流がないとする。Ｑ３０，Ｑ３１で構成される差動回路のベース電位は、そのまま、Ｑ３４，Ｑ３５で構成されるエミッタフォロワ回路を介して、Ｑ３２，Ｑ３３で構成される差動回路のベース電位に入力されるので、Ｑ３０，Ｑ３１で構成される差動回路に流れる電流比とＱ３２，Ｑ３３で構成される差動回路に流れる電流比は同じである。このことにより、Ｉｎ＋Ｉｎ'＝Ｉ２，Ｉｎ：Ｉｎ'＝Ｉ０：(Ｉ１−Ｉ０)なる関係式が導かれ、その結果、次式で表わされる割算回路が構成されていることがわかる。
【００４７】
【数８】
Ｉｎ＝Ｉ０・Ｉ２／Ｉ１
【００４８】
数７および数８において、
Ｉ０＝Ｉ８
Ｉ２＝２・Ｉ１６
Ｉ１＝２・Ｉ１６
ΔＩ＝Ｉ８−Ｉ１６
とすると、図１１に示す回路構成により数７に示す遅延電流Ｉｎを生成することが可能となる。図１１に示す回路構成の場合、ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３で示す差動スイッチおよびＱ３０，Ｑ３１で構成される差動回路、Ｑ３２，Ｑ３３で構成される差動回路は、すべて高速に動作することにより、入力される画像データすなわちデジタルデータの下位ビットデータ(例えば、Ｄ０，Ｄ１，Ｄ２，Ｄ３)に従い、各ドット毎に遅延量を高速に変化させることが可能である構成を実現できる。図１１に示す回路例では、Ｉ８，Ｉ１６のそれぞれの制御電流を生成し、ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３で示す４ビット構成の差動スイッチにより１ドットあたり８ビット階調(２５６階調)表現を行なう構成例(Ｄ０〜Ｄ３のデジタルデータが入力するとしたときの構成例)を示しているが、もちろんさらに高階調表現が必要な系や階調数の少ない系においても、同様の構成により自在にパルス幅を生成することが可能である。
【００４９】
また、図１２は遅延部２５をバイポーラトランジスタで構成した具体的な回路例を示す図である。図１２を参照すると、遅延部２５には遅延信号すなわち遅延電流Ｉｎが流れ、これにより、パルス，例えばＸ０，＊Ｘ０を、この遅延電流Ｉｎに応じた遅延量でアナログ遅延させ、Ｘ０Ｄ，＊Ｘ０Ｄを出力するように構成されている。
【００５０】
以上のように、本発明は、階調を表現するデータに略反比例する遅延信号を生成し、基準となる基本信号(例えば、外部からのクロックＣＬＫ、あるいは、ＰＬＬ回路１により生成された位相の異なる複数のパルスのうちの１つのパルス(例えばＸ０など))の正転もしくは反転信号を、上記遅延信号Ｉｎに基づき所望の位相で遅延させるアナログ遅延部１６と、アナログ遅延部１６で生成されたパルスと前記基本信号とに基づいてパルス幅信号を生成するパルス幅生成部１８とを有しており、上記アナログ遅延部１６を用いることで、高速アナログ遅延回路を実現でき、動作速度が速い場合でも画像の高階調性を実現できるパルス幅変調装置を提供することができる。
【００５１】
【発明の効果】
以上に説明したように、請求項１乃至請求項４記載の発明によれば、所定周波数のクロック信号に対し、周波数が逓倍された逓倍クロック信号を生成し、生成した逓倍クロック信号から所定の位相遅延した複数のパルスを生成するデジタル遅延手段と、階調を表現するデータの上位ビット信号に基づき、前記位相の異なる複数のパルスのうちの１つのパルスを選択するパルス選択手段と、遅延信号を生成し、前記パルス選択手段で選択されたパルスを前記遅延信号に基づき遅延させるアナログ遅延手段と、前記アナログ遅延手段で生成されたパルスと前記デジタル遅延手段により生成された複数のパルスのうちの１つのパルスとに基づいてパルス幅信号を生成するパルス幅生成手段とを有し、前記アナログ遅延手段は、第１の遅延制御電流Ｉｉを生成する第１の遅延制御電流生成手段と、第２の遅延制御電流Ｉｊ ( ｊ≠ｉ ) を生成する第２の遅延制御電流生成手段と、第１の遅延制御電流Ｉｉと第２の遅延制御電流Ｉｊと階調を表現するデータの下位ビット信号とに基づき、遅延量制御電流Ｉｎを遅延信号として算出する遅延量制御電流算出手段と、前記パルス選択手段で選択されたパルスを前記遅延信号に基づき遅延させる遅延手段とにより構成されており、デジタル遅延回路と高速アナログ遅延回路を組み合わせることにより、動作速度が速い場合でも画像の高階調性を実現可能な小型・ローコストパルスの幅変調装置を実現できる。
【図面の簡単な説明】
【図１】本発明に係るパルス幅変調装置の構成例を示す図である。
【図２】図１のパルス幅変調装置の動作の概略を説明するためのタイムチャートである。
【図３】図１のパルス幅変調装置の動作の概略を説明するためのタイムチャートである。
【図４】アナログ遅延部の一部を示す図である。
【図５】第１の遅延制御電流生成部の構成例を示す図である。
【図６】第１の遅延制御電流生成部の他の構成例を示す図である。
【図７】第１の遅延制御電流生成部の動作を説明するための図である。
【図８】第１の遅延制御電流生成部をバイポーラトランジスタで構成した場合の具体的な回路例を示す図である。
【図９】図８に示す回路の遅延部の等価的な回路構成を示す図である。
【図１０】図９の遅延部の動作を説明するための図である。
【図１１】遅延量制御電流算出部をバイポーラトランジスタで構成した具体的な回路例を示す図である。
【図１２】遅延部をバイポーラトランジスタで構成した具体的な回路例を示す図である。
【図１３】アナログ的なパルス幅変調方式を説明するための図である。
【図１４】デジタル式のパルス幅変調方式を説明するための図である。
【図１５】パルス幅変調にて画像の階調表現を行なう仕方の一例を示す図である。
【符号の説明】
１ ＰＬＬ回路
１１ ＶＣＯ
１２ 分周回路
１３ 位相比較器または位相周波数比較器
１５ セレクタ
１６ アナログ遅延部
１７ 遅延量制御部
１８ パルス幅生成部
１９ａ 第１の遅延制御電流生成部
１９ｂ 第２の遅延制御電流生成部
２０ 遅延量制御電流算出部
２１ 遅延部
２２ 位相検出部
２３ 誤差ＡＭＰ部
２５ 遅延部
３１ Ｄ／Ａ変換回路
３２ 割算回路
【発明の属する技術分野】
本発明は、レーザプリンタ，ＬＥＤプリンタ，光ディスク装置，デジタル複写機，光通信装置等における光源の光出力を制御および変調することなどに利用されるパルス幅変調装置に関する。
【０００２】
【従来の技術】
近年、光源の光出力を変調する方式として、光の量自体を変調するパワー変調方式、光の点灯時間を変調するパルス幅変調方式、およびその両者を組み合わせたパワー・パルス幅混合変調方式などがある。それらの方式のうち、パルス幅変調方式としては、例えば図１３に示すように、各パルス発生周期に対応した三角波もしくはのこぎり波を発生し(図１３(ａ))、三角波もしくはのこぎり波のレベルをコンパレータを用いてスライスレベルと比較することでパルス幅変調信号を生成する(図１３(ｂ))所謂アナログ的なパルス幅変調方式や、例えば、図１４に示すように、高周波クロックを生成し(図１４(ａ))、デジタル的にそのクロックを分周することで遅延パルスを生成し(図１４(ｂ)，(ｃ)，(ｄ))、その論理和または論理積でパルス幅変調信号(図１４(ｅ)には、図１４(ｂ)のパルスと図１４(ｃ)のパルスとの論理積をとったパルス幅変調信号が示されている)を生成する所謂デジタル式のパルス幅変調方式などが提案されている。
【０００３】
【発明が解決しようとする課題】
ところで、近年、パルス幅変調にて画像の階調表現を行なう画像形成装置においては動作速度の高速化が望まれている。なお、図１５には、パルス幅変調にて画像の階調表現を行なう仕方の一例が示されている。すなわち、１画素を黒画素として表現する場合には、図１５(ａ)に示すように、１画素分(１ドット分)のパルス幅をもつパルスを生成する。また、１画素を白画素として表現する場合には、図１５(ｂ)に示すように、パルス幅が０のパルスを生成する(すなわち、パルスを発生しない)。また、１画素を中間画素(グレイ階調の画素)として表現する場合には、図１５(ｃ)あるいは(ｄ)に示すように、１画素分(１ドット分)のパルス幅よりも小さいパルス幅をもつパルスを生成することによって、階調表現を行なうことができる。
【０００４】
しかしながら、パルス幅変調方式として、上述した従来のアナログ的なパルス幅変調方式を用いる場合、三角波もしくはのこぎり波の直線性，再現性と動作速度の高速化とが両立しない。すなわち、動作速度を高速化させると、三角波もしくはのこぎり波の直線性(リニアリティー)を得ることが困難になり、正確なパルス幅を得ることができない。また、パルス幅変調方式として上述した従来のデジタル式のパルス幅変調方式を用いる場合には、最高動作周波数はデバイスに依存し、画像の階調性と動作速度の高速化が両立しない。
【０００５】
例えば、画素クロックが５０ＭＨｚにおいて２５６値変調をパルス幅で行なおうとすれば、アナログ的なパルス幅変調方式においては２０ｎ秒の周期において三角波もしくはのこぎり波に良好な直線性およびスイングをもたせることは困難である。また、デジタル式のパルス幅変調方式においては５０ＭＨｚ×２５６＝１２．８ＧＨｚのクロックを有する構成が必要となるが、１２．８ＧＨｚのクロックを有する構成を実現することは困難である。
【０００６】
このように、従来では、高階調性を実現でき、かつ、高速動作を実現するパルス幅変調装置を提供することは困難であった。
【０００７】
本発明は、動作速度が速い場合でも画像の高階調性を実現できる小型，低コストのパルス幅変調装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、所定周波数のクロック信号に対し、周波数が逓倍された逓倍クロック信号を生成し、生成した逓倍クロック信号から所定の位相遅延した複数のパルスを生成するデジタル遅延手段と、階調を表現するデータの上位ビット信号に基づき、前記位相の異なる複数のパルスのうちの１つのパルスを選択するパルス選択手段と、遅延信号を生成し、前記パルス選択手段で選択されたパルスを前記遅延信号に基づき遅延させるアナログ遅延手段と、前記アナログ遅延手段で生成されたパルスと前記デジタル遅延手段により生成された複数のパルスのうちの１つのパルスとに基づいてパルス幅信号を生成するパルス幅生成手段とを有し、
前記アナログ遅延手段は、第１の遅延制御電流Ｉｉを生成する第１の遅延制御電流生成手段と、第２の遅延制御電流Ｉｊ ( ｊ≠ｉ ) を生成する第２の遅延制御電流生成手段と、第１の遅延制御電流Ｉｉと第２の遅延制御電流Ｉｊと階調を表現するデータの下位ビット信号とに基づき、遅延量制御電流Ｉｎを遅延信号として算出する遅延量制御電流算出手段と、前記パルス選択手段で選択されたパルスを前記遅延信号に基づき遅延させる遅延手段とにより構成されていることを特徴としている。
【０００９】
また、請求項２記載の発明は、請求項１記載のパルス幅変調装置において、前記遅延量制御電流算出手段は、第１の遅延制御電流Ｉｉと第２の遅延制御電流Ｉｊとの差分(Ｉｉ−Ｉｊ)と階調を表現するデータの下位ビット信号とに基づき、遅延量制御電流Ｉｎを遅延信号として算出することを特徴としている。
【００１０】
また、請求項３記載の発明は、請求項１記載のパルス幅変調装置において、前記第１および第２の遅延制御電流生成手段は、所定のパルスを遅延する遅延手段と、遅延したパルスの位相遅れ量を検出する位相検出手段と、前記位相検出手段により出力される位相遅れ検出信号と基準信号とを比較し前記遅延手段の遅延量を制御する反転増幅手段とにより構成されていることを特徴としている。
【００１１】
また、請求項４記載の発明は、請求項２記載のパルス幅変調装置において、前記遅延量制御電流算出手段は、階調を表現するデータの下位ビット信号をＤ／Ａ変換してＤ／Ａ変換結果を出力するＤ／Ａ変換手段と、ＩｉとＩｊの乗算結果を、Ｄ／Ａ変換手段からのＤ／Ａ変換結果によって割算して遅延信号Ｉｎを得る割算手段とから構成されていることを特徴としている。
【００１２】
【発明の実施の形態】
図１は本発明に係るパルス幅変調装置の構成例を示す図である。図１のパルス幅変調装置は、ＶＣＯ１１，分周回路１２，位相比較器または位相周波数比較器１３を有し、位相の異なる複数のパルス、例えばＸ０，Ｘ１，Ｘ２，Ｘ３を生成するＰＬＬ(フェーズ・ロックド・ループ)回路１と、ＰＬＬ回路１で生成された位相の異なる複数のパルスのうちの１つのパルスを選択するセレクタ１５と、セレクタ１５により選択されたパルスの位相をアナログ的に遅延させるアナログ遅延部１６と、アナログ遅延部１６により位相が一定量遅れたパルスと基準となる基本信号(例えば、外部からのクロックＣＬＫ、あるいは、ＰＬＬ回路１により生成された位相の異なる複数のパルスのうちの１つのパルス(例えばＸ０など))とによりパルス幅を生成するパルス幅生成部１８とから構成されている。
【００１３】
図２は図１のパルス幅変調装置の動作の概略を説明するためのタイムチャートである。図２においては、説明を簡単にするため、ＰＬＬ回路１において、外部からのクロック(画素クロック)ＣＬＫの周波数は４逓倍されるとする。例えば、ＰＬＬ回路１に入力するクロックの周波数が５０ＭＨｚであるとき、ＰＬＬ回路１のＶＣＯ１１から出力されるパルス周波数は、５０×４＝２００ＭＨｚになるとする。図２(ａ)には４逓倍されたクロック(４×ＣＬＫ)が示されている。ここで、この４逓倍されたクロックのデューティは５０％であるとする。これは、４逓倍されたクロック(４×ＣＬＫ)の周波数(例えば２００ＭＨｚ)をさらに逓倍して４００ＭＨｚの周波数のものにすることができるからである。
【００１４】
また、ＰＬＬ回路１の分周回路１２は、ＶＣＯ１１から出力される４逓倍されたクロック(４×ＣＬＫ)より図２(ｂ)〜(ｅ)に示すようなπ／４づつ位相の異なるパルスＸ０〜Ｘ３を生成する。ここで、このパルス幅変調装置のパルス幅変調によって画像の階調表現を行なうとする場合、最上位ビットがＤ４，最下位ビットがＤ０である画像データ(デジタルデータ；階調を表現するデータ)が入力されると仮定し(すなわち、１ドットあたり２5＝３２階調のパルス幅変調を行なうと仮定し)、図１に示すように、上位ビットＤ４，Ｄ３，Ｄ２がセレクタ１５に入力し、下位ビットデータＤ１，Ｄ０がアナログ遅延部１６に入力するとする。この例の場合、セレクタ１５における論理は、セレクタ１５の出力をＰSとするとき、例えば次式で表わされる。
【００１５】
【数１】
すなわち、セレクタ１５からは、データＤ４，Ｄ３，Ｄ２に応じて、Ｘ３，Ｘ２，Ｘ１，Ｘ０，＊Ｘ３，＊Ｘ２，＊Ｘ１，＊Ｘ０のいずれか１つが選択されて出力される。なお、＊は反転記号である。
【００１７】
次に、アナログ遅延部１６においては、下位ビットデータＤ１，Ｄ０に従い、Ｘ０の周期をＴとするとき、Ｄ１・Ｄ０を(３/３２)Ｔ遅延とし、Ｄ１・＊Ｄ０を(２/３２)Ｔ遅延とし、＊Ｄ１・Ｄ０を(１/３２)Ｔ遅延とし、＊Ｄ１・＊Ｄ０を遅延なしとする。いま、例えば、Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０が(１，１，０，１，０)であるときには、アナログ遅延部１６の出力をＤPLSとすると、アナログ遅延部１６の出力ＤPLSは、図２(ｆ)に示すように、Ｘ２＋Δ１(Δ１＝(２/３２)Ｔ遅延)となる。そして、パルス幅生成部１８では、例えば、アナログ遅延部１６の出力ＤPLSと＊Ｘ０との論理積をとってＵとする。上述の例では、Ｕ＝＊Ｘ０・(Ｘ２＋Δ１)となり、図２(ｇ)に示すようなパルスＵが得られる。また、パルス幅生成部１８では、Ｄ４・Ｘ０＋Ｕをパルス幅信号ＰＷＭＯＵＴとして最終的に出力する。すなわち、上述の例では、最上位ビットＤ４が１であるので、図２(ｈ)に示すようなパルス幅信号ＰＷＭＯＵＴを１ドットに出力することができる。
【００１８】
なお、図２の例では、１ドット内において左に寄せたドットを形成しているが、セレクタ１５の論理やアナログ遅延部１６の設定により、ドット内において右に寄せたドット形成も可能である。図３には、ドット内において右に寄せたドットを形成する例が示されている。なお、図３において、図３(ａ)乃至(ｅ)に示す基本パルス４×ＣＬＫ，分周パルスＸ０〜Ｘ３は、図２(ａ)乃至(ｅ)に示すものと同じである。
【００１９】
ドット内において右に寄せたドットを形成する場合には、セレクタ１５における論理は、セレクタ１５の出力をＰSとするとき、次式で表わされる。
【００２０】
【数２】
すなわち、この場合も、セレクタ１５からは、データＤ４，Ｄ３，Ｄ２に応じて、Ｘ３，Ｘ２，Ｘ１，Ｘ０，＊Ｘ３，＊Ｘ２，＊Ｘ１，＊Ｘ０のいずれか１つが選択されて出力されるが、図３(数２)の例では、図２(数１)の例に対し、Ｘ０，Ｘ１，Ｘ２，Ｘ３，＊Ｘ０，＊Ｘ１，＊Ｘ２，＊Ｘ３の選択論理の順序が逆になっている。
【００２２】
そして、図３の例では、アナログ遅延部１６において、Ｄ１・Ｄ０を(１/３２)Ｔ遅延とし、Ｄ１・＊Ｄ０を(２/３２)Ｔ遅延とし、＊Ｄ１・Ｄ０を(３/３２)Ｔ遅延とし、＊Ｄ１・＊Ｄ０を(４/３２)Ｔ遅延とする。いま、例えば、Ｄ４，Ｄ３，Ｄ２，Ｄ１，Ｄ０が(１，０，１，０，１)であるときには、アナログ遅延部１６の出力ＤPLSは、図３(ｆ)に示すように、Ｘ２＋Δ２(Δ２＝(３/３２)Ｔ遅延)となる。そして、パルス幅生成部１８では、アナログ遅延部の出力ＤPLSとＸ０との論理積をとってＵとする。上述の例では、Ｕ＝Ｘ０・(Ｘ２＋Δ２)となり、図３(ｇ)に示すようなパルスＵが得られる。また、パルス幅生成部１８では、Ｄ４・＊Ｘ０＋Ｕをパルス幅信号ＰＷＭＯＵＴとして最終的に出力する。すなわち、上述の例では、最上位ビットＤ４が１であるので、図３(ｈ)に示すようなパルス幅信号ＰＷＭＯＵＴを１ドットに出力することができる。
【００２３】
このように、セレクタ１５の論理やアナログ遅延部１６の設定により、ドット内において右に寄せたドット形成も可能であり、上記論理や遅延を切り替えるモードセレクタがあれば、外部制御信号により、１ドット内でドット毎に左寄せ、右寄せのドット形成が可能である。
【００２４】
図４はアナログ遅延部１６の構成例を示す図である。図４を参照すると、アナログ遅延部１６は、第１の遅延制御電流Ｉｉを生成する第１の遅延制御電流生成部１９ａと、第２の遅延制御電流Ｉｊ(ｊ≠ｉ)を生成する第２の遅延制御電流生成部１９ｂと、第１の遅延制御電流Ｉｉと第２の遅延制御電流Ｉｊとの差分(Ｉｉ−Ｉｊ)と階調を表現するデータＡｎとに基づき、遅延量すなわち遅延信号(いま遅延させたい量を決定する遅延電流)Ｉｎを算出する遅延量制御電流算出部２０と、遅延量制御電流部２０によって算出された遅延信号(遅延電流)に基づき基準となる基本信号の正転もしくは反転信号を遅延させる遅延部２５とを備えている。なお、以下の説明では、第１の遅延制御電流生成部１９ａと第２の遅延制御電流生成部１９ｂとを合わせて、便宜上、遅延量制御部１７と称す。また、遅延量制御電流算出部２０は、デジタルデータ(階調を表現するデジタルデータのうち、下位ビットデータ(例えば、Ｄ１，Ｄ０))をＤ／Ａ変換してＤ／Ａ変換結果Ａｎを出力するＤ／Ａ変換回路３１と、ＩｉとＩｊの乗算結果を、Ｄ／Ａ変換回路３１からのＤ／Ａ変換結果Ａｎによって割算して遅延信号Ｉｎを得る割算回路３２とから構成されている。
【００２５】
また、図５は第１の遅延制御電流生成部１９ａの一構成例を示す図である。図５の例では、第１の遅延制御電流生成部１９ａは、所定のパルスを遅延させる遅延部２１と、遅延したパルスの位相遅れ量を検出する位相検出部２２と、位相検出部２２の出力(位相遅れ検出信号)と基準信号とを比較して遅延部２１の遅延量を制御する誤差ＡＭＰ部(反転増幅部)２３とからなっており、ある遅れ量が制御されている電流、すなわち遅延制御電流Ｉｉを生成するようになっている。
【００２６】
また、図６は第１の遅延制御電流生成部１９ａの他の構成例を示す図である。図６の構成例は図５とほぼ同様であるが、図６の構成の場合、位相検出部２２に制御信号を加えて位相遅れ検出量を制御できる構成とすることにより、誤差ＡＭＰ部２３の回路構成を簡略化でき、回路素子数を低減することができる。
【００２７】
図７は第１の遅延制御電流生成部１９ａの動作を説明するための図である。先ず、図７(ａ)，(ｂ)，(ｃ)，(ｄ)に示すように、例えばパルスＸ０，＊Ｘ０は、遅延部２１により時間ΔＴだけ遅延されてＸ０Ｄ，＊Ｘ０Ｄとなる。この場合、位相検出部２２は、次式で表わされる論理αを出力する。
【００２８】
【数３】
α＝＊Ｘ０・Ｘ０Ｄ＋Ｘ０・＊Ｘ０Ｄ
【００２９】
この場合、Ｘ０・＊Ｘ０Ｄ，＊Ｘ０・Ｘ０Ｄは、図７(ｅ)，(ｆ)に示すように、同期Ｔで現れる遅延時間ΔＴのパルスであり、Ｘ０・＊Ｘ０Ｄ＋＊Ｘ０・Ｘ０Ｄ，すなわちαは、図７(ｇ)に示すように、Ｔ／２周期で現れる遅延時間ΔＴのパルスとなる。ここで、論理αに対応する電流出力をＩｃとし、そのピーク電流値をＮ×Ｉｒｅｆとし、誤差ＡＭＰ部２３において、電流出力Ｉｃと基準信号となる基準電流Ｉｒｅｆとを比較して、遅延部２１の遅延量を決定する電流Ｉｉを制御する。この場合、例えば、Ｎ＝４とすれば、遅延時間ΔＴ＝Ｔ／８となる場合にαの積分波形の平均値がＩｒｅｆとなるので、Ｉｉは、遅延時間ΔＴ＝Ｔ／８となるように制御される。一般に、遅延時間ΔＴ＝Ｔ／(２Ｎ)と表わすことができる。つまり、Ｎを自由に設定することにより、入力パルスＸ０の半分の周期Ｔ／２の範囲内の遅延で、制御された遅延パルス(遅延電流パルスＩｉ)を自在に得ることができる。
【００３０】
図８は第１の遅延制御電流生成部１９ａをバイポーラトランジスタで構成した場合の具体的な回路例を示す図である。図８の回路の動作を説明する。図８の回路では、Ｑ１６，Ｑ１７，Ｑ１８，およびＲ０で構成される電流源により、遅延量を決定する電流Ｉｉを生成する。入力されるパルスＸ０，＊Ｘ０は、Ｑ１，Ｑ２で構成されるダイオード負荷回路およびＱ１９，Ｑ２０で構成されるエミッタフォロワ回路により遅延される。Ｑ１，Ｑ２で構成されるダイオード負荷回路の出力は、非常に小さい振幅であるので、Ｑ３，Ｑ４，Ｒ３，Ｒ４で構成される２値化回路を介すことでスイングを調整する。Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ９，Ｑ１０で構成される二重平衡回路、すなわちＥＣＬ(エミッタ・カップルド・ロジック)回路は、その電流出力Ｉｃに対応する論理をαとすると、α＝＊Ｘ０・Ｘ０Ｄ＋Ｘ０・＊Ｘ０Ｄであり、その電流出力ＩｃはＱ１１，Ｑ１２で構成されるカレントミラー回路により反転されて、Ｑ１４，Ｒ１で構成される基準電流Ｉｒｅｆと比較される。この比較部であるＱ１４のコレクタはハイインピーダンスであり、また、接地電位ＧＮＤに対し容量Ｃ１が接続されていることにより，Ｉｃと基準電流Ｉｒｅｆとが比較され、その出力はＱ１５，Ｒ０で構成される電流となる。ここで、Ｑ１５，Ｑ１６，Ｑ１７，Ｑ１８で構成される電流源は、エミッタ抵抗がそれぞれＲ０であることにより、それぞれに流れる電流が同じとなるカレントミラー回路となっている。つまり、Ｑ１５，Ｒ０で構成される電流はＩｉとなり、所望の遅延量が得られるように出力電流Ｉｉは制御される。ここで、Ｑ１３，Ｒ２で構成される電流源の電流をＩｒｅｆのＮ倍とすると、前述のように、遅延時間ΔＴ＝Ｔ／(２Ｎ)となる遅延パルスＸ０Ｄおよび＊Ｘ０Ｄを得ることができる。例えば、Ｎ＝４の場合には、Ｒ１：Ｒ２＝４：１、Ｑ１３のエリアファクタ(エミッタ面積)：Ｑ１４のエリアファクタ(エミッタ面積)＝４：１となるように設定すれば、４×Ｉｒｅｆなる電流をＱ１３，Ｒ２で構成される電流源に正確に流すことが可能であるので、遅延時間ΔＴ＝Ｔ／８、つまり位相遅れ量としてはΔθ＝π／４の遅延パルスを生成することができる。第１の遅延制御電流生成部１９ａをすべての設定したい遅延量に対し、それぞれ構成すれば、すべての遅延時間を制御することが可能となる。
【００３１】
ここで、遅延時間と遅延を生成する電流Ｉｉとの関係を考える。例えば、図８に示す回路の場合、Ｘ０がハイレベルの時、Ｑ２１，Ｑ２２で構成される差動トランジスタのＱ２２はオフとなっており、その結果として、Ｑ２２に対しダイオード負荷となっているＱ２はオフであり電流が流れていない。Ｘ０がハイレベルの状態からローレベルの状態に高速に変化したときの過渡動作を考えると、Ｑ２２に電流が流れ始めるが、Ｑ２のエミッタ抵抗は電流がほとんど流れていないためハイインピーダンスとなっており、Ｑ２２のコレクタにはコレクタ−基板間寄生容量などの寄生容量があるため、Ｑ２２に流れる電流、すなわちＩｉは、寄生容量の変化電位に対する充放電電流となる。
【００３２】
図９は図８に示す回路の遅延部の等価的な回路構成を示す図である。図９の等価回路において、Ｘ０，＊Ｘ０として図１０(ａ)に示すような信号が入力するとき、Ｘ０がハイレベル(＊Ｘ０がローレベル)となっているときには(図１０(ａ)に、この状態を▲１▼で示す)、ダイオードＱ１に電流Ｉが流れる一方、ダイオードＱ２には電流は流れない(電流は０となる)。また、Ｘ０がハイレベルからロウレベルになるときには(図１０(ａ)に、この状態を▲２▼で示す)、ダイオードＱ１に流れていた電流Ｉは０になり、一方、ダイオードＱ２に流れる電流は０からＩになる。なお、このとき、図９において、寄生容量ＣとダイオードＱ２の内部抵抗Ｒとの時定数ＣＲによって、ダイオードＱ２に流れ始める電流Ｉは、信号Ｘ０，＊Ｘ０に対して、図１０(ｂ)に示すような過渡応答を示す。すなわち、時定数ＣＲによって定まる時間ｔ＝ＣＲだけ遅延したものとなる。ここで、遅延時間ｔと電流Ｉ(＝Ｉｉ)との関係は次のようになる。
【００３３】
すなわち、一般に容量をＣ、変化電位をΔＶ、電流をＩ、充放電時間をｔとすると、電荷Ｑは、Ｑ＝Ｃ・ΔＶ＝Ｉ・ｔで表わすことができる。これから、寄生容量の充放電に要する時間、つまり遅延時間ｔは、ｔ＝(Ｃ・ΔＶ)／Ｉであり、容量に充放電する電流Ｉに反比例する。
【００３４】
上述した例の遅延時間ΔＴ＝Ｔ／８、つまり位相遅れ量としてはΔθ＝π／４の遅延の場合の遅延時間と遅延制御電流Ｉｉ(ｉ＝８)との関係は、次式で表わされる。
【００３５】
【数４】
τ／８＝Ｋ／Ｉ８＋Δτ
【００３６】
ここで、τは周期、Ｋは比例定数、Ｉ８はτ／８遅れを制御する遅延制御電流Ｉｉ(ｉ＝８)であり、Δτは固定遅れ定数とする。同様に、Ｉ１６をτ／８＋τ／１６遅れを制御する遅延制御電流Ｉｉ(ｉ＝１６)とし、Ｉ３２をτ／８＋τ／３２遅れを制御する遅延制御電流Ｉｉ(ｉ＝３２)とし、Ｉ６４をτ／８＋τ／６４遅れを制御する遅延制御電流Ｉｉ(ｉ＝６４)とし、Ｉ１２８をτ／８＋τ／１２８遅れを制御する遅延制御電流Ｉｉ(ｉ＝１２８)とし、Ｉ２５６をτ／８＋τ／２５６遅れを制御する遅延制御電流Ｉｉ(ｉ＝２５６)とすると、遅延時間と遅延制御電流Ｉｉとの関係は、次式のように表わすことができる。
【００３７】
【数５】
τ／８＋τ／１６＝Ｋ／Ｉ１６＋Δτ
τ／８＋τ／３２＝Ｋ／Ｉ３２＋Δτ
τ／８＋τ／６４＝Ｋ／Ｉ６４＋Δτ
τ／８＋τ／１２８＝Ｋ／Ｉ１２８＋Δτ
τ／８＋τ／２５６＝Ｋ／Ｉ２５６＋Δτ
【００３８】
換言すれば、第１の遅延制御電流生成部１９ａにおいて、遅延時間と遅延制御電流Ｉｉ(ＩＡｎ)との関係は、一般に、次式のようになる。
【００３９】
【数６】
τ／８＋τ／Ａｎ＝Ｋ／ＩＡｎ＋Δτ
【００４０】
同様に、第２の遅延制御電流生成部１９ｂも、図５あるいは、図６と同様の構成となっており、図７と同様の動作を行なうようになっている。また、第２の遅延制御電流生成部１９ｂをバイポ−ラトランジスタで構成した場合の具体的な回路例も図８と同様のものにすることができ、この場合も、遅延時間と遅延制御電流Ｉｊとの関係は、数４，数５，数６によって与えられる。
【００４１】
このように、第１の遅延制御電流生成部１９ａと第２の遅延制御電流生成部１９ｂとは、互いに同様の構成，動作のものにすることができるが、第１の遅延制御電流生成部１９ａは、ある遅延量が制御されている電流Ｉｉを生成するのに対し、第２の遅延制御電流生成部１９ｂは、第１の遅延制御電流生成部１９ａとは異なる遅延量が制御されている電流Ｉｊ(ｊ≠ｉ)を生成するようになっている。
【００４２】
そして、遅延量制御電流算出部２０は、第１の遅延制御電流Ｉｉと、第２の遅延制御電流Ｉｊとの差分(Ｉｉ−Ｉｊ)と遅延データ(階調を表現するデータ)Ａｎとに基づき、遅延量すなわち遅延信号(いま遅延させたい量を決定する遅延電流)Ｉｎを算出するようになっている。
【００４３】
具体的に、第１の遅延制御電流生成部１９ａにおいてτ／８遅れを生成する電流Ｉ８(ｉ＝８)を生成し、また、第２の遅延制御電流生成部１９ｂにおいて３τ／１６遅れを生成する電流Ｉ１６(ｊ＝１６)を生成すると考えると、遅延量制御電流算出部２０は、数４，数５，数６よりτ、Ｋ、Δτを消去して、次式のように、遅延電流ＩｎをＩ８およびＩ１６を用いて算出することができる。
【００４４】
【数７】
Ｉｎ＝２・Ｉ８・Ｉ１６／｛(３２・(Ｉ８−Ｉ１６)／Ａｎ＋２・Ｉ１６)｝
【００４５】
また、図１１は遅延量制御電流算出部２０をバイポーラトランジスタで構成した具体的な回路例を示す図である。図１１を参照すると、遅延量制御電流算出部２０は、デジタルデータ(例えば、Ｄ３〜Ｄ０)をＤ／Ａ変換するＤ／Ａ変換回路３１と、ＩｉとＩｊの乗算結果をＤ／Ａ変換回路３１からのＤ／Ａ変換結果Ａｎによって割算する割算回路３２とにより構成されている。
【００４６】
図１１の割算回路３２の動作について説明する。図１１に示すように、電流源をそれぞれＩ０，Ｉ１，Ｉ２，Ｉｎ，Ｉｎ'とし、ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３で示す差動スイッチからＩ１に加算される電流がないとする。Ｑ３０，Ｑ３１で構成される差動回路のベース電位は、そのまま、Ｑ３４，Ｑ３５で構成されるエミッタフォロワ回路を介して、Ｑ３２，Ｑ３３で構成される差動回路のベース電位に入力されるので、Ｑ３０，Ｑ３１で構成される差動回路に流れる電流比とＱ３２，Ｑ３３で構成される差動回路に流れる電流比は同じである。このことにより、Ｉｎ＋Ｉｎ'＝Ｉ２，Ｉｎ：Ｉｎ'＝Ｉ０：(Ｉ１−Ｉ０)なる関係式が導かれ、その結果、次式で表わされる割算回路が構成されていることがわかる。
【００４７】
【数８】
Ｉｎ＝Ｉ０・Ｉ２／Ｉ１
【００４８】
数７および数８において、
Ｉ０＝Ｉ８
Ｉ２＝２・Ｉ１６
Ｉ１＝２・Ｉ１６
ΔＩ＝Ｉ８−Ｉ１６
とすると、図１１に示す回路構成により数７に示す遅延電流Ｉｎを生成することが可能となる。図１１に示す回路構成の場合、ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３で示す差動スイッチおよびＱ３０，Ｑ３１で構成される差動回路、Ｑ３２，Ｑ３３で構成される差動回路は、すべて高速に動作することにより、入力される画像データすなわちデジタルデータの下位ビットデータ(例えば、Ｄ０，Ｄ１，Ｄ２，Ｄ３)に従い、各ドット毎に遅延量を高速に変化させることが可能である構成を実現できる。図１１に示す回路例では、Ｉ８，Ｉ１６のそれぞれの制御電流を生成し、ＩＤ０，ＩＤ１，ＩＤ２，ＩＤ３で示す４ビット構成の差動スイッチにより１ドットあたり８ビット階調(２５６階調)表現を行なう構成例(Ｄ０〜Ｄ３のデジタルデータが入力するとしたときの構成例)を示しているが、もちろんさらに高階調表現が必要な系や階調数の少ない系においても、同様の構成により自在にパルス幅を生成することが可能である。
【００４９】
また、図１２は遅延部２５をバイポーラトランジスタで構成した具体的な回路例を示す図である。図１２を参照すると、遅延部２５には遅延信号すなわち遅延電流Ｉｎが流れ、これにより、パルス，例えばＸ０，＊Ｘ０を、この遅延電流Ｉｎに応じた遅延量でアナログ遅延させ、Ｘ０Ｄ，＊Ｘ０Ｄを出力するように構成されている。
【００５０】
以上のように、本発明は、階調を表現するデータに略反比例する遅延信号を生成し、基準となる基本信号(例えば、外部からのクロックＣＬＫ、あるいは、ＰＬＬ回路１により生成された位相の異なる複数のパルスのうちの１つのパルス(例えばＸ０など))の正転もしくは反転信号を、上記遅延信号Ｉｎに基づき所望の位相で遅延させるアナログ遅延部１６と、アナログ遅延部１６で生成されたパルスと前記基本信号とに基づいてパルス幅信号を生成するパルス幅生成部１８とを有しており、上記アナログ遅延部１６を用いることで、高速アナログ遅延回路を実現でき、動作速度が速い場合でも画像の高階調性を実現できるパルス幅変調装置を提供することができる。
【００５１】
【発明の効果】
以上に説明したように、請求項１乃至請求項４記載の発明によれば、所定周波数のクロック信号に対し、周波数が逓倍された逓倍クロック信号を生成し、生成した逓倍クロック信号から所定の位相遅延した複数のパルスを生成するデジタル遅延手段と、階調を表現するデータの上位ビット信号に基づき、前記位相の異なる複数のパルスのうちの１つのパルスを選択するパルス選択手段と、遅延信号を生成し、前記パルス選択手段で選択されたパルスを前記遅延信号に基づき遅延させるアナログ遅延手段と、前記アナログ遅延手段で生成されたパルスと前記デジタル遅延手段により生成された複数のパルスのうちの１つのパルスとに基づいてパルス幅信号を生成するパルス幅生成手段とを有し、前記アナログ遅延手段は、第１の遅延制御電流Ｉｉを生成する第１の遅延制御電流生成手段と、第２の遅延制御電流Ｉｊ ( ｊ≠ｉ ) を生成する第２の遅延制御電流生成手段と、第１の遅延制御電流Ｉｉと第２の遅延制御電流Ｉｊと階調を表現するデータの下位ビット信号とに基づき、遅延量制御電流Ｉｎを遅延信号として算出する遅延量制御電流算出手段と、前記パルス選択手段で選択されたパルスを前記遅延信号に基づき遅延させる遅延手段とにより構成されており、デジタル遅延回路と高速アナログ遅延回路を組み合わせることにより、動作速度が速い場合でも画像の高階調性を実現可能な小型・ローコストパルスの幅変調装置を実現できる。
【図面の簡単な説明】
【図１】本発明に係るパルス幅変調装置の構成例を示す図である。
【図２】図１のパルス幅変調装置の動作の概略を説明するためのタイムチャートである。
【図３】図１のパルス幅変調装置の動作の概略を説明するためのタイムチャートである。
【図４】アナログ遅延部の一部を示す図である。
【図５】第１の遅延制御電流生成部の構成例を示す図である。
【図６】第１の遅延制御電流生成部の他の構成例を示す図である。
【図７】第１の遅延制御電流生成部の動作を説明するための図である。
【図８】第１の遅延制御電流生成部をバイポーラトランジスタで構成した場合の具体的な回路例を示す図である。
【図９】図８に示す回路の遅延部の等価的な回路構成を示す図である。
【図１０】図９の遅延部の動作を説明するための図である。
【図１１】遅延量制御電流算出部をバイポーラトランジスタで構成した具体的な回路例を示す図である。
【図１２】遅延部をバイポーラトランジスタで構成した具体的な回路例を示す図である。
【図１３】アナログ的なパルス幅変調方式を説明するための図である。
【図１４】デジタル式のパルス幅変調方式を説明するための図である。
【図１５】パルス幅変調にて画像の階調表現を行なう仕方の一例を示す図である。
【符号の説明】
１ ＰＬＬ回路
１１ ＶＣＯ
１２ 分周回路
１３ 位相比較器または位相周波数比較器
１５ セレクタ
１６ アナログ遅延部
１７ 遅延量制御部
１８ パルス幅生成部
１９ａ 第１の遅延制御電流生成部
１９ｂ 第２の遅延制御電流生成部
２０ 遅延量制御電流算出部
２１ 遅延部
２２ 位相検出部
２３ 誤差ＡＭＰ部
２５ 遅延部
３１ Ｄ／Ａ変換回路
３２ 割算回路
Claims (4)
- 所定周波数のクロック信号に対し、周波数が逓倍された逓倍クロック信号を生成し、生成した逓倍クロック信号から所定の位相遅延した複数のパルスを生成するデジタル遅延手段と、階調を表現するデータの上位ビット信号に基づき、前記位相の異なる複数のパルスのうちの１つのパルスを選択するパルス選択手段と、遅延信号を生成し、前記パルス選択手段で選択されたパルスを前記遅延信号に基づき遅延させるアナログ遅延手段と、前記アナログ遅延手段で生成されたパルスと前記デジタル遅延手段により生成された複数のパルスのうちの１つのパルスとに基づいてパルス幅信号を生成するパルス幅生成手段とを有し、
前記アナログ遅延手段は、第１の遅延制御電流Ｉｉを生成する第１の遅延制御電流生成手段と、第２の遅延制御電流Ｉｊ ( ｊ≠ｉ ) を生成する第２の遅延制御電流生成手段と、第１の遅延制御電流Ｉｉと第２の遅延制御電流Ｉｊと階調を表現するデータの下位ビット信号とに基づき、遅延量制御電流Ｉｎを遅延信号として算出する遅延量制御電流算出手段と、前記パルス選択手段で選択されたパルスを前記遅延信号に基づき遅延させる遅延手段とにより構成されていることを特徴とするパルス幅変調装置。 - 請求項１記載のパルス幅変調装置において、前記遅延量制御電流算出手段は、第１の遅延制御電流Ｉｉと第２の遅延制御電流Ｉｊとの差分(Ｉｉ−Ｉｊ)と階調を表現するデータの下位ビット信号とに基づき、遅延量制御電流Ｉｎを遅延信号として算出することを特徴とするパルス幅変調装置。
- 請求項１記載のパルス幅変調装置において、前記第１および第２の遅延制御電流生成手段は、所定のパルスを遅延する遅延手段と、遅延したパルスの位相遅れ量を検出する位相検出手段と、前記位相検出手段により出力される位相遅れ検出信号と基準信号とを比較し前記遅延手段の遅延量を制御する反転増幅手段とにより構成されていることを特徴とするパルス幅変調装置。
- 請求項２記載のパルス幅変調装置において、前記遅延量制御電流算出手段は、階調を表現するデータの下位ビット信号をＤ／Ａ変換してＤ／Ａ変換結果を出力するＤ／Ａ変換手段と、ＩｉとＩｊの乗算結果を、Ｄ／Ａ変換手段からのＤ／Ａ変換結果によって割算して遅延信号Ｉｎを得る割算手段とから構成されていることを特徴とするパルス幅変調装置。
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