JPH09200012A

JPH09200012A - 位相変調器及び位相変調方法

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Publication number: JPH09200012A
Application number: JP8347706A
Authority: JP
Inventors: Dan H Wolaver; ダン・エッチ・ウォラバー; Daniel G Knierim; ダニエル・ジー・クニエリム
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1995-12-26
Filing date: 1996-12-26
Publication date: 1997-07-31
Anticipated expiration: 2016-12-26
Also published as: EP0783147A2; EP0783147B1; EP0783147A3; US5627500A; DE69616491T2; JP3831032B2; DE69616491D1

Abstract

(57)【要約】【課題】位相変調器の回路構成を簡単にすると共に、出
力パルスのエッジ位置を制御する際の分解能を高くす
る。【解決手段】プログラマブル・パルス発生器１１０は、
制御値信号源１１２からの制御値に応じて、入力信号ｖ
cの各エッジ位置を制御した出力パルス信号ｖoを発生す
る。パルス発生器は、制御値に応じて入力信号を計数し
た時点（粗調）で、制御値に応じて遅延を行って（微
調）出力パルスを発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、波形を位相変調し
てパルス化出力信号を発生する位相変調器及び位相変調
方法に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】クロッ
ク信号は、デジタル・システムをタイミング調整するた
めに用いられる矩形波である。クロック信号の偽の（ス
プリアス）位相変調により、システム動作に問題が生じ
る。よって、クロック位相変調器によりこのスプリアス
変調をシミュレーションして、非常状態におけるシステ
ム性能を試験することは有用である。

【０００３】位相変調の従来技術の１つを図３に示す。
位相拘束ループ（ＰＬＬ）１０は、発振器１４からのキ
ャリア信号ｖ_cに拘束された電圧制御発振器（ＶＣＯ）
１２を含んでいる。位相検出器１６の出力に加算される
変調信号ｖ_mにより、出力信号ｖ_oを位相変調する。

【０００４】ＰＬＬ法の欠点の１つは、位相検出器１６
のダイナミック・レンジが制限される点と、この位相検
出器に非直線性の可能性がある点である。これら欠点
は、位相変調の振幅を制限し、振幅歪みを起こすかもし
れない。他の欠点は、閉ざされたループの周波数範囲が
制限され、周波数応答が平坦にならないかもしれないこ
とである。これは、位相変調の周波数を制限し、周波数
歪みの可能性が生じる。ＰＬＬを用いた位相変調のより
詳細については、１９９１年にプレンティス・ホールか
ら発行されたディ・エッチ・ホラバー著「位相拘束ルー
プ回路の設計」の第９−１章に記載されている。

【０００５】位相変調の他の従来技術は、図４に示す如
きダイレクト・デジタル・シンセサイザ（ＤＤＳ）であ
る。ＤＤＳ１８は、出力信号ｖ_oの位相を制御する数値
入力Ｎ_mを受ける。発振器１９からのクロック信号ｖ_cの
各パルスにおいて、数値Ｎ_fをアキュムレータ（累積
器）２０で加算して、位相を表す数値Ｎ_pを形成する。
位相変調に比例する数値Ｎ_mを加算器２２にてＮ_pに加算
する。この和Ｎ_p＋Ｎ_mは、数値Ｎ_sを発生する正弦波ル
ックアップ・テーブル（ＬＵＴ）２４用のアドレスとし
て機能する。数値Ｎ_sは、和Ｎ_p＋Ｎ_mにより表せる位相
における正弦波の値である。デジタル・アナログ変換器
（ＤＡＣ）２６及び低域通過フィルタ（ＬＰＦ）２８
が、Ｎ_sに比例する正弦波電圧ｖ_oを発生する。スタンフ
ォード・テレコミュニケーション製ＳＴＥＬ−２１７３
型装置は、かかるＤＤＳの一例である。

【０００６】このＤＤＳ法の欠点は、特に高速動作用の
ものにおいて、回路が複雑であるため、高価となる点で
ある。とりわけ、アキュムレータ２０、正弦波ルックア
ップ・テーブル２４及びＤＡＣ２６の各々に大規模な回
路を必要とする。回路の大きさが、動作速度を遅くする
遅延の原因となる。よって、高速動作には、ガリウム砒
素半導体などの高価な技術が必要となる。

【０００７】本発明の目的は、かかる従来技術を改善し
た位相変調器及び位相変調方法を提供するものであり、
必要な回路を少なくし、分解能の校正を改善し、エッジ
位置の分解能を高くする。

【０００８】

【課題を解決するための手段】本発明は、上述の欠点を
解決し、他の利点を追加できる。この改善技術の形式
は、独立に位置指定可能なエッジを有する出力信号を発
生する装置及び方法である。この技術の位相変調器は、
インターバル・カウンタ又は遅延器の如く、出力信号を
発生するプログラマブル（プログラム可能な）パルス発
生器と、このパルス発生器に制御値のシーケンスを供給
する制御値信号源とを具えている。この制御値は、連続
した出力パルス間の時間を決定する。

【０００９】詳細には、矩形波クロック信号の如き入力
波形に対する出力信号の各エッジの位置を制御値に応答
して決める。出力信号のエッジに応答して連続した制御
値を供給することにより、出力信号の連続したエッジ間
の時間内に、このシーケンス内の次の各制御値をプログ
ラマブル・パルス発生器で利用可能にする。よって、出
力信号から独立して制御値が変化する結果により生じる
スプリアス・エッジ、誤配置エッジ又はエッジ欠落を避
けることができる時点にて、パルス発生器をセットアッ
プする。

【００１０】本発明の好適な実施例によれば、プログラ
マブル・インターバル・カウンタは、フリー・ランニン
グ（自動走行）カウンタを具えており、その出力をメモ
リ内の制御値と比較して、出力パルスを発生する。な
お、制御値は、メモリを節約するモジュロ・データ値に
できる。

【００１１】本発明の他の実施例によれば、プログラマ
ブル遅延回路は、エッジ位置を微調整するために複数の
遅延線出力を発生するリング発振器を具えている。この
遅延線を粗調プログラマブル・インターバル・カウンタ
に完全同期させるために、インターバル・カウンタへの
クロック入力をリング発振器から得てもよい。二重機能
リング発振器は、粗調に基づいて微調を自動的に更正す
る。

【００１２】本発明の更に他の実施例によれば、プログ
ラマブル遅延回路は、補間を用いて、２つの位置の間の
微調を実行する。この遅延回路は、パルス整形回路を具
えており、プログラマブル・インターバル・カウンタか
らの隣接したパルスを整形する。組み合わせ（コンバイ
ナ）回路は、制御値に応じて重み付けされた整形パルス
の一部分を組み合わせる。スライス回路（スライサー）
により、コンバイナ回路の出力を矩形出力パルスに形成
する。補間プログラマブル遅延回路は、リング発振器の
出力に対して細かな分解能（高い分解能）を与える。

【００１３】本発明の上述及びその他の目的、特徴及び
利点は、添付図を参照した本発明の好適実施例の以下の
説明から明らかになろう。なお、異なる図であっても、
同じ部分は、同じ参照符号で示す。また、添付図は、本
発明の原理を示すものであり、これら添付図によりサイ
ズや重要度を決めるものではない。

【００１４】

【発明の実施の形態】本発明の好適なシステムは、新規
な方法で矩形波を変調する。すなわち、本発明は、位相
や周波数を直接的に制御するのではなく、出力信号の各
エッジの位置を制御する。その結果は、位相又は周波数
変調と同じになるが、その方法が簡単となるために、よ
り高速となり、安価となる。これは、出力信号に応答し
て順次供給された制御値のシーケンスに応じて各エッジ
の独立した配置を可能とするアーキテクチャを用いたエ
ッジ制御回路により実現する。制御値は、出力信号の連
続したエッジ間の時間差に対応してもよい。また、制御
値は、出力信号のエッジ及び入力信号の対応エッジ間の
時間差を表す値でもよいし、この値から求めてもよい。

【００１５】図１は、本発明による位相変調器１００を
示しており、この位相変調器は、プログラマブル・パル
ス発生器１１０及び制御値信号源（ソース）１１２を有
する。外部発振器１１４は、周波数がｆ_cの入力信号ｖ_c
を発生し、プログラマブル・パルス発生器１１０に入力
する。プログラマブル・パルス発生器１１０は、出力波
形ｖ_oを発生する。制御値信号源１１２は、制御値信号
線１１６を介して制御値をプログラマブル・パルス発生
器１１０に出力する。プログラマブル・パルス発生器１
１０は、入力信号ｖ_c及び制御値信号源１１２からの制
御値信号を用いて、出力波形ｖ_oを発生する。制御値信
号線１１６の値により決まる如く、互いに又は入力信号
ｖ_cに対してエッジ（立ち上がり、立ち下がり又は両
方）が独立に位置決めされた出力波形ｖ_oを発生でき
る。

【００１６】制御値信号源１１２は、この制御値信号源
の入力にもなる出力信号ｖ_oのエッジに応答して、制御
値信号線１１６に新たな制御値を出力する。制御値信号
源１１２が出力した制御値は、任意又は指定されたシー
ケンスを形成できるので、その結果、エッジが任意所望
のパターンに配置された矩形波クロック出力信号ｖ_oと
なる。出力信号ｖ_oのエッジに応答して新たな制御値の
遷移を作るので、詳細に後述するように、出力信号ｖ_o
内にスプリアス・エッジ、誤配置エッジ又はエッジ喪失
を避けることができる。制御値の遷移が生じるレートが
出力信号のエッジの公称周波数のオーダであるため、好
ましくは、制御値の遷移が各エッジで生じるので、制御
値のシーケンスはダイナミックである。制御値のシーケ
ンスがダイナミックであるので、この位相変調は、広帯
域幅及び広いダイナミック・レンジを達成できる。ま
た、本発明の回路は、従来技術よりも、構成が簡単で安
価である。

【００１７】所定の位相変調に対して、図２に示すよう
に、矩形波のエッジの時点にて、その位置を計算するこ
とが可能である。この計算アルゴリズムは、後述する。
ｎ番目のエッジ位置が時点ｔ_nで、時間が単調に経過す
るとする。制御値を限界内にするには、矩形波が位相変
調されていなければ、各時点ｔ_nとそれら位置の差Δｔ_n
を計算するのが通常は便利である。非変調エッジ間の一
定間隔を１／ｆ_oとする。すなわち、 Δｔ_n＝ｔ_n−ｎ／ｆ_o とする。

【００１８】時間をＴ（＝１／ｆ_c：分解能）の増分に
量子化すると、これらエッジ部分を値Ｎ_nとしてメモリ
内に蓄積できる。ここでＮ_n＝Δｔ_n／Ｔ（式１）は、最も近い整数に丸め込みされる。各エッジ毎にメモ
リから新たな値が供給される。プログラマブル・パルス
発生器１１０が遅延回路ならば、値Ｎ_nをメモリから読
み出して、入力パルスの遅延を直接制御するのに利用で
きるので、出力エッジを所定位置に配置できる。しかし
ながら、パルス発生器１１０は、入力パルスを計数して
前のエッジの後のある数の入力パルスのエッジを位置決
めするインターバル・カウンタでもよい。その場合、値
Ｎ_nを、連続したＮ_n間の差を表す値Ｍ_n、即ち、Ｍ_n＝Ｎ
_n−Ｎ_n-1に変換してもよい。このＭ_nの値を定数Ｋに加
算してもよく（なお、Ｋ＝ｆ_c／ｆ_o）、その結果、値Ｌ
_nが出力信号の連続したエッジ間の間隔ｔ_n−ｔ_n-1を表
す。すなわち、Ｌ_n＝（ｔ_n−ｔ_n-1）／Ｔ＝（Δｔ_n−Δｔ_n-1＋１／ｆ_o）／Ｔ＝Ｎ_n−Ｎ_n-1＋Ｋである。

【００１９】Ｌ_nを制御値メモリから読み出し、プログ
ラマブル・インターバル・カウンタに供給して、エッジ
位置を時間的に制御できる。代わりに、Ｎ_n値をメモリ
から読み出して、高速且つ安価で簡単な回路を用いて、
この値を時間的にエッジ位置（Ｌ_n）に変換してもよ
い。

【００２０】図５の実施例において、プログラマブル・
パルス発生器は、プログラマブル・インターバル・カウ
ンタ２１０と、プログラマブル遅延回路２２０の両方を
具えている。制御値信号源は、メモリ装置２１４及び２
２４を具えており、数値プロセッサ２１２及び２２２を
含んでもよい。プログラマブル・インターバル・カウン
タ２１０は、別の発振器２０２のＬサイクル間隔でパル
スを発生する。プログラマブル遅延回路２２０は、Ｎ１
に応答してその遅延を変化させる。

【００２１】プログラマブル・インターバル・カウンタ
を用いる利点は、出力信号ｖ_oの公称周波数の範囲を広
くできることである。このプログラマブル・インターバ
ル・カウンタは、入力信号ｖ_cの入力周波数ｆ_cを分周し
て下げるので、出力周波数は、カウンタの最大インター
バルによりｆ_cを分周した値からｆ_c自体までの任意にで
きる。しかし、高い位相分解能又は高い出力周波数を与
えるためには、非常に高速のクロックが必要となる。プ
ログラマブル遅延回路を用いることにより、高い位相分
解能が可能となる。一方、プログラマブル遅延線のみを
用いた場合、充分なダイナミック・レンジを得るには、
この遅延線の長さが充分に長くなければならない。

【００２２】入力クロック・パルスが遅延回路を通過す
るにつれて遅延時間を順次短縮することにより、この遅
延回路は、入力クロックの周波数よりも高い周波数出力
を与えることができる。この結果、各入力パルスに対し
て、遅延回路からの多数の出力パルスが得られる。

【００２３】周波数及び位相の説明において、周波数の
いかなる変化も位相の変化と見なすことができ、また、
位相の変化を周波数の変化と見なすことができる点に留
意されたい。よって、位相変調は、周波数及び位相の両
方の変調と見なすことができる。

【００２４】図５のメモリは、これらメモリが夫々発生
した出力の遅延出力に応じてステップ、即ち、アドレス
信号が変化する。数値プロセッサによる数値処理を省略
してもよく、プログラマブル・インターバル・カウンタ
又はプログラマブル遅延回路のいずれかを省略してもよ
い。Ｎ２_n及びＮ１’_nを夫々蓄積するメモリ２１４及び
２２４は、物理的に同じ素子を共有してもよく、また、
同じアドレスを共有してもよい。通常は、メモリ２２４
が信号ｖ₁に応答して次のアドレスにステップするのが
好ましいが、ある場合には、簡単にして、代わりに信号
ｖ_oに応答するようにしてもよい。同様に、通常は、メ
モリ２１４が信号ｖ_oに応答して次のアドレスにステッ
プするのが好ましいが、ある場合には、簡単にして、代
わりに信号ｖ₁に応答するようにしてもよい。この結
果、任意所望のパターンに配置されたエッジを有する矩
形波クロック信号ｖ_oとなる。

【００２５】本発明のある特定実施例を図６に示す。こ
こでは、発振器３２からの入力信号ｖ_cの周波数ｆ_cが、
ｆ_c＝１／Ｔ及びｆ_o＝ｆ_c／Ｋとなるように選択する。
なお、ｆ_oは、出力信号ｖ_oの公称周波数である。メモリ
３８に蓄積された値Ｎ_nを差分器４０により、連続した
Ｎ_nの差を表す値Ｍｎ、即ち、Ｍ_n＝Ｎ_n−Ｎ_n-1に変換す
る。加算器４２は、値Ｍ_nに定数Ｋ（ここでは、Ｋ＝ｆ_c
／ｆ_o）と加算して、上述の式に示すように、出力信号
の連続したエッジ間の間隔ｔ_n−ｔ_n-1を表す値Ｌ_nを得
る。ｆ_c＝１／Ｔの周波数でクロックされるモトローラ
社製ＭＣ１０１３６型プログラマブル・インターバル・
カウンタの如きカウント・ダウン回路３４に各Ｌ_nをロ
ードする。Ｌｎ個のクロック・サイクルの後、カウント
・ダウン回路３４は、最終カウント（計数値）である１
に達し、このカウント・ダウン回路の出力がカウンタ出
力線３５を介してアドレス・カウンタ３６をステップし
て（即ち、アドレス・カウンタの出力アドレス値を進め
て）、メモリ３８の次の値Ｎ_nをフェッチする。ロード
信号線３７の次のクロック・サイクルのロード期間中
に、出力信号ｖｏがカウント・ダウン回路３４にＬｎを
ロードして次の動作を準備する。

【００２６】カウント・ダウン回路を用いて位相をシフ
トする既知の技術が存在する点に留意されたい。この従
来技術においては、出力信号を用いてカウント・ダウン
回路に遅延値Ｌをロードするを準備する。しかし、この
従来技術によるロードは、Ｌの値を変化させない。よっ
て、従来技術では、出力信号に応答して制御値のシーケ
ンスをステップさせる本発明と異なり、遅延値Ｌのいか
なる変化も出力信号と独立している。従って、従来技術
は、比較的安定した位相シフトを行うが、本発明の如く
高周波数で、ダイナミックな位相変調を達成できない。

【００２７】図７に示すように、変調された矩形波出力
ｖ_oは、カウント・ダウン回路３４からの最終計数出力
から成る。ここでは、Ｔ×Ｌ_nの間隔である最終計数を
狭いパルスとして示す。ワンショット・マルチバイブレ
ータ又は他のカウント・ダウン回路（図示せず）によ
り、これらパルスを容易に広げることができる。

【００２８】図６の実施例では、立ち上がりエッジのみ
を位置決めする。図８に示す如く、トグル・フリップ・
フロップをクロックするｖ_oを用いて、立ち上がりエッ
ジ及び立ち下がりエッジの両方を位置決めできる。図８
に示す別の実施例は、図６の実施例と同様に動作する
が、カウント・ダウン回路３４の出力信号がトグル・フ
リップ・フロップ３９に入力する点が異なる。図９に示
す如く、信号ｖ_oの立ち上がりエッジに応じて、フリッ
プ・フロップの出力信号ｖ_o’の立ち上がりエッジ及び
立ち下がりエッジを位置決めする。

【００２９】図６に示す位相変調器３０の分解能は、Ｔ
＝１／ｆ_cである。ナノ秒未満の分解能にとっては、発
振器周波数が１ＧＨｚより高くなければならず、これは
回路をより高価にする。ｆ_cを高くすることなく、分解
能を細かくする安価な方法を図１０に示す。この好適実
施例において、位相変調器５０は、遅延がτ_n＝Ｔ１×
Ｎ１_nのプログラマブル遅延回路５２を用いて、より細
かな分解能を達成する。なお、細かな分解能値Ｎ１
_nは、好ましくはメモリ６０に蓄積される。荒い分解能
は、メモリ６０に同様に蓄積されている荒い分解能値Ｎ
２_nに基づいて、ｆ_c＝１／Ｔ２でクロックされるカウン
ト・ダウン回路５４により達成される。これら値は、次
式により、元の位置の値Ｎ_nから導出される。Ｎ_n＝Δｔ_n／Ｔ１Ｎ１_n＝Ｎ_n ｍｏｄＲＮ２_n＝（Ｎ_n−Ｎ１_n）／Ｒ（式２）なお、Ｒ＝Ｔ２／Ｔ１であり、「ｍｏｄ」演算子は、Ｎ
１_nが０からＲ−１までの範囲内で、Ｎ_nからＲを減算す
るか、加算する。次に、Ｎ_n＝Ｒ×Ｎ２_n＋Ｎ１_nとな
る。蓄積した値は２進なので、Ｒが２のべき乗ならば、
かかる計算は簡単である。

【００３０】ここで、発振器６２からの入力信号ｖ_cの
周波数ｆ_cは、ｆ_c＝１／Ｔ２になるように選択されてい
る。差分器５６により、メモリ６０にロードされた値Ｎ
２_nを、連続したＮ２_n間の差を表す値Ｍ_n、即ち、Ｍ_n＝
Ｎ２_n−Ｎ２_n-1に変換する。加算器５５により、値Ｍ_n
を定数Ｋに加算して、中間周波数ｖ１の連続エッジ間の
間隔を表す値Ｌ_nを得る。なお、Ｋ＝ｆ_c／ｆ_oである。
ｆ_c＝１／Ｔ２の周波数でクロックされるカウント・ダ
ウン回路５４に各Ｌ_nをロードする。Ｌ_nクロック・サイ
クルの後、カウント・ダウン回路５４は、その最終計数
値に達し、この計数値がカウンタ信号線５７を介してア
ドレス・カウンタ５８をステップさせ、ロード信号線５
９の次のクロック・サイクルでロードするようにカウン
ト・ダウン回路５４を準備する。アドレス・カウンタ５
８は、メモリ６０をステップさせて、次の値Ｎ２_n及び
Ｎ１_nを出力させる。変調された中間信号ｖ₁は、図１１
に示すように、カウント・ダウンか５４からの最終計数
値出力から成り、Ｔ２×Ｌ_nだけ離間している。

【００３１】再び図１０を参照する。中間信号ｖ₁は、
プログラマブル遅延回路５２への入力信号となる。レジ
スタ信号線６３の遅延した最終計数値の各々の立ち下が
りエッジは、レジスタ６４からの値を次の値Ｎ１_nにス
テップさせて、プログラマブル遅延回路５２内の遅延を
τ_n＝Ｔ１×Ｎ１_nとする。細かな分解能Ｔ１を、遅延の
精度及び安定性のみにより限定された任意の小さな値に
できる。この実施例の場合、これら値をメモリに蓄積す
る前に、差処理及び和処理を実行でき、Ｎ２_nよりもむ
しろＬ_nを蓄積してもよい。

【００３２】エッジ位置を決めるアルゴリズムを次に説
明する。非変調矩形シーケンスにとって、サイクルにお
ける位相ｐ（ｔ）は、時間に伴って直線的に増加する。
すなわち、ｐ（ｔ）＝ｆ_oｔである。変調矩形波の位相
は、ｐ（ｔ）＝ｆ_oｔ＋Δｐ（ｔ）である。なお、Δｐ
（ｔ）は、サイクルにおける所望位相変調である。ｐ
（ｔ）が整数（０、１、２・・・）のときに、立ち上が
りエッジが生じる。そして、ｔ_nに対して式３を解くこ
とにより、ｎ番目の立ち上がりエッジの時点ｔ_nが求ま
る。ｆ_oｔ_n＋Δｐ（ｔ_n）＝ｎ Δｔ_n＝ｔ_n−ｎ／ｆ_o （式３）

【００３３】この式は、一般的には解けないので、試行
錯誤によりｔ_nを見つけなければならない。しかし、ｔ_n
の良好な近似は、相互作用的な方程式を用いて見つける
ことができる。大部分を損失することなく、ｐ（０）＝
０とする。そして、 Δｆ（ｔ）≡ｄ／ｄｔ｛Δｐ（ｔ）｝ｔ₀＝０ｔ_n+1＝ｔ_n＋［１／｛ｆ_o＋Δｆ（ｔ_n＋０．５／ｆ_o）²｝］ Δｔ_n＝ｔ_n−ｎ／ｆ_o （式４）

【００３４】公称周波数ｆｏ＝１６の特定例、及びΔｐ
（ｔ）＝（６／２π）・ｓｉｎ（２πｔ）の正弦波変調
を考慮すると、Δｆ（ｔ）＝６・ｃｏｓ（２πｔ）とな
り、式４から見つけたΔｔ_nを以下の表に示す。また、
式３から求めたΔｔ_n用の理想値をこの表に示す。この
場合において、式４から求めたΔｔ_nと理想のΔｔ_nとの
差は、６％未満である。分解能がＴ＝０．０００１なら
ば、メモリに蓄積された数は、式１により求まる（この
表では、Ｎ_nを参照）。Ｔ１＝０．０００１、Ｔ２＝
０．０００５、Ｒ＝５及びＫ＝１２５として図１０の遅
延線により位相変調器を実現すると、微調分解能数及び
粗調分解能数は、式２により見つかる（表１のＮ１_n及
びＮ２_nを参照）。

【００３５】

【表１】

【００３６】｜Δｐ（ｔ）｜＜＜１又は｜Δｆ｜＜＜ｆ
_oならば、非常に簡単なアルゴリズムでΔｔ_nを近似でき
る。 Δｔ_n＝｛−Δｐ（ｎ／ｆ_o）｝／ｆ_o （式５）

【００３７】位相スロープが｜Ｎ２_n−Ｎ２_n-1｜＜Ｋ／
２の限界内にあると、Ｎ_nを減少してメモリを節約す
る。Ｎ２_nをＮ３_n＝Ｎ２_n ｍｏｄＫで置換し、演算
Ｌ_n＝Ｎ２_n−Ｎ２_n-1＋Ｋを次式で置換する。Ｎ３_n−Ｎ
３_n-1＜−Ｋ／２に対して、Ｌ_n＝Ｎ３_n−Ｎ３_n-1＋２ｋ、 −Ｋ／２≦Ｎ３_n−Ｎ３_n-1＜Ｋ／２に対して、Ｌ_n＝Ｎ３_n−Ｎ３_n-1＋ｋ、Ｋ／２≦Ｎ３_n−Ｎ３_n-1に
対して、Ｌ_n＝Ｎ３_n−Ｎ３_n-1 （式６）

【００３８】この演算は、Ｋ＝２^kのとき、ｋビットの
符号化数における減算を実行し、常にＫのみを加算する
ことにより、簡単に実行できる。

【００３９】所望の出力周波数ｆ_oが非常に高い場合、
発振器周波数ｆ_cをｆ_oに等しくして、高価な高周波数カ
ウント・ダウン回路を避けることが望ましい。総ての位
相変調をプログラマブル遅延回路で行い、Ｎ_n＝Ｎ１
_n（Ｎ２ｎが存在しない）とする。Ｔ２≡１／ｆ_o且つＲ
≡Ｔ２／Ｔ１とする。なお、Ｔ１は、遅延の分解能であ
る。位相スロープが｜Ｎ１_n−Ｎ１_n-1｜＜Ｒ／４の限界
内とすれば、Ｎ１_nを減らして、メモリを節約でき、プ
ログラマブル遅延回路の大きさを小さくできる。Ｎ１_n
をＮ３_n＝Ｎ１_n ｍｏｄＲで置換する。

【００４０】カウント・ダウン回路を用いない実施例を
図１２に示す。これは、ｖ₁のデューティ・サイクルを
５０％にする、特に、高周波数動作をより広い範囲で可
能にするには、通常便利である。Ｔ２／４の遅延を付加
した後に、プログラマブル遅延回路７４からの遅延した
信号ｖ_o出力の立ち下がりエッジがアドレス・カウンタ
７６を進める。位相スロープが限界内であることによ
り、この付加的な遅延は、Ｎ３_nの変動の直前及び直後
に、ｖ_oの波形が低になることを確実にする。アドレス
・カウンタ７６は、メモリ７８をステップさせて、次の
Ｎ３_nを出力する。図１３に示すｖ₁及びｖ_oの波形は例
示であり、Ｒ＝８で、Ｎ３シーケンスは、２、１、０、
７、６、５、４である。ｖ₁の第３立ち上がりエッジが
ｖ_o内に２回現れ、先ずＴ１Ｎ３₂＝０だけ遅延され、次
に、Ｔ１Ｎ３₃＝Ｔ１×７だけ遅延される。

【００４１】新たなＮ３_nを供給した後に遅延波形が利
用可能になる前に、プログラマブル遅延回路７４のセッ
トアップ時間が（Ｔ２に比較して）重要ならば、２個の
プログラマブル遅延回路が必要である。図１４は、図１
２のブロック７５の代わりに実施可能な遅延線回路７５
を示す。遅延線７４ａ及び７４ｂの各々は、入力信号ｖ
₁及び制御値Ｎ３_nを受ける。遅延線７４ｂが偶数順序の
Ｎ３_nを処理している間に、遅延線７４ａは、奇数順序
のＮ３_nを処理する。次の連続した制御値Ｎ３_nをレジス
タ８２ａ又は８２ｂに蓄積して、夫々遅延線７４ａ及び
７４ｂに交互にロードする。アンド・ゲート８４ａ、８
４ｂ、オア・ゲート８６、Ｄフリップ・フロップ８８か
ら成る出力ロジックは、遅延線７４ａ及び７４ｂの出力
に対してマルチプレックス機能を実行する。この出力ロ
ジックは、遅延線の交互の動作も制御する。

【００４２】特に、遅延線７４ａの出力信号線８３ａは
アンド・ゲート８４ａの入力端に接続され、遅延線７４
ｂの出力信号線８３ｂはアンド・ゲート８４ｂの入力端
に接続される。フリップ・フロップ８８のＱ及び／Ｑ出
力信号は、アンド・ゲート８４ａ及び８４ｂの別の入力
信号となる。オア・ゲート８６は、アンド・ゲート８４
ａ及び８４ｂの出力信号を組み合わせて、変調された出
力信号ｖ_oを形成する。オア・ゲート８６の出力信号を
反転して、フリップ・フロップ８８のクロック入力信号
とする。入力信号ｖ₁の各サイクル毎に、フリップ・フ
ロップ８８の動作により、遅延線７４ａ及び７４ｂの遅
延出力信号を交互に選択する。アンド・ゲート８４ａ及
び８４ｂの出力信号を反転して、レジスタ８２ａ及び８
２ｂの夫々を付勢する。

【００４３】上述の如く、出力信号のエッジに応じて、
新たな制御値への遷移を行うという本発明の概念によ
り、出力信号内のスプリアス・エッジ、誤配置エッジ又
はエッジ喪失を防げる。これらについては、本発明の上
述のいくつかの実施例で説明したので、後述では、出力
信号内の望ましくないエッジを避けるための付加的な条
件について説明する。

【００４４】図１５は、図１２のプログラマブル遅延回
路７４の詳細を示す。このプログラマブル遅延回路７４
は、直列接続された遅延部Ｄを含んでおり、各遅延部
は、Ｔ２／１６の固定の遅延を入力信号ｖ₁に与える。
なお、Ｔ２＝１／ｆ_oである。Ｐ０〜Ｐ１５の一連のタ
ップは、遅延部Ｄ及びマルチプレックサ７３の間に並列
に結合されて、マルチプレックサ７３への遅延値Ｎ３_n
入力に応じて出力信号ｖ_oを発生する。

【００４５】図１６のタイミング図は、遅延タップＰ０
〜Ｐ１５と、遅延回路７４の出力信号ｖ_o間の関係を示
す。このタイミング図から判る如く、ｖ_oの立ち下がり
エッジの後に、値Ｎ３_nは時点Ｔ２／４を変化させる。
Ｒ＝Ｔ２／Ｔ１で、Ｔ１がプログラマブル遅延回路の分
解能である場合、位相スロープが｜Ｎ３_n−Ｎ３_n-1｜＜
Ｒ／４の限界内であるるので、ｖ_oの立ち上がりエッジ
が正しく配置される。

【００４６】これとは対照的に、図１７は、位相スロー
プが限界内でない場合に生じる望ましくない結果を示
す。限界内にない位相スロープ、即ち、大きすぎる位相
変化の結果が、出力信号ｖ_oにスプリアス・エッジ及び
誤配置エッジとなる。新たな値への遷移時間が正しくな
いと、同様な望ましくない出力の結果となる。正確な遷
移時間により、出力信号ｖ_oがＮ３_nの変化の直後及び直
前に低となるのを確実にする。図１８は、例えば、Ｔ２
／８及びＴ２／２．７の不正確な遷移時間の結果による
スプリアス・エッジ及び誤配置エッジを示す。

【００４７】プログラマブル・パルス発生器がカウント
・ダウン回路である本発明の実施例を図６に示した。図
１９のタイミング図は、制御値Ｌ_nが変化したとき、か
かる実施例が、出力信号ｖ_oのエッジを、ｖ_oの立ち下が
りエッジの後の遷移時間Ｔ／２に正しく配置することを
示す。このＴ／２の遷移時間により、位相変化の柔軟性
が高まる。

【００４８】これとは対照的に、図２０は、出力信号ｖ
_oと独立に制御値Ｌ_nが変化したときに発生する望ましく
ない結果を示す。この実施例において、代わりに、値Ｌ
_nは、５Ｔ毎に変化する。なお、Ｔは、発振器信号ｖ_cの
周期である。図２０のタイミング図は、Ｌ_n＝３のとき
に発生する特別な「スプリアス」エッジを示す。そのと
きまでに、カウント・ダウン回路がＬ_n-1＝８の前の値
からのカウント・ダウンを終了し、次の値Ｌ_n+1＝５を
ロードしているので、Ｌ_n＝４に関連したエッジがなく
なる。

【００４９】上述の例では、スプリアス・エッジ、誤配
置エッジ及びエッジの喪失を防ぐには、制御値の遷移タ
イミングをプログラマブル・パルス発生器の出力信号に
応答させることが必要であることを示している。さら
に、限界内の位相スロープと、正確な遷移タイミング
が、所望結果を達成するのにも必要である。

【００５０】本発明のプログラマブル・インターバル・
カウンタ３００の特定実施例を図２１に示す。ここで
は、ｆ_c＝１／Ｔ及びＫ＝ｆ_c／ｆ_oとなるように、発振
器３１０からの入力信号ｖ_cの周波数ｆ_cを選択する。な
お、ｆ_oは、出力信号ｖ₁の公称周波数である。モジュロ
Ｋ機能ブロック３１４により、メモリ３２２に蓄積され
た値Ｎ_nをＮ’_nに変換する。なお、Ｎ’_n＝Ｎ_n ｍｏｄ
Ｋである。このモジュロ機能は、Ｎ_nからＮ’_nまで、
Ｋを加算又は減算して、０からＫ−１の範囲内にする。
カウンタ３１２は、Ｋの計数を通じて連続的に動作す
る。各計数において、比較器３１６にて、計数値Ｍ_nを
Ｎ’_nの現在の値と比較する。カウンタ３１２の計数値
Ｍ_nがＮ’_nの値に等しいとき、出力信号ｖ₁用のパルス
が発生する。出力信号ｖ₁のエッジがアドレス・カウン
タ３２０を進ませて、遅延線３１８によるＴＫ／２の遅
延後に、メモリ３２２内の次のＮ_nを抽出する。詳細に
後述する如く、Ｎ’ｎの次の値を比較器３１６内のＴＫ
の正確な計数サイクル中に確実に供給して、遅延ＴＫ／
２が曖昧になるのを避ける。

【００５１】この技術は、位相スロープが｜Ｎ_n+1−Ｎ_n
｜＜Ｋ／２の限界内の限り、適切に動作する。モジュロ
Ｋ機能が図６内の回路の差分器４０及び加算器４２を容
易に実現するので、この実施例は望ましい。代わりに、
モジュロＫ値Ｎ’_nをメモリ３２２に蓄積して、必要な
メモリの大きさを小さくできる。プログラマブル・イン
ターバル・カウンタ３００は、図５の一般的な実施例の
素子２０２、２１０、２１２及び２１４の機能を達成で
きる点に留意されたい。

【００５２】図２２に示すように、変調した出力信号ｖ
₁は、比較器３１６からのパルスを具えている。ｖ_cの時
間ラインは、各インターバルＴに対応するチック・マー
クを示す。時間ラインＣは、カウンタ３１２によるＫま
での計数の連続サイクルを示す。ここで、各計数インタ
ーバルは、Ｔに等しく、ＴＫの計数サイクルは、公称出
力パルス期間に等しい。図２２に示す如く、各計数サイ
クルＴＫの開始に対して、出力パルスが時間差ＴＮ
_n（ＴＮ４及びＴＮ５として示すように）及びＴＮ’_nに
て生じる。上述の如く、遅延ＴＫ／２により、Ｎ’_nの
次の値が適切なタイミングで比較器３１６に存在する。
Ｎ’_n＝２の初期値である計数Ｍ_n＝Ｎ_n’のときにｖ１
の第１パルス出力が生じる点に留意すれば、上述を理解
できよう。ＴＫ／２の遅延を行うことなく、４に等しい
Ｎ’_nの次の値をＭ_nと比較して、ｖ₁の時間ラインの点
線４００で示すように、Ｍ_n＝４のときに、パルス出力
が２計数後に発生する。その代わり、カウンタ３１２が
計数Ｍ_n＞４まで計数する期間中、次のＮ’_n値＝４の変
化がＴＫ／２だけ遅延する。Ｍ_nの計数がＫに達する
と、０にリセットし、次の計数サイクルＴＫ内の新たな
計数を新たなＮ’_n＝４と比較して、正確なパルスを４
０２で発生する。

【００５３】図１５の実施例は、プログラマブル遅延回
路７の一形式を示している。別の実施例のプログラマブ
ル遅延回路３４０を図２３に示す。この実施例におい
て、プログラマブル遅延回路３４０は、リング発振器３
５０、マルチプレックサ（ＭＵＸ）３５２及びアンド・
ゲート３５４を具えている。図２５に詳細に示すリング
発振器３５０は、水晶発振器３５７、位相検出器３５９
及びリング発振器回路３５０ａを具えている。このリン
グ発振器回路３５０ａは、一連の遅延部３５６を含んで
いる。これら遅延部の各々は、ベース・クロック信号ｖ
_cに固定遅延Ｔ１を与える。なお、Ｔ１＝Ｔ２／Ｒであ
り、Ｔ２＝１／ｆ_cであり、Ｒは、遅延部３５６の総数
に等しい。各遅延部３５６からのタップは、前段からの
タップと共にＸＯＲ（排他的オア）ゲート３５８に結合
され、同じ周波数であるが互いにサイクルの１／Ｒだけ
時間がオフセットされた一連の信号ｖ０_c、ｖ１_c、ｖ２
_c、ｖ３_cを発生する（図２４参照）。

【００５４】最終遅延部３５６ｄの反転出力信号を第１
遅延部３５６ａの入力端に供給することにより、発振器
回路３５０ａは、その出力パターンによるサイクルを繰
り返す。図２６のタイミング・ラインを参照すると、第
１遅延部３５６ａへの入力は、時間Ｔ２で高であるパル
ス信号ｖ_oとして示される。このパルスは、遅延線部３
５６を通過し、各遅延線部は、図示のように遅延線信号
ｖ１、ｖ２及びｖ３に遅延Ｔ１を与える。また、遅延線
信号ｖ３をＴ１だけ遅延させ、反転して、ｖ０の立ち下
がりエッジに対応させる。低の信号が再び遅延線部３５
６を通過して、遅延線部３５６ｄの後で高に反転される
まで、信号ｖ０は、他の時間Ｔ２の間、低を維持する。
図２６に示す如く、遅延線出力信号ｖ０_cは、ｖ０及び
ｖ１に実行されたＸＯＲ機能の結果である。他の遅延線
出力信号ｖ１_c、ｖ２_cおよｖ３_cは、ｖ１及びｖ２、ｖ
２及びｖ３、並びにｖ３及び／ｖ０に夫々ＸＯＲ機能を
実施することにより発生する。

【００５５】図１５で説明した如きプログラマブル遅延
回路の問題は、時間に対する温度変動が遅延線周期をシ
フトさせるので、遅延期間と入力信号ｖ₁の周期との間
にミスマッチが生じることである。リング発振器３５０
の構成に固有の本来の校正を行って、この周期のミスマ
ッチを防止する。リング発振器３５０の構成が固定遅延
Ｔ１のＲ個の一連の遅延部３５６であるので、出力信号
ｖ_cの周期Ｔ２が、Ｔ２＝Ｒ×Ｔ１を保証する。

【００５６】さらに、時間及び温度による周波数ｆ_cの
ドリフトを防止するために、リング発振器３５０ａを水
晶発振器３５７に従属させる。位相検出器３５９は、水
晶発振器入力をｖ０_cと比較して、遅延部３５６の遅延
Ｔ１を制御する制御信号ｖ_dを発生する。

【００５７】再び図２３において、マルチプレックサ３
５２は、このマルチプレックサ３５２へ入力する遅延値
Ｎ１_nに基づき、遅延信号ｖ０_c、ｖ１_c、ｖ２_c、ｖ３_c
の１つを選択する。また、リング発振器３５０は、クロ
ック信号ｖ_cを発生し、このクロック信号を（図１０の
カウンタ５４の如き）プログラマブル・インターバル・
カウンタの入力に利用することができる。図１０のカウ
ント・ダウン回路５４の荒い分解能の出力ｖ₁をアンド
・ゲート３５４（図２３）に供給して、図２４のタイミ
ング図に示すように、細かい分解能出力ｖ_oを決定す
る。カウント・ダウン回路５４（図１０）からの入力信
号ｖ₁のエッジから、出力ｖ_oのパルスをＴ１×Ｎ１_nだ
け遅延させる点に留意されたい。この実施例の１つの利
点は、細かい遅延Ｔ１＝Ｔ２／Ｒが入力発振器であるリ
ング発振器３５０を自動的に校正する点である。出力ｖ
_oのエッジを用いて、図１０のメモリ６０の如きメモリ
から次のＮ１_nを抽出できる。プログラマブル遅延回路
３４０が図５の一般的実施例の要素２０２及び２２０の
機能を実行できる点に留意されたい。

【００５８】プログラマブル遅延回路の更に別の実施例
を図２７に示す。この実施例のプログラマブル遅延回路
３６０は、補間を用いて、２つの時間位置間のより細か
な分解能を達成する。これら２つの時間位置は、ｖ₁に
おけるプログラマブル・インターバル・カウンタからの
パルス出力から成る２つの隣接位置であり、このパルス
は、Ｄフリップ・フロップ３６２によりＴ２だけ遅延さ
れてｖ₁’になる。第１パルス成形回路３６４は、ｖ₁か
ら三角波パルスｙを形成するが、このパルスｙが図２８
に示すように約２×Ｔ２幅の立ち上がり傾斜を有する。
同様に、第２パルス成形回路３６６は、ｙからＴ２だけ
遅延した三角波パルスｙ’をｖ₁’から形成する。デジ
タル・アナログ変換器（ＤＡＣ）３７２がメモリからの
遅延値Ｎ１_nを変換して、重み係数ａを発生する。な
お、ａ＝Ｎ１_n／Ｒであり、Ｒ＝Ｔ２／Ｔ１である。こ
の重み係数ａを用いて、マルチプライア（乗算器）３６
８、３７０によりｙ及びｙ’の部分を夫々重み付けす
る。これらを次に加算器３７４で組み合わせて、時間的
にパルスｙ及びｙ’間に配置されたパルスｚを形成す
る。Ｎ１＝０、１、２及び３で定義される４つの異なる
重み値に対するその結果の加算信号ｚを図２８に示す。
しきい値スライス回路（スライサ）３７６は、加算信号
がスライス・レベルに達するとパルスを開始して、ｚパ
ルスから矩形波パルスｖ_oを形成する。

【００５９】出力ｖ_oのエッジを用いて、図１０のメモ
リ６０の如きメモリから次のＮ１_nを抽出する。図２８
に示すように、ｙ及びｙ’の組み合わせの重みづけを決
定する遅延値Ｎ１_nは、出力ｖ_o内の遅延Ｎ１×Ｔ１も決
定する。分解能Ｔ１は、ノイズ及びタイミング・スキュ
ーのみにより制限される。この実施例の回路は、他のプ
ログラマブル遅延回路の実施例よりも複雑であるが、分
解能がより高い遅延が可能である。

【００６０】図２７の実施例を図２３のリング発振器の
２つの隣接した位相にも適用できる点に留意された。さ
らに、プログラマブル遅延回路３６０を図５のプログラ
マブル遅延回路２２０に適用することもできる点に留意
されたい。図２１のカウンタの実施例を両方の遅延実施
例（図２３及び図２７）と組み合わせて、分解能が荒
い、細かい、非常に細かい連続したステージを達成でき
る。

【００６１】制御値を決定する上述のアルゴリズム及び
数値処理は、本発明をこれらアルゴリズム及び処理に限
定するものではない。これらは、上述の実施例と共に位
相変調を実際に達成できることを示すために説明したに
過ぎない。

【００６２】本発明を好適な実施例に沿って図示し説明
したが、本発明の要旨を逸脱することなく種々の変更が
可能なことが当業者には理解できよう。

【００６３】

【発明の効果】上述の如く本発明によれば、出力信号の
エッジに応答して新たな制御値の遷移を作るので、出力
信号内にスプリアス・エッジ、誤配置エッジ又はエッジ
喪失を避けることができる。また、制御値の遷移が生じ
るレートが出力信号のエッジの公称周波数のオーダであ
るため、好ましくは、制御値の遷移が各エッジで生じる
ので、制御値のシーケンスはダイナミックである。制御
値のシーケンスがダイナミックであるので、この位相変
調は、広帯域幅及び広いダイナミック・レンジを達成で
きる。また、本発明の回路は、従来技術よりも、構成が
簡単で安価である。よって、本発明は、必要回路が少な
く、分解能の校正が改善され、エッジ位置の分解能を高
くできる位相変調器及び位相変調方法が得られる。

【図面の簡単な説明】

【図１】本発明の一般的な実施例のブロック図である。

【図２】本発明を用いたシステムにより発生するエッジ
位置を時間的に示すタイミング図である。

【図３】位相拘束ループによる従来の位相変調器のブロ
ック図である。

【図４】ダイレクト・デジタル・シンセサイザを用いた
従来の位相変調器のブロック図である。

【図５】本発明の実施例のブロック図である。

【図６】本発明の他の実施例のブロック図である。

【図７】図６の位相変調器により発生した変調出力信号
のタイミング図である。

【図８】立ち上がりエッジ及び立ち下がりエッジを位置
決めするフリップ・フロップによる図６の実施例のブロ
ック図である。

【図９】図８の位相変調器により発生した変調出力信号
のタイミング図である。

【図１０】本発明の好適実施例のブロック図である。

【図１１】図１０の位相変調器により可能な細かな分解
能のタイミング図である。

【図１２】カウント・ダウン回路を用いない本発明の実
施例のブロック図である。

【図１３】図１２の位相変調器により発生する変調出力
信号のタイミング図である。

【図１４】２つの遅延線を具えたプログラマブル遅延回
路のブロック図である。

【図１５】図１２のプログラマブル遅延回路のブロック
図である。

【図１６】正確な遷移タイミングで、制限内の位相スロ
ープである図１５のプログラマブル遅延回路が発生した
変調出力信号のタイミング図である。

【図１７】位相スロープが限界外の点を除いて図１６に
類似したタイミング図である。

【図１８】遷移時間が不正確な点を除いて図１６に類似
したタイミング図である。

【図１９】遷移時間が正確な図６のプログラマブル・イ
ンターバル・カウンタが発生した変調出力信号のタイミ
ング図である。

【図２０】遷移時間が不正確な点を除いて図１９に類似
したタイミング図である。

【図２１】荒い位相変調を行う本発明の実施例のブロッ
ク図である。

【図２２】図２１の位相変調器が発生した変調出力信号
のタイミング図である。

【図２３】プログラマブル遅延回路としてリング発振器
を有する本発明の実施例のブロック図である。

【図２４】図２３の位相変調器が発生する変調出力信号
のタイミング図である。

【図２５】図２３のリング発振器のブロック図である。

【図２６】図２５のリング発振器のタイミング図であ
る。

【図２７】細かな分解能を得るために補間を用いた本発
明の他の実施例のブロック図である。

【図２８】図２７の位相変調器が行う時間分解能のタイ
ミング図である。

【符号の説明】

３０、１００位相変調器３２、６２発振器３４、５４カウント・ダウン回路３６、５８、７６アドレス・カウンタ３８、６０、７８、２１４、２２４メモリ３９、８８Ｄフリップ・フロップ４０、５６差分回路４２、５５加算器５２、７４、２２０プログラマブル遅延回路６４、８２レジスタ７３、３５２マルチプレックサ１１０プログラマブル・パルス発生器１１２制御値信号源１１４発振器２１０プログラマブル・インターバル・カウンタ２１２、２２２数値プロセッサ３１６比較器３１８、３５６遅延回路３５０リング発振器３５７水晶発振器３５９位相検出器３６４、３６６パルス整形回路３７６スライス回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者ダニエル・ジー・クニエリムアメリカ合衆国オレゴン州 97005 ビーバートーンサウスウエストバーロウ・ロード 14170

Claims

【特許請求の範囲】

【請求項１】波形を変調する位相変調器であって、上記波形に対する各エッジの位置が制御値に応じて決ま
るパルス化出力信号を発生するプログラマブル・パルス
発生器と、該プログラマブル・パルス発生器に結合され、上記制御
値のシーケンスを発生する制御値信号源とを具え、上記プログラマブル・パルス発生器は、上記波形を受けて、公称パルス周期定数まで繰り返し計
数を行うカウンタと、該カウンタと結合し、上記パルス周期が上記制御値に等
しいときに上記パルス化出力信号を発生する比較器とを
有することを特徴とする位相変調器。
【請求項２】波形を変調する位相変調器であって、上記波形を受け、上記波形に対する各エッジの位置が第
１制御値に応じて決まるパルス化中間信号を発生するプ
ログラマブル・インターバル・カウンタと、該プログラマブル・インターバル・カウンタに結合さ
れ、上記第１制御値のシーケンスを発生する第１制御値
信号源と、上記中間信号を受け、上記中間信号に対する各エッジの
位置が第２制御値に応じて決まるパルス化出力信号を発
生するプログラマブル遅延回路と、該プログラマブル遅延回路に結合され、上記第２制御値
のシーケンスを発生し、該シーケンスの次の第２制御値
を上記出力信号のエッジに応答して上記プログラマブル
遅延回路に供給する第２制御値信号源とを具え、上記プログラマブル遅延回路は、直列結合され各々が出力端を有する複数の遅延線部を含
むリング発振器と、上記第２制御値に対応する遅延線部出力の１つを選択す
るマルチプレクサと、該マルチプレクサの出力及び上記中間信号を受け、上記
パルス化出力信号を発生するロジック回路とを具えたこ
とを特徴とする位相変調器。
【請求項３】波形を変調する位相変調器であって、上記波形に対する各エッジの位置が制御値に応じて決ま
るパルス化出力信号を発生するプログラマブル・パルス
発生器と、該プログラマブル・パルス発生器に結合され、上記制御
値のシーケンスを発生する制御値信号源とを具え、上記プログラマブル・パルス発生器は、上記波形から第１整形信号を形成する第１パルス整形回
路と、遅延波形から第２整形信号を形成する第２パルス整形回
路と、上記制御値に対応する重みにより重み付けされた上記第
１及び第２整形信号の部分を組み合わせする組み合わせ
回路と、該組み合わせ回路の出力をしきい値と比較して上記パル
ス化出力信号を発生するしきい値回路とを含むことを特
徴とする位相変調器。
【請求項４】波形を位相変調する方法であって、上記波形を受け、制御値を発生し、公称パルス周期定数まで繰り返し計数し、このパルス周期計数値を上記制御値と比較し、上記パルス周期計数値が上記制御値と等しいときにパル
ス化出力信号を出力することを特徴とする位相変調方
法。
【請求項５】波形を位相変調する方法であって、上記波形を受ける第１ステップと、制御値のシーケンスを発生する第２ステップと、上記波形に対する各エッジの位置が上記制御値に応じて
決まるパルス化出力信号を発生する第３ステップとを具
え該第３ステップは、リング発振器からの一連の遅延線信号を求め、上記制御値に対する上記遅延線信号の１つを選択し、この選択した遅延線信号に応じて上記波形を遅延して、
上記パルス化出力信号を発生することを特徴とする位相
変調方法。
【請求項６】波形を位相変調する方法であって、上記波形を受る第１ステップと、制御信号のシーケンスを発生する第２ステップと、上記波形に対する各エッジの位置が制御値に応じて決ま
るパルス化出力信号を発生する第３ステップとを具え、該第３ステップは、上記波形から第１整形信号を形成し、遅延波形から第２整形信号を形成し、上記制御信号に対応する重みにより重み付けされた上記
第１及び第２整形信号の部分を組み合わせ、この組み合わせた信号をしきい値と比較して上記パルス
化出力信号を発生することを特徴とする位相変調方法。