JP2687384B2

JP2687384B2 - タイミングパルス発生回路

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Publication number: JP2687384B2
Application number: JP63006202A
Authority: JP
Inventors: 正則山口; 真木佐藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-01-14
Filing date: 1988-01-14
Publication date: 1997-12-08
Anticipated expiration: 2012-12-08
Also published as: EP0324650A2; JPH01181383A; KR0137035B1; DE68925984T2; DE68925984D1; EP0324650B1; EP0324650A3; KR890012480A

Description

【発明の詳細な説明】以下の順序で本発明を説明する。

Ａ産業上の利用分野Ｂ発明の概要Ｃ従来の技術Ｄ発明が解決しようとする課題Ｅ課題を解決するための手段（第１図）Ｆ作用Ｇ実施例Ｈ発明の効果Ａ産業上の利用分野本発明は、CCD撮像素子の動作を制御するタイミング
パルスを発生するタイミングパルス発生回路に関する。

Ｂ発明の概要本発明は、CCD撮像素子の動作を制御するタイミング
パルスを発生するタイミングパルス発生回路において、
水平方向に繰り返すタイミングパルスと垂直方向に繰り
返すタイミングパルスとを、夫々別個のROMより得るよ
うにしたことにより、ROMの容量を削減できるようにし
たものである。

Ｃ従来の技術第13図はCCD固体撮像装置の一例を示すものである。
同図例は、インターライン転送方式の例である。

同図において、（１）はCCD装置であり、（２）は電
荷検出信号の出力端子である。また、CCD装置（１）に
おいて、（３）はCCD固体撮像素子であり、（４）は受
光部、（５）は転送ゲート、（６）は垂下シフトレジス
タ、（７）は水平シフトレジスタ、（８）は電荷検出部
である。

垂直シフトレジスタ（６）には、端子（９）より、第
14図Ｋ〜Ｎに示すような４相の垂直転送クロックV1〜V4
が供給され、受光部（４）に蓄積された信号電荷の垂直
シフトレジスタ（６）への転送及び、このように垂直シ
フトレジスタ（６）に転送された信号電荷の水平シフト
レジスタ（７）への転送が行なわれる。即ち垂直転送ク
ロックV1及びV3は、レベルV_L,V_H,V_Tを持った３値レベル
クロックであり、垂直転送クロックV2及びV4は、レベル
V_L,V_Hを持った２値レベルクロックである。垂直転送ク
ロックV1がレベルV_Tとなるのは奇数フィールドの最初の
垂直帰線期間内であり、垂直転送クロックV3がレベルV_T
となるのは偶数フィールドの最初の垂直帰線期間内であ
る。なお、第14図Ａ及びＢは、夫々垂直同期パルスVD及
び水平同期パルスHDを示している。

第15図は、受光部（４）、転送ゲート（５）及び垂直
シフトレジスタ（６）の関係を示したものである。同図
に示すように、垂直シフトレジスタ（６）には、受光部
（４）の受光素子SA,SBの半分のピッチで電極Va,Vb,Vc,
Vdが形成される。この場合垂直シフトレジスタ（６）の
電極Vb及びVdは、夫々受光部（４）の受光素子SB及びSA
に対応するように配置され、一方、垂直シフトレジスタ
（６）の電極Va及びVcは、夫々受光部（４）の受光素子
SA及びSBの双方に跨るように配置される。そして、この
垂直シフトレジスタ（６）の電極Va〜Vdに上述した４相
の垂直転送クロックV1〜V4が供給される。

このような構成において、奇数フィールドの最初の垂
直帰線期間内で垂直転送クロックV1がレベルV_Tとなる期
間に、受光素子SA及びSBに蓄積された信号電荷は、転送
ゲート（５）を介して垂直シフトレジスタ（６）の電極
Vaに対応する部分に転送される。そののち、垂直シフト
レジスタ（６）によって水平シフトレジスタ（７）に１
走査線分ずつ転送される。第16図Ａ〜Ｆは、第17図Ａ〜
Ｄに示す垂直転送クロックV1〜V4の時点t₁〜t₆における
信号電荷の転送位置を示したものであるが、この図から
も明らかなように、順次電位の井戸が移るようになさ
れ、垂直シフトレジスタ（６）の電極Vaの部分に転送さ
れた信号電荷（で図示）は垂直方向に転送される。ま
た、偶数フィールドの最初の垂直帰線期間内で垂直転送
クロックV3がレベルV_Tとなる期間に、受光素子SB及びSA
に蓄積された信号電荷は、転送ゲート（５）を介して垂
直シフトレジスタ（６）の電極Vcに対応する部分に転送
される。そののち、上述した奇数フィールドの場合と同
様に、垂直シフトレジスタ（６）によって１走査線分ず
つ転送される。

第13図に戻って、水平シフトレジスタ（７）には、端
子（10），（11）より、第18図A,Bに示すような１画素
周期、例えば70ns周期の２相の水平転送クロックH1,H2
が供給され、信号電荷は、電荷検出部（８）を介して順
次取り出される。

また、電荷検出部（８）の出力端は、コンデンサ（1
2）を介して接地させると共に、FET（13）のソースに接
続され、そのドレインには直流電圧E_Rが供給される。ま
た、このFET（13）のゲートには、端子（14）より水平
転送クロックH1,H2に同期したリセットパルスPG（第18
図Ｄに図示）がコンデンサ（15）を介して供給される。
また、電荷検出部（８）及びコンデンサ（12）の接続点
はFET（16）のゲートに接続され、このFET（16）のドレ
インには直流電圧Ｅが供給され、そのソースは出力端子
（２）に接続される。

以上の構成において、リセットパルスPGが高レベルで
ある期間には、FET（13）はオンとなり、コンデンサ（1
2）は電圧E_Rまで充電され、リセットレベルとなる。一
方、リセットパルスPGが低レベルである期間には、FET
（13）はオフとなり、電荷検出部（８）からの信号電荷
に応じてコンデンサ（12）の両端電圧が低下する。その
ため、出力端子（２）は第18図Ｅに示すような電荷検出
出力電圧V₀が出力される。この第18図ＥにおいてE_Pはプ
リチャージレベルであり、このプリチャージレベルに続
くレベルが信号レベルとなる。

また、出力電圧V₀より出力信号S₀を検出して出力する
のに以下のように処理され、信号レベル部分にのってい
るリセット毎に異なるレベルとなるリセットノイズN_Rが
除去される。つまり、信号レベル部分にリセットノイズ
N_Rがのるとき、プリチャージレベル部分にも同レベルの
リセットノイズN_Rがのることに着目したものである。第
18図Ｅにおいて、破線はリセットノイズN_Rがのっている
状態を示している。

第13図において、出力端子（２）からの出力電圧V₀は
出力回路（20）を構成するサンプルホールド回路（21）
に供給される。このサンプルホールド回路（21）には、
端子（26）より、信号レベル期間に対応したサンプリン
グパルスSHD（第18図Ｇに図示）が供給されて出力電圧V
₀の信号レベル部分がサンプリングホールドされる。そ
して、そのホールド出力H_Sはオペアンプ（22）の反転入
力端子に供給される。

また、出力電圧V₀はサンプルホールド回路（23）に供
給される。このサンプルホールド回路（23）には、端子
（27）よりプリチャージレベル期間に対応したサンプリ
ングパルスSHP（第18図Ｆに図示）が供給されて、出力
電圧V₀のプリチャージレベル部分がサンプリングホール
ドされる。そして、そのホールド出力H_N1は、さらにサ
ンプルホールド回路（24）に供給される。このサンプル
ホールド回路（24）には、端子（26）よりサンプリング
パルスSHDが供給されて、ホールド出力H_N1がサンプリン
グホールドされる。そして、そのホールド出力H_N2はオ
ペアンプ（22）の非反転入力端子に供給される。

ここで、ホールド出力H_S,H_N1,H_N2には、夫々サンプリ
ングパルスに対応して飛び込みパルスが出現する。

以上の構成において、出力電圧V₀に第18図Ｅの破線に
示すように各リセット毎に異なるレベルのリセットノイ
ズN_Rがのっているときには、図示せずもサンプルホール
ド回路（21），（23），（24）のホールド出力H_S,H_N1,H
_N2にも、リセットノイズN_Rがのっている。したがって、
ホールド出力H_SとH_N1との差をとることによりリセット
ノイズN_Rを除去することができる。しかし、ホールド出
力H_SとH_N1とは出力電圧V₀の異なる時点でのサンプリン
グによるものであるから、飛び込みパルスの出現時点に
位相差を生じ、単にホールド出力H_SとH_N1との差をとる
と、飛び込みパルスがそのまま現われる。この例では、
上述したようにホールド出力H_N1がサンプリングパルスS
HDによってさらにサンプルホールドされるので、そのホ
ールド出力H_N2中の飛び込みパルスは、ホールド出力H_S
中の飛び込みパルスと同相となる。

したがって、オペアンプ（22）より導出された出力端
子（25）には、リセットノイズN_Rが除去されると共に、
サンプリングホールド時における飛び込みパルスも十分
に抑圧された出力信号S₀が得られる。

この第13図例の撮像装置に供給される垂直転送クロッ
クV1〜V4、水平転送クロックH1,H2、リセットパルスP
G、サンプリングパルスSHD,SHPは、第19図に示すような
構成をもって形成される。即ち、（31）はタイミング発
生回路であり、このタイミング発生回路（31）には、水
晶発振器（32）より、例えば8fsc（fscは色副搬送波周
波数でNTSC方式では3.58MHz）の周波数を有する周波数
信号S1が供給される。そして、このタイミング発生回路
（31）より4fscの周波数を有する周波数信号S2が発生さ
れ、この周波数信号S2は同期信号発生器（33）に供給さ
れる。この同期信号発生器（33）では、周波数信号S2に
基づいて垂直同期パルスVD及び水平同期パルスHD（第14
図Ａ及びＢに図示）が形成され、これら同期パルスVD及
びHDは、タイミング発生回路（31）に供給される。

タイミング発生回路（31）からは、CCD固体撮像素子
（３）の受光部（４）より垂直シフトレジスタ（６）に
信号電荷を転送する期間（読み出し期間）を特定するセ
ンサーゲート信号XSG（第14図Ｆに図示）及び垂直転送
クロックV1′〜V4′（第14図Ｇ〜Ｊに図示）が発生さ
れ、夫々垂直クロックドライバ（34）に供給される。そ
して、この垂直クロックドライバ（34）より、垂直転送
クロックV1〜V4（第14図Ｋ〜Ｎに図示）がCCD装置
（１）の端子（９）に供給される。また、タイミング発
生回路（31）からは、パルスXPG（第18図Ｃに図示）が
発生されてインバータより構成されるリセットパルスド
ライバ（35）に供給され、このリセットパルスドライバ
（35）より、リセットパルスPG（第18図Ｄに図示）がCC
D装置（１）の端子（14）に供給される。また、タイミ
ング発生回路（31）からは、水平転送クロックH1,H2
（第18図A,Bに図示）が発生され、この水平転送クロッ
クH1,H2は水平クロックドライバ（36）を介してCCD装置
（１）の端子（10），（11）に供給される。さらに、タ
イミング発生回路（31）からは、サンプリングパルスSH
D,SHP（第18図F,Gに図示）が発生されて、出力回路（2
0）の端子（26），（27）に供給される。なお、第18図
において、T_PGは、リセットパルスドライバ（35）によ
る遅延時間、T_IM1,T_IM2は、CCD装置（１）による遅延時
間を示している。

Ｄ発明が解決しようとする課題ところで、タイミング発生回路（31）において、垂直
転送クロックV1′〜V4′、センサーゲート信号XSG等の
タイミングパルスを発生させる回路は、例えば論理回路
を用いて構成されている。このような構成のものでは、
発生するタイミングパルスがその論理構成によって一義
的に決まるため、発生させるタイミングパルスの変更、
修正をする場合には、変更、修正時に新たに設計を行な
う必要があり、容易ではなかった。

そこで、このような煩わしさがなく、発生させるタイ
ミングパルスを容易に変更、修正できるように、第20図
に示すようにROMを用いてタイミングパルスを発生させ
ることが考えられている。第20図において（41）はカウ
ンタ、（42）はROMである。ROM（42）の各アドレスには
タイミングパルスP₁,P₂,P₃,……のデータが書き込まれ
ており、このROM（42）にはカウンタ（41）のカウント
出力がアドレス信号として供給され、このROM（42）か
らは、パルスP₁,P₂,P₃,……が出力される。

この第20図例によれば、水平方向に繰り返すタイミン
グパルスと垂直方向に繰り返すタイミングパルスとを、
夫々共通のROM（42）より得るものであるため、ROM（4
2）の容量が膨大となる不都合があった。例えば、NTSC
方式の場合、2fsc＝455f_H（f_Hは水平周波数）の関係が
あると共に、525ライン／フレームの関係があるので、
カウンタ（41）のクロック端子CKに供給されるクロック
CLKの周波数が2fscであるときには、１個のタイミング
パルスを発生させるデータは、455×525＝238875ビット
となる。そのため、ROM（42）の容量は、Ｎ個のタイミ
ングパルスを発生させるときには、Ｎ×238875ビット必
要となる。したがって、ROM（42）の容量は、１個のタ
イミングパルスに対応して262144ビットとされ、このと
きアドレスカウンタ262144のアドレスを指定できれば足
り、カウンタ（41）は18ビットカウンタとされる。

本発明はこのような点を考慮し、メモリの容量を小さ
くできるようにすることを目的とするものである。

Ｅ課題を解決するための手段この発明のタイミングパルス発生回路は、タイミング
パルスを発生するタイミングパルス発生回路において、
水平周期の第１の基準パルスで制御される第１のアドレ
スカウンタと、この第１のアドレスカウンタの出力で読
み出しアドレスが制御される第１のROMと、水平周波数
に比して十分高い周波数を有する第２の基準パルスで制
御される第２のアドレスカウンタと、この第２のアドレ
スカウンタの出力で読み出しアドレスが制御されると共
に水平帰線期間内に出力されるべきタイミングパルスが
記憶された第２のROMとを有し、上記第１及び第２のROM
より上記タイミングパルスを得るものである。

Ｆ作用上述構成においては、第１のROMからは垂直方向に繰
り返すタイミングパルスが得られると共に、第２のROM
からは水平方向に繰り返すタイミングパルスが得られる
ものであるので、これら第１及び第２のROMは、容量の
小さなもので構成し得る。

Ｇ実施例以下、図面を参照しながら本発明の一実施例について
説明する。

第１図はタイミング発生回路を示すものである。同図
において、（51）は発振器であり、この発振器（51）か
らの、例えば8fscの周波数の周波数信号S1は、タイミン
グ発生回路（60）の端子（61）に供給される。また、タ
イミング発生回路（60）の端子（62）及び（63）には、
同期信号発生器（図示せず）より、夫々垂直同期パルス
VD及び水平同期パルスHDが供給され、これら同期パルス
VD,HD（第14図A,Bに図示）は、同期回路（64）に供給さ
れる。

また、（65）は水平ROM回路である。端子（61）に供
給される周波数信号S1は、分周器（66）を介して分周器
（67）に供給され、この分周器（67）より出力される2f
scの周波数信号は、クロックCLKHとして水平ROM回路（6
5）に供給される。また、同期回路（64）からは、水平
周期のリセットパルスP_RHが発生され、このリセットパ
ルスP_RHは水平ROM回路（65）に供給される。そしてこの
水平ROM回路（65）からは、第14図Ｃ及びＤに示すよう
な水平方向に繰り返すパルスS_H1及びS_H2が出力されると
共に垂直転送期間であり、水平転送クロックH1,H2を出
力しない期間を特定するパルスS_H3が出力される。

この水平ROM回路（65）は、例えば第２図に示すよう
に構成される。同図において、（651）はアドレスカウ
ンタを構成する７ビットカウンタである。このカウンタ
（651）のクロック端子CKにクロックCLKHが供給される
と共に、そのリセット端子REにリセットパルスP_RHが供
給される。このカウンタ（651）の７ビットのカウント
出力はROM（652）にアドレス信号として供給される。こ
のROM（652）の各アドレスには、水平方向に繰り返すタ
イミングパルスのデータが書き込まれている。NTSC方式
の場合、2fsc＝455f_Hの関係があるので、クロックCLKH
の周波数は2fscであるから本来１個のタイミングパルス
を発生させるデータは、455ビットとなる。しかし、ビ
デオ信号へのノイズを考慮して、タイミングパルスのほ
とんどは水平帰線期間内で変化するので、本例において
は、このように変化する前後のデータのみがROM（652）
に書き込まれる。例えば、１個のタイミングパルスを発
生させるためにROM（652）に書き込まれるデータは128
ビットとされる。このように、水平方向に繰り返す１個
のタイミングパルスを発生させるためにROM（652）に書
き込まれるデータが128ビットであるので、アドレスカ
ウンタは128のアドレスを指定できれば足り、上述した
ように７ビットカウンタ（651）で構成される。なお、R
OM（652）には、タイミングパルスが変化する前後のデ
ータのみが書き込まれるので、このデータを対応するタ
イミングで読み出して出力させるために、図示せずも例
えば同期回路（64）より発生される制御信号によってカ
ウンタ（651）のカウント動作が制御される。

また、水平ROM回路（65）は、例えば第３図に示すよ
うに構成される。同図において、（651′）は８ビット
カウンタである。このカウンタ（651′）のクロック端
子CKには、クロックCLKHが供給されると共に、そのリセ
ット端子REには、リセットパルスP_RHが供給される。ま
た、このカウンタ（651′）にはインターバルを決定す
る、クロックCLKHの個数ｎを示すデータDCKが供給さ
れ、このカウンタ（651′）はｎ進カウンタにセットさ
れる。

また、（652′）は５ビットカウンタである。このカ
ウンタ（652′）のクロック端子CKには、カウンタ（65
1′）のキャリー（桁上げ出力）が供給され、そのリセ
ット端子REには、リセットパルスP_RHが供給される。こ
のカウンタ（652′）の５ビットのカウント出力はアド
レスROM（653′）及びデータROM（654′）にアドレス信
号として供給される。

アドレスROM（653′）の各アドレスには、タイミング
パルスが変化するある時点から次の時点までのインター
バルを決定するクロックCLKHの個数ｎを示すデータDCK
が書き込まれている。また、データROM（654′）の各ア
ドレスには、タイミングパルスのデータのうち、変化時
点のデータのみが書き込まれている。

データROM（654′）からは、実際にはパルスS_H1〜S_H3
が出力されるのであるが、ここでは説明を簡略化するた
め、第４図Ａ及びＢに示すようなタイミングパルスP1及
びP2を発生させるとする。この場合、アドレスROM（65
3′）のアドレスX,X＋1,X＋２には、第５図に示すよう
に、データDCKとして「10」，「15」，「６」が書き込
まれている。また、データROM（654′）のアドレスX,X
＋1,X＋２には、第６図に示すように、パルスP1用のデ
ータとして、「１」，「１」，「０」が書き込まれると
共に、パルスP2用のデータとして「１」，「０」，
「０」が書き込まれている。

また、アドレスROM（653′）より出力されるデータDC
Kは上述した８ビットカウンタ（651′）に供給される。

この第３図に示すような構成において、時点T₁で例え
ばリセットされて、５ビットカウンタ（652′）のカウ
ント出力は「Ｘ」となり、アドレスROM（653′）より出
力されるデータDCKは「10」となるので、８ビットカウ
ンタ（651′）は10進カウンタにセットされると共に、
データROM（654′）より出力されるタイミングパルスP1
及びP2は、夫々高レベル“1"及び高レベル“1"となる。
つぎに、８ビットカウンタ（651′）は10進カウンタに
セットされているので、クロックCLKHが10個供給される
時点T₂で８ビットカウンタ（651′）よりキャリーが出
力され、この時点T₂で５ビットカウンタ（652′）のカ
ウント出力は「Ｘ＋１」となり、アドレスROM（653′）
より出力されるデータDCKは「15」となるので、８ビッ
トカウンタ（651′）は15進カウンタにセットされると
共に、データROM（654′）より出力されるタイミングパ
ルスP1及びP2は、夫々高レベル“1"及び低レベル“0"と
なる。つぎに、８ビットカウンタ（651′）は、15進カ
ウンタにセットされているので、クロックCLKHが15個供
給される時点T₃で８ビットカウンタ（651′）よりキャ
リーが出力され、この時点T₃で５ビットカウンタ（65
2′）のカウント出力「Ｘ＋２」となり、アドレスROM
（653′）より出力されるデータDCKは「６」となるの
で、８ビットカウンタ（651′）は６進カウンタにセッ
トされると共に、データROM（654′）より出力されるタ
イミングパルスP1及びP2は、夫々低レベル“0"及び低レ
ベル“0"となる。以下、上述したと同様に繰り返し動作
する。したがって、データROM（654′）からは、第４図
Ａ及びＢに示すようなタイミングパルスP1及びP2が得ら
れる。つまり、この第３図例のように、水平ROM回路（6
5）を構成しても、パルスS_H1〜S_H3が得られる。

さらに、水平ROM回路（65）は例えば第７図に示すよ
うに構成される。同図において、（651″）は８ビット
カウンタである。このカウンタ（651″）のクロック端
子CKには、クロックCLKHが供給されると共に、そのリセ
ット端子REには、リセットパルスP_RHが供給される。そ
して、このカウンタ（651″）の８ビットのカウント出
力は比較器（655″）に供給される。また、この比較器
（655″）にはアドレスROM（653′）より出力されるデ
ータDCKが供給される。そして、この比較器（655″）か
らは、カウンタ（655″）のカウント出力がデータDCKと
一致するとき一致検出パルスが出力され、この一致検出
パルスは５ビットカウンタ（652′）のクロック端子CK
に供給される。なお、この一致検出パルスが出力される
毎にカウンタ（651″）はリセットされる。その他、第
３図例と同様に構成される。

この第７図例においても、その構成より明らかなよう
に、第３図例と同様の動作をする。

第１図に戻って、（69）は垂直ROM回路である。同期
回路（64）からは、水平周期のクロックCLKV及びフレー
ム周期のリセットパルスP_RVが発生され、これらクロッ
クCLKV及びリセットパルスP_RVは、垂直ROM回路（69）に
供給される。そして、この垂直ROM回路（69）からは、
第14図Ｅに示すように、奇数フィールド及び偶数フィー
ルドでのCCD固体撮像素子（３）の読み出し期間に対応
して低レベルとなる垂直方向に繰り返すパルスS_V1が出
力される。

この垂直ROM回路（69）は、例えば第８図に示すよう
に構成される。同図において、（691）はアドレスカウ
ンタを構成する５ビットカウンタである。このカウンタ
（691）のクロック端子CKにクロックCLKVが供給される
と共に、そのリセット端子REにリセットパルスP_RVが供
給される。このカウンタ（691）の５ビットのカウント
出力はROM（692）にアドレス信号として供給される。こ
のROM（692）の各アドレスには、垂直方向に繰り返すタ
イミングパルスのデータが書き込まれている。NTSC方式
の場合、525ライン／フレームの関係があるので、本来
１個のタイミングパルスを発生させるデータは、525ビ
ットとなる。しかし、ビデオ信号へのノイズを考慮し
て、タイミングパルスのほとんどは垂直帰線期間内で変
化するので、本例においては、このように変化する前後
のデータのみがROM（692）に書き込まれる。例えば、１
個のタイミングパルスを発生させるためにROM（692）に
書き込まれるデータは32ビットとされる。このように、
垂直方向に繰り返す１個のタイミングパルスを発生させ
るためにROM（692）に書き込まれるデータが32ビットで
あるので、アドレスカウンタは32のアドレスを指定でき
れば足り、上述したように５ビットカウンタ（691）で
構成される。なお、ROM（692）には、タイミングパルス
が変化する前後のデータのみが書き込まれるので、この
データを対応するタイミングで読み出して出力させるた
めに、図示せずも例えば同期回路（64）より発生させる
制御信号によってカウンタ（691）のカウント動作が制
御される。

また、第１図に戻って、水平ROM回路（65）より出力
されるパルスS_H1及びS_H2及び垂直ROM回路（69）より出
力されるパルスS_V1は垂直茎ロック回路（68）に供給さ
れ、この垂直クロック回路（68）においては垂直転送ク
ロックV1′〜V4′（第14図Ｇ〜Ｊに図示）及びセンサー
ゲート信号XSG（第14図Ｆに図示）が形成され、夫々端
子（70）及び（71）に供給される。

また、端子（61）に供給される周波数信号S1は分周器
（72）で4fscの周波数を有する周波数信号S2′とされた
のち、ゲート回路（73）を介して位相調整回路（74）に
供給される。このゲート回路（73）には、水平ROM回路
（65）より出力されるパルスS_H3がゲートパルスとして
供給されるので、位相調整回路（74）には、垂直転送期
間であり、水平転送クロックH1,H2を出力しない期間で
周波数信号S2′が供給されないようになされる。

この位相調整回路（74）では、周波数信号S2′より水
平転送クロックH1,H2（第18図A,Bに図示）、リセットパ
ルスXPG（第18図Ｃに図示）、サンプリングパルスSHP,S
HD（第18図F,Gに図示）が形成され、夫々位相調整され
る。この場合、水平転送クロックH1,H2の位相調整は、
後述する水平クロックドライバでの群遅延をも考慮して
行なわれる。

位相調整部は、第９図に示すようにインバータ（91）
が直列接続されたインバータ列を用いて行なわれる。つ
まり、インバータの延長時間（プロパゲーションディレ
イタイム）を利用するものである。この場合、遅延時間
を安定して再現するため、各インバータ（91）の特性は
全く同一の特性のものとされると共に、各インバータ
（91）間の配線長は同一にされて各インバータ（91）の
出力につく容量（遅延時間を決める必要がある）が一定
となるようにされる。このとき、プロセスのばらつき
（特に配線の容量のばらつき）を解消するために、配線
は最短とされる。また、各インバータ列はインバータ
（91）のレイアウト及びインバータ（91）の配線長を含
めて１つのセルとして取り扱われる。即ち、各インバー
タ列は、相互に同一形状で、同一の特性で近接配置され
る。このような各インバータ列において、出力を取り出
す点を変更することで位相調整が行なわれる。第９図に
おいて、（92）は出力バッファである。

なお、上述していないが、タイミング発生回路（60）
の全体は同一基板上でIC化されて形成され、その配線は
多層配線とされる。この位相調整部の配線は最上層の配
線とされ、いわゆる2Alで行なわれる。したがって、2Al
マスク１枚の変更により、外部回路条件に合った位相に
調整される。

また、位相調整回路（74）で位相調整されたリセット
パルスXPG、サンプリングパルスSHP,SHDは、夫々端子
（75），（76），（77）に供給される。また、位相調整
回路（74）で位相調整された水平転送クロックH1,H2
は、夫々水平クロックドライバ（781）及び（782）を介
して端子（79），（80）に供給される。この場合、水平
クロックドライバ（781），（782）は、夫々第10図に示
すように、インバータI₁〜I₅が直列接続されて構成され
る。この場合、インバータI₁〜I₅は、夫々第11図に示す
ように、ＰチャンネルMOSFETQ_PとＮチャンネルMOSFETQ_N
とが接続されて構成されるが、インバータI₁からI₅とな
るに従って、FET Q_P,Q_N共にチャンネル幅が約３倍ずつ
増加されて形成され（チャンネル長は略一定）、ドライ
ブ能力が徐々に高められるようになされる。

また、第１図に戻って、分周器（66）より出力される
4fscの周波数の周波数信号S2は端子（81）に供給され
る。

第12図は、第１図例のタイミング発生回路（60）を用
いた場合のCCD固体撮像装置を示したものであり、第19
図と対応する部分には同一符号を付して示している。

このように本例によれば、水平方向の繰り返しパルス
S_H1〜S_H3を水平ROM回路（65）より得ると共に、垂直方
向の繰り返しパルスS_V1を垂直ROM回路（69）より得るよ
うにしているので、これら水平ROM回路（65）及び垂直R
OM回路（69）のROM（652）（653′）（654′）（692）
に書き込まれるデータ量は少なくなり、使用するROMの
容量を小さくすることができる。

また、水平ROM回路（65）及び垂直ROM回路（69）を、
夫々第２図例及び第８図例のように構成するものによれ
ば、ROM（652）及び（692）にはタイミングパルスが変
化する前後のデータのみが書き込まれるので、書き込ま
れるデータ量はさらに少なくなり、ROM（652）及び（69
2）の容量を一層小さくすることができる。

また、水平ROM回路（65）を、第３図例及び第７図例
のように構成するものによれば、アドレスROM（653′）
には、タイミングパルスの変化時点間のインバータのデ
ータDCKが書き込まれると共に、データROM（654′）に
は、タイミングパルスの変化時点のデータのみが書き込
まれるので、書き込みデータ量は少なくなり、ROM（65
3′），（654′）の容量を小さくすることができる。

また、タイミング発生回路（60）の全体は同一基板上
でIC化されて形成され、多層の配線とされる。そして、
位相調整回路（74）の配線は2Alで行なわれるので、水
平転送クロックH1,H2、リセットパルスXPG、サンプリン
グパルスSHP,SHDの位相を、2Alマスク１枚の変更により
外部回路条件に合った位相に調整することができ、位相
調整を容易に行なうことができる。

また、水平クロックドライバ（781），（782）がタイ
ミング発生回路（60）と同一基板上に形成されるので、
温度特性やICのばらつきに対しても、サンプリングパル
スSHP,SHDと水平転送クロックH1,H2との位相関係は一定
となり、CCD装置（１）における遅延時間だけを考慮す
るだけで、出力回路（20）におけるサンプリングを正確
に行なわせることができる。

なお、プリセットパルスドライバ（35）もタイミング
発生回路（60）と同一基板上に形成することが考えられ
る。しかし、リセットパルスPGのレベルが充分でない
と、リセットが不充分となる。そこで、本例において
は、リセットパルスPGのレベルを充分とするのに、別電
源で動作する外部回路として構成した方が回路構成が簡
単となるため、あえてタイミング発生回路（60）と同一
基板上には形成していない。

Ｈ発明の効果以上述べた本発明によれば、水平方向に繰り返すタイ
ミングパルスと垂直方向に繰り返すタイミングパルスと
を別個のROMより得るようにしたので、ROMの書き込みデ
ータ量を少なくすることができ、ROMの容量を大幅に削
減することができる。なお、ROMよりタイミングパルス
を得るものであるので、ROMのデータの変更だけでタイ
ミングパルスの変更修正を容易に行なうことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図〜第12
図はその説明のための図、第13図〜第20図は従来例の説
明のための図である。（60）はタイミング発生回路、（64）は同期回路、（6
5）は水平ROM回路、（68）は垂直クロック回路、（69）
は垂直ROM回路、（74）は位相調整回路、（781）及び
（782）は水平クロックドライバである。

Claims

(57)【特許請求の範囲】

【請求項１】タイミングパルスを発生するタイミングパ
ルス発生回路において、水平周期の第１の基準パルスで制御される第１のアドレ
スカウンタと、この第１のアドレスカウンタの出力で読み出しアドレス
が制御される第１のROMと、水平周波数に比して十分高い周波数を有する第２の基準
パルスで制御される第２のアドレスカウンタと、この第２のアドレスカウンタの出力で読み出しアドレス
が制御されると共に水平帰線期間内に出力されるべきタ
イミングパルスが記憶された第２のROMとを有し、上記第１及び第２のROMより上記タイミングパルスを得
ることを特徴とするタイミングパルス発生回路。