KR100330117B1 - 고체촬상장치용 주사회로 - Google Patents

고체촬상장치용 주사회로 Download PDF

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Abstract

본 발명의 고체촬상장치용 주사회로는 제 1 단 내지 제 N번째 단으로 구분되는 시프트 레지스터로서, 제 1 단 내지 제 N번째 단 각각은 주기적이고 복수의 펄스들을 포함하는 제 1 펄스신호 및 주기적이고 복수의 펄스들을 포함하는 제 2 펄스신호를 수신하며, 제 1 단은 입력신호를 수신하고, 무효 전송 펄스 또는 유효 전송 펄스가 상기 제 1 단 내지 제 N번째 단에서 출력되는 시프트 레지스터를 포함하며, 상기 전송 펄스가 유효 또는 무효인지를 제 1 펄스신호 및 입력신호에 의해 결정하며, N은 2 이상의 정수이다

Description

고체촬상장치용 주사회로{A SCANNING CIRCUIT FOR A SOLID-STATE IMAGING DEVICE}
본 발명은 고체촬상장치에 관한 것이다. 더 구체적으로, 본 발명은 블록 모드(특정 부분으로부터의 부분적인 독출) 및 인터레이싱(interlacing)을 포함하는 스킵 모드 등의 여러 가지 독출 모드를 실현하는 독출 회로에 관한 것이다.
종래, 고체촬상장치로서, 각 화소에서 발생한 신호 전하를 독출 회로에 의해 독출하거나 또는 각 화소에 의해 발생된 신호전하를 화소내에서 전압 또는 전류 신호로 변환 및 증폭시킨 후에, 독출 회로에 의해 독출하는 M0S형 또는 증폭형 고체촬상장치가 알려져 있다. 이들 고체촬상장치에서는, 독출 회로를 적절하게 구성함으로써, 블록 모드(특정 부분으로부터의 부분적인 독출) 및 인터레이싱을 포함하는 스킵 모드 등의 여러 가지 독출 모드가 실행될 수 있다.
여러 가지 독출 모드를 실현하기 위하여 통상 디코더가 사용된다. 더 구체적으로는, 독출 회로에서 필요로 하는 구동라인의 전체 갯수를 m으로 하면, B-비트 디코더 회로(2B≥m)가 각 구동라인을 독립적으로 제어하는데 사용되어, 임의의 독출 동작을 실현하고 있다.
그러나, 디코더를 사용한 구동에는 이하의 문제가 있다.
먼저, 디코더를 이용한 구동에서는, 디코더 자신과 그리고 이 디코더를 구동하는 B-비트 출력 논리회로가 필요하게 되며, 또한 논리회로는 각종 구동 모드에 따라 다른 제어신호를 발생해야 한다. 따라서, 많은 칩면적을 점유하는 동시에, 소비전력을 증대시킨다.
또한, 디코더를 사용한 구동에서는, 각 구동라인측에서 본 회로가 등가로 되지 않는다. 따라서, 줄무늬(streak) 형상의 고정패턴 노이즈가 발생하기 쉽다.
상기 문제를 해결하기 위해, 도 8 및 도 9에 도시된 바와 같은 특수한 구성을 갖는 고체촬상장치용 주사회로가 제안되어 있다 (1997년 3월 14일자 호소카이 등의, 화상정보 미디어 학회 기술보고 IPU 97-15의, '4M 화소 CMD 이미지 센서' 참조). 도 9는 도 8에 개략적으로 도시된 클록 인버터의 구체적인 구성을 나타낸다. 더 구체적으로, 도 9는 CM0S 인버터 회로내에 직렬로 CM0S 스위치가 삽입된 구성을 나타낸다.
도 8에 도시된 CMOS 시프트 레지스터 부분 중에서, 부분(I)은 제 1 제어신호(CK1)로 구동되고, 부분(II)은 제 2 제어신호(CK2)로 구동되고, 부분(III)은 제 3 제어신호(CK3)로 구동되며, 부분(IV)은 제 4 제어신호(CK4)로 구동된다.
CM0S 시프트 레지스터 부분이 부분들(I) 및 (II)만으로 이루어지는 경우, 즉 라인을 순차 주사하는 경우에는, 모든 구동 라인에 시프트 펄스가 인가된다.
CM0S 시프트 레지스터 부분이 부분들(I) 및 (III)만으로 이루어지는 경우, 즉 1/2 스킵 모드가 실행되는 경우에는, 모든 다른 구동라인에 시프트 펄스가 차례로 인가된다. 입력신호가 입력되는 라인을 제어함으로써, 홀수 라인 또는 짝수 라인이 선택될 수 있고, 인터레이싱이 실현될 수 있다.
CM0S 시프트 레지스터 부분이 부분들(I) 및 (IV)만으로 이루어지는 경우, 즉 1/4 스킵 모드가 실행되는 경우에는, 4개의 구동 라인당 하나의 라인에 시프트 펄스가 차례로 인가된다. 입력신호가 입력되는 라인을 제어함으로써, 제 1, 제 2, 제 3, 및 제 4 라인들중 어느 하나가 4개의 구동 라인들로부터 선택될 수 있다.
도 8의 고체촬상장치용 주사회로에는 특정 부분으로부터의 부분적인 독출을 위한 부분(V)이 제공된다. 메모리(M)는 신호(CS)에 의해 개폐되는 제어 스위치를 통해 시프트 레지스터에 접속된다. 상기 메모리(M)는 전위를 기억하도록 이용된다.
이하, CM0S 시프트 레지스터 부분의 특정 부분으로부터 신호를 독출하는 동작을 설명한다. 독출될 신호는, 예컨대 화상 정보에 관한 신호이다.
먼저, 메모리(M)에 대하여 독출 개시 위치를 설정하기 위한 기입 동작을 실행한다. 더 구체적으로는, 신호(CS)에 의해 전체 제어 스위치가 오프로 된다. 이 상태에서, 제 1 제어신호(CK1)와 제 2 제어신호(CK2)가 시프트 레지스터부에 인가되어, 스타트 펄스가 클록 인버터에 전송된다. 스타트 펄스가 원하는 독출 위치에 도달하였을 때, 신호(CS)를 이용하여 전체 제어 스위치를 온시킴으로써 원하는 독출 위치에 해당하는 메모리(M)에 로우레벨의 전위가 기록된다.
다음, CM0S 시프트 레지스터 부분의 특정 부분으로부터 신호를 독출하는 동작이 실행된다. 더 구체적으로는, 제 1 제어신호(CK1)와 제 2 제어신호(CK2)를 인가한 상태에서, 신호(CS)를 이용하여 전체 제어 스위치를 온시킨다. 이에 따라, 원하는 독출 위치에 해당하는 메모리(M)로부터 전위 정보가 시프트 레지스터내에 전송되어, 독출 위치로부터 차례로 시프트 펄스가 순차 출력된다.
그러나, 도 8의 방법은 다음의 문제를 갖는다.
먼저, 도 8의 고체촬상장치용 주사회로의 특정 부분으로부터 부분적인 독출이 실행될때, 기입 동작과 독출 동작의 2 단계 동작이 필수적이다. 따라서, 차례로 독출 위치를 변경하는 경우에는, 2 프레임(기입 프레임과 독출 프레임) 단위로만 동작이 실행된다. 즉, 독출 위치가 1프레임 단위로 차례로 변경될 수 없다.
또한, 스킵 모드의 스킵 율(skip rate)은 회로에 의해 고정되어, 임의로 선택할 수 없다. 따라서, 1/2 스킵 모드용의 회로부(III) 및 1/4 스킵 모드용의 회로부(IV)와 같이, 각각의 스킵 율에 해당하는 회로부를 구비할 필요가 있다. 이로써 스킵 율을 다양하게 할수록, 회로규모가 증가된다.
또한, 도 8의 고체촬상장치용 주사회로에서는, 단순한 CMOS 시프트 레지스터에 메모리등의 다른 회로요소를 부가할 필요가 있어서, 회로가 복잡해진다.
본 발명의 고체촬상장치용 주사회로는 : 제 1 단 내지 제 N번째 단으로 구분되며, 제 1 단 내지 제 N번째 단은 각각 입력단자와 출력단자를 가지며, 제 1 단의 입력단자는 소정 시간 전의 제 1 기간에 입력신호를 수신하는 제 1 시프트 레지스터; 제 1 단 내지 제 N번째 단으로 구분되며, 제 1 단 내지 제 N번째 단은 각각 입력단자와 출력단자를 가지며, 제 1 단 내지 제 N번째 단의 입력단자들 각각은 제 1 시프트 레지스터의 제 1 단 내지 제 N번째 단의 출력단자들 각각에 접속되며, 제 1 단 내지 제 N번째 단 각각은 소정 시간에 액티브로 되는 펄스신호에 따라 상기 입력단자와 출력단자 사이로 전도되는 스위치군; 및 제 1 단 내지 제 N번째 단으로 구분되며, 제 1 단 내지 제 N번째 단은 각각 입력단자와 출력단자를 가지며, 제 1 단 내지 제 N번째 단의 입력단자들 각각은 상기 스위치군의 제 1 단 내지 제 N번째 단의 출력 단자들 각각에 접속되는 제 2 시프트 레지스터를 포함하며, 상기 제 2 시프트 레지스터의 제 1 단의 출력단자는 소정 시간으로부터 제 2 기간 경과후에 전송펄스를 출력하며, N은 2 이상의 정수이다.
본 발명의 일 실시예에서, 상기 제 1 시프트 레지스터의 제 1 단 내지 (N-1)번째 단의 출력단자들은 제 1 시프트 레지스터의 제 2 단 내지 제 N번째 단의 입력단자들에 접속되며, 제 2 시프트 레지스터의 제 1 단 내지 (N-1)번째 단의 출력단자들의 각 단은 제 2 시프트 레지스터의 제 2 단 내지 제 N번째 단의 입력단자들에 접속된다.
본 발명의 다른 실시예에서, 상기 제 1 시프트 레지스터의 각 단은 2개의 스위치와 2개의 인버터를 가지며, 상기 스위치군의 각 단은 하나의 스위치를 가지며, 상기 제 2 시프트 레지스터의 각 단은 2개의 스위치와 2개의 인버터를 가진다.
본 발명의 고체촬상장치용 주사회로는 : 제 1 단 내지 제 N번째 단으로 구분되는 시프트 레지스터로서, 제 1 단 내지 제 N번째 단 각각은 주기적이고 복수의 펄스들을 포함하는 제 1 펄스신호 및 주기적이고 복수의 펄스들을 포함하는 제 2 펄스신호를 수신하며, 제 1 단은 입력신호를 수신하고, 무효 전송 펄스 또는 유효 전송 펄스가 상기 제 1 내지 제 N번째 단에서 출력되는 시프트 레지스터를 포함하며, 상기 전송 펄스가 유효 또는 무효인지를 제 1 펄스신호 및 입력신호에 의해 결정하며, N은 2 이상의 정수이다.
본 발명의 일 실시예에서, 상기 시프트 레지스터의 제 1 단 내지 (N-1)번째 단의 출력단자들은 상기 시프트 레지스터의 제 2 단 내지 제 N번째 단의 입력단자들에 접속된다.
본 발명의 다른 실시예에서, 상기 시프트 레지스터의 각 단은 2개의 스위치 및 2개의 인버터를 가진다.
본 발명의 고체촬상장치용 주사회로는 : 제 1 단 내지 제 N번째 단으로 구분되며, 제 1 단 내지 제 N번째 단 각각은 입력단자와 출력단자를 가지며, 제 1 단 내지 제 N번째 단 각각은 소정 시간(t0) 근방을 제외하면 주기적이고 복수의 펄스들을 가진 제 1 펄스신호 및 소정 시간(t0) 근방을 제외하면 주기적이고 복수의 펄스들을 가진 제 2 펄스신호를 수신하며, 제 1 단의 입력단자는 소정 시간(t0)전의 기간(KT)에 입력신호를 수신하는 제 1 시프트 레지스터; 제 1 단 내지 제 N번째 단으로 구분되며, 제 1 단 내지 제 N번째 단은 각각 입력단자와 출력단자를 가지며, 제 1 단 내지 제 N번째 단의 입력단자들은 제 1 시프트 레지스터의 제 1 단 내지 제 N번째 단의 출력단자들에 접속되며, 제 1 단 내지 제 N번째 단 각각은 소정 시간(t0)에 액티브로 되는 펄스신호에 따라 상기 입력단자와 출력단자 사이로 전도되는 스위치군; 및 제 1 단 내지 제 N번째 단으로 구분되며, 제 1 단 내지 제 N번째 단은 각각 입력단자와 출력단자를 가지며, 제 1 단 내지 제 N번째 단 각각은 제 1 펄스신호 및 제 2 펄스신호를 수신하며, 제 1 단 내지 제 N번째 단의 입력단자들은 상기 스위치군의 제 1 단 내지 제 N번째 단의 출력 단자들에 접속되는 제 2 시프트 레지스터를 포함하며, 상기 제 2 시프트 레지스터의 (M.K-(M-1))번째 단에서 (M.K-1)번째 단의 출력단자는 소정 시간(t0)에서 기간(D) 경과후에 무효 전송 펄스를 출력하며, 그후 제 2 시프트 레지스터의 M.K번째 단의 출력단자는 유효 전송 펄스를 출력하며, T는 정의 수, M 및 K는 자연수, D는 부의 수, N은 2 이상의 자연수, 및 M 및 K는 1≤M.K≤N을 만족한다.
본 발명의 일 실시예에서, 상기 제 1 시프트 레지스터의 제 1 단 내지 (N-1)번째 단의 출력단자들은 제 1 시프트 레지스터의 제 2 단 내지 제 N번째 단의 입력단자들에 접속되며, 제 2 시프트 레지스터의 제 1 단 내지 (N-1)번째 단의 출력단자들은 제 2 시프트 레지스터의 제 2 단 내지 제 N번째 단의 입력단자들에 접속된다.
본 발명의 다른 실시예에서, 상기 제 1 시프트 레지스터의 각 단은 2개의 스위치와 2개의 인버터를 가지며, 상기 스위치군의 각 단은 하나의 스위치를 가지며, 상기 제 2 시프트 레지스터의 각 단은 2개의 스위치와 2개의 인버터를 가진다.
따라서, 본 발명에서는 간단한 CMOS 시프트 레지스터만으로 구성되어, 블록 모드(특정 부분에서의 독출) 및 인터레이싱을 포함하는 임의의 스킵 율에서의 스킵 모드 등과 같은 여러 가지 독출 모드를 실현하는 독출 회로를 제공하는 장점을 갖는다.
본 발명의 상기 및 다른 장점들은 첨부 도면들을 참조하여 후술되는 발명의 상세한 설명을 이해함으로써 당업자들에게 명백해질 것이다.
도 1은 본 발명의 고체촬상장치용 주사회로의 제 1 실시예를 나타낸 회로도,
도 2a 내지 2c는 도 1에 개략적으로 도시된 회로 구성 요소를 나타낸 도면,
도 3a는 도 1의 주사회로의 동작을 설명하는 타이밍도,
도 3b는 도 1의 주사회로의 동작을 설명하는 타이밍도,
도 4a는 본 발명의 고체촬상장치용 주사회로의 제 2 실시예를 나타낸 타이밍도,
도 4b는 본 발명의 고체촬상장치용 주사회로의 제 2 실시예를 나타낸 타이밍도,
도 5a는 본 발명의 고체촬상장치용 주사회로의 제 3 실시예를 나타낸 타이밍도,
도 5b는 본 발명의 고체촬상장치용 주사회로의 제 3 실시예를 나타낸 타이밍도,
도 5c는 본 발명의 고체촬상장치용 주사회로의 제 3 실시예를 나타낸 타이밍도,
도 6a는 본 발명의 고체촬상장치용 주사회로의 제 4 실시예를 나타낸 타이밍도,
도 6b는 본 발명의 고체촬상장치용 주사회로의 제 4 실시예를 나타낸 타이밍도,
도 6c는 본 발명의 고체촬상장치용 주사회로의 제 4 실시예를 나타낸 타이밍도,
도 6d는 본 발명의 고체촬상장치용 주사회로의 제 4 실시예를 나타낸 타이밍도,
도 7은 본 발명의 고체촬상장치용 주사회로를 영역 이미지 센서에 적용한 경우의 회로도,
도 8은 종래의 고체촬상장치용 주사회로의 일 실시예를 나타낸 회로도, 및
도 9는 도 8에 나타낸 회로 구성 요소를 설명하는 도면이다.
실시예 1
도 1은 본 발명에 따른 고체촬상장치용 주사회로의 일실시예를 나타낸다.
본 발명에 따른 고체촬상장치용 주사회로는 시프트 레지스터(SR1,SR2) 및 스위치군(SW3)을 포함한다. 시프트 레지스터(SR1)는 공지의 CMOS 시프트 레지스터이며, 기능적으로는 클럭 인버터(clocked inverter)를 사용하는 도 8의 (I) 및 (II)의 부분과 같다. 시프트 레지스터(SR2)는 시프트 레지스터(SR1)와 같은 구성이다. 시프트 레지스터(SR1)에는 입력신호(φin)가 입력된다.
시프트 레지스터(SR1)는 제 1 단 내지 제 N번째 단으로 구분되는데, 제 1 단 내지 제 N번째 단의 각각은 입력단자와 출력단자를 가지며, 제 1 단의 입력단자에는 소정 시간(t0)전의 제 1 기간(T)에 입력 신호(φin)가 입력된다. 시프트 레지스터(SR1)의 제 1 단 내지 제 (N-1)번째 단의 출력단자는 시프트 레지스터(SR1)의 제 2 단 내지 제 N번째 단의 입력단자에 접속된다.
스위치군(SW3)은 제 1 단 내지 제 N번째 단으로 구분된다. 스위치군(SW3)의 제 1 단 내지 제 N번째 단의 각각은 입력단자와 출력단자를 가진다. 스위치군(SW3)의 제 1 단 내지 제 N번째 단의 입력단자는 각각 시프트 레지스터(SR1)의 제 1 단 내지 제 N번째 단의 출력단자에 접속된다. 스위치군(SW3)의 제 1 단 내지 제 N번째 단의 각각은 소정 시간(t0)에 액티브로 되는 펄스신호(φ3)에 따라 턴온된다.
시프트 레지스터(SR2)는 제 1 단 내지 제 N번째 단으로 구분된다. 제 1 단 내지 제 N번째 단의 각각은 입력단자와 출력단자를 가지며, 시프트 레지스터(SR2)의 제 1 단 내지 제 N번째 단의 제1 인버터들의 입력단자들 각각은 스위치군(SW3)의 제 1 단 내지 제 N번째 단의 출력단자들 각각에 접속된다. 시프트 레지스터(SR2)의 제 1 단 내지 제 (N-1)번째 단의 출력단자들의 각 단은 시프트 레지스터(SR2)의 제 2 단 내지 제 N번째 단의 입력단자들에 접속된다.
시프트 레지스터(SR2)의 제 1 단의 출력단자는 소정 시간(t0)으로부터 제 2 기간 경과후에 전송 펄스를 출력하는데, N은 2이상의 정수이다.
도 2a 내지 2c는 도 1에 개략적으로 도시된 CMOS 스위치(1,3,5) 및 CMOS 인버터(2,4)의 구체적 구성을 나타낸다. 도 2a에 나타낸 바와 같이, 본 발명에서 사용되는 스위치는 제어신호(φ)가 하이이고 제어신호(/φ)가 로우인 경우에는 신호를 통과시키고, 제어신호(φ)가 로우이고 제어신호(/φ)가 하이인 경우에는 신호를 통과시키지 않는다. 여기서, '/φ'는 제어신호(φ)의 반전신호를 나타낸다. 또한, 일단 신호가 스위치를 통과하면, 스위치가 오프되어도 신호의 레벨이 유지된다. 도 2b에 나타낸 바와 같이, 본 발명에서 사용되는 인버터는 입력된 신호를 반전하여 출력하는 기능을 갖는다. 도 2c에 나타낸 시프트 레지스터의 구성요소는 도 2a에 나타낸 스위치와 도 2b에 나타낸 인버터로 구성된다.
도 1을 참조하면, 각 시프트 레지스터(SR1,SR2)의 일 전송단은 제 1 스위치(1), 제 1 인버터(2), 제 2 스위치(3) 및 제 2 인버터(4)를 포함한다. 제 1 스위치(1) 및 제 2 스위치(3)는 각각 제 1 제어신호(φ1)(예컨대, 클럭 펄스 신호) 및 제 2 제어신호(φ2)(예컨대, 클럭 펄스 신호)에 의해 구동된다. 본 명세서에서, 제어신호는 타임 도메인에 복수의 펄스를 갖는다.
도 1에 도시된 주사회로에서는, 스위치군(SW3)에 포함된 제 3 스위치(5)가 시프트 레지스터(SR1)의 제 2 인버터(4) 주위에 배치된다. 또한, 스위치군(SW3)으로의 각 입력은 시프트 레지스터(SR1)의 각각 분리되어 제공되는 출력에 접속된다. 제 3 스위치(5)는 제 3 제어신호(φ3)(예컨대, 클록 펄스 신호)에 의해 구동된다.
인버터의 입력 게이트와 그라운드(접지) 사이에 기생 용량이 존재한다. 따라서, 스위치와 인버터를 포함하는 시프트 레지스터에서, 스위치는 그의 용량을 기생용량(부하용량)으로 하는 샘플 홀드회로(sample-and-hold circuit)라고 간주할 수 있다. 본 발명에서는 이 점에 착안하여, 공통의 부하용량과 병렬로 복수의 샘플 홀드회로를 접속하였다고 간주하며, 신호의 입력 타이밍과 홀드 타이밍을 조정한다. 따라서, 원하는 독출 동작이 얻어진다. 이로써, 시프트 레지스터에 복수의 출력신호의 조합이 가능해져, 이하에 설명하는 다양한 기능을 실현할 수 있다.
도 3a 및 도 3b를 참조하여 고체촬상장치용 주사회로(도 1)의 동작을 설명한다.
도 3a는 개시 시간(t0) 전의 기간(T)에 시프트 레지스터(SR1)(도 1)의 입력측에 입력 펄스(φin)가 인가되는 경우를 나타낸다. 여기서, 제어신호(φ1,φ2)는 주기 T를 가지며 서로 겹치지 않는다. 그러나, 제어신호(φ1)는 개시 시간(t0)에서 펄스를 갖지 않는 대신에, 제어신호(φ3)의 펄스가 개시 시간(t0)에 존재한다.
시프트 레지스터(SR1)(도1)에서는, 다음과 같이 하나의 단마다 1비트가 전송된다. 더 구체적으로, 시간(t0-T)에 입력된 입력신호(φin)는 거의 같은 시간에 하이로 되는 제어신호(φ1)에 응답하여 제 1 스위치(1)(도 1)에 의해 샘플링된다. 다음에 제어신호(φ1)는 시프트 레지스터(SR1)의 제 1 스위치(1)가 입력신호(φin)를 샘플링하는 시간을 나타낸다. 시프트 레지스터(SR1)의 제 1 인버터(2)의 기생 용량은 제 1 스위치(1)가 로우신호(도 3a의 b)를 샘플링하는 시간(t1)까지 입력신호(φin)를 하이상태로 홀드한다. 제 1 스위치(1)를 통과한 신호는 제 1 인버터(2)에 의해 반전된다(도 3a의 c). 상기 신호는 제어신호(φ2)가 하이로 될 때 제 2 스위치(3)에 의해 샘플링되어, 제 2 스위치(3)가 하이 신호를 샘플링하는 시간(t2)까지 로우상태로 홀드된다(도 3a의 d). 시프트 레지스터(SR1)의 제 2 인버터(4)의 기생 용량에 의해 홀드된 신호는 제 2 인버터(4)(도 1)에 의해 반전된다(도 3a의 e). 상기한 바와 같이, 제어신호(φ1)는 시간(t1)에서 펄스를 포함하지 않는 대신에, 제어신호(φ3)의 펄스가 그 시간에 존재한다. 따라서, 시프트 레지스터(SR1)의 제 2 인버터(4)로부터의 신호는 스위치(5)에 의해 샘플링되며, 시프트 레지스터(SR2)의 제 1 스위치(1)가 제어신호(φ1)에 의해 온으로 되어 로우신호를 샘플링할 때까지 시프트 레지스터(SR2)의 제 1 인버터(2)의 기생 용량에 의해 하이로 홀드된다(도 3a의 f). 이상과 같이 입력신호(φin)가 전송된 결과, 시프트 레지스터(SR1)의 제 1 단에서 출력 신호V1(1)가 얻어지고, 다른 출력단에서는 오프 상태가 계속된다.
시프트 레지스터(SR1)의 각 단으로부터의 출력은 스위치군(SW3)의 각 스위치(5)를 통해 시프트 레지스터(SR2)의 각 입력단에 인가된다. 상기한 바와 같이, 스위치군(SW3)의 각 스위치(5)를 통해 시프트 레지스터(SR2)의 각 입력단에 인가되는 신호는 시프트 레지스터(SR1)의 제 1 단으로부터 출력되는 출력신호 VI(1)이다. 그 결과, 시프트 레지스터(SR2)로부터의 출력은 V0(1)을 선두로, 출력신호 V0(2), V0(3) · · ·로 차례로 출력된다. 도 3a에 도시되지 않았지만, 출력신호들 V0(4), V0(5)...V0(N)이 출력된다. 더 구체적으로, 선두의 출력단으로부터 연속적인 독출이 행하여진다.
도 3b에서는 개시 시간(t0)전의 일 기간(KT)에 시프트 레지스터(SR1)의 입력측에 입력신호(φin)가 인가되는 경우를 나타낸다. 시프트 레지스터(SR1)에서는 하나의 단마다 1비트가 전송된다. 여기서, 도 3b의 경우가 도 3a의 경우와 다른 점은, 제 1 단의 스위치(5)로 전송된 입력신호가 스위치(5)를 통과하지 않고 제 2, 제 3, ···,제 N번째 단으로 전송된다는 것이다. 그 이유는 제어신호(φ3)가 개시 시간(t0)까지 하이로 되지 않기 때문이다. 따라서, 시프트 레지스터(SR1)의 제 N번째 단의 출력 단자에서 출력신호 VI(K)가 얻어진다. 시간(t0)에서, 시프트 레지스터의 다른 단의 출력단자는 오프상태가 계속된다. 여기서, K는 1 내지 N의 정수이다. N은 2 이상의 정수이다.
시프트 레지스터(SR1)의 각 단으로부터의 출력신호는 스위치군(SW3)의 각 스위치(5)를 통해 시프트 레지스터(SR2)의 각 입력단에 인가된다. 상기한 바와 같이, 스위치군(SW3)의 각 스위치(5)를 통해 시프트 레지스터(SR2)의 각 입력단자에 인가되는 신호는 시프트 레지스터(SR1)의 k번째 단으로부터 출력되는 출력신호 VI(K)이다. 그 결과, 출력신호 V0(K)는 시프트 레지스터(SR2)의 k번째 단으로부터 출력되며, 이어서 시프트 레지스터(SR2)의 (k+1)번째 단, (k+2)번째 단,... 에서 출력신호 V0(k+1), V0(k+2), · · ·가 차례로 출력된다. 더 구체적으로, 선두 단으로부터 k단 만큼 지연된 단에서 연속적인 독출이 행하여진다.
상기 k의 값은 입력신호φin의 위치(타이밍)를 변경함으로서 변화될 수 있다. 따라서, 독출 위치를 임의의 위치로 설정하는, 블록 모드(부분 독출)가 실행될 수 있다. 따라서, 본 발명을 수평주사회로 및 수직주사회로와 함께 이용하면, 화상의 컷-아웃 위치를 수평방향 및 수직방향 양쪽으로 임의로 용이하게 변경할 수 있다.
또한, 본 발명에 따르면, 독출 위치는 입력신호φin의 위치를 변경함에 의해 설정된다. 따라서, 독출 위치를 실시간으로 설정할 수 있고, 또한 프레임 주기로 순차 변경하는 것도 가능하다. 따라서, 연속적인 패닝(panning)(수평방향으로의 픽업 영역의 연속 이동) 및 틸팅(tilting)(수직방향으로의 픽업 영역의 연속 이동)이 용이하게 실현될 수 있다.
다이나믹형 시프트 레지스터를 채용함으로써, 소비전력을 감소시킬 수 있다.
실시예 2
본 발명의 실시예 2를 도 4a 및 도 4b를 참조하여 설명한다.
실시예 2에서는, 예컨대 도 4a 및 4b에 도시된 신호들이 도 1에 도시된 시프트 레지스터(SR2) 등에 주어진다.
도 4a 및 4b에 도시된 바와 같이, 제어신호들(φ1,φ2)은 각각 주기(T)당 2개의 펄스를 포함한다. 이하의 설명에서, 입력신호(φin)는 도 1의 지점(f)에 인가되는 신호를 나타낸다.
도 4a에 나타낸 바와 같이, 입력신호(φin)는 제어신호(φ1)의 2개의 연속적인 펄스중 뒤쪽의 펄스와 같은 시간에 하이가 되도록 설정된다. 시프트 레지스터(SR2)로부터 출력되는 출력신호중, 홀수번째 단들에서의 출력신호 V0(1), V0(3), · · ·만이 시프트 레지스터(SR2)에 접속된 부하(도시 안됨)측에서 필요로 하는 실질적인 유효 기간(T')동안에 하이로 된다. 즉, 무효인 기간동안 출력신호는 부하를 활성화시킬 수 없다. 더 구체적으로는, 구동 라인중 홀수번째 단들에서 유효 펄스가 출력된다.
도 4b에 도시된 바와 같이, 입력펄스(φin)는 제어신호(φ1)의 2개의 연속적인 펄스중 앞쪽의 펄스와 겹치게 된다. 시프트 레지스터(SR2)로부터 출력되는 출력신호중, 짝수번째 단들에서의 출력신호 V0(2), V0(4), · · ·만이 실질적으로 유효한 기간(T') 동안에 하이로 된다. 더 구체적으로, 구동라인중 짝수번째 단에서 유효 펄스가 출력된다.
도 4a 및 4b에 도시된 타이밍 다이어그램을 조합함에 의해서도 인터레이싱(interacing)이 실행될 수 있다.
도 4a 및 도 4b를 참조하여 1/2 스킵 모드를 설명하였다. 도 5a 내지 5c는 1/3 스킵 모드를 나타낸다. 도 5a 내지 5c에서, 1/3 스킵 모드의 기술이 도 4a 및 4b에서와 동일한 방식으로 통상의 시프트 레지스터(SR2)에 적용된다. 도 5a 내지 도 5c에 도시된 바와 같이, 제어신호(φ1,φ2)는 각각 주기(T)당 3개의 펄스를 포함한다.
도 5a에 도시된 바와 같이, 입력신호(φin)는 제어신호(φ1)의 3개의 연속적인 펄스중 제 3 펄스와 겹치게 된다. 시프트 레지스터(SR2)로부터 출력되는 출력신호중, 출력신호 V0(1), V0(4), · · ·가 실질적으로 유효한 기간(T') 동안에 하이로 된다. 따라서, 구동라인중 1/3 만이 유효한데, 즉 (3p-2)(p는 자연수)번째 라인들만이 유효하다.
도 5b에 도시된 바와 같이, 입력신호(φin)는 제어신호(φ1)의 3개의 연속적인 펄스중 제 2 펄스와 겹치게 된다. 시프트 레지스터(SR2)로부터 출력되는 출력신호중, 출력신호 V0(2), V0(5), · · ·만이 실질적으로 유효한 기간(T') 동안에 하이로 된다. 따라서, 구동라인중 1/3 만이 유효한데, 즉 (3p-1)(p는 자연수)번째 라인들만이 유효하다.
도 5c에 도시된 바와 같이, 입력신호(φin)는 제어신호(φ1)의 3개의 연속적인 펄스중 제 1 펄스와 겹치게 된다. 시프트 레지스터(SR2)로부터 출력되는 출력신호중, 출력신호 V0(3), V0(6), · · ·만이 실질적으로 유효한 기간(T') 동안에 하이로 된다. 따라서, 구동라인중 1/3 만이 유효한데, 즉 (3p)(p는 자연수)번째 라인들만이 유효하다.
도 4a, 4b, 및 5a 내지 5c에 도시된 바와 같이, 본 발명에 따르면, 회로자체를 변경하지 않고도 구동 펄스의 변경만으로 임의의 스킵 율로 스킵 모드를 실행할 수 있다. 또한, 입력 펄스의 변경만으로 인터레이싱을 실행할 수 있다.
상기한 1/2 스킵 모드를 도 1의 주사회로에 적용한 경우의 예를 도 6a 내지 도 6d를 참조하여 설명한다. 도 6a 내지 도 6d에서는, 제어신호(φ1,φ2)가 개시 시간(t0) 전후의 기간들(T)을 제외한 기간(T)당 2개의 펄스를 포함하며, 제어신호(φ1,φ2)의 펄스는 서로 겹치지 않는다고 가정한다. 개시 시간(t0) 근방에서, 제어신호(φ1,φ2)는 펄스를 갖지 않는다. 즉, 제어신호(φ1)는 개시 시간(t0) 전후의 기간들(T)중 하나의 기간 동안에 하나의 펄스를 가지며, 제어신호(φ2)는 개시 시간(t0) 전후의 기간들(T)중 하나의 기간 동안에 하나의 펄스를 가지며, 제어신호(φ3)는 개시 시간(t0)에 하나의 펄스를 가진다.
먼저, 도 6a에 도시된 바와 같이, 개시 시간(t0)전의 일 기간(T)에서 제어신호(φ1)의 2개의 연속적인 펄스중 뒤쪽 펄스와 입력신호(φin)가 겹쳐져, 시프트 레지스터(SR1)의 입력단자(a)에 인가된다. 시프트 레지스터(SR1)에서는 하나의 단마다 1비트를 전송한다. 시프트 레지스터(SR1)의 제 1 단에서 출력신호 VI(1)가 얻어진다. 다른 출력단은 오프상태가 계속된다.
시프트 레지스터(SR1)의 각 단의 출력신호는 스위치군(SW3)의 각 스위치(5)를 통해 시프트 레지스터(SR2)의 각 입력단자에 인가된다. 상기한 바와 같이, 스위치군(SW3)의 각 스위치(5)를 통해 시프트 레지스터(SR2)의 각 입력단자에 인가되는 출력신호는 시프트 레지스터(SR1)의 제 1 단에서 출력되는 출력신호 VI(1)뿐 이다. 그 결과, 출력신호 V0(1)가 시프트 레지스터(SR2)로부터 출력되녀 뒤 이어 출력신호 V0(2), V0(3),···가 출력된다. 상기 출력신호 V0(1)는 개시 시간(t0)으로부터 기간(D)이 경과한 후에 출력된다. D는 양의 수이다.
그러나, 스프트 레지스터(SR2)에서 출력되는 출력신호중, 홀수번째 단들에서의 출력신호 V0(1), V0(3), · · ·만이 도 1에 도시된 주사회로에 접속된 부하에서 필요로 하는 실질적으로 유효한 기간(T') 동안에 하이로 된다. 더 구체적으로, 선두의 출력단에서 시작하여, 홀수번째의 단에서 1/2 스킵 모드가 실행된다.
다음, 도 6b에 나타낸 바와 같이, 개시 시간(t0)전의 일 기간(T)에서 제어신호(φ1)의 2개의 연속적인 펄스중 앞쪽 펄스와 입력신호(φin)가 겹쳐져, 시프트 레지스터(SR1)의 입력단자(a)에 인가된다. 시프트 레지스터(SR1)에서는 하나의 단마다 1비트가 전송된다. 시프트 레지스터(SR1)의 제 2 단에서 출력신호 VI(2)가 얻어진다. 다른 출력단은 오프상태가 계속된다.
시프트 레지스터(SR1)의 각 단의 출력신호는 스위치군(SW3)의 각 스위치(5)를 통해 시프트 레지스터(SR2)의 각 입력단자에 인가된다. 상기한 바와 같이, 스위치군(SW3)의 각 스위치(5)를 통해 시프트 레지스터(SR2)의 각 입력단자에 인가되는 출력신호는 시프트 레지스터(SR1)의 제 2 단에서 출력되는 출력신호 VI(2)뿐이다. 그 결과, 출력신호 V0(2)가 시프트 레지스터(SR2)로부터 출력되며, 뒤 이어 출력신호 V0(3), V0(4),···가 출력된다. 그러나, 시프트 레지스터(SR2)에서 출력되는 출력신호중, 짝수번째 단에서의 출력신호 V0(2), V0(4), · · ·만이 도 1에 도시된 주사회로에 접속된 부하에서 필요로 하는 실질적으로 유효한 기간(T') 동안에 하이로 된다. 더 구체적으로, 선두의 출력단에서 두번째 단으로부터 시작하여, 짝수번째의 단에서 1/2 스킵 모드가 실행된다.
다음, 도 6c에 도시된 바와 같이, 개시 시간(t0)전의 일 기간(KT)에서 제어신호(φ1)의 2개의 연속적인 펄스중 뒤쪽 펄스와 입력신호(φin)가 겹쳐져, 시프트 레지스터(SR1)의 입력단자(a)에 인가된다. 시프트 레지스터(SR1)에서는 하나의 단마다 1비트가 전송된다. 시프트 레지스터(SR1)의 (2k-1)번째 단에서 출력신호 VI(2k-1)가 얻어진다. 다른 출력단은 오프상태가 계속된다.
시프트 레지스터(SR1)의 각 단의 출력신호는 스위치군(SW3)의 각 스위치(5)를 통해 시프트 레지스터(SR2)의 각 입력단자에 인가된다. 상기한 바와 같이, 스위치군(SW3)의 각 스위치(5)를 통해 시프트 레지스터(SR2)의 각 입력단자에 인가되는 출력신호는 시프트 레지스터(SR1)의 (2k-1)번째 단에서 출력되는 출력신호 VI(2k-1)뿐 이다. 그 결과, 출력신호 V0(2k-1)가 시프트 레지스터(SR2)로부터 출력되며, 뒤 이어 출력신호 V0(2k), V0(2k+1),··6가 출력된다. 그러나, 시프트 레지스터(SR2)에서 출력되는 출력신호중, 홀수번째 단에서의 출력신호 V0(2k-1), V0(2k+1), · · ·만이 도 1에 도시된 주사회로에 접속된 부하에서 필요로 하는 실질적으로 유효한 기간(T') 동안에 하이로 된다. 더 구체적으로, 선두의 출력단에서 (2k-1)번째 단으로부터 시작하여, 홀수번째의 단에서 1/2 스킵 모드가 실행된다.
다음, 도 6d에 도시된 바와 같이, 개시 시간(t0)전의 일 기간(KT)에서 제어신호(φ1)의 2개의 연속적인 펄스중 앞쪽 펄스와 입력신호(φin)가 겹쳐져, 시프트 레지스터(SR1)의 입력단자(a)에 인가된다. 시프트 레지스터(SR1)에서는 하나의 단마다 1비트가 전송된다. 시프트 레지스터(SR1)의 2k번째 단에서 출력신호 VI(2k)가 얻어진다. 다른 출력단은 오프상태가 계속된다.
시프트 레지스터(SR1)의 각 단의 출력신호는 스위치군(SW3)의 각 스위치(5)를 통해 시프트 레지스터(SR2)의 각 입력단자에 인가된다. 상기한 바와 같이, 스위치군(SW3)의 각 스위치(5)를 통해 시프트 레지스터(SR2)의 각 입력단자에 인가되는 출력신호는 시프트 레지스터(SR1)의 2k번째 단에서 출력되는 출력신호 VI(2k)뿐 이다. 그 결과, 출력신호 V0(2k)가 시프트 레지스터(SR2)로부터 출력되며, 뒤 이어 출력신호 V0(2k+1), V0(2k+2),···가 출력된다. 그러나, 시프트 레지스터(SR2)에서 출력되는 출력신호중, 짝수번째 단에서의 출력신호 V0(2k), V0(2k+2), · · ·만이 도 1에 도시된 주사회로에 접속된 부하에서 필요로 하는 실질적으로 유효한 기간(T') 동안에 하이로 된다. 더 구체적으로, 선두의 출력단에서 2k번째 단으로부터 시작하여, 짝수번째의 단에서 1/2 스킵 모드가 실행된다.
도 6a 내지 6d에 도시된 k의 값은 입력신호(φin)의 위치(타이밍)를 변경하는 것만으로 변경될 수 있다. 따라서, 독출 위치가 임의의 위치로 설정될 수 있는 블록모드(부분 독출), 및 스킵 모드가 실현될 수 있다.
도 6a 내지 6d를 참조하여 1/2 스킵 모드를 설명하였다. 1/3 모드 등의 다른 스킵 모드에도 동일한 설명이 적용될 수 있다.
실시예 3
도 7은 도1 내지 도 6a-6d에 나타낸 본 발명을 영역 이미지 센서의 수평주사회로 및 수직주사회로 양쪽에 적용한 예를 개시한다.
영역 이미지 센서는 화소(10), 수직선택라인(20), 신호라인(30), 및 수평선택라인(40)을 포함한다. 영역 이미지 센서는 본 발명의 시프트 레지스터(SR1 (V),SR2(V))를 채용한 수직주사회로 및 본 발명의 시프트 레지스터(SR1(H),SR2(H))를 채용한 수평주사회로를 더 포함한다. 수직주사회로는 제어신호(φ1(V),φ2(V),φ3(V)) 및 입력신호(φin(V))를 수신한다. 수평주사회로는 제어신호 (φ1(H),φ2(H),φ3(H)), 및 입력신호(φin(H))를 수신한다. 여기에서, (V)는 수직방향을, (H)는 수평방향을 나타낸다.
상기 수직주사회로 및 수평주사회로에 포함되는 시프트 레지스터는 실시예 1 및 2에서 설명한 동작을 실행할 수 있다.
이러한 구조에 의해, 화상의 컷-아웃 위치를 수평방향 및 수직방향 양쪽으로 임의로 변경할 수 있다. 다르게는, 임의의 스킵 율로 스킵 모드를 실행할 수 있다. 따라서, 전자 패닝, 틸팅, 및 줌잉(zooming) 등의 동작이 용이하게 실현된다.
본 발명에 따르면, 입력펄스(φin)의 위치(타이밍)를 변경하는 것만으로 독출 위치의 설정이 가능하다. 따라서, 독출 위치를 실시간으로 설정될 수 있으며, 프레임주기내에서 연속으로 변경될 수 있다.
본 발명에 따르면, 주사회로는 시프트 레지스터 및 스위치로 구성되어 있으므로, 메모리를 필요로 하지 않는다. 따라서, 2프레임(기입 프레임 및 독출 프레임) 단위의 동작이 불필요하게 된다.
본 발명에 따르면, 입력신호가 인가된 시간으로부터, 제 1 시프트 레지스터에서 제 2 시프트 레지스터로 신호를 전송하는 전송펄스신호가 인가된 시간까지의 기간에 따라, 전송펄스신호가 제 2 시프트 레지스터의 어떤 전송단으로부터 출력될 것인지를 결정한다. 따라서, 본 발명의 주사회로가 촬상장치에 적용되는 경우, 입력신호가 입력되는 시간을 변화시킴으로써, 출력신호에 따라 독출 위치가 연속적인 방식으로 직접적으로 변경될 수 있다. 즉, 화상을 촬상장치의 수직 또는 수평방향의 일부 영역에서 용이하게 독출할 수 있다.
또한, 본 발명에 따르면, 시프트 레지스터는 제어신호에 포함되는 펄스의 수에 따라서, 전송펄스를 소정의 전송단마다 출력할 수 있다. 따라서, 제어신호의 펄스의 수를 변경함으로써, 임의의 스킵 모드를 실현할 수 있다. 이 경우에, 시프트 레지스터의 회로 규모를 스킵 율에 따라 변경할 필요가 없다.
또한, 본 발명에 따르면, 종래의 시프트 레지스터 회로와 같은 구성을 가진 시프트 레지스터 회로를 추가함으로써, 임의의 스킵 율로 독출 동작을 실현하는 주사회로를 얻을 수 있다. 따라서, 스킵 모드를 실행하는 스킵 율에 관계없이, 간단한 회로구성을 이용하여 주사회로를 얻을 수 있다.
본 발명에 따르면, 블록 모드(임의의 부분으로부터 부분적인 컷-아웃 독출), 인터레이싱을 포함하는 스킵 모드, 및 그들의 조합(전자 패닝, 틸팅, 및 줌잉) 등의 여러 가지 독출 모드가 실행될 수 있다.
본 발명의 범위와 정신을 벗어나지 않고 여러 가지 다른 변경이 이루어질 수 있다. 따라서, 본 발명은 본 명세서에서 설명된 내용으로 제한되지 않고, 더 넓게 해석되어야 한다.

Claims (9)

  1. 각각 입력단자와 출력단자를 가지는 제 1 단 내지 제 N번째 단으로 구분되며, 제 1 단의 입력단자는 소정 시간 전의 제 1 기간에 입력신호를 수신하는 제 1 시프트 레지스터;
    각각 입력단자와 출력단자를 가지는 제 1 단 내지 제 N번째 단으로 구분되는 스위치군으로서, 상기 스위치군의 제 1 단 내지 제 N번째 단의 입력단자들 각각은 제 1 시프트 레지스터의 제 1 단 내지 제 N번째 단의 출력단자들 각각에 접속되며, 그리고 상기 스위치군의 제 1 단 내지 제 N번째 단 각각은 소정 시간에 액티브로 되는 펄스신호에 따라 상기 스위치군의 입력단자와 출력단자 사이에서 도통되는 스위치군; 및
    각각 입력단자와 출력단자를 가지는 제 1 단 내지 제 N번째 단으로 구분되는 제2 시프트 레지스터로서, 상기 시프트 레지스터의 제 1 단 내지 제 N번째 단의 입력단자들 각각은 상기 스위치군의 제 1 단 내지 제 N번째 단의 출력 단자들 각각에 접속되는 제 2 시프트 레지스터를 포함하며,
    여기에서, 소정 시간에서의 제2 시프트 레지스터의 소정 단의 출력단자 뿐만 아니라 소정단 이후의 각각의 단들로부터 전송펄스들이 출력되고, 그리고 N은 2 이상의 정수이며,
    상기 제 1 시프트 레지스터의 제 1 단 내지 (N-1)번째 단의 출력단자들은 제 1 시프트 레지스터의 제 2 단 내지 제 N번째 단의 입력단자들에 접속되며,
    제 2 시프트 레지스터의 제 1 단 내지 (N-1)번째 단의 출력단자들의 각 단은 제 2 시프트 레지스터의 제 2 단 내지 제 N번째 단의 입력단자들에 접속되는 것을 특징으로 하는 고체촬상장치용 주사회로.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제 1 시프트 레지스터의 각 단은 2개의 스위치와 2개의 인버터를 가지며,
    상기 스위치군의 각 단은 하나의 스위치를 가지며,
    상기 제 2 시프트 레지스터의 각 단은 2개의 스위치와 2개의 인버터를 가지는 고체촬상장치용 주사회로.
  4. 제 1 단 내지 제 N번째 단으로 구분되는 시프트 레지스터로서, 제 1 단 내지 제 N번째 단 각각은 1주기당 M펄스를 갖는 주기적 특성을 갖는 제 1 펄스신호(φ1) 및 1주기당 M펄스를 갖는 주기적 특성을 갖는 제 2 펄스신호(φ2)를 수신하며, 제 1 단은 입력신호를 수신하고, 무효 전송 펄스 또는 유효 전송 펄스가 상기 제 1 단 내지 제 N번째 단에서 출력되며, 유효 펄스가 매 M번째 단으로부터 출력되는 시프트 레지스터를 포함하며,
    상기 전송 펄스가 유효 또는 무효인지를 제 1 펄스신호 및 입력신호에 의해 결정하며, N은 2 이상의 정수이고, M은 자연수이며,
    상기 시프트 레지스터의 제 1 단 내지 (N-1)번째 단의 출력단자들은 상기 시프트 레지스터의 제 2 단 내지 제 N번째 단의 입력단자들에 접속되며,
    상기 시프트 레지스터의 각 단은 2개의 스위치 및 2개의 인버터를 가지는 것을 특징으로 하는 고체촬상장치용 주사회로.
  5. 삭제
  6. 삭제
  7. 제 1 단 내지 제 N번째 단으로 구분되는 제1 시프트 레지스터로서, 제 1 단 내지 제 N번째 단 각각은 입력단자와 출력단자를 가지며, 제 1 단 내지 제 N번째 단 각각은 소정 시간(t0) 근방을 제외하면 주기적이며 그리고 복수의 펄스들을 갖는 제 1 펄스신호 및 주기적이며 그리고 복수의 펄스들을 가진 제 2 펄스신호를 수신하며, 제 1 단의 입력단자는 소정 시간(t0)전의 기간(KT)에 입력신호를 수신하는 제 1 시프트 레지스터;
    제 1 단 내지 제 N번째 단으로 구분되는 스위치군으로서, 제 1 단 내지 제 N번째 단 각각은 입력단자와 출력단자를 가지며, 상기 스위치 군의 제 1 단 내지 제 N번째 단의 입력단자들은 제 1 시프트 레지스터의 제 1 단 내지 제 N번째 단의 출력단자들에 접속되며, 상기 스위치군의 제 1 단 내지 제 N번째 단 각각은 소정 시간(t0)에 액티브로 되는 펄스신호에 따라 상기 스위치군의 입력단자와 출력단자 사이에서 도통되는 스위치군; 및
    제 1 단 내지 제 N번째 단으로 구분되는 제2 시프트 레지스터로서, 제 1 단 내지 제 N번째 단 각각은 입력단자와 출력단자를 가지며, 제 1 단 내지 제 N번째 단 각각은 제 1 펄스신호 및 제 2 펄스신호를 수신하며, 상기 제2 시프트 레지스터의 제 1 단 내지 제 N번째 단의 입력단자들은 상기 스위치군의 제 1 단 내지 제 N번째 단의 출력 단자들에 접속되는 제 2 시프트 레지스터를 포함하며,
    여기에서, 상기 제 2 시프트 레지스터의 제1단으로부터 제(K-1)번째 단의 출력단자는 소정 시간(t0) 후에 무효 전송 펄스를 출력하며, 그후 제 2 시프트 레지스터의 K번째 단의 출력단자가 유효 전송 펄스를 출력하며, T는 양수이고, K는 자연수이고, N은 2 이상의 자연수이며, K는 1≤K≤N을 만족하며,
    상기 제 1 시프트 레지스터의 제 1 단 내지 (N-1)번째 단의 출력단자들은 제 1 시프트 레지스터의 제 2 단 내지 제 N번째 단의 입력단자들에 접속되며,
    제 2 시프트 레지스터의 제 1 단 내지 (N-1)번째 단의 출력단자들은 제 2 시프트 레지스터의 제 2 단 내지 제 N번째 단의 입력단자들에 접속되는 것을 특징으로 하는 고체촬상장치용 주사회로.
  8. 삭제
  9. 제 7 항에 있어서, 상기 제 1 시프트 레지스터의 각 단은 2개의 스위치와 2개의 인버터를 가지며,
    상기 스위치군의 각 단은 하나의 스위치를 가지며,
    상기 제 2 시프트 레지스터의 각 단은 2개의 스위치와 2개의 인버터를 가지는 고체촬상장치용 주사회로.
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