JPH01181384A - パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする課題 Ｅ　課題を解決するための手段（第３図）Ｆ　作用 Ｇ　実施例 Ｈ発明の効果 Ａ　産業上の利用分野 本発明は、例えばＣＣＬ）撮像素子の動作を制御するタ
イミングパルスを発生するタイミングパルス発生回路に
通用して好適なパルス発生回路に関する。

Ｂ　発明の概要 本発明は、ＲＯＭよりパルスを得るものにおいて、ＲＯ
Ｍにはパルスの論理レベルに関するデータ及びパルス期
間情報に関するデータのみを収納するようにしたことに
より、ＲＯＭの容量を削減できるようにしたものである
。

Ｃ従来の技術 第１３図はＣＣＤ固体撮像装置の一例を示すものである
。同図例は、インターライン転送方式の例である。

同図において、（１）はＣＣＬ）装置であり、（２）は
電荷検出信号の出力端子である。また、ＣＯＤ装置＋１
１において、（３）はＣＯＤ固体撮像素子であり、（４
）は受光部、（５）は転送ゲート、（６）は垂直シフト
レジスタ、（７）は水平シフトレジスタ、（８）は電荷
検出部である。

垂直シフトレジスタ（６）には、端子（９）より、第１
４図に−Ｈに示すような４相の垂直転送りロック■１〜
ｖ４が供給され、受光部（４）に蓄積された信号電荷の
垂直シフトレジスタ（６）への転送及び、このように垂
直シフトレジスタ（６）に転送された信号電荷の水平シ
フトレジスタ（７）への転送が行なわれる。即ち垂直転
送りロック■１及び■３は、レベ／ｌ／ＶＬ、ＶＨ，Ｖ
丁ヲ持った３値レベルクロツクであり、垂直転送りロッ
ク■２及び■４は、レベルｖＬ、ｖＨを持った２値レベ
ルクロツクである。

垂直転送りロックｖ１がレベルＶＴとなるのは奇数フィ
ールドの最初の垂直帰線期間内であり、垂直転送りロッ
クｖ３がレベルｖ丁となるのは偶数フィールドの最初の
垂直帰線期間内である。なお、第１４図Ａ及びＢは、夫
々垂直同期パルスＶＤ及び水平同期パルス）ＩＤを示し
ている。

第１５図は、受光部（４）、転送ゲート（５）及び垂直
シフトレジスタ（６）の関係を示したものである。同図
に示すように、垂直シフトレジスタ（６）には、受光部
（４）の受光素子ＳＡ、ＳＨの半分のピッチで電極Ｖａ
、Ｖｂ、Ｖｃ、Ｖｄが形成される。この場合垂直シフト
レジスタ（６）の電極ｖｂ及びＶｄは、夫々受光部（４
）の受光素子ＳＢ及びＳＡに対応するように配置され、
一方、垂直シフトレジスタ（６）の電極Ｖａ及びＶｃは
、夫々受光部（４）の受光素子ＳＡ及びＳＢの双方に跨
るように配置される。そして、この垂直シフトレジスタ
（６）の電極Ｖａ〜Ｖｄに上述した４相の垂直転送りロ
ックｖ１〜■４が供給される。

このような構成において、奇数フィールドの最初の垂直
帰線期間内で垂直転送りロックｖ１がレベルＶＴとなる
期間に、受光素子ＳＡ及びＳＨに蓄積された信号電荷は
、転送ゲート（５）を介して垂直シフトレジスタ（６）
の電極Ｖａに対応する部分に転送される。そののち、垂
直シフトレジスタ（６）によって水平シフトレジスタ（
７）に１走査線分ずつ転送される。第１６図Ａ−Ｆは、
第１７図Ａ−Ｄに示す垂直転送りロックｖ１〜ｖ４の時
点ｔ１〜ｔ６における信号電荷の転送位置を示したもの
であるが、この図からも明らかなように、順次電位の井
戸が移るようになされ、垂直シフトレジスタ（６）の電
極Ｖａの部分に転送された信号電荷（ｅで図示）は垂直
方向に転送される。また、偶数フィールドの最初の垂直
帰線期間内で垂直転送りロック■３がレベルＶ丁となる
期間に、受光素子ＳＢ及びＳＡに蓄積された信号電荷は
、転送ゲー）　（５）’を介して垂直シフトレジスタ（
６）の電極Ｖｃに対応する部分に転送される。そののち
、上述した奇数フィールドの場合と同様に、垂直シフト
レジスタ（６）によって１走査線分ずつ転送される。

第１３図に戻って、水平シフトレジスタ（７）には、端
子（１０）　、　　（１１）より、第１８図Ａ、Ｈに示
すような１画素周期、例えば７０ｎｓ周期の２相の水平
転送りロックＨ１，Ｈ２が供給され、信号電荷は、電荷
検出部（８）を介して順次取り出される。

また、電荷検出部（８）の出力端は、コンデンサ（１２
）を介して接地されると共に、ＦＥＴ（１３）のソース
に接続され、そのドレインには直流電圧ＥＲが供給され
る。また、このＦＥＴ（１３）のゲートには、端子（１
４）より水平転送りロックＨ１゜Ｈ２に同期したり毎ッ
トパルスＰＧ（第１８図りに図示）がコンデンサ（１５
）を介して供給される。

また、電荷検出部（８）及びコンデンサ（１２）の接続
点はＦＥＴ（１６）のゲートに接続され、このＦＥＴ（
１６）のドレインには直流電圧Ｅが供給され、そのソー
スは出力端子（２）に接続される。

以上の構成において、リセットパルスＰＧが高レベルで
ある期間には、ＦＢ’ｒ　（１３）はオンとなり、コン
デンサ（１２）は電圧ＥＲまで充電され、リセットレベ
ルとなる。一方、リセットパルスＰＣが低レベルである
期間には、ＦＥＴ（１３）はオフとなり、電荷検出部（
８）からの信号電荷に応じてコンデンサ（１２）の両端
電圧が低下する。そのため、出力端子（２）には第１８
図Ｅに示すような電荷検出出力電圧Ｖｏが出力される。

この第１８図ＥにおいてＥＧＩはプリチャージレベルで
あり、このプリチャージレベルに続くレベルが信号レベ
ルとなる。

また、出力電圧ＶＯより出力信号Ｓｏを検出して出力す
るのに以下のように処理され、信号レベル部分にのって
いるリセット毎に異なるレベルとなるリセットノイズＮ
ｖｔが除去される。つまり、信号レベル部分にリセット
ノイズＮＲがのるとき、プリチャージレベル部分にも同
レベルのリセットノイズＮＲがのることに着目したもの
である。第１８図Ｅにおいて、破線はリセットノイズＮ
Ｒがのっている状態を示している。

第１３図において、出力端子（２）からの出力電圧Ｖ。

は出力回路（２０）を構成するサンプルホールド回路（
２１）に供給される。このサンプルホールド回路（２１
）には、端子（２６）より、信号レベル期間に対応した
サンプリングパルス５）ＩＤ　（第１８図Ｇに図示）が
供給されて出力電圧Ｖｏの信号レベル部分がサンプリン
グホールドされる。そして、そのホールド出力Ｈ３はオ
ペアンプ（２２）の反転入力端子に供給される。

また、出力電圧ＶＯはサンプルホールド回路（２３）に
供給される。このサンプルホールド回路（２３）には、
端子（２７）よりプリチャージレベル期間に対応したサ
ンプリングパルスＳＩＰ　（第１８図Ｆに図示）が供給
されて、出力電圧Ｖｏのプリチャージレベル部分がサン
プリングホールドされる。そして、そのホールド出力Ｈ
Ｎｔは、さらにサンプルホールド回路（２４）に供給さ
れる。このサンプルホールド回路（２４）には、端子（
２６）よりサンプリングパルスＳＨＤが供給されて、ホ
ールド出力ＨＮ１がサンプリングホールドされる。そし
て、そのホールド出力Ｈ−８２はオペアンプ（２２）の
非反転入力端子に供給される。

ここで、ホールド出力Ｈｓ＊　ＨＮｌｌ　ＨＩ３には、
夫々サンプリングパルスに対応して飛び込みパルスが出
現する。

以上の構成において、出力電圧ｖＯに第１８図Ｅの破線
に示すように各リセット毎に異なるレベルのリセットノ
イズＮＲがのっているときには、図示せずもサンプルホ
ールド回路（２１）　、　　（２３）　。

（２４）のホールド出力Ｈｓ　＋　ＨＮｌｌ　ＨＩ３に
も、リセットノイズＮＲがのっている。したがって、ホ
ールド出力ＨｓとＨＮｌとの差をとることによりリセッ
トノイズＮＲを除去することができる。しかし、ホール
ド出力Ｈｓ＆ＨＮｔとは出力電圧Ｖｏの異なる時点での
サンプリングによるものであるから、飛び込みパルスの
出現時点に位相差を生じ、単にホールド出力ＨｓとＨＮ
ｌとの差をとると、飛び込みパルスがそのまま現われ゛
る。この例では、上述したようにホールド出力ＨＮＩが
サンプリングパルスＳＨＤによってさらにサンプルホー
ルドされるので、そのホールド出力ＨＮ２中の飛び込み
パルスは、ホールド出力Ｈｓ中の飛び込みパルスと同相
となる。

したがって、オペアンプ（２２）より導出された出力端
子（２５）には、リセットノイズＮＲが除去されると共
に、サンプリングホールド時における飛び込みパルスも
十分に抑圧された出力信号Ｓ。

が得られる。

この第１３図例の撮像装置に供給される垂直転送りロッ
ク■１〜ｖ４、水平転送りロックＨ１゜Ｈ２、リセット
パルスＰＣ，サンプリングパルスＳＨＤ、ＳＨＰは、第
１９図に示すような構成をもって形成される。即ち、（
３１）はタイミング発生回路であり、このタイミング発
生回路（３１）には、水晶発振器（３２）より、例えば
８ｆｓｃ　　（ｆｓｃは色副搬送波周波数でＮＴＳＣ方
式では３．５８ＭＨｚ　）の周波数を有する周波数信号
Ｓ１が供給される。そして、このタイミング発生回路（
３１）より４　ｆｓｃの周波数を有する周波数信号Ｓ２
が発生され、この周波数信号Ｓ２は同期信号発生器（３
３）に供給される。

この同期信号発生器（３３）では、周波数信号Ｓ２に基
づいて垂直同期パルスＶＤ及び水平同期パルスＨＤ（第
１４図Ａ及びＢに図示）が形成され、これら同期パルス
ＶＤ及びＨＤは、タイミング発生回路（３１）に供給さ
れる。

タイミング発生回路（３１）からは、ＣＣＤ固体撮像素
子（３）の受光部（４）より垂直シフトレジスタ（６）
に信号電荷を転送する期間（読み出し期間）を特定する
センサーゲート信号ＸＳＧ　（第１４図Ｆに図示）及び
垂直転送りロック■１′〜ｖ４′　（第１４図Ｇ−Ｊに
図示）が発生され、夫々垂直クロックトライバ（３４）
に供給される。そして、この垂直クロックトライバ（３
４）より、垂直転送りロックＶｌ〜Ｖ４（第１４図に〜
Ｎに図示）がＣＣＤ装置（１）の端子（９）に供給され
る。また、タイミング発生回路（３１）からは、パルス
ＸＰＧ　（第１８図Ｃに図示）が発生されてインバータ
より構成されるリセットパルスドライバ（３５）に供給
され、このリセットパルスドライバ（３５）より、リセ
ットパルスＰＣ（第１８図りに図示）がＣＣＤ装置（１
）の端子（１４）に供給される。また、タイミング発生
回路・　　（３１）からは、水平転送りロックＨ１，Ｈ
２（第１８図Ａ、Ｂに図示）が発生され、この水平転送
りロックＨ１，８２は水平クロックドライバ（３６）を
介してＣＣＤ装置（１）の端子（１０）　、　　（１１
）に供給される。さらに、タイミング発生回路（３１）
からは、サンプリングパルス５）（Ｄ、ＳＨＰ　（第１
８図Ｆ、Ｇに図示）が発生されて、出力回路（２０）の
端子（２６）　、　　（２７）に供給される。なお、第
１８図において、Ｔ’ｒｏは、リセットパルスドライバ
（３５）による遅延時間、ＴｅＭｔ　ｒ　７１Ｍ２は、
ＣＣＤ装置（１）による遅延時間を示している。

Ｄ　発明が解決しようとする課題 ところで、タイミング発生回路（３１）において、垂直
転送りロックＶｌ’〜ｖ４′、センサーゲート信号ＸＳ
Ｇ等のタイミングパルスを発生させる回路は、例えば論
理回路を用いて構成されている。

このような構成のものでは、発生するタイミングパルス
がその論理構成によって一義的に決まるため１、発生さ
せるタイミングパルスの変更、修正をする場合には、変
更、修正時に新たに設計を行なう必要があり、容易では
なかった。

そこで、このような煩わしさがなく、発生させるタイミ
ングパルスを容易に変更、修正できるように、第２０図
に示すようにＲＯＭを用いてタイミングパルスを発生さ
せることが考えられている。

第２０図において（４１）はカウンタ、（４２）はＲＯ
Ｍである。ＲＯＭ（４２）の各アドレスにはタイミング
パルスＰＬＩ　　Ｐ２１　　Ｐ３１　・・・・・・のデ
ータが書き込まれており、このＲＯＭ（４２）にはカウ
ンタ（４１）のカウント出力がアドレス信号として供給
され、このＲＯＭ（４２）からは、パルスＰｉ＋Ｐ２＊
Ｐ　３＋　・・・・・・が出力される。

この第２０図例によれば、水平方向に繰り返す夕、イミ
ングパルスと垂直方向に繰り返すタイミングパルスとを
、夫々共通のＲＯＭ（４２）より得るものであるため、
ＲＯＭ（４２）の容量が膨大となる不都合があった０例
えば、ＮＴＳＣ方式の場合、２　ｆｓｃ−４５５ｆＨ（
ｆＨは水平周波数）の関係があると共に、５２５ライン
／フレームの関係があるので、カウンタ（４１）のクロ
ック端子ＣＫに供給されるクロックＣＬＫの周波数が２
　ｆｓｃであるときには、１個のタイミングパルスを発
生させるデータは、４５５ｘ　　５２５−２３８８７５
ビツトとなる。そのため、ＲＯＭ（４２）の容量は、Ｎ
個のタイミングパルスを発生させるときには、Ｎ　Ｘ　
２３８８７５ビツト必要となる。したがって、ＲＯＭ（
４２）の容量は、１個のタイミングパルスに対応して２
６２１４４ビツトとされ、このときアドレスカウンタは
２６２１４４のアドレスを指定できれば足り、カウンタ
（４１）は１８ビツトカウンタとされる。

本発明はこのような点を考慮し、メモリの容量を小さく
できるようにすることを目的とするものである。

Ｅ　課題を解決するための手段 本発明は、パルスの論理レベルに関するデータが収納さ
れた第１のＲＯＭ（６５４つと、パルス期間情報に関す
るデータが収納された第２のＲＯＭ（６５３つと、基準
クロックＣＬＫＨをカウントしそのカウント値が第２の
ＲＯＭより読み出されたデータと所定の関係になったと
きに出力を発生する第１のカウンタ（６５１つと、この
第１のカウンタ（６５１つの出力で制御される第２のカ
ウンタ（６５２’）とを有し、第２のカウンタ（６５２
’）の出力によって第１及び第２のＲＯＭ　（６５４’
）及び（６５３’）をアドレス制御して、第１のＲＯＭ
（６５４’）より出力パルスＰｉ、Ｐ２を得るものであ
る。

Ｆ　作用 上述構成においては、第１のＲＯＭ　（６５４’）に収
納されるパルスの論理レベルに関するデータ及び第２の
ＲＯＭ（６５３りに収納されるパルス期間情報に関する
データは、発生させるパルスのトランジェントポイント
の総数分だけとなるため、データ量は少なく、第１及び
第２のＲＯＭ（６５４’）及び（６５３’）は、容量の
小さなもので構成し得る。

Ｇ　実施例 以下、図面を参照しながら本発明の一実施例について説
明する０本例は、ＣＣＤ撮像棄子０動作を制御するタイ
ミングパルスを発生するタイミング発生回路に通用され
た例である。

第１図は、タイミング発生回路を示すものである。同図
において、（５１）は発振器であり、この発振器（５１
）からの、例えば８　ｆｓｃの周波数の周波数信号Ｓ１
は、タイミング発生回路（６０）の端子（６１）に供給
される。また、タイミング発生回路（６０）の端子（６
２）及び（６３）には、同期信号発生器（図示せず）よ
り、夫々垂直同期パルスＶＤ及び水平同期パルスＨＤが
供給され、これら同期パルＸＶＤ、−ＨＤ　（第１４図
Ａ、Ｂに図示）は、同期回路（６４）に供給される。

また、（６５）は水平ＲＯＭ回路である。端子（６１）
に供給される周波数信号Ｓ１は、分周器（６６）を介し
て分周器（６７）に供給され、この分周器（６７）より
出力される２　ｆｓｃの周波数信号は、クロックｃＬＫ
Ｈとし”Ｃ水平ＲＯＭ回路（６５）　に供給される。ま
た、同期回路（６４）からは、水平周期のリセットパル
スＰＲＯが発生され、このリセットパルスＰＲＯは水平
ＲＯＭ回路（６５）に供給される。そしてこの水平ＲＯ
Ｍ回路（６５）からは、第１４図Ｃ及びＤに示すような
水平方向に繰り返すパルスＳＨＩ及びＳＨ２が出力され
ると共に垂直転送期間であり、水平転送りロックＨ１，
Ｈ２を出力しない期間を特定するパルスＳＨ３が出力さ
れる。

この水平ＲＯＭ回路（６５）は、例えば第２図に示すよ
うに構成される。同図において、（６５１）はアドレス
カウンタを構成する７ビツトカウンタである。このカウ
ンタ（６５１）のクロック端子ＣＫにクロックＣＬＫＨ
が供給されると共に、そのリセット端子ＲＥにリセット
パルスＰＲＯが供給される。このカウンタ（６５１）の
７ビツトのカウント出力はＲＯＭ（６５２）にアドレス
信号として供給される。このＲＯＭ（６５２）の各アド
レスには、水平方向に繰り返すタイミングパルスのデー
タが書き込まれている。　ＮＴＳＣ方式の場合、２　ｆ
ｓｃ−４５５ｆ、の関係があるので、クロックＣＬＫＩ
（の周波数は２　ｆｓｃであるから本来１個めタイミン
グパルスを発生させるデータは、４５５ビツトとなる。

しかし、ビデオ信号へのノイズを考慮して、タイミング
パルスのほとんどは水平帰線期間内で変化するので、本
例においては、このように変化する前後のデータのみが
ＲＯＭ（６５２）に書き込まれる０例えば、１個のタイ
ミングパルスを発生させるためにＲＯＭ（６５２）に書
き込まれるデータは１２８ビツトとされる。このように
、水平方向に繰り返す１個のタイミングパルスを発生さ
せるためにＲＯＭ（６５２）に書き込まれるデータが１
２８ビツトであるので、アドレスカウンタは１２８のア
ドレスを指定できれば足り、上述したように７ビツトカ
ウンタ（６５１）で構成される。なお、ＲＯＭ＜６５２
）には、タイミングパルスが変化する前後のデータのみ
が書き込まれるので、このデータを対応するタイミング
で読み出して出力させるために、図示せずも例えば同期
回路（６４）より発生される制御信号によってカウンタ
（６５１）のカウント動作が制御される。

また、水平ＲＯＭ回路（６５）は、例えば第３ｖ！Ｊに
示すように構成される。同図において、（６５１’）は
８ビツトカウンタである。このカウンタ（６５１’）の
クロック端子ＧＫには、クロックＣＬＫＨが供給される
と共に、そのリセット端子ＲＢには、リセットパルスＰ
ＲＨが供給される。また、このカウンタ（６５１’）に
はインターバルを決定する、クロックＣＬＫＨの個数ｎ
を示すデータＤＣＫが供給され、このカウンタ（６５１
’）はｎ進カウンタにセットされる。

また、（６５２りは５ビツトカウンタである。このカウ
ンタ（６５２’）のクロック端子ＣＫには、カウンタ（
６５１りのキャリー（桁上げ出力）が供給され、そのリ
セット端子ＲＥには、リセットパルスＰＲＨが供給され
る。このカウンタ（６５２’）の５ビツトのカウント出
力はアドレスｂＯＭ（６５３′）及びデータＲＯＭ　（
６５４’）にアドレス信号として供給される。

アドレスＲＯＭ（６５３’）の各アドレスには、タイミ
ングパルスが変化するある時点から次の時点までのイン
ターバルを決定するクロックＣＬＫＨの個数ｎを示すデ
ータＤＣＫが書き込まれている。

また、データＲＯＭ（６５４りの各アドレスには、タイ
ミングパルスのデータのうち、変化時点のデータのみが
書き込まれている。

データＲＯＭ（６５４’）からは、実際にはパルスＳＨ
ｔ〜ＳＨ３が出力されるのであるが、ここでは説明を簡
略化するため、第４図Ａ及びＢに示すようなタイミング
パルスＰ１及びＰ２を発生させるとする。この場合、ア
ドレスＲＯＭ（６５３’）のアドレスＸ、Ｘ＋１．Ｘ＋
２には、第５図に示すように、データＤＣＫとしてｒｌ
ＯＪ、　　ｒ１５Ｊ、　　ｒＯＪが書き込まれている。

また、データＲＯＭ　（６５４’）のアドレスＸ、Ｘ＋
１．Ｘ＋２には、第６図に示すように、パルスルｔ用の
データとして、「１」。

ｒｌＪ、ｒＯＪが書き込まれると共に、パルスＰ２用の
データとしてｒｌＪ、ｒＯＪ、ｒＯＪが書き込まれてい
る。

また、アドレスＲＯＭ　（６５３’）より出力されるデ
ータＤＣＫは上述した８ビツトカウンタ（６５１’）に
供給される。

この第３図に示すような構成において、時点Ｔ１で例え
ばリセットされて、５ビツトカウンタ（６５２’）のカ
ウント出力はｒＸＪとなり、アドレスＲＯＭ（６５３’
）より出力されるデータＤＣＫは「１ｏ」となるので、
８ビ７トカウンタ（６５１りは１ｏ進カウンタにセット
されると共に、データＲＯＭ（６５４’）より出力され
るタイミングパルスＰ１及びＰ２は、夫々高レベル″１
”及び高レベル“１”となる。

つぎに、８ビツトカウンタ（６５１’）は１０進カウン
タにセットされているので、クロックＣＬＫＨが１０（
ｆｉｌｌ供給される時点Ｔ２で８ピントカウンタ（６５
１’）よりキャリーが出力され、この時点Ｔ２で５ビツ
トカウンタ（６５２’）のカウント出力はｒＸ＋ＩＪと
なり、アドレスＲＯＭ＜６５３つより出力されるデータ
ＤＣＫは「１５」となるので、８ビツトカウンタ（６５
１’）は１５進カウンタにセットされると共に、データ
ＲＯＭ　（６５４’）より出力されるタイミングパルス
Ｐ１及びＰ２は、夫々高レベル“１″及び低レベル“０
”となる、つぎに、８ビツトカウンタ（６５１’）は、
１５進カウンタにセットされているので、クロックＣＬ
ＫＨが１５個供給される時点Ｔ３で８ビツトカウンタ（
６５１つよりキャリーが出力され、この時点Ｔ３で５ビ
ツトカウンタ（６５２りのカウント出力はｒＸ＋２Ｊと
なり、アトＬｚ７！、ＲＯＭ　（６５３’）より出力さ
れるデータＤＣＫは「６」となるので、８ビツトカウン
タ（６５１’）は６進カウンタにセットされると共に、
データＲＯＭ　（６５４’）より出力されるタイミング
パルスＰ１及びＰ２は、夫々低レベル“Ｏ″及び低レベ
ル“０”となる、以下、上述したと同様に繰り返し動作
する。したがって、データＲＯＭ　（６５４’）からは
、第４図Ａ及びＢに示すようなタイミングパルスＰ１及
びＰ２が得られる。つまり、この第３図例のように、水
平ＲＯＭ回路（６５）を構成しても、パルスＳＨ１〜５
ＩＩ３が得られる。

さらに、水平ＲＯＭ回路（６５）は例えば第７図に示す
ように構成される。同図において、（６５１”）は８ビ
フトカウンタである。このカウンタ（６５１“）のクロ
ック端子ＧＫには、クロックＣＬＫＨが供給されると共
に、そのリセット端子ＲＥには、リセットパルスＰＲＯ
が供給される。そして、このカウンタ（６５１”）の８
ビツトのカウント出力は比較器（６５５”）に供給され
る。また、この比較器（６５５”）にはアドレスＲＯＭ
（６５３’）より出力されるデータＤＣＫが供給される
。そして、この比較器（６５５”）からは、カウンタ（
６５５”）のカウント出力がデータＤＣＫと一致すると
き一致検出パルスが出力され、この−数構出パルスは５
ビツトカウンタ（６５２’）のクロック端子ＣＫに供給
される。なお、この−数構出パルスが出力される毎にカ
ウンタ（６５１“）はリセットされる。その他は、第３
図例と同様に構成される。

この第７図例においても、その構成より明らかなように
、第３図例と同様の動作をする。

第１図に戻って、（６９）は垂直ＲＯＭ回路である。同
期回路（６４）からは、水平周期のクロックＣＬＫＶ及
びフレーム周期のリセットパルスＰＲＶが発生され、こ
れらクロックＣＬＫＶ及びリセットパルスＰＲＶは、垂
直ＲＯＭ回路（６９）に供給される。そして、この垂直
ＲＯＭ回路（６９）からは、第１４図Ｅに示すように、
奇数フィールド及び偶数フィールドでのＣＯＤ固体撮像
素子（３）の読み出し期間に対応して低レベルとなる垂
直方向に繰り返すパルスＳｖｘが出力される。

この垂直ＲＯＭ回路（６９）は、例えば第８図に示すよ
うに構成される。同図において、（６９１）はアドレス
カウンタを構成する５ビツトカウンタである。このカウ
ンタ（６９１）のクロック端子ＣＫにクロックＣＬＫＶ
が供給されると共に、そのリセット端子ＲＥにリセット
パルスＰＲνが供給される。このカウンタ（６９１）の
５ビツトのカウント出力はＲＯＭ（６９２）にアドレス
信号として供給される。このＲＯＭ（６９２）の各アド
レスには、垂直方向に繰り返すタイミングパルスのデー
タが書き込まれている。　ＮＴＳＣ方式の場合、５２５
ライン／フレームの関係があるので、本来１個のタイミ
ングパルスを発生させるデータは、５２５ビツトとなる
。しかし、ビデオ信号へのノイズを考慮して、タイミン
グパルスのほとんどは垂直帰線期間内で変化するので、
本例においては、このように変化する前後のデータのみ
がＲＯＭ（６９２）に書き込まれる０例えば、１個のタ
イミングパルスを発生させるためにＲＯＭ（６９２）に
書き込まれるデータは３２ピントとされる。このように
、垂直方向に繰り返す１個のタイミングパルスを発生さ
せるためにＲＯＭ（６９２）に書き込まれるデータが３
２ビツトであるので、アドレスカウンタは３２のアドレ
スを指定できれば足り、上述したように５ビツトカウン
タ（６９１）で構成される。なお、ＲｏＭ（６９２）に
は、タイミングパルスが変化する前後のデータのみが書
き込まれるので、このデータを対応するタイミングで読
み出して出力させるために、図糸せずも例えば同期回路
（６４）より発生される制御信号によってカウンタ（６
９１）のカウント動作が制御される。

また、第１図に戻って、水平ＲＯＭ回路（６５）より出
力されるパルスＳＨＩ及びＳＨ２及び垂直ＲＯＭ回路（
６９）より出力されるパルスＳＶ１は垂直クロック回路
（６Ｂ）に供給され、この垂直クロック回路（６８）に
おいては垂直転送りロックＶｌ’〜■４′　（第１４図
ＧＮＪに図示）及びセンサーゲート信号ＸＳＧ　（第１
４図Ｆに図示）が形成され、夫々端子（７０）及び（７
１）に供給される。

また、端子（６１）に供給される周波数信号Ｓ１は分周
器（７２）で４　Ｅｓｃの周波数を有する周波数信号Ｓ
２’とされたのち、ゲート回路（７３）を介゛して位相
調整回路（７４）に供給される。このゲート回路（７３
）には、水平ＲＯＭ回路（６５）より出力サレるパルス
ＳＨ３がゲートパルスとして供給されるので、位相調整
回路（７４）には、垂直転送期間であり、水平転送りロ
ック）１１．Ｈ２を出力しない期間で周波数信号Ｓ２’
が供給されないようになされる。

この位相調整回路（７４）では、周波数信号Ｓ２’より
水平転送りロックＨ１，Ｈ２（第１８図Ａ、　Ｈに図示
）、リセットパルスＸＰＧ　（第１８図Ｃに図示）、サ
ンプリングパルスＳＨＰ、ＳＨＤ　（第１８図Ｆ、Ｇに
図示）が形成され、夫々位相調整される。この場合、水
平転送りロックＨ１，）１２の位相調整は、後述する水
平クロックトライバでの群遅延をも考慮して行なわれる
。

位相調整部は、第９図に示すようにインバータ（９１）
が直列接続されたインバータ列を用いて行なわれる。つ
まり、インバータの延長時間（プロパゲーシッンディレ
イタイム）を利用するものである、この場合、遅延時間
を安定して再現するため、各インバータ（９１）の特性
は全く同一の特性のものとされると共に、各インバータ
（９１）間の配線長は同一にされて各インバータ（９１
）の出力につく容量（遅延時間を決める要素である）が
−定となるようにされる。このとき、プロセスのばらつ
き（特に配線の容量のばらつき）を解消するために、配
線は最短とされる。また、各インバータ列はインバータ
（９１）のレイアウト及びインバータ（９１）間の配線
長を含めて１つのセルとして取り扱われる。即ち、各イ
ンバータ列は、相互に同一形状で、同一の特性で近接配
置される。このような各インバータ列において、出力を
取り出す点を変更することで位相調整が行なわれる。第
９図において、（９２）は出カバソファである。

なお、上述していないが、タイミング発生回路（６０）
の全体は同一基板上でＩＣ化されて形成され、その配線
は多層配線とされる。この位相調整部の配線は最上層の
配線とされ、いわゆる２Ａｔ！で行なわれる。したがっ
て、２Ａβマスク１枚の変更により、外部回路条件に合
った位相に調整される。

また、位相調整回路（７４）で位相調整されたリセット
パルスＸＰＧ、サンプリングパルスＳＨＰ。

ＳＨＤは、夫々端子（７５）　、　　＜７６）　、　　
（７７）に供給される。また、位相調整回路（７４）で
位相調整された水平転送りロックＨ１，Ｈ２は、夫々水
平クロックトライバ（７８１）及び（７８２）を介して
端子（７９）　、　　（８Ｇ）に供給される。この場合
、水平クロックトライバ（７８１）　、　　（７８２）
は、夫々第１０図に示すように、インパーク１１〜１５
が直列接続されて構成される。この場合、インバータｌ
ｉ〜１５は、夫々第１１図に示すように、Ｐチャンネル
ＭＯ５Ｆｔ！ＴＱ　ｐとＮチャンネルＭＯＳＦＨＴＱ　
Ｎとが接続されて構成されるが、インバータ夏１から１
５となるに従って、Ｐ　ＨＴ　Ｑ　ｐ　＊　Ｑ　Ｈ共に
チャンネル幅が約３倍ずつ増加されて形成され（チャン
ネル長は略一定）、ドライブ能力が徐々に高められるよ
うになされる。

また、第１図に戻って、分周器（６６）より出力される
４　ｆｓｃの周波数の周波数信号Ｓ２は端子（８１）に
供給される。

第１２図は、第１図例のタイミング発生回路（６０）を
用いた場合のＣＯＤ固体撮像装置を示したものであり、
第１９図と対応する部分には同一符号をイ寸して示して
いる。

このように本例によれば、水平方向の繰り返しパルスＳ
ＨＬ〜３８３を水平ＲＯＭ回路（６５）より得ると共に
、垂直方向の繰り返しパルスＳＶｉを垂直ＲＯＭ回路（
６９）より得るようにしているので、これら水平ＲＯＭ
回路（６５）及び垂直ＲＯＭ回路（６９）のＲＯＭ　（
６５２）　　（６５３’）　（８５４’）　（６９２”
）に書き込まれるデータ量は少なくなり、使用するＲＯ
Ｍの容量を小さくすることができる。

また、水平ＲＯＭ回路（田）及び垂直ＲＯＭ回路（６９
）を、夫々第２図例及び第８図例のように構成するもの
によれば、ＲＯＭ（６５２）及び（６９２）にはタイミ
ングパルスが変化する前後のデータのみが書き込まれる
ので、書き込まれるデータ量はさらに少なくなり、ＲＯ
Ｍ（６５２）及び（６９２）の容量を一層小さくするこ
とができる。

また、水平ＲＯＭ回路（６５）を、第３図例及び第７図
例のように構成するものによれば、アドレスＲＯＭ　（
６５３’）には、タイミングパルスの変化時点間のイン
バータのデータＤＣＫが書き込まれると共に、データＲ
ＯＭ　（６５４’）には、タイミングパルスの変化時点
のデータのみが書き込まれるので、書き込みデータ量は
少なくなり、ＲＯＭ（６５３’）、　　（６５４つの容
量を小さくすることができる。

また、タイミング発生回路（６０）の全体は同一基板上
でＩＣ化されて形成され、多層の配線とされる。そして
、位相調整回路（７４）の配線は２Ａβで行なわれるの
で、水平転送りロックＨ１，Ｈ２、リセットパルスＸＰ
Ｇ、サンプリングパルスＳＨＰ、５Ｉ４Ｄの位相を、２
Ａｊ！マスク１枚の変更により外部回路条件に合った位
相に調整することができ、位相調整を容易に行なうこと
ができる。

また、水平クロックトライバ（７８１）　、　　（７８
２）がタイミング発生回路（６０）と同一基板上に形成
されるので、温度特性やＩＣのばらつきに対しても、サ
ンプリングパルスＳＨＰ、ＳＨＤと水平転送りロックＨ
１，Ｈ２との位相関係は一定となり、ＣＯＤ装置（１）
における遅延時間だけを考慮するだけで、出力回路（２
０）におけるサンプリングを正確に行なわせることがで
きる。

なお、プリセットパルスドライバ（３５）もタイミング
発生回路（６０）と同一基板上に形成することが考えら
れる。しかし、リセットパルスＰＧのレベルが充分でな
いと、リセットが不充分となる。

そこで、本例においては、リセットパルスＰＣのレベル
を充分とするのに、別電源で動作する外部回路として構
成した方が回路構成が簡単となるため、あえてタイミン
グ発生回路（６０）と同一基板上には形成していない。

なお、上述実施例によれば、本発明をタイミングパルス
発生回路に通用し、水平方向に繰り返すタイミングパル
スを発生させるようにしたものであるが、本発明はその
他のパルスを発生させる場合にも同様に通用することが
できることは勿論である。

Ｈ発明の効果 以上述べた本発明によれば、第１のＲＯＭに収納される
パルスの論理レベルに関するデータ及び第２のＲＯＭに
収納されるパルス期間情報に関するデータは、発生させ
るパルスのトラジェントポイントの総数骨だけで済むの
で、第１及び第２のＲＯＭに収納するデータ量は、従来
のＲＯＭを用いるものに比べて大幅に少なくなり、ＲＯ
Ｍの容量を大幅に削減することができる。

【図面の簡単な説明】

第１図〜第１２図は本発明の説明のための図、第１３図
〜第四図は従来例の説明のための図である。 （６０）はタイミング発生回路、（６４）は同期回路、
（６５）は水平ＲＯＭ回路、（６８）は垂直クロック回
路、（６９）は垂直ＲＯＭ回路、（７４）は位相調整回
路、（７８１）及び（７Ｂ２）は水平クロックトライバ
、（６５１りは８ビツトカウンタ、（６５２’）は５ビ
ツトカウンタ、（６５３つはアドレスＲＯＭ。 （６５４’）はデータＲＯＭである。 氷モＲＯＭ引←溝ぺＡ 第３図 ）呪３　阻イクＩＩ　／１４ブ（ｅ月ｎｒＳｙ＋ｎ１Ｚ
ｌ了トレ人７ＱＭ内ｈデ°−ｙΣ氷Ｔ凹 第５図 第６図 ｇ＜ｑｘｏドブｇ口に）へ４−１〃５こＥ］言　　フ　
　Ｍ ７８１（７シ２） 水平７ＣＬｙ７ドライｌぐつ講ＩＥＩ！１第１０図 イシへ”−７すｎ（点画 ＣＣＤ［！］体撮偉鷲ｉ／ｌ講戊肥 第１２図 ｆＪ！光言Ｐ、に道ケ二ト、４！直シフトレジスア町間
４ｔｔＦ、Ｔ口笛１５図 参画シフトしジスフｑＩ兇明ｍ 第１７図 一１！ｌ＝／７トしゾスハｉ先明ｊ 第１６図

Claims (1)

1. 【特許請求の範囲】 　パルスの論理レベルに関するデータが収納された第１
   のＲＯＭと、パルス期間情報に関するデータが収納され
   た第２のＲＯＭと、基準クロックをカウントしそのカウ
   ント値が上記第２のＲＯＭより読み出されたデータと所
   定の関係になったときに出力を発生する第１のカウンタ
   と、この第１のカウンタの出力で制御される第２のカウ
   ンタとを有し、 上記第２のカウンタの出力によって上記第１及び第２の
   ＲＯＭをアドレス制御して上記第１のＲＯＭより出力パ
   ルスを得ることを特徴とするパルス発生回路。