JP2805354B2 - 画素欠陥補償システム - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、撮像デバイス中の欠陥画素で発生した画素
信号を補償して再生画像の画質劣化を防止するための画
素欠陥補償システムに関する。

〔従来の技術〕

従来、電荷結合型固体撮像デバイス（CCD）の受光領
域中の欠陥画素で発生した欠陥信号を補償する画素欠陥
補償システムとして、特公昭60−13549号、特公昭62−4
0917号などに開示されたものがある。

これらのシステムは前置補間方式と呼ばれる手法を適
用したものであり、まず、第８図及び第９図に基づいて
従来システムを概説する。

まず構成を説明すると、第８図において、１はインタ
ーライン転送方式の電荷結合型固体撮像デバイスの受光
領域であり、画素に対応する複数の受光エレメントと、
これらの受光エレメントに発生した信号電荷を水平電荷
転送路２側へ転送するために隣接して設けられた複数の
垂直電荷転送路３を備えている。

受光エレメントから垂直電荷転送路３に移された信号
電荷は、各水平ブランキング期間において駆動回路４か
らの例えば４相駆動方式の駆動信号φ_V1〜φ_V4に同期し
て１水平ラインずつ水平電荷転送路２側へ転送され、水
平電荷転送路２が、転送されてきた信号電荷を各水平走
査期間（1H）内に例えば２相駆動方式の駆動信号φ_H1,
φ_H2に同期して水平転送読み出しすることにより、受光
エメントに対応する画素信号を出力アンプを介して時系
列的に出力する。更に、このように出力された画素信号
S_Vは、サンプルホールド回路５において、駆動信号
φ_H1,φ_H2に同期したサンプルホールドパルス信号SPに
同期してサンプルホールドされ、各受光エレメントに発
生した信号電荷に対応する画素データS₀を出力する。

６はシステム全体の動作タイミングを制御するための
各種タイミング信号を発生するタイミングジェネレータ
である。

７はROM（Read Only Memory）等で構成されたルック
アップテーブルであり、受光領域１中の欠陥画素に相当
する受光エレメントの場所を示すデータを予め記憶して
いる。

８はタイミングジェネレータ６から供給されるクロッ
ク信号Q_xを計数し、その計数データをルックアップテー
ブル７のアドレスデータAdとして出力するアドレスカウ
ンタである。

９はANDゲートであり、タイミングジェネレータ６か
ら出力されるクランプタイミング信号αとルックアップ
テーブル７から出力されるマスクデータβとの論理積演
算を行い、演算結果のクランプパルス信号CPをサンプル
ホールド回路５に供給する。

10はANDゲートであり、タイミングジェネレータ６か
ら供給されるサンプリングタイミング信号γとルックア
ップテーブル７から出力されるマスクデータβの論理積
演算を行い、演算結果のサンプルホールドパルス信号SP
をサンプルホールド回路５へ供給する。

次に、ルックアップテーブル７に記憶されるデータ構
成を説明する、設計の都合上、ｍ行ｎ列に配列された合
計ｎ×ｍ個の受光エレメントを、図示の受光領域１の最
上列左端から水平方向に順番にd₁₁,d₁₂,……,d_1nとし、
次の列の左端から順番にd₍₂₁₎,d₍₂₂₎,……,d_(2n)とし、
残余の列についても同様にし、そして最後の列をd_m1,d
_m2,……,d_mnで示すものとし、任意の受光エレメントをd
_jiとする。

ルックアップテーブル７は、アドレスカウンタ８から
供給されるアドレスデータAdと受光エレメントの配列位
置とが１対１に対応付けられており、受光エレメントd
_jiに対しアドレスデータAdが（ｊ−１）×ｍ＋ｉの値に
対応している。そして、欠陥受光エレメントの位置に対
応するアドレスのメモリ領域には欠陥を示す“0"のデー
タ、正常な受光エレエントについては欠陥の無いことを
示す“1"のデータが格納されている。

次に、欠陥の受光エレメントに発生した異常信号を補
償するための処理動作を第９図と共に説明する。

タイミングジェネレータ６から出力されるクロック信
号Q_X、クランプタイミング信号α及びサンプリングタイ
ミング信号γは全て水平駆動信号φ_H1,φ_H2に同期した
タイミングで発生する矩形信号であり、点順次走査のタ
イミングで水平電荷転送路２から画素信号S_Vが読出され
るのと同一のタイミングに設定されている。

したがって、水平電荷転送路２から画素信号S_Vが出力
されるのに同期して、ルックアップテーブル７からは各
画素信号が異常か正常かを示す“0"又は“1"のマスクデ
ータβを出力する。正常な受光エレメントに対する画素
信号を読み出している場合は、β＝１であるから、第９
図の時点t₀以前と時点t₂以後の期間において示すよう
に、サンプルホールド回路５へのクランプパルス信号CP
とサンプルホールドパルス信号SPは所定の周期で発生
し、画素信号S_Vから画素データS₀を得る。

一方、或る受光エレメントd_jiが欠陥である場合、ア
ドレスデータAdが（ｊ−１）×ｍ＋ｉの値となると同時
に、β＝０となる（第９図中の時点t₀〜t₁の期間に出力
される）ので、ANDゲート9,10のマスク作用によってク
ランプパルス信号CPとサンプルホールドパルス信号SPが
発生せず、次のサンプルホールド動作が停止される。

この結果、先のサンプルホールド動作でホールドされ
た画素データS₀が次の周期（第６図中の時点t₁〜t₂の期
間）にも出力されることとなり、欠陥受光エレメントで
発生した信号の出力が禁止されて、前のサンプルホール
ドによる画素データが続いて出力される。

このように、異常な画素データを１つ前の周期の画素
データで補間する手法は、被写体の大きさに対して受光
エレメントが極めて微細であることから、画質劣化を防
止する上で効果的である。

〔発明が解決しようとする課題〕

しかしながら、このような従来の前置補完方式のシス
テムにあっては、受光エレメントが少ない場合、即ち画
素数が少ない場合には、読出し走査の周波数が低く且つ
ルックアップテーブルのアクセス周波数も低くて済むた
め、低速のROMなどを適用することができるが、画素数
が多くなると読出し走査の高周波数に対応し得なくな
り、技術的に実現が困難となる問題があった。

具体例で説明すると、総画素数が約40万画素の標準テ
レビジョン方式に対応する撮像装置において、水平約80
0個の画素群（ｎ＝800）を１水平走査期間（52.7μＳ）
に読出そうとすると、１画素分の画素データを読出すた
めの読出し周期Ｔは約66nSとなるので、通常のROMのア
クセス時間（200nS〜１μＳ）では実現が不可能とな
る。

又、従来例によれば、回路を形成するための集積回路
や電子部品数が多くなり、実装面積が増大する問題があ
る。

又、今後の撮像デバイスの多画素化に伴い、半導体製
造工程での欠陥画素の発生を防止することが更に困難と
なることから、多画素化、高速化に対応し得る画素欠陥
補償システムの開発が望まれている。

本発明はこのような課題に鑑みて成されたものであ
り、多画素化、高速化に対応し得る小型の画素欠陥補正
システムを提供することを目的とする。

〔課題を解決するための手段〕

まず、本発明は前置補間方式を適用した画素欠陥補償
システムを対象とし、上記の目的を達成するために、撮
像デバイスの点順次走査周波数以上の周波数に設定され
た基準クロック信号CKを撮像デバイスの水平及び垂直走
査読出しのタイミングに同期して計数し、更に撮像デバ
イス中の欠陥画素に対応する画素信号が読み出される時
に同期してサンプリングを禁止するマスク信号を該計数
データをデコードすることに形成するようにした。

第１図は本発明の原理構成図であり、図中の点線で示
すように、撮像デバイスを作動させるための各種駆動信
号や、撮像デバイスから読み出された信号を処理するた
めの各種同期信号を発生する信号発生手段を備える。即
ち、信号発生手段は、多数段のカウンタで基準クロック
信号CKを計数する計数手段11と、計数手段11から出力さ
れる信号をデコードするデコード手段12を備える。基準
クロック信号CKは、水平及び垂直走査読出しによって撮
像デバイスの各画素から画素信号を読み出すための駆動
信号に同期しており、したがって、計数手段11も画素信
号の読出しタイミングに同期して計数動作する。デコー
ド手段12は、計数手段11の各段から出力される計数デー
タをデコードして、欠陥画素に対応する画素信号が出力
されるタイミングに同期してサンプルホールドするため
の信号SPの発生を禁止するマスク信号MSを形成する。

尚、計数手段は、撮像デバイスの走査読出しを行う以
外に、信号処理に必要な各種同期信号を形成する同期信
号形成手段を併用してもよい。

信号発生手段は、プログラム可能なプログラマブルロ
ジックデバイス（Programable Logic Device）で形成さ
れる。

〔作用〕

このような構成を有する本発明の画素欠陥補償システ
ムによれば、例えば第２図に示すように、撮像デバイス
中の最も左上の０行０列に位置する画素を基準として、
ｊ行ｉ列の位置に欠陥画素が存在するものとすると、撮
像デバイスから画素信号を順次に走査読出しするタイミ
ングに同期して基準クロック信号CKを計数手段11が計数
し、計数データが欠陥画素の位置に相当するときにデコ
ード手段12がこれをデコードしてマスク信号MSを出力す
ることとなる。したがって、マスク信号MSが出力しない
ときは、撮像デバイスから点順次走査のタイミングで画
素信号が出力されるのに同期し且つ同一周期Δでサンプ
ルホールドのための信号SPが出力されるので、正常な画
素信号をサンプルし、一方、マスク信号MSが出力すると
きt_jiには信号SPの発生をマスクしてその時点でのサン
プリングを禁止することにより、先のサンプリング周期
でサンプリングした画素信号を欠陥画素に対応する画素
信号として補間する前置補間方式の出力が行われる。

このような構成とすると、従来のROM等のルックアッ
プテーブルを使用した場合より、回路規模を小さくする
ことができるので、実装面積を減少することが可能とな
る。又、ハードロジックのため高速化が可能となり、ア
クセスタイムの遅いROM等を使用する従来の場合と比較
すると大幅な高速化を実現でき、多画素の撮像デバイス
に十分対応することができる。

又、撮像デバイスの１水平ライン中に複数の欠陥画素
が存在する場合でも、デコード手段の設定の仕方によっ
て容易に対応し得る。

又、プログラム可能なプログラマブルロジックデバイ
スを適用するのに好適なシステム構成となっているの
で、個々の撮像デバイスの欠陥位置に対応するように計
数手段あるいはデコード手段をプログラムすることによ
って欠陥補償ができ、撮像デバイスの製品検査等で欠陥
画素の検出漏れをしたような場合でも、撮像デバイスを
映像機器等に組み込んだ後の出荷前の品質検査等におい
て、欠陥画素のデコード情報を容易に調整することがで
き、製品の品質向上を図る上でも好適なシステムを提供
することができる。

又、本発明のシステムは、撮像デバイスとしてMOS型
固体撮像デバイス、電荷結合型固体撮像デバイス又は撮
像管等を使用する撮像装置に適用することができる。

〔実施例〕

以下、本発明の一実施例を図面と共に説明する。

この実施例は、NTSCテレビジョン方式における各種同
期信号を形成するための同期信号発生装置に画素欠陥補
償システムを一体に内蔵した場合である。

まず、第３図に基づいて回路構成を説明する。

13は14.3MHzの基準クロック信号f1を出力する発振
器、14は基準クロック信号f1をクロック入力端子C1から
入力して計数動作し、その計数値に対するビットデータ
を出力する第１カウンタ、15は基準クロック信号f1をク
ロック入力端子C2から入力して計数動作し、その計数値
に対するビットデータを出力する第２カウンタ、16は第
1,第２カウンタ14,15の計数値に対応する複数のビット
出力を組み合わせてデコードすることにより適宜の周波
数や位相又はパルス幅の複数種類の同期信号を形成する
デコーダ、17はデコーダ16で形成された各種の同期信号
を内部のフリップフロップ回路などで一旦ラッチなどし
て基準クロック信号f1に同期して出力する出力回路であ
る。

更に、第１カウンタ14はイネーブル端子E1に所定電圧
V_CCが印加されて、常に計数動作可能状態（イネーブル
状態）に設定され、又、デコーダ16の適宜のデコーダ出
力信号S1がリセット端子R1に帰還される。第２カウンタ
15のイネーブル端子E2にはデコード出力信号S1が供給さ
れ、リセット端子R2にはデコーダ16から出力される他の
デコード出力信号S2が帰還されている。

又、デコーダ16で一旦出力したデコード出力信号を1/
2分周して再びデコーダ16の入力として帰還する分周回
路18,19が設けられている。

第１カウンタ14は任意モジュロ数Ｍに設定されたグレ
イコードカウンタ、第２カウンタ15は任意モジュロ数Ｎ
に設定されたグレイコードカウンタで構成されている。
即ち、第４図の10進数に対するコード表に示すように、
グレイコードカウンタは、数値が１単位ずつ増加すると
１ビットだけが入れ替わるように進行するカウンンタで
あるので、バイナリカウンタのように全ビットが一斉に
計数動作のための反転動作えず、その結果、グリッジの
発生や電源変動、パルス性ノイズなどの発生が極めて少
なくなる。そして、第５図に示すような複数のセル構造
を接続した回路で実現し、各ビット出力Q₀₁（Q₀₂）〜Q
_k1（Q_k2）が計数値に対するビット出力となり、デコー
ダ16に入力する。

デコーダ16は論理和や論理積その他の論理演算回路で
構成され、所望のタイミングの同期信号を第1,第２カウ
ンタ14,15からの入力データを組み合わせることによっ
て形成する。

又、デコーダ16は、第１カウンタ14が基準クロック信
号f1を455個計数動作したときをデコードすることによ
ってデコード出力信号S1を出力し、この信号S1に同期し
て第１カウンタ14をリセットするので、第１カウンタ14
の最大計数周期は約31.82μｓ（即ち、約31.4KHz）のイ
ンターレースのための周期となり、70nS（基準クロック
信号f1の周期）から約31.82μｓ（最大計数周期）まで
の適宜のパルス幅の同期信号を70nS間隔で形成すること
が可能である。又、分周回路18が信号S1を1/2分周して
これをデコーダ16に帰還するので、水平走査周波数（1
5.75KHz）に同期した同期信号を形成することができ
る。

次に、第２カウンタ15は、基準クロック信号f1に同期
して第１カウンタ14の最大計数周期（約31.82μｓ）毎
に計数動作を行う。そして、デコーダ16は525個の計数
動作が行われるときをデコードすることによって信号S2
を出力し、この信号S2に同期して第２カウンタ15をリセ
ットするので、第２カウンタ15の最大計数周期は約16.7
mS（即ち、60Hz）のフィールド走査周期に相当し、約3
1.82μｓから約16.7mSまでの間の適宜のパルス幅の同期
信号を形成することができる。更に、分周回路19が信号
S2を1/2分周してこれをデコーダ16に帰還するので、フ
レーム走査周波数に相当する30Hzの同期信号を形成する
ことができる。

このようにして、第１カウンタ14と第２カウンタ15か
ら出力される最小パルス幅が約70nS、最大パルス幅が約
33mSまでの複数のビット出力をデコーダ16で適宜に組み
合わせてデコードすることにより、15.75KHzに同期した
水平同期信号、60Hzに同期した垂直同期信号、これらを
適宜に組み合わせて形成される複合同期信号、その他の
NTSC方式に必要な各種同期信号が形成されると共に、イ
ンタライントランスファ方式で撮像動作する電荷結合型
固体撮像デバイス（IL−CCD）の受光部中の垂直電荷転
送路の転送電極に印加するための４相駆動信号φ_V1,φ
_V2,φ_V3,φ_V4、水平電荷転送路の転送電極に印加するた
めの２相駆動信号φ_H1,φ_H2、更に、IL−CCDから点順次
走査読出しのタイミングに同期して読み出される画素信
号S_Vをサンプルホールドするためのクランプタイミング
信号α及びサンプルタイミング信号γ、サンプリング動
作を禁止するためのマスク信号MSが形成され、これらの
信号が出力回路17を介して出力される。

ここで、デコーダ16の内、画素欠陥補償システムに係
る部分の構成を説明すると、例えば、撮像デバイスの受
光部中、第ｊ行目の水平ライン中の第ｉ列目に欠陥画素
が存在する場合、第２カウンタ15から計数値ｊの計数デ
ータが出力し且つ、第１カウンタ14から計数値ｉの計数
データが出力された時点で、これらの計数データの論理
積演算を行うことにより、ｊ行・ｉ列の欠陥画素の位置
を特定するマスク信号MSを出力する回路構成と成ってい
る。

又、クランプタイミング信号αとサンプルタイミング
信号γは、点順次走査の周期に同期して第１カウンタ14
から出力される計数データを基準にしてデコードするこ
とによって形成する。

このように形成された信号は、第３図に示すように、
ANDゲート20,21に入力（マスク信号MSは反転して入力）
されて論理積演算され、該論理積演算で形成されたクラ
ンプパルス信号CPがクランプ回路22、サンプリングパル
ス信号SPがサンプルホールド回路23に夫々供給される。
尚、24,25は信号CP,SPが“H"レベルのときに導通、“L"
レベルの時に非導通となるアナログスイッチである。

次にかかる実施例の作動を第６図に従って説明する。

第６図において、IL−CCDが画素信号S_Vの読出しタイ
ミングに同期して、クランプタイミング信号αとサンプ
ルタイミング信号γが所定の位相差を持って出力され、
正常な画素からの画素信号S_Vが読み出されるときは、マ
スク信号MSが“L"レベルとなるので、これらの信号α，
γに同期したクランプパルス信号CPとサンプリングパル
ス信号SPがクランプ回路22及びサンプルホールド回路23
に供給されて、画素信号S_Vから正常な画素データS₀がサ
ンプリングされ、一方、欠陥画素に対する欠陥信号が出
力されるときは、マスク信号MSが“H"レベルとなって
（第６図中の時点t₀〜t₁の期間）クランプタイミング信
号αとサンプルタイミング信号γがマスクされるので、
この期間ではクランプパルス信号CPとサンプリングパル
ス信号SPが共に“L"レベルとなり、その結果、先のサン
プリング周期でサンプリングした画素信号を欠陥信号の
代わりに再度出力する前置補間処理が行われる。

このように、この実施例によれば、従来のようなROM
を用いたルックアップテーブルで欠陥画素の位置情報を
設定しないので、高速に画素データを読み出す撮像デバ
イスに対する欠陥画素補償システムとして好適である。

又、標準テレビジョン方式に必要な各種同期信号を形
成するための同期信号発生回路に内蔵することができる
ことから、映像機器の小型化を図る上で効果的である。

更に、この実施例に示す第1,第２カウンタ及びデコー
ダと出力回路、分周回路をプログラマブルロジックデバ
イス等のプログラム可能なデバイスを使用することで、
極めて簡素且つ集積度の高い回路構成を実現することが
できる。

次に第７図に基づいて他の実施例を説明する。

尚、第３図中の各種の同期信号及び欠陥画素補償に係
る部分に対応する構成を示すものとし、第７図において
第３図と同一又は相当する部分を同一符号で示す。

第３図に示した先の実施例との相違点を述べると、グ
レイコード・カウンタで構成される任意モジュロＮの第
２カウンタ15のクロック入力端子C2に対して、第１カウ
ンタ14のリセット入力端子R1へ印加するリセット信号S1
を供給すると共に、イネーブル端子E2に一定電圧V_CCを
印加して常にイネーブル状態に設定する回路となってい
る。したがって、第１カウンタ14は先の実施例と同様の
計数動作し、第２カウンタ15は第１カウンタ14の最大計
数周期に同期して計数動作を行い、その計数値に対応す
るビット出力Q₀₂〜Q_N2をデコーダ16へ出力する。この実
施例によっても、グリッジやノイズの発生が極めて少な
く、出力回路17から所望の同期信号を得ることができ
る。

〔発明の効果〕

以上説明したように、本発明によれば、基準クロック
周波数から適宜の周波数までの計数出力を組み合わせて
デコーダでデコードするので、デコーダを変更すること
で所望の同期信号を容易に形成することができ、設計の
自由度を向上することができる。

又、回路を極めて単純な繰り返し構成で実現すること
ができるので、半導体集積回路化等に適しており、特
に、個々の撮像デバイスの欠陥位置に対応して、欠陥位
置情報をプログラムできるプログラマブルロジックデバ
イスで実現することにも適している。

又、従来のようにROM等のルックアップテーブルを使
用しないハードロジックで実現するので、高速の走査読
出しを必要とする画素欠陥補償システムを提供すること
ができる。

【図面の簡単な説明】

第１図は本発明の原理構成図； 第２図は本発明の原理説明図； 第３図は本発明の実施例構成説明図； 第４図は第３図中の第1,第２カウンタの機能を説明する
説明図； 第５図は第３図中の第1,第２カウンタの一回路例を示す
回路図； 第６図は実施例の作動を説明するためのタイミングチャ
ート； 第７図は本発明の他の実施例の構成説明図； 第８図は従来例構成説明図； 第９図は従来例の作動を説明するためのタイミングチャ
ートである。 図中の符号： 11;計数手段 12;デコード手段 13;発振器 14;第１カウンタ 15;第２カウンタ 16;デコーダ 17;出力回路 18,19;分周回路 20,21;ANDゲート 22;クランク回路 23;サンプルホールド回路 24,25;アナログスイッチ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】垂直走査方向及び水平走査方向に沿って配
   列された複数の画素に発生した画素信号を各水平走査方
   向に配列された画素毎に点順次走査で読出し、各画素毎
   に対応する読出タイミングに同期してサンプルホールド
   することにより画素毎の時系列的な画素データを発生さ
   せると共に、欠陥画素に対応する欠陥信号が読み出され
   たときは該サンプルホールドを停止することにより、先
   のサンプルホールドの周期で得られた画素信号を該欠陥
   信号に変えて出力する撮像デバイスの画素欠陥補償シス
   テムにおいて、 前記撮像デバイスの作動及び該撮像デバイスから読み出
   された信号を処理するための各種同期信号を発生する信
   号発生手段をプログラマブルロジックデバイスで形成す
   ると共に、 前記信号発生手段が、 前記撮像デバイスの点順次走査周波数以上の周波数に設
   定された基準クロック信号を撮像デバイスの水平及び垂
   直走査読出しのタイミングに同期して多段数のカウンタ
   で計数する計数手段と、 撮像デバイス中の欠陥画素に対応する画素信号が出力さ
   れるタイミングに同期してサンプリングを禁止するマス
   ク信号を、前記計数手段の各段から出力される計数デー
   タをデコードすることによって形成するデコード手段と
   を備えたことを特徴とする画素欠陥補償システム。