JPH05183426A - 低ノイズカウンタ - Google Patents
低ノイズカウンタInfo
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- JPH05183426A JPH05183426A JP3218861A JP21886191A JPH05183426A JP H05183426 A JPH05183426 A JP H05183426A JP 3218861 A JP3218861 A JP 3218861A JP 21886191 A JP21886191 A JP 21886191A JP H05183426 A JPH05183426 A JP H05183426A
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- flip
- output
- counter
- flop
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- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】 カウンタ出力の変化ビットの数を一定にし
て、カウント動作時に発生する周期性の電源ノイズを抑
圧する。 【構成】 フリップフロップF0〜F(n−2)の反転
出力QB及びフリップフロップF(n−1)の出力Qを
NANDゲートN(n−1)に入力し、そのNANDゲ
ートN(n−1)の出力と第nビットのフリップフロッ
プFnの反転出力QBとをXORゲートXnに入力す
る。このXORゲートXnの出力をフリップフロップF
nのデータ入力Dに接続し、各フリップフロップF0〜
F4のタイミング入力に基本クロックCLKを与えて各
フリップフロップF0〜F4の出力Qからカウンタ出力
Q1〜Q4を得る。
て、カウント動作時に発生する周期性の電源ノイズを抑
圧する。 【構成】 フリップフロップF0〜F(n−2)の反転
出力QB及びフリップフロップF(n−1)の出力Qを
NANDゲートN(n−1)に入力し、そのNANDゲ
ートN(n−1)の出力と第nビットのフリップフロッ
プFnの反転出力QBとをXORゲートXnに入力す
る。このXORゲートXnの出力をフリップフロップF
nのデータ入力Dに接続し、各フリップフロップF0〜
F4のタイミング入力に基本クロックCLKを与えて各
フリップフロップF0〜F4の出力Qからカウンタ出力
Q1〜Q4を得る。
Description
【0001】
【産業上の利用分野】本発明は、周期性のノイズを低減
させる低ノイズカウンタに関する。
させる低ノイズカウンタに関する。
【0002】
【従来の技術】CCD固体撮像素子を用いたテレビカメ
ラの如き撮像装置においては、テレビジョン同期信号に
基づいて撮像素子の動作タイミングが設定され、このタ
イミングに従って撮像素子の駆動クロックが作成され
る。このような撮像素子の駆動回路を構成する場合、同
期信号を作成する同期系の回路と駆動クロックを作成す
る駆動系の回路とをワンチップ化し、単一の集積回路で
実現することが望まれる。
ラの如き撮像装置においては、テレビジョン同期信号に
基づいて撮像素子の動作タイミングが設定され、このタ
イミングに従って撮像素子の駆動クロックが作成され
る。このような撮像素子の駆動回路を構成する場合、同
期信号を作成する同期系の回路と駆動クロックを作成す
る駆動系の回路とをワンチップ化し、単一の集積回路で
実現することが望まれる。
【0003】しかしながら、両回路をワンチップ化する
と発振源の相違に起因するビートノイズの発生や、同期
系の回路に内蔵されるカウンタの回路動作による周期性
ノイズの発生等の問題が生じる。このうち、ビートノイ
ズの発生については、両回路の発振源を共通化すること
で解消できるものの、周期性ノイズについてはカウンタ
の回路動作自体が電源ノイズの原因となるため解消は困
難である。
と発振源の相違に起因するビートノイズの発生や、同期
系の回路に内蔵されるカウンタの回路動作による周期性
ノイズの発生等の問題が生じる。このうち、ビートノイ
ズの発生については、両回路の発振源を共通化すること
で解消できるものの、周期性ノイズについてはカウンタ
の回路動作自体が電源ノイズの原因となるため解消は困
難である。
【0004】図3は、従来の同期系回路の構成の一部を
示すブロック図である。カウンタ1は、基本クロックC
LKをカウントして水平走査周期で動作するもので、カ
ウンタ1の出力が所定の値になったときにデコーダ2が
リセットパルスRESを発生してカウンタ1をリセット
するように構成されている。また、第2のカウンタ3
は、デコーダ2からのリセットパルスRESでリセット
され、カウンタ1と同様に基本クロックCLKをカウン
トし、その出力がデコーダ4に入力される。デコーダ4
はカウンタ3のカウンタ出力に基づき、水平同期信号H
Dに代表される水平走査周期の各種信号を発生する。こ
れらのカウンタ1及び3としては、一般的にバイナリカ
ウンタや多項式カウンタが用いられる。
示すブロック図である。カウンタ1は、基本クロックC
LKをカウントして水平走査周期で動作するもので、カ
ウンタ1の出力が所定の値になったときにデコーダ2が
リセットパルスRESを発生してカウンタ1をリセット
するように構成されている。また、第2のカウンタ3
は、デコーダ2からのリセットパルスRESでリセット
され、カウンタ1と同様に基本クロックCLKをカウン
トし、その出力がデコーダ4に入力される。デコーダ4
はカウンタ3のカウンタ出力に基づき、水平同期信号H
Dに代表される水平走査周期の各種信号を発生する。こ
れらのカウンタ1及び3としては、一般的にバイナリカ
ウンタや多項式カウンタが用いられる。
【0005】4ビットの場合のバイナリカウンタは、図
4に示すように、4個のフリップフロップからなり、各
フリップフロップの出力Qから4ビットのカウンタ出力
Q1〜Q4を得るように構成される。各フリップフロッ
プは、それぞれ下位側のフリップフロップの反転出力Q
Bをタイミング入力Tに受けて動作し、反転出力QBを
データ入力Dに帰還する。そして、最下位のフリップフ
ロップのタイミング入力Tに基本クロックCLKを与え
ることにより、入力される基本クロックCLKのクロッ
ク数に対応したバイナリデータがカウンタ出力Q1〜Q
4から得られることになる。4ビットのバイナリカウン
タの入力クロック数とカウンタ出力Q1〜Q4との関係
を表1に示す。
4に示すように、4個のフリップフロップからなり、各
フリップフロップの出力Qから4ビットのカウンタ出力
Q1〜Q4を得るように構成される。各フリップフロッ
プは、それぞれ下位側のフリップフロップの反転出力Q
Bをタイミング入力Tに受けて動作し、反転出力QBを
データ入力Dに帰還する。そして、最下位のフリップフ
ロップのタイミング入力Tに基本クロックCLKを与え
ることにより、入力される基本クロックCLKのクロッ
ク数に対応したバイナリデータがカウンタ出力Q1〜Q
4から得られることになる。4ビットのバイナリカウン
タの入力クロック数とカウンタ出力Q1〜Q4との関係
を表1に示す。
【0006】
【表1】
【0007】複数のフリップフロップで構成されるバイ
ナリカウンタにおいては、クロックが入力されるタイミ
ングで出力Qを変化させるフリップフロップの数、即
ち、変化ビットの数に従って消費電力が変動し、カウン
タ出力Q1〜Q4の変化に従う電源ノイズが発生する。
このような電源ノイズは、水平走査周期で動作するカウ
ンタの動作に同期して発生するため、撮像素子からの出
力に各水平走査期間内に同一のタイミングで重畳し、そ
の結果、再生画面上に縦縞となって表われる。
ナリカウンタにおいては、クロックが入力されるタイミ
ングで出力Qを変化させるフリップフロップの数、即
ち、変化ビットの数に従って消費電力が変動し、カウン
タ出力Q1〜Q4の変化に従う電源ノイズが発生する。
このような電源ノイズは、水平走査周期で動作するカウ
ンタの動作に同期して発生するため、撮像素子からの出
力に各水平走査期間内に同一のタイミングで重畳し、そ
の結果、再生画面上に縦縞となって表われる。
【0008】一方、4ビットの多項式カウンタは、図5
に示すように、4個のフリップフロップ及びXOR(排
他論理和)ゲートからなり、各フリップフロップの出力
Qから4ビットのカウンタ出力Q1〜Q4を得るように
構成される。共通の基本クロックCLKがタイミング入
力Tに与えられる4個のフリップフロップは、直列に接
続されてシフトレジスタを成し、第1段目のフリップフ
ロップの出力Qと第4段目のフリップフロップの出力Q
とがXORゲートに入力される。そして、XORゲート
の出力を第1段のフリップフロップのデータ入力Dに与
えることで、入力される基本クロックCLKのクロック
数にカウンタ出力Q1〜Q4が対応付けられる。このよ
うな多項式カウンタの入力クロック数とカウンタ出力Q
1〜Q4との関係を表2に示す。
に示すように、4個のフリップフロップ及びXOR(排
他論理和)ゲートからなり、各フリップフロップの出力
Qから4ビットのカウンタ出力Q1〜Q4を得るように
構成される。共通の基本クロックCLKがタイミング入
力Tに与えられる4個のフリップフロップは、直列に接
続されてシフトレジスタを成し、第1段目のフリップフ
ロップの出力Qと第4段目のフリップフロップの出力Q
とがXORゲートに入力される。そして、XORゲート
の出力を第1段のフリップフロップのデータ入力Dに与
えることで、入力される基本クロックCLKのクロック
数にカウンタ出力Q1〜Q4が対応付けられる。このよ
うな多項式カウンタの入力クロック数とカウンタ出力Q
1〜Q4との関係を表2に示す。
【0009】
【表2】
【0010】多項式カウンタのカウント動作において
は、変化ビットの数が急激に増減することがなくなるた
めに周期性の電源ノイズが低減される。ところで、この
多項式カウンタについては、XORゲートの入力に与え
られるフリップフロップ出力の組み合わせによりカウン
ト動作がそれぞれ変化するもので、表2に示す関係はそ
の一例である。
は、変化ビットの数が急激に増減することがなくなるた
めに周期性の電源ノイズが低減される。ところで、この
多項式カウンタについては、XORゲートの入力に与え
られるフリップフロップ出力の組み合わせによりカウン
ト動作がそれぞれ変化するもので、表2に示す関係はそ
の一例である。
【0011】
【発明が解決しようとする課題】ところが、多項式カウ
ンタにおいても変化ビットの数自体が最大でカウンタの
ビット数まで増大するため、電源ノイズのレベルについ
ては、バイナリカウンタの場合と同等のレベルである。
このため、カウンタのビット数が多くなると、電源ノイ
ズの影響が大きくなる。実際にNTSC方式対応の場
合、基本クロックCLKの周波数が14.32MHzで
1水平走査期間に910クロックがカウントされること
から、10ビット構成のカウンタが必要となり、この多
項式カウンタでは変化ビットの数が1〜10の間で増減
することになる。従って、バイナリカウンタを用いた場
合に比して再生画面上の縦縞は目立たなくなるものの、
再生画面上には広い幅のぼんやりとした縦縞が表われ
る。
ンタにおいても変化ビットの数自体が最大でカウンタの
ビット数まで増大するため、電源ノイズのレベルについ
ては、バイナリカウンタの場合と同等のレベルである。
このため、カウンタのビット数が多くなると、電源ノイ
ズの影響が大きくなる。実際にNTSC方式対応の場
合、基本クロックCLKの周波数が14.32MHzで
1水平走査期間に910クロックがカウントされること
から、10ビット構成のカウンタが必要となり、この多
項式カウンタでは変化ビットの数が1〜10の間で増減
することになる。従って、バイナリカウンタを用いた場
合に比して再生画面上の縦縞は目立たなくなるものの、
再生画面上には広い幅のぼんやりとした縦縞が表われ
る。
【0012】これらのカウンタの他にも、各ビットの状
態を判断してカウンタ出力を1ビットずつ変化させるグ
レイコードカウンタが、例えばCQ出版社発行「ASI
Cの論理回路設計法」(第6章カウンタ回路の設計法)
に示されているが、このグレイコードカウンタは、ビッ
ト数が多くなるに従って回路規模が大幅に増大するた
め、カウンタの多ビット化に適さず、集積回路を実現す
る際の障害となる。
態を判断してカウンタ出力を1ビットずつ変化させるグ
レイコードカウンタが、例えばCQ出版社発行「ASI
Cの論理回路設計法」(第6章カウンタ回路の設計法)
に示されているが、このグレイコードカウンタは、ビッ
ト数が多くなるに従って回路規模が大幅に増大するた
め、カウンタの多ビット化に適さず、集積回路を実現す
る際の障害となる。
【0013】そこで本発明は、大幅な回路規模の増大な
く、カウント動作の際に発生する周期性の電源ノイズを
低減した低ノイズカウンタを提供することを目的とす
る。
く、カウント動作の際に発生する周期性の電源ノイズを
低減した低ノイズカウンタを提供することを目的とす
る。
【0014】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、共通のクロックで動作する複数のフリップフロップ
の出力から上記クロックのクロック数に対応するカウン
ト値を得るカウンタであって、第nビットに対応するフ
リップフロップの入力に対して、第n−1ビットより下
位ビットに対応するフリップフロップの反転出力及び第
n−1ビットに対応するフリップフロップの非反転出力
の否定論理積と第nビットに対応するフリップフロップ
の反転出力との排他論理和を与えることにある。
解決するためになされたもので、その特徴とするところ
は、共通のクロックで動作する複数のフリップフロップ
の出力から上記クロックのクロック数に対応するカウン
ト値を得るカウンタであって、第nビットに対応するフ
リップフロップの入力に対して、第n−1ビットより下
位ビットに対応するフリップフロップの反転出力及び第
n−1ビットに対応するフリップフロップの非反転出力
の否定論理積と第nビットに対応するフリップフロップ
の反転出力との排他論理和を与えることにある。
【0015】
【作用】本発明によれば、第n−1ビットより下位ビッ
トの全てが、第n−1ビットの反対の論理と一致し、さ
らに第nビットと一致したときに、次のクロックの入力
で最下位のビット及び第nビットが反転するようになる
ため、カウンタ出力は、クロックをカウントする毎に、
最下位ビットを除く他のビットのうちの1ビットのみが
変化する。従って、カウント動作時のカウンタ出力の変
化ビットが常に2ビットとなり、周期性の電源ノイズが
抑圧される。
トの全てが、第n−1ビットの反対の論理と一致し、さ
らに第nビットと一致したときに、次のクロックの入力
で最下位のビット及び第nビットが反転するようになる
ため、カウンタ出力は、クロックをカウントする毎に、
最下位ビットを除く他のビットのうちの1ビットのみが
変化する。従って、カウント動作時のカウンタ出力の変
化ビットが常に2ビットとなり、周期性の電源ノイズが
抑圧される。
【0016】
【実施例】図1は、本発明の低ノイズカウンタの構成を
示すブロック図である。5ビット構成において、低ノイ
ズカウンタは、5個のフリップフロップF0〜F4、4
個のXORゲートX1〜X4及び3個のNANDゲート
N1〜N3からなり、各フリップフロップF0〜F4の
出力Qからカウンタ出力Q0〜Q4を得るように構成さ
れる。フリップフロップF0の反転出力QBは、フリッ
プフロップF0のデータ入力Dに接続され、さらにXO
RゲートX1及びNANDゲートN1〜N3の入力に接
続される。フリップフロップF1の出力Qは、NAND
ゲートN1の入力に接続され、反転出力QBは、XOR
ゲートX1及びNANDゲートN2、N3の入力に接続
されると共に、データ入力Dには、XORゲートX1の
出力が接続される。フリップフロップF2の出力Qは、
NANDゲートN2の入力に接続され、反転出力QB
は、XORゲートX2及びNANDゲートN3の入力に
接続される。このフリップフロップF2のデータ入力D
には、NANDゲートN1の出力を受けるXORゲート
X2の出力が接続される。フリップフロップF3、F4
についても、同様にしてデータ入力DにNANDゲート
N2、N3の出力とフリップフロップF3、F4の反転
出力QBとを受けるXORゲートX3、X4の出力が接
続される。そして、各フリップフロップF0〜F4のタ
イミング入力Tに共通の基本クロックCLKが与えら
れ、そのクロック数に対応するカウンタ出力Q1〜Q4
が各フリップフロップF0〜F4の出力Qから得られ
る。
示すブロック図である。5ビット構成において、低ノイ
ズカウンタは、5個のフリップフロップF0〜F4、4
個のXORゲートX1〜X4及び3個のNANDゲート
N1〜N3からなり、各フリップフロップF0〜F4の
出力Qからカウンタ出力Q0〜Q4を得るように構成さ
れる。フリップフロップF0の反転出力QBは、フリッ
プフロップF0のデータ入力Dに接続され、さらにXO
RゲートX1及びNANDゲートN1〜N3の入力に接
続される。フリップフロップF1の出力Qは、NAND
ゲートN1の入力に接続され、反転出力QBは、XOR
ゲートX1及びNANDゲートN2、N3の入力に接続
されると共に、データ入力Dには、XORゲートX1の
出力が接続される。フリップフロップF2の出力Qは、
NANDゲートN2の入力に接続され、反転出力QB
は、XORゲートX2及びNANDゲートN3の入力に
接続される。このフリップフロップF2のデータ入力D
には、NANDゲートN1の出力を受けるXORゲート
X2の出力が接続される。フリップフロップF3、F4
についても、同様にしてデータ入力DにNANDゲート
N2、N3の出力とフリップフロップF3、F4の反転
出力QBとを受けるXORゲートX3、X4の出力が接
続される。そして、各フリップフロップF0〜F4のタ
イミング入力Tに共通の基本クロックCLKが与えら
れ、そのクロック数に対応するカウンタ出力Q1〜Q4
が各フリップフロップF0〜F4の出力Qから得られ
る。
【0017】このような低ノイズカウンタにおいては、
第nビットに対応するフリップフロップFnのデータ入
力Dに対して、フリップフロップF0〜F(n−2)の
反転出力QB及びフリップフロップF(n−1)の出力
Qが入力されるNANDゲートN(n−1)の出力を受
けるXORゲートXnの出力が接続されるため、カウン
タのビット数を増設する際には、新たなフリップフロッ
プXORゲート及びNANDゲートをその規則に従って
接続すればよい。例えば、カウンタ出力Q4の上位側の
1ビットを得る場合には、フリップフロップF0〜F3
の反転出力QBとフリップフロップF4の出力QをNA
NDゲートの入力に接続し、その出力と新たなフリップ
フロップの反転出力QBとをXORゲートの入力に接続
すると共に、そのXORゲートの出力をフリップフロッ
プのデータ入力Dに接続すればよい。従って、1組のフ
リップフロップ、XORゲート及びNANDゲートを用
いてカウンタのビット数を1ビット増やすことができ、
ビット数の増設による回路規模の大幅な増大が抑圧され
る。
第nビットに対応するフリップフロップFnのデータ入
力Dに対して、フリップフロップF0〜F(n−2)の
反転出力QB及びフリップフロップF(n−1)の出力
Qが入力されるNANDゲートN(n−1)の出力を受
けるXORゲートXnの出力が接続されるため、カウン
タのビット数を増設する際には、新たなフリップフロッ
プXORゲート及びNANDゲートをその規則に従って
接続すればよい。例えば、カウンタ出力Q4の上位側の
1ビットを得る場合には、フリップフロップF0〜F3
の反転出力QBとフリップフロップF4の出力QをNA
NDゲートの入力に接続し、その出力と新たなフリップ
フロップの反転出力QBとをXORゲートの入力に接続
すると共に、そのXORゲートの出力をフリップフロッ
プのデータ入力Dに接続すればよい。従って、1組のフ
リップフロップ、XORゲート及びNANDゲートを用
いてカウンタのビット数を1ビット増やすことができ、
ビット数の増設による回路規模の大幅な増大が抑圧され
る。
【0018】低ノイズカウンタの入力クロック数とカウ
ンタ出力Q0〜Q4との関係を表3に示す。
ンタ出力Q0〜Q4との関係を表3に示す。
【0019】
【表3】
【0020】この低ノイズカウンタでは、あるビットが
「1」で、それより下位のビットが全て「0」となる
と、次のクロックの入力により、その上位側のビットを
反転させるように動作する。例えば、クロック数が7の
とき、カウンタ出力Q3が「1」でそれより下位のカウ
ンタ出力Q0〜Q2が「0」であれば、クロック数が8
となったときにカウンタ出力Q1が「0」から「1」と
なる。同様に、クロック数が11のとき、カウンタ出力
Q2が「1」でそれより下位のカウンタ出力Q0、Q1
が「0」であると、クロック数が12となったときに、
カウンタ出力Q3が「1」から「0」に反転する。尚、
最下位のカウンタ出力Q0については、クロックが入力
される度に反転している。このようなカウンタ出力Q1
〜Q4の変化により32クロック周期で動作することに
なる。従って、変化ビットの数が常に2となり、変化ビ
ットの数が周期的に変化することに起因する周期的な電
源ノイズは解消される。
「1」で、それより下位のビットが全て「0」となる
と、次のクロックの入力により、その上位側のビットを
反転させるように動作する。例えば、クロック数が7の
とき、カウンタ出力Q3が「1」でそれより下位のカウ
ンタ出力Q0〜Q2が「0」であれば、クロック数が8
となったときにカウンタ出力Q1が「0」から「1」と
なる。同様に、クロック数が11のとき、カウンタ出力
Q2が「1」でそれより下位のカウンタ出力Q0、Q1
が「0」であると、クロック数が12となったときに、
カウンタ出力Q3が「1」から「0」に反転する。尚、
最下位のカウンタ出力Q0については、クロックが入力
される度に反転している。このようなカウンタ出力Q1
〜Q4の変化により32クロック周期で動作することに
なる。従って、変化ビットの数が常に2となり、変化ビ
ットの数が周期的に変化することに起因する周期的な電
源ノイズは解消される。
【0021】ところで、カウンタ出力Q0〜Q4のうち
最下位のカウンタ出力Q0を省き、カウンタ出力Q1〜
Q4を4ビットのカウンタ出力として利用すれば変化ビ
ットの数が常に1となるグレイコードカウンタと同様の
カウント動作を実現することができる。この場合、クロ
ック数0〜15の間のカウンタ出力Q1〜Q4と、クロ
ック数16〜31の間のカウンタ出力Q1〜Q4とが等
しくなる(但し配列は逆の順となる)ため、カウンタ出
力Q1〜Q4が「0000」から「1000」までの間
で最大16クロック周期で動作させる。
最下位のカウンタ出力Q0を省き、カウンタ出力Q1〜
Q4を4ビットのカウンタ出力として利用すれば変化ビ
ットの数が常に1となるグレイコードカウンタと同様の
カウント動作を実現することができる。この場合、クロ
ック数0〜15の間のカウンタ出力Q1〜Q4と、クロ
ック数16〜31の間のカウンタ出力Q1〜Q4とが等
しくなる(但し配列は逆の順となる)ため、カウンタ出
力Q1〜Q4が「0000」から「1000」までの間
で最大16クロック周期で動作させる。
【0022】図2は、他の実施例を示すブロック図であ
る。ここでは、各フリップフロップF0〜F4を初期設
定するためのプリセット回路Sを設けた点を特徴として
おり、その他の部分は図1と同一で、同一部分に同一符
号が付してある。プリセット回路Sは、プリセット信号
PSTに従ってプリセットデータD0〜D4あるいはX
ORゲートX1〜X4の出力を選択的にフリップフロッ
プF0〜F4のデータ入力Dに供給するもので、プリセ
ット信号PSTが「1」のとき(初期設定時)には、プ
リセットデータD0〜D4をフリップフロップF0〜F
4のデータ入力Dに供給し、プリセット信号PSTが
「0」のとき(カウント動作時)には、XORゲートX
1〜X4の出力をフリップフロップF0〜F4のデータ
入力Dに供給するように構成される。これにより、カウ
ント動作を開始する前に各フリップフロップF0〜F4
にプリセットデータD0〜D4が設定され、このプリセ
ットデータD0〜D4に基づいてカウント動作が開始さ
れる。
る。ここでは、各フリップフロップF0〜F4を初期設
定するためのプリセット回路Sを設けた点を特徴として
おり、その他の部分は図1と同一で、同一部分に同一符
号が付してある。プリセット回路Sは、プリセット信号
PSTに従ってプリセットデータD0〜D4あるいはX
ORゲートX1〜X4の出力を選択的にフリップフロッ
プF0〜F4のデータ入力Dに供給するもので、プリセ
ット信号PSTが「1」のとき(初期設定時)には、プ
リセットデータD0〜D4をフリップフロップF0〜F
4のデータ入力Dに供給し、プリセット信号PSTが
「0」のとき(カウント動作時)には、XORゲートX
1〜X4の出力をフリップフロップF0〜F4のデータ
入力Dに供給するように構成される。これにより、カウ
ント動作を開始する前に各フリップフロップF0〜F4
にプリセットデータD0〜D4が設定され、このプリセ
ットデータD0〜D4に基づいてカウント動作が開始さ
れる。
【0023】以上の実施例においては、各フリップフロ
ップF0〜F4の出力Q及び反転出力QBをNANDゲ
ートN1〜N3で受ける場合を例示したが、このほかの
論理ゲートを用いて構成することも可能である。例え
ば、NORゲートを用いる場合には、それぞれのフリッ
プフロップF0〜F4の出力Qと反転出力QBとを反転
させてNORゲートの入力に接続し、その出力を反転さ
せてXORゲートX1〜X4の入力に接続するようにす
る。
ップF0〜F4の出力Q及び反転出力QBをNANDゲ
ートN1〜N3で受ける場合を例示したが、このほかの
論理ゲートを用いて構成することも可能である。例え
ば、NORゲートを用いる場合には、それぞれのフリッ
プフロップF0〜F4の出力Qと反転出力QBとを反転
させてNORゲートの入力に接続し、その出力を反転さ
せてXORゲートX1〜X4の入力に接続するようにす
る。
【0024】
【発明の効果】本発明によれば、カウンタ出力の変化ビ
ットを常に一定にすることができるため、カウンタを構
成するフリップフロップで消費される電力が一定となっ
て周期性の電源ノイズが解消される。従って、撮像素子
の駆動回路を構成する場合に、同期系回路と駆動系回路
とをワンチップ化した場合でも、撮像素子の駆動クロッ
クに周期性の電源ノイズが重畳することがなくなり、撮
像素子を安定して駆動できる駆動回路を実現できる。
ットを常に一定にすることができるため、カウンタを構
成するフリップフロップで消費される電力が一定となっ
て周期性の電源ノイズが解消される。従って、撮像素子
の駆動回路を構成する場合に、同期系回路と駆動系回路
とをワンチップ化した場合でも、撮像素子の駆動クロッ
クに周期性の電源ノイズが重畳することがなくなり、撮
像素子を安定して駆動できる駆動回路を実現できる。
【図1】本発明の低ノイズカウンタの構成を示すブロッ
ク図である。
ク図である。
【図2】本発明の他の実施例を示すブロック図である。
【図3】撮像装置の駆動回路の一部の構成を示すブロッ
ク路図である。
ク路図である。
【図4】バイナリカウンタの構成を示すブロック図であ
る。
る。
【図5】多項式カウンタの構成を示すブロック図であ
る。
る。
F0〜F4 フリップフロップ X1〜X4 XORゲート N1〜N3 NANDゲート S プリセット回路
Claims (3)
- 【請求項1】 共通のクロックで動作する複数のフリッ
プフロップの出力から上記クロックのクロック数に対応
するカウント値を得るカウンタであって、第nビット
(nは整数)に対応するフリップフロップの入力に対し
て、第n−1ビットより下位ビットに対応するフリップ
フロップの反転出力及び第n−1ビットに対応するフリ
ップフロップの非反転出力の否定論理積と第nビットに
対応するフリップフロップの反転出力との排他論理和を
与えることを特徴とする低ノイズカウンタ。 - 【請求項2】 各フリップフロップの初期状態を設定す
る初期データと上記排他論理和とを選択して上記各フリ
ップフロップの入力に与える初期設定手段を有すること
を特徴とする請求項1記載の低ノイズカウンタ。 - 【請求項3】 最下位ビットを除いた上位ビットに対応
するフリップフロップの出力をカウント値として出力す
ることを特徴とする請求項1記載の低ノイズカウンタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3218861A JPH05183426A (ja) | 1991-08-29 | 1991-08-29 | 低ノイズカウンタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3218861A JPH05183426A (ja) | 1991-08-29 | 1991-08-29 | 低ノイズカウンタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05183426A true JPH05183426A (ja) | 1993-07-23 |
Family
ID=16726471
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3218861A Pending JPH05183426A (ja) | 1991-08-29 | 1991-08-29 | 低ノイズカウンタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05183426A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011004092A (ja) * | 2009-06-17 | 2011-01-06 | Sharp Corp | Ad変換装置、固体撮像装置および電子情報機器 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03108965A (ja) * | 1989-09-22 | 1991-05-09 | Fuji Photo Film Co Ltd | 画素欠陥補償システム |
JPH04219082A (ja) * | 1990-05-09 | 1992-08-10 | Matsushita Electric Ind Co Ltd | 撮像装置およびそれに用いるカウンタ回路 |
JPH04223618A (ja) * | 1990-12-25 | 1992-08-13 | Matsushita Electron Corp | 半導体装置 |
-
1991
- 1991-08-29 JP JP3218861A patent/JPH05183426A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03108965A (ja) * | 1989-09-22 | 1991-05-09 | Fuji Photo Film Co Ltd | 画素欠陥補償システム |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011004092A (ja) * | 2009-06-17 | 2011-01-06 | Sharp Corp | Ad変換装置、固体撮像装置および電子情報機器 |
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