JPH05183426A - 低ノイズカウンタ - Google Patents
低ノイズカウンタInfo
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- JPH05183426A JPH05183426A JP3218861A JP21886191A JPH05183426A JP H05183426 A JPH05183426 A JP H05183426A JP 3218861 A JP3218861 A JP 3218861A JP 21886191 A JP21886191 A JP 21886191A JP H05183426 A JPH05183426 A JP H05183426A
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- JP
- Japan
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- flip
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- counter
- flop
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Abstract
(57)【要約】
【目的】 カウンタ出力の変化ビットの数を一定にし
て、カウント動作時に発生する周期性の電源ノイズを抑
圧する。 【構成】 フリップフロップＦ０〜Ｆ（ｎ−２）の反転
出力ＱＢ及びフリップフロップＦ（ｎ−１）の出力Ｑを
ＮＡＮＤゲートＮ（ｎ−１）に入力し、そのＮＡＮＤゲ
ートＮ（ｎ−１）の出力と第ｎビットのフリップフロッ
プＦｎの反転出力ＱＢとをＸＯＲゲートＸｎに入力す
る。このＸＯＲゲートＸｎの出力をフリップフロップＦ
ｎのデータ入力Ｄに接続し、各フリップフロップＦ０〜
Ｆ４のタイミング入力に基本クロックＣＬＫを与えて各
フリップフロップＦ０〜Ｆ４の出力Ｑからカウンタ出力
Ｑ１〜Ｑ４を得る。
て、カウント動作時に発生する周期性の電源ノイズを抑
圧する。 【構成】 フリップフロップＦ０〜Ｆ（ｎ−２）の反転
出力ＱＢ及びフリップフロップＦ（ｎ−１）の出力Ｑを
ＮＡＮＤゲートＮ（ｎ−１）に入力し、そのＮＡＮＤゲ
ートＮ（ｎ−１）の出力と第ｎビットのフリップフロッ
プＦｎの反転出力ＱＢとをＸＯＲゲートＸｎに入力す
る。このＸＯＲゲートＸｎの出力をフリップフロップＦ
ｎのデータ入力Ｄに接続し、各フリップフロップＦ０〜
Ｆ４のタイミング入力に基本クロックＣＬＫを与えて各
フリップフロップＦ０〜Ｆ４の出力Ｑからカウンタ出力
Ｑ１〜Ｑ４を得る。
Description
【０００１】
【産業上の利用分野】本発明は、周期性のノイズを低減
させる低ノイズカウンタに関する。
させる低ノイズカウンタに関する。
【０００２】
【従来の技術】ＣＣＤ固体撮像素子を用いたテレビカメ
ラの如き撮像装置においては、テレビジョン同期信号に
基づいて撮像素子の動作タイミングが設定され、このタ
イミングに従って撮像素子の駆動クロックが作成され
る。このような撮像素子の駆動回路を構成する場合、同
期信号を作成する同期系の回路と駆動クロックを作成す
る駆動系の回路とをワンチップ化し、単一の集積回路で
実現することが望まれる。
ラの如き撮像装置においては、テレビジョン同期信号に
基づいて撮像素子の動作タイミングが設定され、このタ
イミングに従って撮像素子の駆動クロックが作成され
る。このような撮像素子の駆動回路を構成する場合、同
期信号を作成する同期系の回路と駆動クロックを作成す
る駆動系の回路とをワンチップ化し、単一の集積回路で
実現することが望まれる。
【０００３】しかしながら、両回路をワンチップ化する
と発振源の相違に起因するビートノイズの発生や、同期
系の回路に内蔵されるカウンタの回路動作による周期性
ノイズの発生等の問題が生じる。このうち、ビートノイ
ズの発生については、両回路の発振源を共通化すること
で解消できるものの、周期性ノイズについてはカウンタ
の回路動作自体が電源ノイズの原因となるため解消は困
難である。
と発振源の相違に起因するビートノイズの発生や、同期
系の回路に内蔵されるカウンタの回路動作による周期性
ノイズの発生等の問題が生じる。このうち、ビートノイ
ズの発生については、両回路の発振源を共通化すること
で解消できるものの、周期性ノイズについてはカウンタ
の回路動作自体が電源ノイズの原因となるため解消は困
難である。
【０００４】図３は、従来の同期系回路の構成の一部を
示すブロック図である。カウンタ１は、基本クロックＣ
ＬＫをカウントして水平走査周期で動作するもので、カ
ウンタ１の出力が所定の値になったときにデコーダ２が
リセットパルスＲＥＳを発生してカウンタ１をリセット
するように構成されている。また、第２のカウンタ３
は、デコーダ２からのリセットパルスＲＥＳでリセット
され、カウンタ１と同様に基本クロックＣＬＫをカウン
トし、その出力がデコーダ４に入力される。デコーダ４
はカウンタ３のカウンタ出力に基づき、水平同期信号Ｈ
Ｄに代表される水平走査周期の各種信号を発生する。こ
れらのカウンタ１及び３としては、一般的にバイナリカ
ウンタや多項式カウンタが用いられる。
示すブロック図である。カウンタ１は、基本クロックＣ
ＬＫをカウントして水平走査周期で動作するもので、カ
ウンタ１の出力が所定の値になったときにデコーダ２が
リセットパルスＲＥＳを発生してカウンタ１をリセット
するように構成されている。また、第２のカウンタ３
は、デコーダ２からのリセットパルスＲＥＳでリセット
され、カウンタ１と同様に基本クロックＣＬＫをカウン
トし、その出力がデコーダ４に入力される。デコーダ４
はカウンタ３のカウンタ出力に基づき、水平同期信号Ｈ
Ｄに代表される水平走査周期の各種信号を発生する。こ
れらのカウンタ１及び３としては、一般的にバイナリカ
ウンタや多項式カウンタが用いられる。
【０００５】４ビットの場合のバイナリカウンタは、図
４に示すように、４個のフリップフロップからなり、各
フリップフロップの出力Ｑから４ビットのカウンタ出力
Ｑ１〜Ｑ４を得るように構成される。各フリップフロッ
プは、それぞれ下位側のフリップフロップの反転出力Ｑ
Ｂをタイミング入力Ｔに受けて動作し、反転出力ＱＢを
データ入力Ｄに帰還する。そして、最下位のフリップフ
ロップのタイミング入力Ｔに基本クロックＣＬＫを与え
ることにより、入力される基本クロックＣＬＫのクロッ
ク数に対応したバイナリデータがカウンタ出力Ｑ１〜Ｑ
４から得られることになる。４ビットのバイナリカウン
タの入力クロック数とカウンタ出力Ｑ１〜Ｑ４との関係
を表１に示す。
４に示すように、４個のフリップフロップからなり、各
フリップフロップの出力Ｑから４ビットのカウンタ出力
Ｑ１〜Ｑ４を得るように構成される。各フリップフロッ
プは、それぞれ下位側のフリップフロップの反転出力Ｑ
Ｂをタイミング入力Ｔに受けて動作し、反転出力ＱＢを
データ入力Ｄに帰還する。そして、最下位のフリップフ
ロップのタイミング入力Ｔに基本クロックＣＬＫを与え
ることにより、入力される基本クロックＣＬＫのクロッ
ク数に対応したバイナリデータがカウンタ出力Ｑ１〜Ｑ
４から得られることになる。４ビットのバイナリカウン
タの入力クロック数とカウンタ出力Ｑ１〜Ｑ４との関係
を表１に示す。
【０００６】
【表１】
【０００７】複数のフリップフロップで構成されるバイ
ナリカウンタにおいては、クロックが入力されるタイミ
ングで出力Ｑを変化させるフリップフロップの数、即
ち、変化ビットの数に従って消費電力が変動し、カウン
タ出力Ｑ１〜Ｑ４の変化に従う電源ノイズが発生する。
このような電源ノイズは、水平走査周期で動作するカウ
ンタの動作に同期して発生するため、撮像素子からの出
力に各水平走査期間内に同一のタイミングで重畳し、そ
の結果、再生画面上に縦縞となって表われる。
ナリカウンタにおいては、クロックが入力されるタイミ
ングで出力Ｑを変化させるフリップフロップの数、即
ち、変化ビットの数に従って消費電力が変動し、カウン
タ出力Ｑ１〜Ｑ４の変化に従う電源ノイズが発生する。
このような電源ノイズは、水平走査周期で動作するカウ
ンタの動作に同期して発生するため、撮像素子からの出
力に各水平走査期間内に同一のタイミングで重畳し、そ
の結果、再生画面上に縦縞となって表われる。
【０００８】一方、４ビットの多項式カウンタは、図５
に示すように、４個のフリップフロップ及びＸＯＲ（排
他論理和）ゲートからなり、各フリップフロップの出力
Ｑから４ビットのカウンタ出力Ｑ１〜Ｑ４を得るように
構成される。共通の基本クロックＣＬＫがタイミング入
力Ｔに与えられる４個のフリップフロップは、直列に接
続されてシフトレジスタを成し、第１段目のフリップフ
ロップの出力Ｑと第４段目のフリップフロップの出力Ｑ
とがＸＯＲゲートに入力される。そして、ＸＯＲゲート
の出力を第１段のフリップフロップのデータ入力Ｄに与
えることで、入力される基本クロックＣＬＫのクロック
数にカウンタ出力Ｑ１〜Ｑ４が対応付けられる。このよ
うな多項式カウンタの入力クロック数とカウンタ出力Ｑ
１〜Ｑ４との関係を表２に示す。
に示すように、４個のフリップフロップ及びＸＯＲ（排
他論理和）ゲートからなり、各フリップフロップの出力
Ｑから４ビットのカウンタ出力Ｑ１〜Ｑ４を得るように
構成される。共通の基本クロックＣＬＫがタイミング入
力Ｔに与えられる４個のフリップフロップは、直列に接
続されてシフトレジスタを成し、第１段目のフリップフ
ロップの出力Ｑと第４段目のフリップフロップの出力Ｑ
とがＸＯＲゲートに入力される。そして、ＸＯＲゲート
の出力を第１段のフリップフロップのデータ入力Ｄに与
えることで、入力される基本クロックＣＬＫのクロック
数にカウンタ出力Ｑ１〜Ｑ４が対応付けられる。このよ
うな多項式カウンタの入力クロック数とカウンタ出力Ｑ
１〜Ｑ４との関係を表２に示す。
【０００９】
【表２】
【００１０】多項式カウンタのカウント動作において
は、変化ビットの数が急激に増減することがなくなるた
めに周期性の電源ノイズが低減される。ところで、この
多項式カウンタについては、ＸＯＲゲートの入力に与え
られるフリップフロップ出力の組み合わせによりカウン
ト動作がそれぞれ変化するもので、表２に示す関係はそ
の一例である。
は、変化ビットの数が急激に増減することがなくなるた
めに周期性の電源ノイズが低減される。ところで、この
多項式カウンタについては、ＸＯＲゲートの入力に与え
られるフリップフロップ出力の組み合わせによりカウン
ト動作がそれぞれ変化するもので、表２に示す関係はそ
の一例である。
【００１１】
【発明が解決しようとする課題】ところが、多項式カウ
ンタにおいても変化ビットの数自体が最大でカウンタの
ビット数まで増大するため、電源ノイズのレベルについ
ては、バイナリカウンタの場合と同等のレベルである。
このため、カウンタのビット数が多くなると、電源ノイ
ズの影響が大きくなる。実際にＮＴＳＣ方式対応の場
合、基本クロックＣＬＫの周波数が１４．３２ＭＨｚで
１水平走査期間に９１０クロックがカウントされること
から、１０ビット構成のカウンタが必要となり、この多
項式カウンタでは変化ビットの数が１〜１０の間で増減
することになる。従って、バイナリカウンタを用いた場
合に比して再生画面上の縦縞は目立たなくなるものの、
再生画面上には広い幅のぼんやりとした縦縞が表われ
る。
ンタにおいても変化ビットの数自体が最大でカウンタの
ビット数まで増大するため、電源ノイズのレベルについ
ては、バイナリカウンタの場合と同等のレベルである。
このため、カウンタのビット数が多くなると、電源ノイ
ズの影響が大きくなる。実際にＮＴＳＣ方式対応の場
合、基本クロックＣＬＫの周波数が１４．３２ＭＨｚで
１水平走査期間に９１０クロックがカウントされること
から、１０ビット構成のカウンタが必要となり、この多
項式カウンタでは変化ビットの数が１〜１０の間で増減
することになる。従って、バイナリカウンタを用いた場
合に比して再生画面上の縦縞は目立たなくなるものの、
再生画面上には広い幅のぼんやりとした縦縞が表われ
る。
【００１２】これらのカウンタの他にも、各ビットの状
態を判断してカウンタ出力を１ビットずつ変化させるグ
レイコードカウンタが、例えばＣＱ出版社発行「ＡＳＩ
Ｃの論理回路設計法」（第６章カウンタ回路の設計法）
に示されているが、このグレイコードカウンタは、ビッ
ト数が多くなるに従って回路規模が大幅に増大するた
め、カウンタの多ビット化に適さず、集積回路を実現す
る際の障害となる。
態を判断してカウンタ出力を１ビットずつ変化させるグ
レイコードカウンタが、例えばＣＱ出版社発行「ＡＳＩ
Ｃの論理回路設計法」（第６章カウンタ回路の設計法）
に示されているが、このグレイコードカウンタは、ビッ
ト数が多くなるに従って回路規模が大幅に増大するた
め、カウンタの多ビット化に適さず、集積回路を実現す
る際の障害となる。
【００１３】そこで本発明は、大幅な回路規模の増大な
く、カウント動作の際に発生する周期性の電源ノイズを
低減した低ノイズカウンタを提供することを目的とす
る。
く、カウント動作の際に発生する周期性の電源ノイズを
低減した低ノイズカウンタを提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、共通のクロックで動作する複数のフリップフロップ
の出力から上記クロックのクロック数に対応するカウン
ト値を得るカウンタであって、第ｎビットに対応するフ
リップフロップの入力に対して、第ｎ−１ビットより下
位ビットに対応するフリップフロップの反転出力及び第
ｎ−１ビットに対応するフリップフロップの非反転出力
の否定論理積と第ｎビットに対応するフリップフロップ
の反転出力との排他論理和を与えることにある。
解決するためになされたもので、その特徴とするところ
は、共通のクロックで動作する複数のフリップフロップ
の出力から上記クロックのクロック数に対応するカウン
ト値を得るカウンタであって、第ｎビットに対応するフ
リップフロップの入力に対して、第ｎ−１ビットより下
位ビットに対応するフリップフロップの反転出力及び第
ｎ−１ビットに対応するフリップフロップの非反転出力
の否定論理積と第ｎビットに対応するフリップフロップ
の反転出力との排他論理和を与えることにある。
【００１５】
【作用】本発明によれば、第ｎ−１ビットより下位ビッ
トの全てが、第ｎ−１ビットの反対の論理と一致し、さ
らに第ｎビットと一致したときに、次のクロックの入力
で最下位のビット及び第ｎビットが反転するようになる
ため、カウンタ出力は、クロックをカウントする毎に、
最下位ビットを除く他のビットのうちの１ビットのみが
変化する。従って、カウント動作時のカウンタ出力の変
化ビットが常に２ビットとなり、周期性の電源ノイズが
抑圧される。
トの全てが、第ｎ−１ビットの反対の論理と一致し、さ
らに第ｎビットと一致したときに、次のクロックの入力
で最下位のビット及び第ｎビットが反転するようになる
ため、カウンタ出力は、クロックをカウントする毎に、
最下位ビットを除く他のビットのうちの１ビットのみが
変化する。従って、カウント動作時のカウンタ出力の変
化ビットが常に２ビットとなり、周期性の電源ノイズが
抑圧される。
【００１６】
【実施例】図１は、本発明の低ノイズカウンタの構成を
示すブロック図である。５ビット構成において、低ノイ
ズカウンタは、５個のフリップフロップＦ０〜Ｆ４、４
個のＸＯＲゲートＸ１〜Ｘ４及び３個のＮＡＮＤゲート
Ｎ１〜Ｎ３からなり、各フリップフロップＦ０〜Ｆ４の
出力Ｑからカウンタ出力Ｑ０〜Ｑ４を得るように構成さ
れる。フリップフロップＦ０の反転出力ＱＢは、フリッ
プフロップＦ０のデータ入力Ｄに接続され、さらにＸＯ
ＲゲートＸ１及びＮＡＮＤゲートＮ１〜Ｎ３の入力に接
続される。フリップフロップＦ１の出力Ｑは、ＮＡＮＤ
ゲートＮ１の入力に接続され、反転出力ＱＢは、ＸＯＲ
ゲートＸ１及びＮＡＮＤゲートＮ２、Ｎ３の入力に接続
されると共に、データ入力Ｄには、ＸＯＲゲートＸ１の
出力が接続される。フリップフロップＦ２の出力Ｑは、
ＮＡＮＤゲートＮ２の入力に接続され、反転出力ＱＢ
は、ＸＯＲゲートＸ２及びＮＡＮＤゲートＮ３の入力に
接続される。このフリップフロップＦ２のデータ入力Ｄ
には、ＮＡＮＤゲートＮ１の出力を受けるＸＯＲゲート
Ｘ２の出力が接続される。フリップフロップＦ３、Ｆ４
についても、同様にしてデータ入力ＤにＮＡＮＤゲート
Ｎ２、Ｎ３の出力とフリップフロップＦ３、Ｆ４の反転
出力ＱＢとを受けるＸＯＲゲートＸ３、Ｘ４の出力が接
続される。そして、各フリップフロップＦ０〜Ｆ４のタ
イミング入力Ｔに共通の基本クロックＣＬＫが与えら
れ、そのクロック数に対応するカウンタ出力Ｑ１〜Ｑ４
が各フリップフロップＦ０〜Ｆ４の出力Ｑから得られ
る。
示すブロック図である。５ビット構成において、低ノイ
ズカウンタは、５個のフリップフロップＦ０〜Ｆ４、４
個のＸＯＲゲートＸ１〜Ｘ４及び３個のＮＡＮＤゲート
Ｎ１〜Ｎ３からなり、各フリップフロップＦ０〜Ｆ４の
出力Ｑからカウンタ出力Ｑ０〜Ｑ４を得るように構成さ
れる。フリップフロップＦ０の反転出力ＱＢは、フリッ
プフロップＦ０のデータ入力Ｄに接続され、さらにＸＯ
ＲゲートＸ１及びＮＡＮＤゲートＮ１〜Ｎ３の入力に接
続される。フリップフロップＦ１の出力Ｑは、ＮＡＮＤ
ゲートＮ１の入力に接続され、反転出力ＱＢは、ＸＯＲ
ゲートＸ１及びＮＡＮＤゲートＮ２、Ｎ３の入力に接続
されると共に、データ入力Ｄには、ＸＯＲゲートＸ１の
出力が接続される。フリップフロップＦ２の出力Ｑは、
ＮＡＮＤゲートＮ２の入力に接続され、反転出力ＱＢ
は、ＸＯＲゲートＸ２及びＮＡＮＤゲートＮ３の入力に
接続される。このフリップフロップＦ２のデータ入力Ｄ
には、ＮＡＮＤゲートＮ１の出力を受けるＸＯＲゲート
Ｘ２の出力が接続される。フリップフロップＦ３、Ｆ４
についても、同様にしてデータ入力ＤにＮＡＮＤゲート
Ｎ２、Ｎ３の出力とフリップフロップＦ３、Ｆ４の反転
出力ＱＢとを受けるＸＯＲゲートＸ３、Ｘ４の出力が接
続される。そして、各フリップフロップＦ０〜Ｆ４のタ
イミング入力Ｔに共通の基本クロックＣＬＫが与えら
れ、そのクロック数に対応するカウンタ出力Ｑ１〜Ｑ４
が各フリップフロップＦ０〜Ｆ４の出力Ｑから得られ
る。
【００１７】このような低ノイズカウンタにおいては、
第ｎビットに対応するフリップフロップＦｎのデータ入
力Ｄに対して、フリップフロップＦ０〜Ｆ（ｎ−２）の
反転出力ＱＢ及びフリップフロップＦ（ｎ−１）の出力
Ｑが入力されるＮＡＮＤゲートＮ（ｎ−１）の出力を受
けるＸＯＲゲートＸｎの出力が接続されるため、カウン
タのビット数を増設する際には、新たなフリップフロッ
プＸＯＲゲート及びＮＡＮＤゲートをその規則に従って
接続すればよい。例えば、カウンタ出力Ｑ４の上位側の
１ビットを得る場合には、フリップフロップＦ０〜Ｆ３
の反転出力ＱＢとフリップフロップＦ４の出力ＱをＮＡ
ＮＤゲートの入力に接続し、その出力と新たなフリップ
フロップの反転出力ＱＢとをＸＯＲゲートの入力に接続
すると共に、そのＸＯＲゲートの出力をフリップフロッ
プのデータ入力Ｄに接続すればよい。従って、１組のフ
リップフロップ、ＸＯＲゲート及びＮＡＮＤゲートを用
いてカウンタのビット数を１ビット増やすことができ、
ビット数の増設による回路規模の大幅な増大が抑圧され
る。
第ｎビットに対応するフリップフロップＦｎのデータ入
力Ｄに対して、フリップフロップＦ０〜Ｆ（ｎ−２）の
反転出力ＱＢ及びフリップフロップＦ（ｎ−１）の出力
Ｑが入力されるＮＡＮＤゲートＮ（ｎ−１）の出力を受
けるＸＯＲゲートＸｎの出力が接続されるため、カウン
タのビット数を増設する際には、新たなフリップフロッ
プＸＯＲゲート及びＮＡＮＤゲートをその規則に従って
接続すればよい。例えば、カウンタ出力Ｑ４の上位側の
１ビットを得る場合には、フリップフロップＦ０〜Ｆ３
の反転出力ＱＢとフリップフロップＦ４の出力ＱをＮＡ
ＮＤゲートの入力に接続し、その出力と新たなフリップ
フロップの反転出力ＱＢとをＸＯＲゲートの入力に接続
すると共に、そのＸＯＲゲートの出力をフリップフロッ
プのデータ入力Ｄに接続すればよい。従って、１組のフ
リップフロップ、ＸＯＲゲート及びＮＡＮＤゲートを用
いてカウンタのビット数を１ビット増やすことができ、
ビット数の増設による回路規模の大幅な増大が抑圧され
る。
【００１８】低ノイズカウンタの入力クロック数とカウ
ンタ出力Ｑ０〜Ｑ４との関係を表３に示す。
ンタ出力Ｑ０〜Ｑ４との関係を表３に示す。
【００１９】
【表３】
【００２０】この低ノイズカウンタでは、あるビットが
「１」で、それより下位のビットが全て「０」となる
と、次のクロックの入力により、その上位側のビットを
反転させるように動作する。例えば、クロック数が７の
とき、カウンタ出力Ｑ３が「１」でそれより下位のカウ
ンタ出力Ｑ０〜Ｑ２が「０」であれば、クロック数が８
となったときにカウンタ出力Ｑ１が「０」から「１」と
なる。同様に、クロック数が１１のとき、カウンタ出力
Ｑ２が「１」でそれより下位のカウンタ出力Ｑ０、Ｑ１
が「０」であると、クロック数が１２となったときに、
カウンタ出力Ｑ３が「１」から「０」に反転する。尚、
最下位のカウンタ出力Ｑ０については、クロックが入力
される度に反転している。このようなカウンタ出力Ｑ１
〜Ｑ４の変化により３２クロック周期で動作することに
なる。従って、変化ビットの数が常に２となり、変化ビ
ットの数が周期的に変化することに起因する周期的な電
源ノイズは解消される。
「１」で、それより下位のビットが全て「０」となる
と、次のクロックの入力により、その上位側のビットを
反転させるように動作する。例えば、クロック数が７の
とき、カウンタ出力Ｑ３が「１」でそれより下位のカウ
ンタ出力Ｑ０〜Ｑ２が「０」であれば、クロック数が８
となったときにカウンタ出力Ｑ１が「０」から「１」と
なる。同様に、クロック数が１１のとき、カウンタ出力
Ｑ２が「１」でそれより下位のカウンタ出力Ｑ０、Ｑ１
が「０」であると、クロック数が１２となったときに、
カウンタ出力Ｑ３が「１」から「０」に反転する。尚、
最下位のカウンタ出力Ｑ０については、クロックが入力
される度に反転している。このようなカウンタ出力Ｑ１
〜Ｑ４の変化により３２クロック周期で動作することに
なる。従って、変化ビットの数が常に２となり、変化ビ
ットの数が周期的に変化することに起因する周期的な電
源ノイズは解消される。
【００２１】ところで、カウンタ出力Ｑ０〜Ｑ４のうち
最下位のカウンタ出力Ｑ０を省き、カウンタ出力Ｑ１〜
Ｑ４を４ビットのカウンタ出力として利用すれば変化ビ
ットの数が常に１となるグレイコードカウンタと同様の
カウント動作を実現することができる。この場合、クロ
ック数０〜１５の間のカウンタ出力Ｑ１〜Ｑ４と、クロ
ック数１６〜３１の間のカウンタ出力Ｑ１〜Ｑ４とが等
しくなる（但し配列は逆の順となる）ため、カウンタ出
力Ｑ１〜Ｑ４が「００００」から「１０００」までの間
で最大１６クロック周期で動作させる。
最下位のカウンタ出力Ｑ０を省き、カウンタ出力Ｑ１〜
Ｑ４を４ビットのカウンタ出力として利用すれば変化ビ
ットの数が常に１となるグレイコードカウンタと同様の
カウント動作を実現することができる。この場合、クロ
ック数０〜１５の間のカウンタ出力Ｑ１〜Ｑ４と、クロ
ック数１６〜３１の間のカウンタ出力Ｑ１〜Ｑ４とが等
しくなる（但し配列は逆の順となる）ため、カウンタ出
力Ｑ１〜Ｑ４が「００００」から「１０００」までの間
で最大１６クロック周期で動作させる。
【００２２】図２は、他の実施例を示すブロック図であ
る。ここでは、各フリップフロップＦ０〜Ｆ４を初期設
定するためのプリセット回路Ｓを設けた点を特徴として
おり、その他の部分は図１と同一で、同一部分に同一符
号が付してある。プリセット回路Ｓは、プリセット信号
ＰＳＴに従ってプリセットデータＤ０〜Ｄ４あるいはＸ
ＯＲゲートＸ１〜Ｘ４の出力を選択的にフリップフロッ
プＦ０〜Ｆ４のデータ入力Ｄに供給するもので、プリセ
ット信号ＰＳＴが「１」のとき（初期設定時）には、プ
リセットデータＤ０〜Ｄ４をフリップフロップＦ０〜Ｆ
４のデータ入力Ｄに供給し、プリセット信号ＰＳＴが
「０」のとき（カウント動作時）には、ＸＯＲゲートＸ
１〜Ｘ４の出力をフリップフロップＦ０〜Ｆ４のデータ
入力Ｄに供給するように構成される。これにより、カウ
ント動作を開始する前に各フリップフロップＦ０〜Ｆ４
にプリセットデータＤ０〜Ｄ４が設定され、このプリセ
ットデータＤ０〜Ｄ４に基づいてカウント動作が開始さ
れる。
る。ここでは、各フリップフロップＦ０〜Ｆ４を初期設
定するためのプリセット回路Ｓを設けた点を特徴として
おり、その他の部分は図１と同一で、同一部分に同一符
号が付してある。プリセット回路Ｓは、プリセット信号
ＰＳＴに従ってプリセットデータＤ０〜Ｄ４あるいはＸ
ＯＲゲートＸ１〜Ｘ４の出力を選択的にフリップフロッ
プＦ０〜Ｆ４のデータ入力Ｄに供給するもので、プリセ
ット信号ＰＳＴが「１」のとき（初期設定時）には、プ
リセットデータＤ０〜Ｄ４をフリップフロップＦ０〜Ｆ
４のデータ入力Ｄに供給し、プリセット信号ＰＳＴが
「０」のとき（カウント動作時）には、ＸＯＲゲートＸ
１〜Ｘ４の出力をフリップフロップＦ０〜Ｆ４のデータ
入力Ｄに供給するように構成される。これにより、カウ
ント動作を開始する前に各フリップフロップＦ０〜Ｆ４
にプリセットデータＤ０〜Ｄ４が設定され、このプリセ
ットデータＤ０〜Ｄ４に基づいてカウント動作が開始さ
れる。
【００２３】以上の実施例においては、各フリップフロ
ップＦ０〜Ｆ４の出力Ｑ及び反転出力ＱＢをＮＡＮＤゲ
ートＮ１〜Ｎ３で受ける場合を例示したが、このほかの
論理ゲートを用いて構成することも可能である。例え
ば、ＮＯＲゲートを用いる場合には、それぞれのフリッ
プフロップＦ０〜Ｆ４の出力Ｑと反転出力ＱＢとを反転
させてＮＯＲゲートの入力に接続し、その出力を反転さ
せてＸＯＲゲートＸ１〜Ｘ４の入力に接続するようにす
る。
ップＦ０〜Ｆ４の出力Ｑ及び反転出力ＱＢをＮＡＮＤゲ
ートＮ１〜Ｎ３で受ける場合を例示したが、このほかの
論理ゲートを用いて構成することも可能である。例え
ば、ＮＯＲゲートを用いる場合には、それぞれのフリッ
プフロップＦ０〜Ｆ４の出力Ｑと反転出力ＱＢとを反転
させてＮＯＲゲートの入力に接続し、その出力を反転さ
せてＸＯＲゲートＸ１〜Ｘ４の入力に接続するようにす
る。
【００２４】
【発明の効果】本発明によれば、カウンタ出力の変化ビ
ットを常に一定にすることができるため、カウンタを構
成するフリップフロップで消費される電力が一定となっ
て周期性の電源ノイズが解消される。従って、撮像素子
の駆動回路を構成する場合に、同期系回路と駆動系回路
とをワンチップ化した場合でも、撮像素子の駆動クロッ
クに周期性の電源ノイズが重畳することがなくなり、撮
像素子を安定して駆動できる駆動回路を実現できる。
ットを常に一定にすることができるため、カウンタを構
成するフリップフロップで消費される電力が一定となっ
て周期性の電源ノイズが解消される。従って、撮像素子
の駆動回路を構成する場合に、同期系回路と駆動系回路
とをワンチップ化した場合でも、撮像素子の駆動クロッ
クに周期性の電源ノイズが重畳することがなくなり、撮
像素子を安定して駆動できる駆動回路を実現できる。
【図１】本発明の低ノイズカウンタの構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の他の実施例を示すブロック図である。
【図３】撮像装置の駆動回路の一部の構成を示すブロッ
ク路図である。
ク路図である。
【図４】バイナリカウンタの構成を示すブロック図であ
る。
る。
【図５】多項式カウンタの構成を示すブロック図であ
る。
る。
Ｆ０〜Ｆ４ フリップフロップ Ｘ１〜Ｘ４ ＸＯＲゲート Ｎ１〜Ｎ３ ＮＡＮＤゲート Ｓ プリセット回路
Claims (3)
- 【請求項１】 共通のクロックで動作する複数のフリッ
プフロップの出力から上記クロックのクロック数に対応
するカウント値を得るカウンタであって、第ｎビット
（ｎは整数）に対応するフリップフロップの入力に対し
て、第ｎ−１ビットより下位ビットに対応するフリップ
フロップの反転出力及び第ｎ−１ビットに対応するフリ
ップフロップの非反転出力の否定論理積と第ｎビットに
対応するフリップフロップの反転出力との排他論理和を
与えることを特徴とする低ノイズカウンタ。 - 【請求項２】 各フリップフロップの初期状態を設定す
る初期データと上記排他論理和とを選択して上記各フリ
ップフロップの入力に与える初期設定手段を有すること
を特徴とする請求項１記載の低ノイズカウンタ。 - 【請求項３】 最下位ビットを除いた上位ビットに対応
するフリップフロップの出力をカウント値として出力す
ることを特徴とする請求項１記載の低ノイズカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218861A JPH05183426A (ja) | 1991-08-29 | 1991-08-29 | 低ノイズカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3218861A JPH05183426A (ja) | 1991-08-29 | 1991-08-29 | 低ノイズカウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183426A true JPH05183426A (ja) | 1993-07-23 |
Family
ID=16726471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3218861A Pending JPH05183426A (ja) | 1991-08-29 | 1991-08-29 | 低ノイズカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011004092A (ja) * | 2009-06-17 | 2011-01-06 | Sharp Corp | Ａｄ変換装置、固体撮像装置および電子情報機器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108965A (ja) * | 1989-09-22 | 1991-05-09 | Fuji Photo Film Co Ltd | 画素欠陥補償システム |
| JPH04219082A (ja) * | 1990-05-09 | 1992-08-10 | Matsushita Electric Ind Co Ltd | 撮像装置およびそれに用いるカウンタ回路 |
| JPH04223618A (ja) * | 1990-12-25 | 1992-08-13 | Matsushita Electron Corp | 半導体装置 |
-
1991
- 1991-08-29 JP JP3218861A patent/JPH05183426A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108965A (ja) * | 1989-09-22 | 1991-05-09 | Fuji Photo Film Co Ltd | 画素欠陥補償システム |
| JPH04219082A (ja) * | 1990-05-09 | 1992-08-10 | Matsushita Electric Ind Co Ltd | 撮像装置およびそれに用いるカウンタ回路 |
| JPH04223618A (ja) * | 1990-12-25 | 1992-08-13 | Matsushita Electron Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011004092A (ja) * | 2009-06-17 | 2011-01-06 | Sharp Corp | Ａｄ変換装置、固体撮像装置および電子情報機器 |
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