JP2010136002A - 遅延回路 - Google Patents

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Abstract

【課題】従来の遅延回路は、回路規模が大きくなる問題があった。
【解決手段】本発明は、リング発振器と、制御回路と、を備え、前記制御回路は、入力信号の立ち上がりもしくは立ち下がりエッジに応じて、第１の制御信号を出力するエッジ検出器と、前記リング発振器の出力するパルス数をカウントし、所定のカウント数に達すると第２の制御信号を出力するカウンタ回路と、を有し、前記第１の制御信号に応じて前記リング発振器を発振させ、前記第２の制御信号に応じて前記入力信号を出力する制御を行うことを特徴とする遅延回路である。
【選択図】図１

Description

本発明は、遅延回路に関する。
ＤＤＲ（Double Data Rate）メモリの制御装置の多くは、書き込みおよび読み込みデータを、データストローブ信号の立ち上がり・立ち下がりの両エッジで取り込めるよう、ＤＬＬ（Delay Locked Loop：遅延位相同期ループ）回路を用いてデータとストローブとの間の位相を調整している。またメモリ側にも、入力クロックと出力データとの間の位相差を補償して同期化する目的でＤＬＬ回路が搭載されている。このようなＤＬＬ回路の主な構成要素の１つとして遅延回路がある。
このような遅延回路は、例えば、直列に接続されたインバータ回路の列として構成される。このようなインバータ回路は、実現しようとする遅延が大きいほど多数必要となる。また回路の製造ばらつきや温度・電圧等の環境ばらつきにより遅延が短い場合でも、所望の遅延が得られるだけの段数のインバータ回路列を実装する必要がある。このため遅延回路の回路規模が大きくなり、ＤＬＬ回路でのレイアウト面積も大きくなる傾向にある。ＤＬＬ回路中に占める遅延回路のレイアウト面積の割合が大きいことは、特許文献１等でも課題として挙げられている。
近年、半導体回路の微細化と共に動作速度が向上している。その一方で、半導体回路に搭載される機能も多様化し、必ずしも全ての機能が高速化していない。ＳＳＤ（Solid State Drive)制御装置はその一例で、数ＧＨｚのバンド幅を持つシリアルインターフェイスと、数十〜数百ＭＨｚのフラッシュメモリインターフェイスが同一の半導体集積回路に搭載される。このようなシリアルインターフェイスとフラッシュメモリインターフェイスとのバンド幅の差を吸収するため、ＳＳＤ制御装置の遅延回路の規模が増加し、制御装置の高集積化が妨げられる。なおフラッシュメモリインターフェイスの主流は、ＳＤＲ（Single Data Rate）タイプから、ＤＤＲ（Double Data Rate）タイプに移行しており、このためのＤＬＬ等の遅延回路が必要となっている。以上のように、高速のインターフェイスから低速のインターフェイス間に用いられるＳＳＤ制御装置等の半導体回路には、回路規模の小さな遅延回路が求められている。
以上のような問題点に対する技術が特許文献２に開示されている。特許文献２に開示されている遅延回路１を図１２に示す。図１２に示すように、遅延回路１は、入力端子Ａと、出力端子Ｂ１〜Ｂｎと、カウンタ回路ＣＵＮＴ１、ＣＵＮＴ２と、インバータ回路ＩＮＶ１〜ＩＮＶ６と、ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２と、ＯＲ回路ＯＲ１〜ＯＲｎ、ディレイフリップフロップ回路ＦＦ１〜ＦＦｎとを有している。
入力端子Ａに入力されたハイレベルのデータ入力信号Ｄｉｎは、ＮＡＮＤ回路ＮＡＮＤ１、インバータ回路ＩＮＶ３、ＩＮＶ６、ディレイフリップフロップ回路ＦＦ１、カウンタ回路ＣＵＮＴ２に入力される。データ入力信号ＤｉｎがＮＡＮＤ回路ＮＡＮＤ１に入力されると、当該ＮＡＮＤ回路ＮＡＮＤ１とインバータ回路ＩＮＶ１、ＩＮＶ２とで構成される閉ループ回路の発振動作によりクロックが発生する。このクロックはカウンタＣＵＮＴ１に入力され、カウントされる。なお、このカウント動作の前に、インバータ回路ＩＮＶ３からのロウレベルの信号がカウンタＣＵＮＴ１のリセット動作を解除している。カウンタＣＵＮＴ２の方は、ハイレベルの信号がリセット端子に入力されており、リセット状態となっている。
カウンタ回路ＣＵＮＴ１は指定された所定のクロック数で出力端子Ｑ１から信号を出力する。この信号は、ＯＲ回路ＯＲ１を介してディレイフリップフロップ回路ＦＦ１のクロック入力端子にクロック信号ＣＰＩとして入力される。ディレイフリップフロップ回路ＦＦ１は、このクロック信号ＣＰＩに応じてデータ入力信号Ｄｉｎを取り込み、記憶し、出力端子Ｂ１にデータ出力信号Ｄ１ｏｕｔとして出力する。
次に、データ入力信号Ｄｉｎがロウレベルになると、カウンタＣＵＮＴ２のリセット動作が解除される。更に、インバータ回路ＩＮＶ６からのハイレベルの出力信号により、ＮＡＮＤ回路ＮＡＮＤ２とインバータ回路ＩＮＶ４、ＩＮＶ５とで構成される閉ループ回路の発振動作によりクロックが発生する。このクロックはカウンタＣＵＮＴ２に入力され、カウントされる。なお、カウンタＣＵＮＴ１の方は、インバータ回路ＩＮＶ３からのハイレベルの信号がリセット端子に入力されており、リセット状態となっている。
カウンタ回路ＣＵＮＴ２は、ＣＵＮＴ１と同じ所定のクロック数で出力端子から信号を出力する。この信号は、ＯＲ回路ＯＲ１を介してディレイフリップフロップ回路ＦＦ１のクロック端子にクロック信号ＣＰＩとして入力される。ディレイフリップフロップ回路ＦＦ１は、このクロック信号ＣＰＩに応じてロウレベルのデータ入力信号Ｄｉｎを取り込み、記憶し、出力端子Ｂ１にデータ出力信号Ｄ１ｏｕｔとして出力する。なお、他の出力端子Ｂ２〜Ｂｎの出力データ信号Ｄ２ｏｕｔ〜Ｄｎｏｕｔも同様の動作により、遅延信号を出力できる。
このように、特許文献２の遅延回路１は、閉ループ回路の発振動作とカウンタ回路とを組み合わせることにより、インバータ回路のみで構成される遅延回路に比較して、小さい回路規模で大きな遅延を生じさせることが可能である。
特開２００４−１０４７４８号公報 特開昭６３−３１６９１８号公報
しかし、上述したような遅延回路１では、入力データ信号が立ち上がりの場合と立ち下がりの場合とで異なる閉ループ回路及びカウンタ回路を動作せる必要がある。よって、閉ループ回路及びカウンタ回路が必ず２組必要となるため、依然回路規模が大きいという問題が残る。
本発明は、リング発振器と、制御回路と、を備え、前記制御回路は、入力信号の立ち上がりもしくは立ち下がりエッジに応じて、第１の制御信号を出力するエッジ検出器と、前記リング発振器の出力するパルス数をカウントし、所定のカウント数に達すると第２の制御信号を出力するカウンタ回路と、を有し、前記第１の制御信号に応じて前記リング発振器を発振させ、前記第２の制御信号に応じて前記入力信号を出力する制御を行うことを特徴とする遅延回路である。
本発明にかかる遅延回路によれば、エッジ検出器により検出される入力信号の立ち上がりエッジ、及び、立ち下がりエッジにより、リング発振器が発振する。更に、カウンタ回路がカウントするリング発振器の出力パルスの所定の数に応じて、入力信号を遅延することができる。このため、入力信号が立ち上がりの場合と立ち下がりの場合とで異なる閉ループ回路を必要とせず、回路規模の増大を防ぐことができる。
本発明の遅延回路は、回路規模の増大を抑えることができる。
発明の実施の形態１
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をメモリインターフェイスの遅延回路に適用したものである。図１に本実施の形態にかかる遅延回路１００の構成の一例を示す。図１に示すように、遅延回路１００は、入力端子ＤＱＳｉｎと、出力端子ＤＱＳｏｕｔと、カウント数設定端子ＣＮＴ、遅延量設定端子ＤＡと、リング発振器１２０と、制御回路１４０とを有する。制御回路１４０は、エッジ検出器１１０と、カウンタ回路１３０と、フリップフロップＦＦ１４１を有する。なお、入力端子ＤＱＳｉｎに入力される信号をデータストローブ信号ＤＱＳｉｎ、出力端子ＤＱＳｏｕｔから出力される信号をデータストローブ信号ＤＱＳｏｕｔと称す。
入力端子ＤＱＳｉｎは、例えば数十から数百ＭＨｚの周波数のバンド幅を有するデータストローブ信号ＤＱＳｉｎが入力される。
出力端子ＤＱＳｏｕｔは、上記データストローブ信号ＤＱＳｉｎに対して本遅延回路１００により所望の遅延が付加された、例えば、数十から数百ＭＨｚの周波数のバンド幅を有するデータストローブ信号ＤＱＳｏｕｔが出力される端子である。
エッジ検出器１１０は、入力信号ＤＱＳｉｎの立ち上がり、立ち下がりエッジを検出し、制御信号ＥＤＧＥを出力する。このエッジ検出器１１０の構成を、図面を参照しながら詳細に説明する。図２にエッジ検出器１１０の構成の一例を示す。図２に示すように、エッジ検出器１１０は、入力端子ＤＩＮ１１０と、出力端子ＤＯＵＴ１１０と、インバータＩＮＶ１１１、ＩＮＶ１１２と、排他的ＯＲ回路ＸＯＲ１１１とを有する。入力端子ＤＩＮ１１０は、データストローブ信号ＤＱＳｉｎが入力される。インバータＩＮＶ１１１は、入力端子が入力端子ＤＩＮ１１０に接続される。インバータＩＮＶ１１２は、入力端子がインバータＩＮＶ１１１の出力端子に接続される。排他的ＯＲ回路ＸＯＲ１１１は、一方の入力端子が入力端子ＤＩＮ１１０、他方の入力端子がインバータＩＮＶ１１２の出力端子、出力端子が出力端子ＤＯＵＴ１１０に接続される。
図２からわかるように、インバータＩＮＶ１１１、ＩＮＶ１１２は直列接続されたインバータ回路列を構成している。このインバータ回路列は、入力したデータストローブ信号ＤＱＳｉｎを所定の遅延を含ませて出力する。よって、排他的ＯＲ回路ＸＯＲ１１１は、この遅延を含んだインバータ回路列からの出力信号とデータストローブ信号ＤＱＳｉｎとの遅延差に相当する幅を有するパルス信号を出力する。また、このパルス信号は、入力端子ＤＩＮ１１０に入力するデータストローブ信号ＤＱＳｉｎが立ち上がりであっても立ち下がりであっても同じく出力される。出力端子ＤＯＵＴ１１０は、この排他的ＯＲ回路ＸＯＲ１１１から出力されるこのパルス信号を制御信号ＥＤＧＥ（第１の制御信号）として出力する。なお、インバータ回路列のインバータ回路の個数は２個に限らず、更に複数であってもよい。但し、偶数個とする。この偶数個のインバータ回路により、制御信号ＥＤＧＥのパルス幅を調整できる。
カウンタ回路１３０は、エッジ検出器１１０からの制御信号ＥＤＧＥをリセット端子ＲＩＮに入力すると、リセット状態が解除され、カウント動作を開始する。より詳しくは、制御信号ＥＤＧＥの立ち上がりエッジを入力すると、カウント値を「０」にリセットし、立ち下がりエッジでリセット解除を行い、カウント動作を開始する。また、同時にロウレベルの制御信号ＳＴＯＰを出力する。カウンタ回路１３０は、リセット状態が解除されると、リング発振器１２０からのクロック信号ＣＬＯＣＫを所定の値までカウントする。より詳しくは、クロック信号ＣＬＯＣＫの立ち上がりエッジをカウントする。カウンタ回路１３０は、設定端子Ｎに入力される設定信号（第２の設定信号）に応じてカウントの上限値Ｎ（Ｎ：正の整数）が設定される。カウンタ回路１３０は、この上限値Ｎまでカウントすると、ハイレベルの制御信号ＳＴＯＰ（第２の制御信号）を出力する。カウンタ回路１３０から出力される制御信号ＳＴＯＰは、フリップフロップＦＦ１４１のクロック入力端子に入力される。なお、カウンタ回路１３０の設定端子Ｎは、カウント数設定端子ＣＮＴと接続されており、カウント数設定端子ＣＮＴからの設定信号Ｎが入力される。
フリップフロップＦＦ１４１は、データ入力端子Ｄが入力端子ＤＱＳｉｎ、データ出力端子Ｑが出力端子ＤＱＳｏｕｔに接続される。また、フリップフロップＦＦ１４１は、クロック入力端子にカウンタ回路１３０からの制御信号ＳＴＯＰを入力する。フリップフロップＦＦ１４１は、制御信号ＳＴＯＰの立ち上がりに応じて、データ入力端子に入力されるデータをラッチし、データ出力端子Ｑに出力する。
また、制御回路１４０は、フリップフロップ回路１４１の代わりに、図３に示すようなハイスルーラッチ回路ＨＬ１４１、ロウスルーラッチ回路ＬＬ１４２からなる回路を用いてもよい。この場合、ハイスルーラッチ回路ＨＬ１４１は、データ入力端子Ｄが入力端子ＤＱＳｉｎ、データ出力端子Ｑがロウスルーラッチ回路ＬＬ１４２のデータ入力端子Ｄに接続される。ロウスルーラッチ回路ＬＬ１４２は、データ入力端子Ｄがハイスルーラッチ回路ＨＬ１４１のデータ出力端子Ｑ、データ出力端子Ｑが出力端子ＤＱＳｏｕｔに接続される。また、ハイスルーラッチ回路ＨＬ１４１の制御端子Ｇ、ロウスルーラッチ回路ＬＬ１４２の制御端子ＧＢには、制御信号ＳＴＯＰが入力される。制御回路１４０は、フリップフロップ回路１４１の代わりに、図３の回路構成を用いても、同様の信号処理動作を行うことができる。
リング発振器１２０は、インバータＩＮＶ１２１と、ＮＡＮＤ回路ＮＡＮＤ１２１と、基本遅延回路１２１とを有する。基本遅延回路１２１の詳細な回路構成を、図面を用いて説明する。ここで、本実施の形態１の遅延回路１００は、信号の遅延量を制御できる遅延量可変型の遅延回路を想定している。そして、遅延量の設定方式はアナログもしくはデジタル方式のどちらでもよい。まず、図４に遅延回路１００がデジタル方式の場合の基本遅延回路１２１の構成を示す。図４に示すように、基本遅延回路１２１は、入力端子ＤＩＮ１２１と、出力端子ＤＯＵＴ１２１と、遅延量制御端子ＤＡＩＮ１２１と、インバータ回路ＩＮＶＤ１〜ＩＮＶＤｍ（ｍ：２以上の偶数）と、マルチプレクサＭＵＸＤ１２１を有する。インバータ回路ＩＮＶＤ１〜ＩＮＶＤｍは、入力端子ＤＩＮ１２１とマルチプレクサＭＵＸＤ１２１との間に直列に接続されている。インバータＩＮＶＤ１の入力端子が入力端子ＤＩＮ１２１と接続され、インバータ回路ＩＮＶＤｍの出力端子がマルチプレクサＭＵＸＤ１２１の入力端子の１つに接続されている。よって、入力端子ＤＩＮ１２１から入力した信号は、インバータ回路ＩＮＶＤ１〜ＩＮＶＤｍを、遅延をもって伝達される。
マルチプレクサＭＵＸＤ１２１（選択回路）は、複数の入力端子と、選択制御端子とを有している。そのマルチプレクサＭＵＸＤ１２１のそれぞれの入力端子には、入力端子ＤＩＮ１２１、及び、インバータ回路ＩＮＶＤ２、ＩＮＶＤ４、ＩＮＶＤ６、・・・、ＩＮＶＤｍ−２、ＩＮＶＤｍのそれぞれの出力端子が接続される。このためマルチプレクサＭＵＸＤ１２１の複数の入力端子には、入力端子ＤＩＮ１２１から入力した信号に対して順次遅延した遅延信号が入力される。
マルチプレクサＭＵＸＤ１２１は、選択制御端子に入力されたデジタル信号（第１の設定信号）の値に応じてこれら複数の入力端子に入力される信号のいずれか１つを選択して出力する。この選択制御端子は、遅延量制御端子ＤＡＩＮ１２１と接続されている。更に、この遅延量制御端子ＤＡＩＮ１２１は、遅延量設定端子ＤＡと接続されている。つまり、遅延量設定端子ＤＡが入力するデジタル信号に応じて、基本遅延回路１２１が信号を遅延させる遅延量が決定される。
次に、図５に遅延回路１００がアナログ方式の場合の基本遅延回路１２１の構成を示す。図５に示すように、基本遅延回路１２１は、入力端子ＤＩＮ１２１と、出力端子ＤＯＵＴ１２１と、遅延量制御端子ＤＡＩＮ１２１と、インバータ回路ＩＮＶＡ１〜ＩＮＶＡｍ（ｍ：２以上の偶数）と、レギュレータ回路ＲＥＧＡ１２１とを有する。インバータ回路ＩＮＶＡ１〜ＩＮＶＡｍは、入力端子ＤＩＮ１２１と出力端子ＤＯＵＴ１２１との間に直列に接続されている。インバータ回路ＩＮＶＡ１の入力端子が入力端子ＤＩＮ１２１と接続され、インバータ回路ＩＮＶＡｍの出力端子が出力端子ＤＯＵＴ１２１に接続されている。入力端子ＤＩＮ１２１から入力した信号は、インバータ回路ＩＮＶＡ１〜ＩＮＶＡｍを、遅延をもって伝播される。また、インバータ回路ＩＮＶＡ１〜ＩＮＶＡｍの電源電圧は、レギュレータＲＥＧＡ１２１が供給する電圧ＡＶＤＤである。
レギュレータＲＥＧＡ１２１は、電圧可変型のレギュレータであり、遅延量制御端子ＤＡＩＮ１２１からのアナログ信号に応じた電圧ＡＶＤＤをインバータ回路ＩＮＶＡ１〜ＩＮＶＡｍに供給する。この電圧ＡＶＤＤの電圧値を制御することで、インバータ回路ＩＮＶＤ１〜ＩＮＶＡｍを伝播する信号の遅延量が制御できる。例えば、電圧ＡＶＤＤの電圧値が高い場合、インバータ回路ＩＮＶＤ１〜ＩＮＶＡｍを伝播する信号の遅延は小さくなる。反対に、電圧ＡＶＤＤの電圧値が低い場合、インバータ回路ＩＮＶＤ１〜ＩＮＶＡｍを伝播する信号の遅延は大きくなる。この遅延量制御端子ＤＡＩＮ１２１は、更に遅延量設定端子ＤＡと接続されている。つまり、遅延量設定端子ＤＡが入力するアナログ信号（第１の設定信号）によりインバータ回路ＩＮＶＤ１〜ＩＮＶＡｍを伝播する信号の遅延量が決定される。
インバータ回路ＩＮＶ１２１は、入力端子に制御信号ＳＴＯＰを入力し、その反転信号をＮＡＮＤ回路ＮＡＮＤ１２１の一方の入力端子に出力する。ＮＡＮＤ回路ＮＡＮＤ１２１は、一方の入力端子がインバータ回路ＩＮＶ１２１の出力端子、他方の入力端子が基本遅延回路１２１の出力端子ＤＯＵＴ１２１、出力端子が基本遅延回路１２１の入力端子ＤＩＮ１２１に接続される。
ここで、インバータ回路ＩＮＶ１２１は、制御信号ＳＴＯＰがロウレベルの場合、反転信号であるハイレベルを出力する。このため、ＮＡＮＤ回路ＮＡＮＤ１２１は、他方の入力端子に入力する信号の反転信号を基本遅延回路１２１に出力する。ここで、ＮＡＮＤ回路ＮＡＮＤ１２１の他方の入力端子には、基本遅延回路１２１からの出力信号が入力されている。このため、ＮＡＮＤ回路ＮＡＮＤ１２１と基本遅延回路１２１とで閉ループ回路が構成され、発振動作が開始される。この発振動作により、基本遅延回路１２１から連続したパルス信号が出力される。以後、このパルス信号をクロック信号ＣＬＯＣＫと称す。但し、この基本遅延回路１２１から出力されるクロック信号ＣＬＯＣＫの発振周波数は、上述した遅延量設定端子ＤＡから入力される遅延設定量に応じて調整、制御される。
反対に、制御信号ＳＴＯＰがハイレベルの場合、インバータＩＮＶ１２１は、ロウレベルの信号をＮＡＮＤ回路ＮＡＮＤ１２１に出力する。このため、ＮＡＮＤ回路ＮＡＮＤ１２１は、基本遅延回路１２１からの出力がハイレベルもしくはロウレベルのいずれであってもハイレベルの信号しか基本遅延回路１２１に出力しない。よって、基本遅延回路１２１とＮＡＮＤ回路ＮＡＮＤ１２１により構成される閉ループ回路は発振しない。このため基本遅延回路１２１は、上述したようなクロック信号ＣＬＯＣＫは出力せず、信号出力をハイレベルのまま保持する。
次に、以上のような構成の遅延回路１００の動作について、図面を参照しながら詳細に説明する。但し、カウンタ回路１３０は、カウント数設定端子ＣＮＴからの設定信号により「４」クロックをカウントするものとする。図６に遅延回路１００の動作のタイミングチャートを示す。まず、時刻ｔ１にデータストローブ信号ＤＱＳｉｎがロウレベルからハイレベルに立ち上がる。このことにより、エッジ検出器１１０が所定のパルス幅を有する制御信号ＥＤＧＥを、カウンタ回路１３０のリセット端子に出力する。カウンタ回路１３０は、この制御信号ＥＤＧＥにより、制御信号ＳＴＯＰをハイレベル（第１の状態値）からロウレベル（第２の状態値）に立ち下げる。
この制御信号ＥＤＧＥが入力されと、カウンタ回路１３０のカウント動作が開始される。更に、リング発振器１２０が発振を開始し、クロック信号ＣＬＯＣＫが出力される。なお、このクロック信号ＣＬＯＣＫは、時刻ｔ１からクロック信号ＣＬＯＣＫの約半周期Ｔｄ１後にリング発振器１２０から出力される。
次に、時刻ｔ２において、カウンタ回路１３０がクロック信号ＣＬＯＣＫの立ち上がりを４回カウントし、制御信号ＳＴＯＰをロウレベルからハイレベルに立ち上げる。この立ち上がりに応じて、フリップフロップＦＦ１４１がデータストローブ信号ＤＱＳｉｎをラッチし、出力する。よって、データストローブ信号ＤＱＳｏｕｔがハイレベルに立ち上がる。同時に、ハイレベルの制御信号ＳＴＯＰがリング発振器１２０にも入力される。よって、リング発振器１２０が発振を停止し、クロック信号ＣＬＯＣＫが出力されなくなる。この時刻ｔ１からｔ２までの期間Ｔｄは、クロック信号ＣＬＯＣＫの半周期Ｔｄ１の２倍の値（２Ｔｄ１）を、カウント数設定端子ＣＮＴからの設定信号の値Ｎ（本例ではＮ＝４）でかけた値となる。つまり、Ｔｄ＝（２Ｔｄ１）×Ｎとなる（Ｎは正の整数）。
次に、時刻ｔ３において、データストローブ信号ＤＱＳｉｎがハイレベルからロウレベルに立ち下がる。このことにより、エッジ検出器１１０が所定のパルス幅を有する制御信号ＥＤＧＥを、カウンタ回路１３０のリセット端子ＲＩＮに出力する。カウンタ回路１３０は、この制御信号ＥＤＧＥにより、制御信号ＳＴＯＰをハイレベルからロウレベルに立ち下げる。ロウレベルの制御信号ＥＤＧＥが入力されと、再びリング発振器１２０が発振を開始し、クロック信号ＣＬＯＣＫが出力される。なお、このクロック信号ＣＬＯＣＫは、時刻ｔ３からクロック信号ＣＬＯＣＫの約半周期Ｔｄ１後にリング発振器１２０から出力される。
次に、時刻ｔ４において、カウンタ回路１３０がクロック信号ＣＬＯＣＫの立ち上がりを４回カウントし、制御信号ＳＴＯＰをロウレベルからハイレベルに立ち上げる。この立ち上がりに応じて、フリップフロップＦＦ１４１がデータストローブ信号ＤＱＳｉｎをラッチし、出力する。よって、データストローブ信号ＤＱＳｏｕｔがロウレベルに立ち下がる。この時刻ｔ３からｔ４までの期間は、クロック信号ＣＬＯＣＫの半周期Ｔｄ１の２倍の値（２Ｔｄ１）を、カウント数設定端子ＣＮＴからの設定信号の値Ｎでかけた値となる。つまり、時刻ｔ１からｔ２までの期間と同様、Ｔｄ＝（２Ｔｄ１）×Ｎとなる。以上から、データストローブ信号ＤＱＳｏｕｔは、ＤＱＳｉｎから期間（２Ｔｄ１）×Ｎの遅延を有することがわかる。なお、時刻ｔ４において、ハイレベルの制御信号ＳＴＯＰがリング発振器１２０に入力される。よって、リング発振器１２０が発振を停止し、クロック信号ＣＬＯＣＫが出力されなくなる。
ここで、特許文献２にかかる遅延回路１では、入力信号の立ち上がり用（図１２のＮＡＮＤ１、ＩＮＶ１〜ＩＮＶ３、ＣＵＮＴ１）及び立ち下がり用（図１２のＮＡＮＤ２、ＩＮＶ４〜ＩＮＶ５、ＣＵＮＴ２）の２系統の遅延発生回路を有し、それぞれを交互に動作させている。一方の遅延発生回路が動作している間に、他方の遅延発生回路は、次の信号処理が可能な準備状態となる。このような、遅延回路１は、以下のような問題を有している。まず、立ち上がり用、立ち下がり用の２つの遅延発生回路を有するため、回路規模が大きくなる問題がある。更に、出力信号が２つの遅延発生経回路の素子の製造バラツキの影響を受けやすくなる。すなわち、入力信号の立ち上がり、立ち下がりの相対誤差の影響を受けやすく、出力信号の立ち上がり、立ち下がりの遅延差、つまり出力信号のデューティ比の崩れが発生する。また、常にいずれか一方の遅延発生回路のリング発振器となる閉ループ回路が発振動作しているため、消費電力が大きい問題も発生する。
これに対して、本実施の形態１にかかる遅延回路１００は、エッジ検出器１１０が入力信号（データストローブ信号ＤＱＳｉｎ）の立ち上がり、立ち下がりを検出する。そして、その検出結果をトリガーにして、カウンタ回路１３０のカウント動作、リング発振器１２０の発振を開始する。さらに、カウンタ回路１３０は、リング発振器１２０からのクロック信号が所定の値に達すると制御信号ＳＴＯＰを出力する。この制御信号ＳＴＯＰによりリング発振器１２０は、発振を停止し、自動的に次の動作の準備状態に移行する。
このように、遅延回路１００は、立ち上がり用、立ち下がり用の遅延発生回路を１系統のみで、遅延回路１と同様の動作を実現している。このことから、遅延回路１で問題となっていた回路規模の増大化を抑えることができる。更に、２系統の遅延発生回路を利用するために生じていた素子の製造バラツキの影響を受けない。また、入力信号（データストローブ信号ＤＱＳｉｎ）の立ち上がり、立ち下がりそれぞれを指定された所定の期間遅延させると、リング発振器の発振動作を停止する。このため、消費電力を削減することができ、回路の低消費電力化が可能となる。
発明の実施の形態２
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１と同様、本発明をメモリインターフェイスの遅延回路に適用したものである。図７に本実施の形態２にかかる遅延回路２００の構成の一例を示す。図７に示すように、遅延回路２００は、入力端子ＤＱＳｉｎと、出力端子ＤＱＳｏｕｔと、カウント数設定端子ＣＮＴ、遅延量設定端子ＤＡと、リング発振器１２０と、制御回路１５０とを有する。制御回路１５０は、エッジ検出器１１０と、カウンタ回路１３０と、フリップフロップ回路ＦＦ１５１と、ラッチ回路ＳＲＬ１５１と、インバータ回路ＩＮＶ１５１とを有する。なお、図に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１と異なる点は、制御回路１５０の構成と、カウンタ回路１３０の一部機能と、各構成要素間の接続関係である。よって、本実施の形態２では、その相違部分を重点的に説明する。
図８にラッチ回路ＳＲＬ１５１の回路構成を示す。図８に示すように、ラッチ回路ＳＲＬ１５１は、セット端子Ｓ、リセット端子Ｒと、出力端子Ｑと、インバータ回路ＩＮＶ１５２、ＩＮＶ１５３と、ＮＡＮＤ回路ＮＡＮＤ１５１、ＮＡＮＤ１５２とを有する。
セット端子Ｓは、エッジ検出器１３０からの制御信号ＥＤＧＥが入力される。リセット端子Ｒは、カウンタ回路１３０からの制御信号ＳＴＯＰが入力される。インバータ回路ＩＮＶ１５２は、入力端子がセット端子Ｓ、出力端子がＮＡＮＤ回路ＮＡＮＤ１５１の一方の入力端子に接続される。インバータ回路ＩＮＶ１５３は、入力端子がリセット端子Ｒ、出力端子がＮＡＮＤ回路ＮＡＮＤ１５２の一方の入力端子に接続される。ＮＡＮＤ回路ＮＡＮＤ１５１は、一方の入力端子がインバータ回路ＩＮＶ１５２の出力端子、他方の入力端子がＮＡＮＤ回路ＮＡＮＤ１５２の出力端子、出力端子が出力端子Ｑに接続される。ＮＡＮＤ回路ＮＡＮＤ１５２は、一方の入力端子がインバータ回路ＩＮＶ１５３の出力端子、他方の入力端子が出力端子Ｑ、出力端子がＮＡＮＤ回路ＮＡＮＤ１５１の他方の入力端子に接続される。
ラッチ回路ＳＲＬ１５１（制御信号生成回路）は、ＲＳラッチ回路である。出力端子Ｑは、ラッチ回路ＳＲＬ１５１の状態値（出力信号レベル）を出力する。ラッチ回路ＳＲＬ１５１は、セット端子Ｓ、リセット端子Ｒに入力される信号の値（入力信号レベル）に応じて、この状態値を制御する。より具体的には、ラッチ回路ＳＲＬ１５１は、セット端子Ｓにハイレベルのパルス信号が入力されると、状態値をハイレベルとする。また、リセット端子Ｒにハイレベルのパルス信号が入力されると、状態値をロウレベルとする。セット端子Ｓ、リセット端子Ｒに同じレベルの信号が入力される場合は、セット端子Ｓのレベルが優先され出力される。
フリップフロップ回路ＦＦ１５１は、データ入力端子Ｄが入力端子ＤＱＳｉｎ、データ出力端子Ｑが出力端子ＤＱＳｏｕｔ、クロック入力端子がインバータ回路ＩＮＶ１５１の出力端子に接続される。
インバータＩＮＶ１５１は、入力端子がラッチ回路ＳＲＬ１５１の出力端子Ｑ、出力端子がフリップフロップ回路ＦＦ１５１のクロック入力端子及びカウンタ回路１３０のリセット端子ＲＩＮ及びリング発振器１２０のインバータ回路ＩＮＶ１２１に接続される。このインバータＩＮＶ１５１が出力する信号を制御信号ＲＥＳＥＴ（第３の制御信号）とする。
カウンタ回路１３０は、リセット端子ＲＩＮにロウレベルの信号が入力されるとクロック入力端子に入力されるクロック信号をカウントする。また、実施の形態１と同様、設定端子Ｎに入力される設定信号、つまり、カウント数設定端子ＣＮＴからの設定信号に応じてカウントの上限値Ｎが設定される。カウンタ回路１３０は、この上限値までカウントすると、所定のパルス幅を有するパルス信号を制御信号ＳＴＯＰとして出力する。この制御信号ＳＴＯＰは、ラッチ回路ＳＲＬ１５１のリセット端子Ｒに入力される。また、リング発振器１２０のインバータ回路ＩＮＶ１２１の入力端子が、制御回路１５０のインバータ回路ＩＮＶ１５１の出力端子に接続される。他の構成は、実施の形態１と同様なため説明は省略する。
次に、以上のような構成の遅延回路２００の動作について、図面を参照しながら詳細に説明する。但し、カウンタ回路１３０は、カウント数設定端子ＣＮＴからの設定信号により「４」クロックをカウントするものとする。図９に遅延回路２００の動作のタイミングチャートを示す。まず、時刻ｔ１にデータストローブ信号ＤＱＳｉｎがロウレベルからハイレベルに立ち上がる。このことにより、エッジ検出器１１０が所定のパルス幅を有する制御信号ＥＤＧＥを、ラッチ回路ＳＲＬ１５１のセット端子Ｓに出力する。ラッチ回路ＳＲＬ１５１は、この制御信号ＥＤＧＥにより、出力端子Ｑから出力する信号をロウレベルからハイレベルに立ち上げる。インバータ回路ＩＮＶ１５１は、ラッチ回路ＳＲＬ１５１から出力される信号の位相を反転し、ロウレベルの制御信号ＲＥＳＥＴをフリップフロップＦＦ１５１及びカウンタ回路１３０及びリング発振器１２０に出力する。
このロウレベルの制御信号ＲＥＳＥＴが入力されと、カウンタ回路１３０のカウント動作が開始される。更に、リング発振器１２０も発振を開始し、クロック信号ＣＬＯＣＫが出力される。なお、実施の形態１と同様、このクロック信号ＣＬＯＣＫは、時刻ｔ１からクロック信号ＣＬＯＣＫの約半周期Ｔｄ１後にリング発振器１２０から出力される。
次に、時刻ｔ２において、カウンタ回路１３０がクロック信号ＣＬＯＣＫの立ち上がりを４回カウントし、所定のパルス幅を有する制御信号ＳＴＯＰを出力する。ラッチ回路ＳＲＬ１５１は、この制御信号ＳＴＯＰにより、出力端子Ｑから出力する信号をハイレベルからロウレベルに立ち下げる。インバータ回路ＩＮＶ１５１は、ラッチ回路ＳＲＬ１５１から出力される信号の位相を反転するため、制御信号ＲＥＳＥＴをロウレベルからハイレベルに立ち上げる。この制御信号ＲＥＳＥＴは、フリップフロップＦＦ１５１及びカウンタ回路１３０及びリング発振器１２０に出力される。制御信号ＲＥＳＥＴが、ロウレベルからハイレベルに立ち上がるため、制御回路１５０のフリップフロップＦＦ１５１がデータストローブ信号ＤＱＳｉｎをラッチし、出力する。よって、データストローブ信号ＤＱＳｏｕｔがハイレベルに立ち上がる。また、カウンタ回路１３０がカウント動作を停止する。更に、リング発振器１２０が発振を停止し、クロック信号ＣＬＯＣＫが出力されなくなる。
実施の形態１と同様、時刻ｔ１からｔ２までの期間Ｔｄは、クロック信号ＣＬＯＣＫの半周期Ｔｄ１の２倍の値（２Ｔｄ１）を、カウント数設定端子ＣＮＴからの設定信号の値Ｎ（本例ではＮ＝４）でかけた値となる。つまり、Ｔｄ＝（２Ｔｄ１）×Ｎとなる（Ｎは正の整数）。
次に、時刻ｔ３において、データストローブ信号ＤＱＳｉｎがハイレベルからロウレベルに立ち下がる。このことにより、エッジ検出器１１０が所定のパルス幅を有する制御信号ＥＤＧＥを、ラッチ回路ＳＲＬ１５１のセット端子Ｓに出力する。ラッチ回路ＳＲＬ１５１は、この制御信号ＥＤＧＥにより、出力端子Ｑから出力する信号をロウレベルからハイレベルに立ち上げる。インバータ回路ＩＮＶ１５１は、ラッチ回路ＳＲＬ１５１から出力される信号の位相を反転し、ロウレベルの制御信号ＲＥＳＥＴをフリップフロップＦＦ１５１及びカウンタ回路１３０及びリング発振器１２０に出力する。
このロウレベルの制御信号ＲＥＳＥＴが入力されと、再びカウンタ回路１３０のカウント動作が開始される。更に、リング発振器１２０も発振を開始し、クロック信号ＣＬＯＣＫが出力される。
次に、時刻ｔ４において、カウンタ回路１３０がクロック信号ＣＬＯＣＫの立ち上がりを４回カウントし、所定のパルス幅を有する制御信号ＳＴＯＰを出力する。ラッチ回路ＳＲＬ１５１は、この制御信号ＳＴＯＰにより、出力端子Ｑから出力する信号をハイレベルからロウレベルに立ち下げる。インバータ回路ＩＮＶ１５１は、ラッチ回路ＳＲＬ１５１から出力される信号の位相を反転するため、制御信号ＲＥＳＥＴをロウレベルからハイレベルに立ち上げる。この制御信号ＲＥＳＥＴは、フリップフロップＦＦ１５１及びカウンタ回路１３０及びリング発振器１２０に出力される。制御信号ＲＥＳＥＴが、ロウレベルからハイレベルに立ち上がるため、制御回路１５０のフリップフロップＦＦ１５１がデータストローブ信号ＤＱＳｉｎをラッチし、出力する。よって、データストローブ信号ＤＱＳｏｕｔがロウレベルに立ち下がる。また、カウンタ回路１３０がカウント動作を停止する。更に、リング発振器１２０が発振を停止し、クロック信号ＣＬＯＣＫが出力されなくなる。この時刻ｔ３からｔ４までの期間は、クロック信号ＣＬＯＣＫの半周期Ｔｄ１の２倍の値（２Ｔｄ１）を、カウント数設定端子ＣＮＴからの設定信号の値Ｎでかけた値となる。つまり、時刻ｔ１からｔ２までの期間と同様、Ｔｄ＝（２Ｔｄ１）×Ｎとなる。以上から、データストローブ信号ＤＱＳｏｕｔは、ＤＱＳｉｎから期間（２Ｔｄ１）×Ｎの遅延を有することがわかる。
以上のような遅延回路２００は、実施の形態１の遅延回路１００と比較して、カウンタ回路１３０のリセット端子ＲＩＮに入力するパルス幅を大きくできる。このため、カウンタ回路１３０を含めた遅延回路２００の回路設計が容易になる利点を有する。
発明の実施の形態３
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３は、実施の形態１と同様、本発明をメモリインターフェイスの遅延回路に適用したものである。図１０に本実施の形態３にかかる遅延回路３００の構成の一例を示す。図１０に示すように、遅延回路３００は、入力端子ＤＱＳｉｎと、出力端子ＤＱＳｏｕｔと、カウント数設定端子ＣＮＴ、遅延量設定端子ＤＡと、リング発振器１６０と、制御回路１７０とを有する。制御回路１７０は、エッジ検出器１１０と、カウンタ回路１３０と、ハイスルーラッチ回路ＨＬ１７１とを有する。なお、図に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１と異なる点は、リング発振器１６０及び制御回路１７０の構成と各構成要素間の接続関係である。よって、本実施の形態３では、その相違部分を重点的に説明する。
図１０に示すように、リング発振器１６０は、基本遅延回路１２１と、マルチプレクサＭＵＸ１６１と、インバータ回路ＩＮＶ１６１と、排他的ＯＲ回路ＸＯＲ１６１とを有する。マルチプレクサＭＵＸ１６１は、一方のデータ入力端子がインバータ回路ＩＮＶ１６１、他方のデータ入力端子が入力端子ＤＱＳｉｎ、データ出力端子がノードＡに接続される。マルチプレクサＭＵＸ１６１は、カウンタ回路１３０からの制御信号ＳＴＯＰの値に応じて、上記２つのデータ入力端子の一方の信号を選択してノードＡに出力する。更に詳しくは、マルチプレクサＭＵＸ１６１は、制御信号ＳＴＯＰがロウレベルのとき、一方のデータ入力端子の信号、制御信号ＳＴＯＰがハイレベルのとき、他方のデータ入力端子の信号を選択してノードＡに出力する。
インバータＩＮＶ１６１は、入力端子が基本遅延回路１２１の出力端子ＤＯＵＴ１２１、出力端子がマルチプレクサＭＵＸ１６１の一方のデータ入力端子に接続される。基本遅延回路１２１は、実施の形態１と同様の回路構成である。但し、出力端子ＤＯＵＴ１２１がインバータ回路ＩＮＶ１６１の入力端子及びハイスルーラッチ回路ＨＬ１７１のデータ入力端子Ｄに接続される。また、入力端子ＤＩＮ１２１がノードＡに接続される。
よって、制御信号ＳＴＯＰがロウレベルの場合、インバータ回路ＩＮＶ１６１、基本遅延回路１２１で閉ループ回路が構成され、発振が開始される。このときの発振動作により、基本遅延回路１２１の出力端子ＤＯＵＴ１２１から出力されるパルス信号をＲＯＳＣＯＵＴとする。また、制御信号ＳＴＯＰがハイレベルの場合、データストローブ信号ＤＱＳｉｎを入力し、所定の遅延を付加し、ハイスルーラッチ回路ＨＬ１７１へ出力する。
排他的ＯＲ回路ＸＯＲ１６１は、一方の入力端子がノードＡ、他方の入力端子が出力端子ＤＱＳｏｕｔ、出力端子がカウンタ回路１３０のクロック入力端子に接続される。よって、排他的ＯＲ回路ＸＯＲ１６１は、出力信号ＤＱＳｏｕｔのレベルに応じ、ノードＡの信号、つまり基本遅延回路１２１に入力される前の信号を正転、もしくは反転させて出力する。より詳しくは、出力信号ＤＱＳｏｕｔがロウレベルのとき、ノードＡの信号の正転信号を出力する。反対に、出力信号ＤＱＳｏｕｔがハイレベルのとき、ノードＡの信号の反転信号を出力する。この排他的ＯＲ回路ＸＯＲ１６１の出力端子から出力されるパルス信号をクロック信号ＣＬＯＣＫとする。
ハイスルーラッチ回路ＨＬ１７１は、データ入力端子Ｄが基本遅延回路１２１の出力端子ＤＯＵＴ１２１、データ出力端子Ｑが出力端子ＤＱＳｏｕｔに接続される。更に、ハイスルーラッチ回路ＨＬ１７１は、制御端子Ｇにカウンタ回路１３０からの制御信号ＳＴＯＰを入力する。他の構成は、実施の形態１と同様なため説明は省略する。
次に、以上のような構成の遅延回路３００の動作について、図面を参照しながら詳細に説明する。但し、カウンタ回路１３０は、カウント数設定端子ＣＮＴからの設定信号により「４」クロックをカウントするものとする。図１１に遅延回路３００の動作のタイミングチャートを示す。
まず、時刻ｔ１にデータストローブ信号ＤＱＳｉｎがロウレベルからハイレベルに立ち上がる。このことにより、エッジ検出器１１０が所定のパルス幅を有する制御信号ＥＤＧＥを、カウンタ回路１３０のリセット端子ＲＩＮに出力する。この制御信号ＥＤＧＥが入力されと、カウンタ回路１３０はカウント値をリセットし、その後、カウント動作を開始する。更に、カウンタ回路１３０は、制御信号ＳＴＯＰをハイレベルからロウレベルに立ち下げる。
ロウレベルの制御信号ＳＴＯＰにより、リング発振器１６０のマルチプレクサＭＵＸ１６１は、インバータ回路ＩＮＶ１６１からの信号を選択し、ノードＡに出力する。よって、インバータ回路ＩＮＶ１６１及び基本遅延回路１２１で閉ループ回路が構成され、発振が開始される。この発振動作により基本遅延回路１２１からパルス信号ＲＯＳＣＯＵＴが基本遅延回路１２１から出力される。このパルス信号ＲＯＳＣＯＵＴは、インバータＩＮＶ１６１を経て、マルチプレクサＭＵＸ１６１からノードＡに出力される。また、パルス信号ＲＯＳＣＯＵＴは、ハイスルーラッチ回路ＨＬ１７１のデータ入力端子Ｄに入力される。しかし、制御端子Ｇに入力される制御信号ＳＴＯＰがロウレベルのため、ロウレベル出力を保持する。このため、出力端子ＤＱＳｏｕｔに、このパルス信号ＲＯＳＣＯＵＴは伝播しない。なお、パルス信号ＲＯＳＣＯＵＴは、時刻ｔ１からパルス信号ＲＯＳＣＯＵＴのパルス周期の約半周期Ｔｄ１後にリング発振器１６０から出力される。
ここで、ハイスルーラッチ回路ＨＬ１７１からのロウレベルの信号が、排他的ＯＲ回路ＸＯＲ１６１の他方の入力端子に入力されている。このため、排他的ＯＲ回路ＸＯＲ１６１の一方の入力端子に入力されているノードＡの信号の正転（正相）信号が、クロック信号ＣＬＯＣＫとしてリング発振器１６０から出力される。このクロック信号ＣＬＯＣＫがカウンタ回路１３０のクロック入力端子に入力される。但し、時刻ｔ１に入力されるクロック信号ＣＬＯＣＫの立ち上がりは、カウンタ回路１３０のリセット解除前に到達するため、カウントされない。
次に、時刻ｔ２において、カウンタ回路１３０がクロック信号ＣＬＯＣＫの立ち上がりを４回カウントし、制御信号ＳＴＯＰをロウレベルからハイレベルに立ち上げる。このハイレベルの制御信号ＳＴＯＰは、マルチプレクサＭＵＸ１６１の制御端子、ハイスルーラッチ回路ＨＬ１７１の制御端子Ｇに入力される。このため、マルチプレクサＭＵＸ１６１は、入力端子ＤＱＳｉｎからの信号を選択し、ノードＡに出力する。このとき、上述した閉ループ回路が構成されなくなり、発振動作が停止する。よって、基本遅延回路１２１、ハイスルーラッチ回路ＨＬ１７１は、共にスルー回路となる。入力端子ＤＱＳｉｎから入力されたハイレベルの信号は、基本遅延回路１２１で遅延して出力される（以下、この信号をスルー信号と称す）。このときの遅延期間は、パルス信号ＲＯＳＣＯＵＴのパルス周期の約半周期Ｔｄ１となる。この時刻ｔ２から期間Ｔｄ１後を時刻ｔ３とする。この時刻ｔ３において、ハイスルーラッチ回路ＨＬ１７１は、データ入力端子Ｄに入力されるハイレベルのスルー信号を出力する。よって、データストローブ信号ＤＱＳｏｕｔがハイレベルに立ち上がる。
この時刻ｔ１からｔ３までの期間Ｔｄは、クロック信号ＣＬＯＣＫの半周期Ｔｄ１、カウント数設定端子ＣＮＴからの設定信号の値Ｎとすると、Ｔｄ＝Ｔｄ１×（２（Ｎ＋１））となる（Ｎは正の整数）。
次に、時刻ｔ４において、データストローブ信号ＤＱＳｉｎがハイレベルからロウレベルに立ち下がる。このことにより、エッジ検出器１１０が所定のパルス幅を有する制御信号ＥＤＧＥを、カウンタ回路１３０のリセット端子ＲＩＮに出力する。この制御信号ＥＤＧＥが入力されると、時刻１と同様に、カウンタ回路１３０のカウント動作を開始し、同時に制御信号ＳＴＯＰをハイレベルからロウレベルに立ち下げる。
このロウレベルの制御信号ＳＴＯＰにより、リング発振器１６０のマルチプレクサＭＵＸ１６１は、インバータ回路ＩＮＶ１６１からの信号を選択し、基本遅延回路１２１に出力する。よって、再び、インバータ回路ＩＮＶ１６１、基本遅延回路１２１で閉ループ回路が構成され、発振が開始される。この発振動作により基本遅延回路１２１からパルス信号ＲＯＳＣＯＵＴが基本遅延回路１２１から出力される。このパルス信号ＲＯＳＣＯＵＴは、インバータＩＮＶ１６１を経て、マルチプレクサＭＵＸ１６１からノードＡに出力される。
ここで、ハイスルーラッチ回路ＨＬ１７１は、ハイレベルのデータストローブ信号ＤＱＳｏｕｔを出力している。このハイレベルの信号が、排他的ＯＲ回路ＸＯＲ１６１の他方の入力端子に入力されている。このため、排他的ＯＲ回路ＸＯＲ１６１の一方の入力端子に入力されているノードＡの信号の反転（逆相）信号が、クロック信号ＣＬＯＣＫとしてリング発振器１６０から出力される。なお、このパルス信号ＲＯＳＣＯＵＴは、時刻ｔ４からパルス信号ＲＯＳＣＯＵＴのパルス周期の約半周期Ｔｄ１後にリング発振器１６０から出力される。
次に、時刻ｔ５において、カウンタ回路１３０がクロック信号ＣＬＯＣＫの立ち上がりを４回カウントし、制御信号ＳＴＯＰをロウレベルからハイレベルに立ち上げる。このハイレベルの制御信号ＳＴＯＰは、マルチプレクサＭＵＸ１６１の制御端子、ハイスルーラッチ回路ＨＬ１７１の制御端子Ｇに入力される。このため、マルチプレクサＭＵＸ１６１は、入力端子ＤＱＳｉｎからの信号を選択し、ノードＡに出力する。このことにより、閉ループ回路が構成されなくなり、発振動作が停止する。よって、再び、基本遅延回路１２１、ハイスルーラッチ回路ＨＬ１７１は、共にスルー回路となる。入力端子ＤＱＳｉｎから入力されたロウレベルの信号は、基本遅延回路１２１で遅延して出力される。このときの遅延期間は、パルス信号ＲＯＳＣＯＵＴのパルス周期の約半周期Ｔｄ１となる。この時刻ｔ５から期間Ｔｄ１後を時刻ｔ６とする。この時刻ｔ６において、ハイスルーラッチ回路ＨＬ１７１は、データ入力端子Ｄに入力されるロウレベルのスルー信号を出力する。よって、データストローブ信号ＤＱＳｏｕｔがロウレベルに立ち下がる。この時刻ｔ４からｔ６までの期間は、時刻ｔ１からｔ３までの期間と同様、Ｔｄ＝Ｔｄ１×（２（Ｎ＋１））となる。以上から、データストローブ信号ＤＱＳｏｕｔは、ＤＱＳｉｎから期間Ｔｄ１×（２（Ｎ＋１））の遅延を有することがわかる。
以上のような遅延回路３００は、実施の形態１の遅延回路１００と比較して、入力端子ＤＱＳｉｎから出力端子ＤＱＳｏｕｔまでの伝播遅延に含まれる、基本遅延回路１２１以外の遅延、つまり遅延回路３００の内因性遅延を最小に抑えることができる。
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
実施の形態１にかかる遅延回路のブロック構成である。 実施の形態１にかかるエッジ検出器の構成である。 実施の形態１にかかる制御回路のフリップフロップの代替回路の構成の一例である。 実施の形態１にかかるデジタル制御型のリング発振器の構成の一例である。 実施の形態１にかかるアナログ制御型のリング発振器の構成の一例である。 実施の形態１にかかる遅延回路の動作を示すタイミングチャートである。 実施の形態２にかかる遅延回路のブロック構成である。 実施の形態２にかかる制御回路内のラッチ回路の構成である。 実施の形態２にかかる遅延回路の動作を示すタイミングチャートである。 実施の形態３にかかる遅延回路のブロック構成である。 実施の形態３にかかる遅延回路の動作を示すタイミングチャートである。 従来の遅延回路の構成である。
符号の説明
１００、２００、３００ 遅延回路
１１０ エッジ検出器
１３０ カウンタ回路
１２０、１６０ リング発振器
１４０、１５０、１７０ 制御回路
１２１ 基本遅延回路
ＦＦ１４１、ＦＦ１５１ フリップフロップ回路
ＩＮＶ１２１、ＩＮＶ１６１ インバータ回路
ＮＡＮＤ１２１ ＮＡＮＤ回路
ＳＲＬ１５１、ＨＬ１７１ ラッチ回路
ＸＯＲ１６１ 排他的ＯＲ回路
ＭＵＸ１６１ マルチプレクサ

Claims (11)

  1. リング発振器と、
    制御回路と、を備え、
    前記制御回路は、
    入力信号の立ち上がりもしくは立ち下がりエッジに応じて、第１の制御信号を出力するエッジ検出器と、
    前記リング発振器の出力するパルス数をカウントし、所定のカウント数に達すると第２の制御信号を出力するカウンタ回路と、を有し、
    前記第１の制御信号に応じて前記リング発振器を発振させ、
    前記第２の制御信号に応じて前記入力信号を出力する
    制御を行うことを特徴とする遅延回路。
  2. 前記リング発振器は、前記出力パルス信号のパルス幅を、第１の設定信号に応じて制御する基本遅延回路を有することを特徴とする請求項１に記載の遅延回路。
  3. 前記基本遅延回路は、
    入力した信号を順次遅延して伝達するため直列に接続されるｍ個（ｍ：偶数）のインバータ回路と、
    前記順次遅延した信号のいずれか１つを選択して出力する選択回路と、を有し、
    前記選択回路の選択動作は、デジタル信号である前記第１の設定信号に応じて行われることを特徴とする請求項２に記載の遅延回路。
  4. 前記基本遅延回路は、
    入力した信号を順次遅延して伝達するため直列に接続されるｍ個（ｍ：偶数）のインバータ回路と、
    前記インバータ回路の電源電圧を供給する電源回路と、を有し、
    前記電源回路から供給される電源電圧が、アナログ信号である前記第１の設定信号に応じて制御されることを特徴とする請求項２に記載の遅延回路。
  5. 前記制御回路は、前記第２の制御信号が第２の状態値から第１の状態値に変化するとき、前記入力信号をラッチし、出力するフリップフロップ回路を更に有し、
    前記カウンタ回路は、前記第１の制御信号に応じて、前記第２の制御信号を第２の状態値に変化させ、前記出力パルス信号のパルス数が所定のカウント数に達すると、第１の状態値の前記第２の制御信号を出力し、
    前記リング発振器は、前記第２の制御信号が第２の状態値のとき、前記出力パルス信号を出力することを特徴とする請求項１〜請求項４のいずれか１項に記載の遅延回路。
  6. 前記リング発振器は、前記第２の制御信号が第１の状態値のとき、前記出力パルス信号の出力を停止することを特徴とする請求項５に記載の遅延回路。
  7. 前記制御回路は、
    第３の制御信号が第２の状態値から第１の状態値に変化するとき、前記入力信号をラッチし、出力するフリップフロップ回路と、
    前記第１の制御信号に応じて前記第３の制御信号を第１の状態値に変化させ、前記第２の制御信号に応じて前記第３の制御信号を第２の状態値に変化させる制御信号生成回路と、を更に有し、
    前記リング発振器は、前記第３の制御信号が第２の状態値のとき、前記出力パルス信号を出力し、
    前記カウンタ回路は、前記第３の制御信号が第２の状態値のとき、前記出力パルス信号のパルス数をカウントすることを特徴とする請求項１から請求項４のいずれか１項に記載の遅延回路。
  8. 前記リング発振器は、前記第３の制御信号が第１の状態値のとき、前記出力パルス信号の出力を停止することを特徴とする請求項５に記載の遅延回路。
  9. 前記カウンタ回路は、前記第１の制御信号に応じて、前記第２の制御信号を第２の状態値に変化させ、前記出力パルス信号のパルス数が所定のカウント数に達すると、第１の状態値の前記第２の制御信号を出力し、
    前記リング発振器は、前記第２の制御信号が第２の状態値のとき前記出力パルス信号を出力し、前記第２の制御信号が第１の状態値のとき前記出力パルス信号の出力を停止、且つ、前記入力信号を前記基本遅延回路に入力し、
    前記制御回路は、前記第２の制御信号が第１の状態値のとき、前記基本遅延回路を経た前記入力信号をラッチし、出力するラッチ回路を有することを特徴とする請求項２〜請求項４のいずれか１項に記載の遅延回路。
  10. 前記カウンタ回路がカウントする所定のカウント数は第２の設定信号に応じて設定され、当該遅延回路により遅延される前記入力信号の遅延期間は、前記第１及び第２の設定信号に応じて決定されることを特徴とする請求項２〜請求項４のいずれか１項に記載の遅延回路。
  11. 前記エッジ検出器は、
    偶数個の直列接続されたインバータ回路列と、
    前記第１の制御信号を生成する排他的ＯＲ回路と、を有し、
    前記排他的ＯＲ回路は、前記入力信号と、前記インバータ回路列を伝播した前記入力信号とを入力することを特徴とする請求項１〜請求項１０のいずれか１項に記載の遅延回路。
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