KR101068432B1 - 지연 회로 - Google Patents

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Abstract

지연 회로는 링 오실레이터 및 제어 회로를 포함한다. 제어 회로는 입력 신호의 상승 에지 또는 하강 에지에 응답하여 제 1 제어 신호를 출력하는 에지 검출기, 및 링 오실레이터로부터 출력된 출력 펄스 신호의 펄스의 수를 카운팅하여, 소정의 카운트수에 도달 시에 제 2 제어 신호를 출력하는 카운터를 포함한다. 제어 회로는 제 1 제어 신호에 응답하여 링 오실레이터가 발진하게 하며 제 2 제어 신호에 응답하여 입력 신호를 출력하도록 제어를 수행한다.
Figure R1020090118384
링 오실레이터, 제어 회로, 기본 지연 회로, 에지 검출기, 카운터

Description

지연 회로{DELAY CIRCUIT}
본 발명은 지연 회로에 관한 것이다.
DDR (double data rate) 메모리의 많은 제어 디바이스는 데이터 스트로브 신호의 상승 에지 및 하강 에지 둘 다에서 기록 및 판독 데이터를 캡처하기 위해 DLL (delay locked loop) 회로를 이용하여 데이터와 스트로브 사이의 위상을 조절한다. DLL 회로는 또한 입력 클록과 출력 데이터 사이의 위상차를 보상하고 동기화를 확립할 목적으로 메모리에 통합된다. 이러한 DLL 회로의 주요 컴포넌트 중 하나가 지연 회로이다.
지연 회로는, 예를 들어, 직렬로 접속된 인버터의 스트링으로 구성된다. 획득되는 지연이 커짐에 따라 다수의 인버터가 필요하다. 또한, 회로의 제조 변동 또는 온도, 전압 등의 환경 변동으로 인해 지연이 작더라도 원하는 지연을 획득하기에 충분히 큰 개수의 인버터를 장착하는 것이 필요하다. 이는 지연 회로의 스케일의 증가를 야기함으로써, DLL 회로에서의 지연 회로의 레이아웃 면적의 증가를 야기한다. DLL 회로에 있어서 지연 회로의 레이아웃 면적의 비율이 큰 문제는 미심사된 일본특허공개공보 제 2004-104748호 등에서 지적된다.
최근의 반도체 회로의 스케일 축소에 따라, 동작 속도가 증가하고 있다. 한편, 반도체 회로에 통합된 기능은 점점 다양해지고 있지만, 모든 기능이 더욱 신속하게 된 것은 아니다. SSD (solid state drive) 제어 디바이스는 이러한 하나의 실시예이며, 수 GHz 의 대역폭을 갖는 직렬 인터페이스 및 수십 내지 수백 MHz 의 대역폭을 갖는 플래시 메모리 인터페이스는 하나의 반도체 집적 회로에 장착된다. 직렬 인터페이스와 플래시 메모리 인터페이스 사이의 대역폭의 차이를 완화하기 위해, SSD 제어 디바이스의 지연 회로의 스케일이 더욱 커지는데, 이는 이 제어 디바이스의 더 높은 집적도를 억제한다. 우세한 플래시 메모리 인터페이스는 SDR (single data rate) 타입에서 DDR (double data rate) 타입으로 변경되고 있으므로, DLL 과 같은 지연 회로가 필요하다. 상술된 바와 같이, 작은 회로 스케일의 지연 회로는 고속 인터페이스와 저속 인터페이스 사이에서 이용되는 SSD 제어 디바이스와 같은 반도체 회로에 요구된다.
상기의 문제를 처리하는 기술은 미심사된 일본특허공개공보 소63-316918호 에 개시된다. 도 12 는 미심사된 일본특허공개공보 소63-316918호에 개시된 지연 회로 (1) 를 도시한다. 도 12 를 참조하면, 지연 회로 (1) 는 입력 단자 (A), 출력 단자 (B1 내지 Bn), 카운터 (CUNT1 및 CUNT2), 인버터 (INV1 내지 INV6), NAND 회로 (NAND1 및 NAND2), OR 회로 (OR1 내지 ORn), 및 지연 플립-플롭 (FF1 내지 FFn) 을 포함한다.
입력 단자 (A) 에 입력되는 하이-레벨 데이터 입력 신호 (Din) 는 NAND 회로 (NAND1), 인버터 (INV3 및 INV6), 지연 플립-플롭 (FF1) 및 카운터 (CUNT2) 에 입 력된다. 데이터 입력 신호 (Din) 가 NAND 회로 (NAND1) 에 입력되는 경우, NAND 회로 (NAND1) 및 인버터 (INV1 및 INV2) 에 의해 형성되는 폐루프 회로의 발진에 의해 클록이 발생된다. 이 클록은 카운터 (CUNT1) 에 입력되어 카운팅된다. 카운팅 동작 전에, 카운터 (CUNT1) 의 리셋 동작이 인버터 (INV3) 로부터의 로우-레벨 신호에 의해 취소된다. 한편, 카운터 (CUNT2) 는 그 리셋 단자에 입력된 하이-레벨 신호에 의해 리셋 상태로 셋팅된다.
카운터 (CUNT1) 는 특정된 소정 클록 번호에서 출력 단자 (Q1) 로부터 신호를 출력한다. 이 신호는 OR 회로 (OR1) 를 통해 지연 플립-플롭 (FF1) 의 클록 입력 단자에 클록 신호 (CPI) 로서 입력된다. 클록 신호 (CPI) 에 응답하여, 지연 플립-플롭 (FF1) 은 데이터 입력 신호 (Din) 를 캡처하여, 이를 저장한 후, 이를 데이터 출력 신호 (D1out) 로서 출력 단자 (B1) 에 출력한다.
이후, 데이터 입력 신호 (Din) 가 로우 레벨이 되면, 카운터 (CUNT2) 의 리셋 동작이 취소된다. 또한, 인버터 (INV6) 로부터의 하이-레벨 출력 신호에 의해, NAND 회로 (NAND2) 및 인버터 (INV4 및 INV5) 에 의해 형성되는 폐루프 회로의 발진에 의해 클록이 발생된다. 이 클록은 카운터 (CUNT2) 에 입력되어 카운팅된다. 한편, 카운터 (CUNT1) 는 그 리셋 단자에 입력된 인버터 (INV3) 로부터의 하이-레벨 신호에 의해 리셋 상태로 셋팅된다.
카운터 (CUNT2) 는 카운터 (CUNT1) 와 동일한 소정 클록 번호에서 그 출력 단자로부터 신호를 출력한다. 이 신호는 OR 회로 (OR1) 를 통해 지연 플립-플롭 (FF1) 의 클록 입력 단자에 클록 신호 (CPI) 로서 입력된다. 클록 신호 (CPI) 에 응답하여, 지연 플립-플롭 (FF1) 은 로우-레벨 데이터 입력 신호 (Din) 를 캡처하여, 이를 저장한 후, 이를 데이터 출력 신호 (D1out) 로서 출력 단자 (B1) 에 출력한다. 동일한 방식으로, 지연된 신호는 각각 데이터 출력 신호 (D2out 내지 Dnout) 로서 다른 출력 단자 (B2 내지 Bn) 에 출력될 수 있다.
상술한 바와 같이, 카운터와 폐루프 회로의 발진을 결합함으로써, 미심사된 일본특허공개공보 소63-316918호에 개시된 지연 회로 (1) 는 인버터만으로 구성된 지연 회로와 비교하여 더 작은 회로 스케일로 더 큰 지연을 발생시킬 수 있다.
그러나, 상술한 지연 회로 (1) 에서는, 동작 시 폐루프 회로 및 카운터가 입력 데이터 신호의 상승 에지와 하강 에지 사이에서 상이할 필요가 있다. 따라서, 폐루프 회로와 카운터의 2 개의 세트가 필요하므로, 큰 회로 스케일의 문제는 여전히 남아 있다.
본 발명의 실시형태의 예시적인 양태는 링 오실레이터 및 제어 회로를 포함하는 지연 회로이며, 제어 회로는 입력 신호의 상승 에지 또는 하강 에지에 응답하여 제 1 제어 신호를 출력하는 에지 검출기, 및 링 오실레이터로부터 출력된 출력 펄스 신호의 펄수의 수를 카운팅하여, 소정의 카운트수에 도달 시에 제 2 제어 신호를 출력하는 카운터를 포함하는데, 여기서 제어 회로는 제 1 제어 신호에 응답하여 링 오실레이터가 발진하게 하고 제 2 제어 신호에 응답하여 입력 신호를 출력하도록 제어를 수행한다.
본 발명의 실시형태의 예시적인 양태에 따른 지연 회로에서, 링 오실레이터는 에지 검출기에 의해 검출된 입력 신호의 상승 에지 및 하강 에지에서 발진한다. 또한, 지연 회로는 카운터에 의해 카운팅되는 링 오실레이터의 출력 펄스의 소정의 수에 따라 입력 신호를 지연시킬 수 있다. 이는 입력 신호의 상승 에지 및 하강 에지에 대해 상이한 폐루프 회로의 필요성을 제거함으로써, 회로 스케일의 증가를 방지한다.
본 발명의 실시형태의 예시적인 양태에 따른 지연 회로는 회로 사이즈의 증가의 억제를 가능하게 한다.
상기 예시적인 양태, 이점과 특징 및 다른 예시적인 양태, 이점과 특징은 첨부 도면과 관련하여 취해진 일정한 예시적인 실시형태의 다음의 설명으로부터 더욱 명백해진다.
[제 1 예시적인 실시형태]
본 발명의 제 1 예시적인 실시형태는 도면을 참조하여 이하 상세히 설명된다. 제 1 예시적인 실시형태에서, 본 발명은 메모리 인터페이스의 지연 회로에 적용된다. 도 1 은 제 1 예시적인 실시형태에 따른 지연 회로 (100) 의 구성의 일 실시예를 도시한다. 도 1 을 참조하면, 지연 회로 (100) 는 입력 단자 (DQSin), 출력 단자 (DQSout), 카운트수 셋팅 단자 (CNT), 지연량 셋팅 단자 (DA), 링 오실레이터 (120) 및 제어 회로 (140) 를 포함한다. 제어 회로 (140) 는 에지 검출기 (110), 카운터 (130) 및 플립-플롭 (FF141) 을 포함한다. 입력 단자 (DQSin) 에 입력된 신호는 데이터 스트로브 신호 (DQSin) 로 지칭되고, 출력 단자 (DQSout) 로부터 출력된 신호는 데이터 스트로브 신호 (DQSout) 로 지칭된다.
입력 단자 (DQSin) 는, 예를 들어, 수십 내지 수백 MHz 의 주파수의 대역폭을 갖는 데이터 스트로브 신호 (DQSin) 가 입력되는 단자이다.
출력 단자 (DQSout) 는, 예를 들어, 수십 내지 수백 MHz 의 주파수의 대역폭 을 갖는 데이터 스트로브 신호 (DQSout) 가 출력되는 단자이다. 데이터 스트로브 신호 (DQSout) 는 지연 회로 (100) 에서 데이터 스트로브 신호 (DQSin) 에 원하는 지연을 부가함으로써 발생된다.
에지 검출기 (110) 는 입력 신호 (DQSin) 의 상승 에지 및 하강 에지를 검출하여, 제어 신호 (EDGE) 를 출력한다. 에지 검출기 (110) 의 구성은 도면을 참조하여 이하 상세히 설명된다. 도 2 는 에지 검출기 (110) 의 구성의 일 실시예를 도시한다. 도 2 를 참조하면, 에지 검출기 (110) 는 입력 단자 (DIN110), 출력 단자 (DOUT110), 인버터 (INV111 및 INV112), 및 배타적 OR 회로 (XOR111) 를 포함한다. 데이터 스트로브 신호 (DQSin) 는 입력 단자 (DIN110) 에 입력된다. 인버터 (INV111) 의 입력 단자는 입력 단자 (DIN110) 에 접속된다. 인버터 (INV112) 의 입력 단자는 인버터 (INV111) 의 출력 단자에 접속된다. 배타적 OR 회로 (XOR111) 의 일 입력 단자는 입력 단자 (DIN110) 에 접속되고, 다른 입력 단자는 인버터 (INV112) 의 출력 단자에 접속되며, 배타적 OR 회로 (XOR111) 의 출력 단자는 출력 단자 (DOUT110) 에 접속된다.
도 2 에 도시된 바와 같이, 인버터 (INV111 및 INV112) 는 직렬로 접속되고 인버터 스트링을 형성한다. 인버터 스트링은 입력 데이터 스트로브 신호 (DQSin) 에 소정의 지연을 부가하여 지연된 신호를 출력한다. 따라서, 배타적 OR 회로 (XOR111) 는 데이터 스트로브 신호 (DQSin) 와, 인버터 스트링으로부터의 지연을 포함하는 출력 신호 사이의 지연 차이에 대응하는 폭을 갖는 펄스 신호를 출력한다. 이 펄스 신호는 입력 단자 (DIN110) 에 입력된 데이터 스트로브 신 호 (DQSin) 의 상승 에지 및 하강 에지 둘 다에서 출력된다. 출력 단자 (DOUT110) 는 제어 신호 (EDGE) (제 1 제어 신호) 로서 배타적 OR 회로 (XOR111) 로부터 출력되는 펄스 신호를 출력한다. 인버터 스트링을 형성하는 인버터의 개수는 2 개에 제한되지 않고, 짝수인 한, 다수 (multiple number) 일 수도 있다. 제어 신호 (EDGE) 의 펄스 폭은 짝수의 인버터에 의해 조절될 수 있다.
에지 검출기 (110) 로부터의 제어 신호 (EDGE) 가 카운터 (130) 의 리셋 단자 (RIN) 에 입력되면, 리셋 상태가 취소되고, 카운터 (130) 는 카운팅을 시작한다. 상세하게는, 제어 신호 (EDGE) 의 상승 에지가 입력되면, 카운터 (130) 는 카운트값을 "0"으로 리셋하고, 하강 에지에서 이 리셋을 취소하며, 카운팅을 시작한다. 동시에, 카운터 (130) 는 로우-레벨 제어 신호 (STOP) 를 출력한다. 리셋 상태가 취소되면, 카운터 (130) 는 링 오실레이터 (120) 로부터의 클록 신호 (CLOCK) 를 소정값까지 카운팅한다. 상세하게는, 카운터 (130) 는 클록 신호 (CLOCK) 의 상승 에지를 카운팅한다. 카운터 (130) 에서, 카운트의 상한 N (N 은 양의 정수) 은 셋팅 단자 (N) 에 입력되는 셋팅 신호 (제 2 셋팅 신호) 에 따라 셋팅된다. 이 카운트가 상한 N 에 도달하는 경우, 카운터 (130) 는 하이-레벨 제어 신호 (STOP) (제 2 제어 신호) 를 출력한다. 카운터 (130) 로부터 출력되는 제어 신호 (STOP) 는 플립-플롭 (FF141) 의 클록 입력 단자에 입력된다. 카운터 (130) 의 셋팅 단자 (N) 는 카운트수 셋팅 단자 (CNT) 에 접속되고, 카운트수 셋팅 단자 (CNT) 로부터의 셋팅 신호 (N) 는 셋팅 단자 (N) 에 입력된다.
플립-플롭 (FF141) 의 데이터 입력 단자 (D) 는 입력 단자 (DQSin) 에 접속 되고, 플립-플롭 (FF141) 의 데이터 출력 단자 (Q) 는 출력 단자 (DQSout) 에 접속된다. 또한, 카운터 (130) 로부터의 제어 신호 (STOP) 는 플립-플롭 (FF141) 의 클록 입력 단자에 입력된다. 제어 신호 (STOP) 의 상승 에지에 응답하여, 플립-플롭 (FF141) 은 데이터 입력 단자 (D) 에 입력된 데이터를 래칭하고, 이를 데이터 출력 단자 (Q) 에 출력한다.
플립-플롭 (FF141) 대신에, 제어 회로 (140) 는 도 3 에 도시된 바와 같이 하이-스루 래치 회로 (HL141) 및 로우-스루 래치 회로 (LL141) 로 구성된 회로를 포함할 수도 있다. 이 경우에, 하이-스루 래치 회로 (HL141) 의 데이터 입력 단자 (D) 는 입력 단자 (DQSin) 에 접속되고, 하이-스루 래치 회로 (HL141) 의 데이터 출력 단자 (Q) 는 로우-스루 래치 회로 (LL141) 의 데이터 입력 단자 (D) 에 접속된다. 로우-스루 래치 회로 (LL141) 의 데이터 입력 단자 (D) 는 하이-스루 래치 회로 (HL141) 의 데이터 출력 단자 (Q) 에 접속되고, 로우-스루 래치 회로 (LL141) 의 데이터 출력 단자 (Q) 는 출력 단자 (DQSout) 에 접속된다. 또한, 제어 신호 (STOP) 가 하이-스루 래치 회로 (HL141) 의 제어 단자 (G) 및 로우-스루 래치 회로 (LL141) 의 제어 단자 (GB) 에 입력된다. 플립-플롭 (FF141) 대신에, 도 3 의 회로 구성을 이용하여, 제어 회로 (140) 는 신호 프로세싱을 동일하게 수행할 수 있다.
링 오실레이터 (120) 는 인버터 (INV121), NAND 회로 (NAND121) 및 기본 지연 회로 (121) 를 포함한다. 기본 지연 회로 (121) 의 회로 구성은 도면을 참조하여 이하 상세히 설명된다. 제 1 예시적인 실시형태에 따른 지연 회로 (100) 가 신호 지연량이 제어가능한 가변 지연 회로라고 가정한다. 지연량은 아날로그 또는 디지털 방식으로 셋팅될 수도 있다. 도 4 는 지연 회로 (100) 가 디지털 회로인 경우의 기본 지연 회로 (121) 의 구성을 도시한다. 도 4 를 참조하면, 기본 지연 회로 (121) 는 입력 단자 (DIN121), 출력 단자 (DOUT121), 지연량 제어 단자 (DAIN121), 인버터 (INVD1 내지 INVDm)(m 은 2 이상의 짝수임), 및 멀티플렉서 (MUXD121) 를 포함한다. 인버터 (INVD1 내지 INVDm) 는 입력 단자 (DIN121) 와 멀티플렉서 (MUXD121) 사이에 직렬로 접속된다. 인버터 (INVD1) 의 입력 단자는 입력 단자 (DIN121) 에 접속되고, 인버터 (INVDm) 의 출력 단자는 멀티플렉서 (MUXD121) 의 일 입력 단자에 접속된다. 입력 단자 (DIN121) 에 입력된 신호는 인버터 (INVD1 내지 INVDm) 를 통해 지연되어 전송된다.
멀티플렉서 (MUXD121) (선택기) 는 복수의 입력 단자 및 선택 제어 단자를 포함한다. 멀티플렉서 (MUXD121) 의 개개의 입력 단자는 인버터 (INVD2, INVD4, INVD6, ..., INVDm-2 및 INVDm) 의 개개의 출력 단자 및 입력 단자 (DIN121) 에 접속된다. 따라서, 입력 단자 (DIN121) 에 입력된 신호에 대해 순차적으로 지연되는 지연 신호가 멀티플렉서 (MUXD121) 의 복수의 입력 단자에 개별적으로 입력된다.
멀티플렉서 (MUXD121) 는 선택 제어 단자에 입력되는 디지털 신호 (제 1 셋팅 신호) 의 값에 따라 복수의 입력 단자에 입력된 신호 중 하나를 선택하여, 이 선택된 신호를 출력한다. 선택 제어 단자는 지연량 제어 단자 (DAIN121) 에 접속된다. 지연량 제어 단자 (DAIN121) 는 지연량 셋팅 단자 (DA) 에 또한 접속 된다. 따라서, 기본 지연 회로 (121) 에 의해 신호에 주어진 지연량은 지연량 셋팅 단자 (DA) 에 입력된 디지털 신호에 따라 결정된다.
도 5 는 지연 회로 (100) 가 아날로그 회로인 경우의 기본 지연 회로 (121) 의 구성을 도시한다. 도 5 를 참조하면, 기본 지연 회로 (121) 는 입력 단자 (DAIN121), 출력 단자 (DOUT121), 지연량 제어 단자 (DAIN121), 인버터 (INVA1 내지 INVAm)(m 은 2 이상의 짝수임), 및 조절기 (REGA121) 를 포함한다. 인버터 (INVA1 내지 INVAm) 는 입력 단자 (DIN121) 와 출력 단자 (DOUT121) 사이에 직렬로 접속된다. 인버터 (INVA1) 의 입력 단자는 입력 단자 (DIN121) 에 접속되고, 인버터 (INVAm) 의 출력 단자는 출력 단자 (DOUT121) 에 접속된다. 입력 단자 (DIN121) 에 입력된 신호는 인버터 (INVA1 내지 INVAm) 를 통해 지연되어 전파된다. 인버터 (INVA1 내지 INVAm) 의 전원 전압은 조절기 (RAGA121) 로부터 공급되는 전압 (AVDD) 이다.
조절기 (REGA121) 는 가변 전압 조절기이고, 지연량 제어 단자 (DAIN121) 로부터의 아날로그 신호에 대응하는 전압 (AVDD) 을 인버터 (INVA1 내지 INVAm) 로 공급한다. 전압 (AVDD) 의 값을 제어함으로써, 인버터 (INVA1 내지 INVAm) 를 통해 전파되는 신호의 지연량은 제어될 수 있다. 예를 들어, 전압 (AVDD) 의 값이 높으면, 인버터 (INVA1 내지 INVAm) 를 통해 전파되는 신호의 지연은 작다. 반대로, 전압 (AVDD) 의 값이 낮으면, 인버터 (INVA1 내지 INVAm) 를 통해 전파되는 신호의 지연은 크다. 지연량 제어 단자 (DAIN121) 는 지연량 셋팅 단자 (DA) 에 또한 접속된다. 따라서, 인버터 (INVA1 내지 INVAm) 를 통해 전파되는 신호의 지연량은 지연량 셋팅 단자 (DA) 에 입력된 아날로그 신호 (제 1 셋팅 신호) 에 의해 결정된다.
인버터 (INV121) 는 그 입력 단자에 의해 제어 신호 (STOP) 를 수신하고, 제어 신호 (STOP) 의 인버팅된 신호를 NAND 회로 (NAND121) 의 일 입력 단자에 출력한다. NAND 회로 (NAND121) 의 일 입력 단자는 인버터 (INV121) 의 출력 단자에 접속되고, 다른 입력 단자는 기본 지연 회로 (121) 의 출력 단자 (DOUT121) 에 접속되며, NAND 회로 (NAND121) 의 출력 단자는 기본 지연 회로 (121) 의 입력 단자 (DIN121) 에 접속된다.
제어 신호 (STOP) 가 로우 레벨이면, 인버터 (INV121) 는 인버팅된 신호인 하이 레벨을 출력한다. 따라서, NAND 회로 (NAND121) 는 다른 입력 단자에 입력된 신호의 인버팅된 신호를 기본 지연 회로 (121) 에 출력한다. 기본 지연 회로 (121) 로부터의 출력 신호는 NAND 회로 (NAND121) 의 다른 입력 단자에 입력된다. 따라서, NAND 회로 (NAND121) 및 기본 지연 회로 (121) 는 폐루프 회로를 형성하고, 발진이 시작된다. 발진에 의해, 일련의 펄스 신호가 기본 지연 회로 (121) 로부터 출력된다. 펄스 신호는 이하 클록 신호 (CLOCK) 로 지칭된다. 기본 지연 회로 (121) 로부터 출력되는 클록 신호 (CLOCK) 의 발진 주파수는 지연량 셋팅 단자 (DA) 로부터 입력되는 지연 셋팅량에 따라 조절 또는 제어된다.
한편, 제어 신호 (STOP) 가 하이 레벨이면, 인버터 (INV121) 는 NAND 회로 (NAND121) 에 로우-레벨 신호를 출력한다. 따라서, NAND 회로 (NAND121) 는 기 본 지연 회로 (121) 로부터의 출력이 하이 레벨인지 로우 레벨인지 여부와 무관하게 기본 지연 회로 (121) 에 하이-레벨 신호만을 출력한다. 따라서, 기본 지연 회로 (121) 및 NAND 회로 (NAND121) 에 의해 형성되는 폐루프 회로는 발진하지 않는다. 그 결과, 기본 지연 회로 (121) 는 상술된 클록 신호 (CLOCK) 를 출력하지 않고 하이 레벨로 출력된 신호를 유지한다.
상술한 구성을 갖는 지연 회로 (100) 의 동작은 도면을 참조하여 이하 상세히 설명된다. 카운터 (130) 가 카운트수 셋팅 단자 (CNT) 로부터의 셋팅 신호에 따라 "4" 개의 클록을 카운팅한다고 가정한다. 도 6 은 지연 회로 (100) 의 동작의 타이밍도를 도시한다. 먼저, 시간 t1 에서, 데이터 스트로브 신호 (DQSin) 는 로우 레벨에서 하이 레벨로 상승한다. 이에 응답하여, 에지 검출기 (110) 는 주어진 펄스 폭을 갖는 제어 신호 (EDGE) 를 카운터 (130) 의 리셋 단자 (RIN) 에 출력한다. 제어 신호 (EDGE) 에 응답하여, 카운터 (130) 는 제어 신호 (STOP) 가 하이 레벨 (제 1 상태값) 에서 로우 레벨 (제 2 상태값) 로 하강하게 한다.
제어 신호 (EDGE) 가 입력되는 경우, 카운터 (130) 는 카운팅을 시작한다. 또한, 링 오실레이터 (120) 는 발진을 시작하고 클록 신호 (CLOCK) 를 출력한다. 클록 신호 (CLOCK) 는 시간 t1 부터 클록 신호 (CLOCK) 의 약 1/2 사이클인 Td1 이후에 링 오실레이터 (120) 로부터 출력된다.
다음으로, 시간 t2 에서, 카운터 (130) 는 클록 신호 (CLOCK) 의 상승 에지를 4 회 카운팅하였고, 제어 신호 (STOP) 가 로우 레벨에서 하이 레벨로 상승하게 한다. 상승 에지에 응답하여, 플립-플롭 (FF141) 은 데이터 스트로브 신호 (DQSin) 를 래칭 및 출력한다. 데이터 스트로브 신호 (DQSout) 는 이에 의해 하이 레벨로 상승한다. 동시에, 하이-레벨 제어 신호 (STOP) 는 링 오실레이터 (120) 에 입력된다. 결과적으로, 링 오실레이터 (120) 는 발진을 정지하고, 클록 신호 (CLOCK) 를 출력하는 것을 멈춘다. 시간 t1 에서 t2 까지의 주기 Td 는 카운트수 셋팅 단자 (CNT) 로부터의 셋팅 신호의 값 N (이 실시예에서는 N=4) 과 클록 신호 (CLOCK) 의 1/2 사이클인 Td1 의 2배인 값 (2Td1) 을 곱함으로써 획득된 값에 대응한다. 따라서, Td=(2Td1)×N (N 은 양의 정수임) 이다.
이후, 시간 t3 에서, 데이터 스트로브 신호 (DQSin) 는 하이 레벨에서 로우 레벨로 하강한다. 이에 응답하여, 에지 검출기 (110) 는 주어진 펄스 폭을 갖는 제어 신호 (EDGE) 를 카운터 (130) 의 리셋 단자 (RIN) 에 출력한다. 제어 신호 (EDGE) 에 응답하여, 카운터 (130) 는 제어 신호 (STOP) 가 하이 레벨에서 로우 레벨로 하강하게 한다. 로우-레벨 제어 신호 (EDGE) 가 입력되는 경우, 링 오실레이터 (120) 는 발진을 다시 시작하여 클록 신호 (CLOCK) 를 출력한다. 클록 신호 (CLOCK) 는 시간 t3 부터 클록 신호 (CLOCK) 의 약 1/2 사이클인 Td1 이후에 링 오실레이터 (120) 로부터 출력된다.
그 후에, 시간 t4 에서, 카운터 (130) 는 클록 신호 (CLOCK) 의 상승 에지를 4 회 카운팅하였고, 제어 신호 (STOP) 가 로우 레벨부터 하이 레벨로 상승하게 한다. 상승 에지에 응답하여, 플립-플롭 (FF141) 은 데이터 스트로브 신호 (DQSin) 를 래칭 및 출력한다. 데이터 스트로브 신호 (DQSout) 는 이에 의해 로우 레벨로 하강한다. 시간 t3 에서 t4 까지의 주기는 카운트수 셋팅 단자 (CNT) 로부터의 셋팅 신호의 값 N 과 클록 신호 (CLOCK) 의 1/2 사이클인 Td1 의 2배인 값 (2Td1) 을 곱함으로써 획득된 값에 대응한다. 따라서, 시간 t1 에서 t2 까지의 주기에서와 같이, Td=(2Td1)×N 이다. 따라서, 데이터 스트로브 신호 (DQSout) 는 신호 (DQSin) 에 대해 주기 (2Td1)×N 의 지연을 가진다. 시간 t4 에서, 하이-레벨 제어 신호 (STOP) 가 링 오실레이터 (120) 에 입력된다. 따라서, 링 오실레이터 (120) 는 발진을 정지하고, 클록 신호 (CLOCK) 를 출력하는 것을 멈춘다.
종래 기술인 미심사된 일본특허공개공보 소63-316918호에 따른 지연 회로 (1) 는 번갈아 동작하는 입력 신호의 상승 에지용 지연 발생 회로 (NAND1, INV1 내지 INV3 및 CUNT1) 와 하강 에지용 지연 발생 회로 (NAND2, INV4 내지 INV6 및 CUNT2) 의 2 개의 시스템을 포함한다. 하나의 지연 발생 회로가 동작하는 동안, 다른 지연 발생 회로는 다음 신호 프로세싱을 위해 대기 상태에 있다. 이러한 구성을 갖는 지연 회로 (1) 는 다음의 문제를 가진다. 먼저, 지연 회로 (1) 가 상승 에지 및 하강 에지용의 2 개의 지연 발생 회로를 포함하기 때문에, 회로 스케일이 크다. 또한, 출력 신호는 2 개의 지연 발생 회로의 엘리먼트의 제조 변동에 의해 쉽게 영향을 받는다. 상세하게는, 출력 신호는 입력 신호의 상승 에지와 하강 에지 사이의 상대적인 에러에 의해 쉽게 영향을 받는데, 이는 출력 신호의 상승 에지와 하강 에지 사이의 지연 차이, 즉, 출력 신호의 듀티비의 열화를 야기한다. 또한, 지연 발생 회로 중 하나의 링 오실레이터로서 기능하는 폐 루프 회로가 항상 발진하기 때문에, 전력 소비가 높다.
한편, 제 1 예시적인 실시형태에 따른 지연 회로 (100) 에서, 에지 검출기 (110) 는 입력 신호 (데이터 스트로브 신호 (DQSin)) 의 상승 에지 및 하강 에지를 검출한다. 검출 결과는 카운터 (130) 의 카운팅 및 링 오실레이터 (120) 의 발진을 트리거한다. 또한, 링 오실레이터 (120) 로부터의 클록 신호가 소정값에 도달하는 경우, 카운터 (130) 는 제어 신호 (STOP) 를 출력한다. 제어 신호 (STOP) 에 응답하여, 링 오실레이터 (120) 는 발진을 정지하고, 다음 동작을 위한 대기 상태에 자동적으로 진입한다.
상술한 바와 같이, 지연 회로 (100) 는 상승 에지와 하강 에지용 지연 발생 회로의 하나의 시스템만으로 지연 회로 (1) 와 동일한 동작을 구현한다. 따라서, 지연 회로 (1) 의 문제인 회로 스케일의 증가를 억제하는 것이 가능하다. 또한, 지연 회로 (100) 는 지연 발생 회로의 2 개의 시스템의 이용에 의해 야기되는 엘리먼트의 제조 변동에 의해 영향을 받지 않는다. 또한, 지연 회로 (100) 는 특정된 소정 길이의 주기만큼 입력 신호 (데이터 스트로브 신호 (DQSin)) 의 상승 에지 및 하강 에지를 지연시킨 후에 링 오실레이터의 발진을 정지한다. 이에 의해 전력 소비를 감소시키며 회로의 보다 낮은 전력 소비를 가능하게 할 수 있다.
[제 2 예시적인 실시형태]
본 발명의 제 2 예시적인 실시형태는 도면을 참조하여 이하 상세히 설명된다. 제 1 예시적인 실시형태와 같이, 제 2 예시적인 실시형태에서, 본 발명은 메모리 인터페이스의 지연 회로에 적용된다. 도 7 은 제 2 예시적인 실시형태에 따른 지연 회로 (200) 의 구성의 일 실시예를 도시한다. 도 7 을 참조하면, 지연 회로 (200) 는 입력 단자 (DQSin), 출력 단자 (DQSout), 카운트수 셋팅 단자 (CNT), 지연량 셋팅 단자 (DA), 링 오실레이터 (120) 및 제어 회로 (150) 를 포함한다. 제어 회로 (150) 는 에지 검출기 (110), 카운터 (130), 플립-플롭 (FF151), 래치 회로 (SRL151) 및 인버터 (INV151) 를 포함한다. 도 7 에서, 도 1 의 참조부호와 동일한 참조부호에 의해 표시된 엘리먼트는 도 1 의 상응하는 것과 동일하거나 유사한 구성을 가진다. 제 2 예시적인 실시형태는 컴포넌트 사이의 접속, 카운터 (130) 의 기능의 일부 및 제어 회로 (150) 의 구성에 있어서 제 1 예시적인 실시형태와 상이하다. 제 2 예시적인 실시형태에서는, 그 차이를 주로 설명한다.
도 8 은 래치 회로 (SRL151) 의 회로 구성을 도시한다. 도 8 을 참조하면, 래치 회로 (SRL151) 는 셋트 단자 (S), 리셋 단자 (R), 출력 단자 (Q), 인버터 (INV152 및 INV153), 및 NAND 회로 (NAND151 및 NAND152) 를 포함한다.
에지 검출기 (110) 로부터의 제어 신호 (EDGE) 는 셋트 단자 (S) 에 입력된다. 카운터 (130) 로부터의 제어 신호 (STOP) 는 리셋 단자 (R) 에 입력된다. 인버터 (INV152) 의 입력 단자는 셋트 단자 (S) 에 접속되고, 인버터 (INV152) 의 출력 단자는 NAND 회로 (NAND151) 의 일 입력 단자에 접속된다. 인버터 (INV153) 의 입력 단자는 리셋 단자 (R) 에 접속되고, 인버터 (INV153) 의 출력 단자는 NAND 회로 (NAND152) 의 일 입력 단자에 접속된다. NAND 회로 (NAND151) 의 일 입력 단자는 인버터 (INV152) 의 출력 단자에 접속되고, 다른 입력 단자는 NAND 회로 (NAND152) 의 출력 단자에 접속되며, NAND 회로 (NAND151) 의 출력 단자는 출력 단자 (Q) 에 접속된다. NAND 회로 (NAND152) 의 일 입력 단자는 인버터 (INV153) 의 출력 단자에 접속되고, 다른 입력 단자는 출력 단자 (Q) 에 접속되며, NAND 회로 (NAND152) 의 출력 단자는 NAND 회로 (NAND151) 의 다른 입력 단자에 접속된다.
래치 회로 (SRL151)(제어 신호 발생 회로) 는 RS 래치 회로이다. 출력 단자 (Q) 는 래치 회로 (SRL151) 의 상태값 (출력 신호 레벨) 을 출력한다. 래치 회로 (SRL151) 는 리셋 단자 (R) 및 셋트 단자 (S) 에 입력되는 신호의 값 (입력 신호 레벨) 에 따라 이 상태값을 제어한다. 상세하게는, 하이-레벨 펄스 신호가 셋트 단자 (S) 에 입력되는 경우, 레치 회로 (SRL151) 는 상태값을 하이 레벨로 셋팅한다. 한편, 하이-레벨 펄스 신호가 리셋 단자 (R) 에 입력되는 경우, 래치 회로 (SRL151) 는 상태값을 로우 레벨로 셋팅한다. 동일한 레벨의 신호가 셋트 단자 (S) 및 리셋 단자 (R) 에 입력되면, 셋트 단자 (S) 의 레벨이 우선적으로 출력된다.
플립-플롭 (FF151) 에서, 데이터 입력 단자 (D) 는 입력 단자 (DQSin) 에 접속되고, 데이터 출력 단자 (Q) 는 출력 단자 (DQSout) 에 접속되며, 클록 입력 단자는 인버터 (INV151) 의 출력 단자에 접속된다.
인버터 (INV151) 에서, 입력 단자는 래치 회로 (SRL151) 의 출력 단자 (Q) 에 접속되고, 출력 단자는 플립-플롭 (FF151) 의 클록 입력 단자, 카운터 (130) 의 리셋 단자 (RIN) 및 링 오실레이터 (120) 의 인버터 (INV121) 에 접속된다. 인버터 (INV151) 로부터 출력되는 신호는 제어 신호 (RESET)(제 3 제어 신호) 로 지칭된다.
로우-레벨 신호가 리셋 단자 (RIN) 에 입력되는 경우, 카운터 (130) 는 클록 입력 단자에 입력된 클록 신호를 카운팅한다. 카운터 (130) 에서, 이 카운트의 상한 N 은 제 1 예시적인 실시형태에서와 같이 셋팅 단자 (N) 에 입력되는 셋팅 신호에 따라 셋팅되는데, 이는 카운트수 셋팅 단자 (CNT) 로부터의 셋팅 신호이다. 카운트가 상한 N 에 도달하는 경우, 카운터 (130) 는 제어 신호 (STOP) 로서 주어진 펄스 폭을 갖는 펄스 신호를 출력한다. 제어 신호 (STOP) 는 래치 회로 (SRL151) 의 리셋 단자 (R) 에 입력된다. 또한, 링 오실레이터 (120) 의 인버터 (INV121) 의 입력 단자는 제어 회로 (150) 의 인버터 (INV151) 의 출력 단자에 접속된다. 다른 엘리먼트는 제 1 예시적인 실시형태에서와 동일하므로, 장황하게 설명되지 않는다.
상술한 구성을 갖는 지연 회로 (200) 의 동작은 도면을 참조하여 이하 상세히 설명된다. 카운터 (130) 가 카운트수 셋팅 단자 (CNT) 로부터의 셋팅 신호에 따라 "4" 개의 클록을 카운팅한다고 가정한다. 도 9 는 지연 회로 (200) 의 동작의 타이밍도를 도시한다. 먼저, 시간 t1 에서, 데이터 스트로브 신호 (DQSin) 는 로우 레벨에서 하이 레벨로 상승한다. 이에 응답하여, 에지 검출기 (110) 는 주어진 펄스 폭을 갖는 제어 신호 (EDGE) 를 래치 회로 (SRL151) 의 셋트 단자 (S) 에 출력한다. 제어 신호 (EDGE) 에 응답하여, 래치 회로 (SRL151) 는 출력 단자 (Q) 로부터 출력된 신호가 로우 레벨에서 하이 레벨로 상승하게 한다. 인버터 (INV151) 는 래치 회로 (SRL151) 로부터 출력된 신호의 위상을 인버팅하여 로우-레벨 제어 신호 (RESET) 를 플립-플롭 (FF151), 카운터 (130) 및 링 오실레이터 (120) 에 출력한다.
로우-레벨 제어 신호 (RESET) 가 입력되는 경우, 카운터 (130) 는 카운팅을 시작한다. 또한, 링 오실레이터 (120) 는 발진을 시작하고 클록 신호 (CLOCK) 를 출력한다. 클록 신호 (CLOCK) 는 시간 t1 부터 클록 신호 (CLOCK) 의 약 1/2 사이클인 Td1 이후에 링 오실레이터 (120) 로부터 출력되는데, 이는 제 1 예시적인 실시형태에서와 동일하다.
다음으로, 시간 t2 에서, 카운터 (130) 는 클록 신호 (CLOCK) 의 상승 에지를 4 회 카운팅한 후, 주어진 펄스 폭을 갖는 제어 신호 (STOP) 를 출력한다. 제어 신호 (STOP) 에 응답하여, 래치 회로 (SRL151) 는 출력 단자 (Q) 로부터 출력된 신호가 하이 레벨에서 로우 레벨로 하강하게 한다. 인버터 (INV151) 는 출력 단자 (Q) 로부터 출력된 신호의 위상을 인버팅하도록 제어 신호 (RESET) 가 로우 레벨에서 하이 레벨로 상승하게 한다. 제어 신호 (RESET) 는 플립-플롭 (FF151), 카운터 (130) 및 링 오실레이터 (120) 에 출력된다. 제어 신호 (RESET) 가 로우 레벨에서 하이 레벨로 상승하기 때문에, 제어 회로 (150) 의 플립-플롭 (FF151) 은 데이터 스트로브 신호 (DQSin) 를 래칭 및 출력한다. 데이터 스트로브 신호 (DQSout) 는 이에 의해 하이 레벨로 상승한다. 또한, 카운터 (130) 는 카운팅을 정지한다. 또한, 링 오실레이터 (120) 는 발진을 정지하고, 클록 신호 (CLOCK) 를 출력하는 것을 멈춘다.
시간 t1 에서 t2 까지의 주기 Td 는 카운트수 셋팅 단자 (CNT) 로부터의 셋팅 신호의 값 N (이 실시예에서는 N=4) 과 클록 신호 (CLOCK) 의 1/2 사이클인 Td1 의 2배인 값 (2Td1) 을 곱함으로써 획득된 값에 대응하는데, 이는 제 1 예시적인 실시형태에서와 동일하다. 따라서, Td=(2Td1)×N (N 은 양의 정수임) 이다.
이후, 시간 t3 에서, 데이터 스트로브 신호 (DQSin) 는 하이 레벨에서 로우 레벨로 하강한다. 이에 응답하여, 에지 검출기 (110) 는 주어진 펄스 폭을 갖는 제어 신호 (EDGE) 를 래치 회로 (SRL151) 의 셋트 단자 (S) 에 출력한다. 제어 신호 (EDGE) 에 응답하여, 래치 회로 (SRL151) 는 출력 단자 (Q) 로부터 출력된 신호가 로우 레벨에서 하이 레벨로 상승하게 한다. 인버터 (INV151) 는 래치 회로 (SRL151) 로부터 출력된 신호의 위상을 인버팅하여 로우-레벨 제어 신호 (RESET) 를 플립-플롭 (FF151), 카운터 (130) 및 링 오실레이터 (120) 에 출력한다.
로우-레벨 제어 신호 (RESET) 가 입력되는 경우, 카운터 (130) 는 카운팅을 다시 시작한다. 또한, 링 오실레이터 (120) 는 발진을 다시 시작하고, 클록 신호 (CLOCK) 를 출력한다.
그 후에, 시간 t4 에서, 카운터 (130) 는 클록 신호 (CLOCK) 의 상승 에지를 4 회 카운팅한 후, 주어진 펄스 폭을 갖는 제어 신호 (STOP) 를 출력한다. 제어 신호 (STOP) 에 응답하여, 래치 회로 (SRL151) 는 출력 단자 (Q) 로부터 출력된 신호가 하이 레벨에서 로우 레벨로 하강하게 한다. 인버터 (INV151) 는 출력 단자 (Q) 로부터 출력된 신호의 위상을 인버팅하도록 제어 신호 (RESET) 가 로우 레벨에서 하이 레벨로 상승하게 한다. 제어 신호 (RESET) 는 플립-플롭 (FF151), 카운터 (130) 및 링 오실레이터 (120) 에 출력된다. 제어 신호 (RESET) 가 로우 레벨에서 하이 레벨로 상승하기 때문에, 제어 회로 (150) 의 플립-플롭 (FF151) 은 데이터 스트로브 신호 (DQSin) 를 래칭 및 출력한다. 데이터 스트로브 신호 (DQSout) 는 이에 의해 로우 레벨로 하강한다. 또한, 카운터 (130) 는 카운팅을 정지한다. 또한, 링 오실레이터 (120) 는 발진을 정지하고, 클록 신호 (CLOCK) 를 출력하는 것을 멈춘다. 시간 t3 에서 t4 까지의 주기는 카운트수 셋팅 단자 (CNT) 로부터의 셋팅 신호의 값 N 과 클록 신호 (CLOCK) 의 1/2 사이클인 Td1 의 2배인 값 (2Td1) 을 곱함으로써 획득된 값에 대응한다. 따라서, 시간 t1 에서 t2 까지의 주기에서와 같이, Td=(2Td1)×N 이다. 따라서, 데이터 스트로브 신호 (DQSout) 는 신호 (DQSin) 에 대해 주기 (2Td1)×N 의 지연을 가진다.
상술한 구성을 갖는 지연 회로 (200) 에서, 카운터 (130) 의 리셋 단자 (RIN) 에 입력되는 펄스 폭은 제 1 예시적인 실시형태에 따른 지연 회로 (100) 에서의 펄스 폭보다 클 수 있다. 이는 카운터 (130) 를 포함하는 지연 회로 (200) 의 보다 쉬운 회로 설계의 이점을 가진다.
[제 3 예시적인 실시형태]
본 발명의 제 3 예시적인 실시형태는 도면을 참조하여 이하 상세히 설명된다. 제 1 예시적인 실시형태에서와 같이, 제 3 예시적인 실시형태에서, 본 발 명은 메모리 인터페이스의 지연 회로에 적용된다. 도 10 은 제 3 예시적인 실시형태에 따른 지연 회로 (300) 의 구성의 일 실시예를 도시한다. 도 10 을 참조하면, 지연 회로 (300) 는 입력 단자 (DQSin), 출력 단자 (DQSout), 카운트수 셋팅 단자 (CNT), 지연량 셋팅 단자 (DA), 링 오실레이터 (160) 및 제어 회로 (170) 를 포함한다. 제어 회로 (170) 는 에지 검출기 (110), 카운터 (130), 및 하이-스루 래치 회로 (HL171) 를 포함한다. 도 10 에서, 도 1 의 참조부호와 동일한 참조부호에 의해 표시된 엘리먼트는 도 1 의 상응하는 것과 동일하거나 유사한 구성을 가진다. 제 3 예시적인 실시형태는 컴포넌트 사이의 접속 및 링 오실레이터 (160) 와 제어 회로 (170) 의 구성에 있어서 제 1 예시적인 실시형태와 상이하다. 제 3 예시적인 실시형태에서는, 그 차이를 주로 설명한다.
도 10 을 참조하면, 링 오실레이터 (160) 는 기본 지연 회로 (121), 멀티플렉서 (MUX161), 인버터 (INV161), 및 배타적 OR 회로 (XOR161) 를 포함한다. 멀티플렉서 (MUX161) 의 일 데이터 입력 단자는 인버터 (INV161) 에 접속되고, 다른 데이터 입력 단자는 입력 단자 (DQSin) 에 접속되며, 멀티플렉서 (MUX161) 의 데이터 출력 단자는 노드 (A) 에 접속된다. 멀티플렉서 (MUX161) 는 카운터 (130) 로부터의 제어 신호 (STOP) 의 값에 따라 2 개의 데이터 입력 단자 중 하나의 신호를 선택하여, 이 선택된 신호를 노드 (A) 에 출력한다. 상세하게는, 멀티플렉서 (MUX161) 는 제어 신호 (STOP) 가 로우 레벨인 경우에 하나의 데이터 입력 단자의 신호를 선택하고, 제어 신호 (STOP) 가 하이 레벨인 경우에 다른 데이터 입력 단자의 신호를 선택하여, 이 선택된 신호를 노드 (A) 에 출력한다.
인버터 (INV161) 의 입력 단자는 기본 지연 회로 (121) 의 출력 단자 (DOUT121) 에 접속되고, 인버터 (INV161) 의 출력 단자는 멀티플렉서 (MUX161) 의 일 데이터 입력 단자에 접속된다. 기본 지연 회로 (121) 는 제 1 예시적인 실시형태에서와 동일한 회로 구성을 가진다. 그러나, 출력 단자 (DOUT121) 는 인버터 (INV161) 의 입력 단자 및 하이-스루 래치 회로 (HL171) 의 데이터 입력 단자 (D) 에 접속된다. 또한, 입력 단자 (DIN121) 는 노드 (A) 에 접속된다.
따라서, 제어 신호 (STOP) 가 로우 레벨인 경우, 인버터 (INV161) 및 기본 지연 회로 (121) 는 폐루프 회로를 형성하고, 발진이 시작된다. 발진에 의해 기본 지연 회로 (121) 의 출력 단자 (DOUT121) 로부터 출력되는 펄스 신호는 ROSCOUT 로 지칭된다. 한편, 제어 신호 (STOP) 가 하이 레벨인 경우, 데이터 스트로브 신호 (DQSin) 가 입력되고, 이에 소정의 지연이 부가되며, 지연된 신호는 하이-스루 래치 회로 (HL171) 에 출력된다.
배타적 OR 회로 (XOR161) 의 일 입력 단자는 노드 (A) 에 접속되고, 다른 입력 단자는 출력 단자 (DQSout) 에 접속되며, 배타적 OR 회로 (XOR161) 의 출력 단자는 카운터 (130) 의 클록 입력 단자에 접속된다. 따라서, 배타적 OR 회로 (XOR161) 는 출력 단자 (DQSout) 의 레벨에 따라, 노드 (A) 에서의 신호 (이는 기본 지연 회로 (121) 에 입력되기 전의 신호) 를 인버팅하지 않거나, 인버팅하여, 이 신호를 출력한다. 상세하게는, 출력 신호 (DQSout) 가 로우 레벨인 경우, 배타적 OR 회로 (XOR161) 는 노드 (A) 에서의 신호의 인버팅되지 않은 신호를 출력한다. 한편, 출력 신호 (DQSout) 가 하이 레벨인 경우, 배타적 OR 회로 (XOR161) 는 노드 (A) 에서의 신호의 인버팅된 신호를 출력한다. 배타적 OR 회로 (XOR161) 의 출력 단자로부터 출력되는 펄스 신호는 클록 신호 (CLOCK) 로 지칭된다.
하이-스루 래치 회로 (HL171) 의 데이터 입력 단자 (D) 는 기본 지연 회로 (121) 의 출력 단자 (DOUT121) 에 접속되고, 하이-스루 래치 회로 (HL171) 의 데이터 출력 단자 (Q) 는 출력 단자 (DQSout) 에 접속된다. 또한, 카운터 (130) 로부터의 제어 신호 (STOP) 는 하이-스루 래치 회로 (HL171) 의 제어 단자 (G) 에 입력된다. 다른 엘리먼트는 제 1 예시적인 실시형태에서와 동일하므로, 장황하게 설명되지 않는다.
상술한 구성을 갖는 지연 회로 (300) 의 동작은 도면을 참조하여 이하 상세히 설명된다. 카운터 (130) 가 카운트수 셋팅 단자 (CNT) 로부터의 셋팅 신호에 따라 "4" 개의 클록을 카운팅한다고 가정한다. 도 11 은 지연 회로 (300) 의 동작의 타이밍도를 도시한다.
먼저, 시간 t1 에서, 데이터 스트로브 신호 (DQSin) 는 로우 레벨에서 하이 레벨로 상승한다. 이에 응답하여, 에지 검출기 (110) 는 주어진 펄스 폭을 갖는 제어 신호 (EDGE) 를 카운터 (130) 의 리셋 단자 (RIN) 에 출력한다. 제어 신호 (EDGE) 가 입력되는 경우, 카운터 (130) 는 카운트값을 리셋한 후, 카운팅을 시작한다. 또한, 카운터 (130) 는 제어 신호 (STOP) 가 하이 레벨에서 로우 레벨로 하강하게 한다.
로우-레벨 제어 신호 (STOP) 에 응답하여, 링 오실레이터 (160) 의 멀티플렉 서 (MUX161) 는 인버터 (INV161) 로부터의 신호를 선택하여 이를 노드 (A) 에 출력한다. 인버터 (INV161) 및 기본 지연 회로 (121) 는 이에 의해 폐루프 회로를 형성하고, 발진이 시작된다. 발진에 의해, 펄스 신호 (ROSCOUT) 가 기본 지연 회로 (121) 로부터 출력된다. 펄스 신호 (ROSCOUT) 는 인버터 (INV161) 를 통해 멀티플렉서 (MUX161) 로부터 노드 (A) 에 출력된다. 또한, 펄스 신호 (ROSCOUT) 는 하이-스루 래치 회로 (HL171) 의 데이터 입력 단자 (D) 에 입력된다. 제어 단자 (G) 에 입력되는 제어 신호 (STOP) 가 로우 레벨이기 때문에, 하이-스루 래치 회로 (HL171) 는 로우-레벨 출력을 유지한다. 따라서, 펄스 신호 (ROSCOUT) 는 출력 단자 (DQSout) 에 출력되지 않는다. 펄스 신호 (ROSCOUT) 는 시간 t1 부터 펄스 신호 (ROSCOUT) 의 펄스 주파수의 약 1/2 사이클인 Td1 이후에 링 오실레이터 (160) 로부터 출력된다.
이 때에, 하이-스루 래치 회로 (HL171) 로부터의 로우-레벨 신호는 배타적 OR 회로 (XOR161) 의 다른 입력 단자에 입력된다. 따라서, 배타적 OR 회로 (XOR161) 의 일 입력 단자에 입력되는 노드 (A) 에서의 신호의 인버팅되지 않은 (양의 위상) 신호가 링 오실레이터 (160) 로부터의 클록 신호 (CLOCK) 로서 입력된다. 클록 신호 (CLOCK) 는 카운터 (130) 의 클록 입력 단자에 입력된다. 그러나, 시간 t1 에서 입력되는 클록 신호 (CLOCK) 의 상승 에지는 리셋을 취소하기 전에 카운터 (130) 에 도달하므로, 카운팅되지 않는다.
다음으로, 시간 t2 에서, 카운터 (130) 는 클록 신호 (CLOCK) 의 상승 에지를 4 회 카운팅한 후, 제어 신호 (STOP) 가 로우 레벨에서 하이 레벨로 상승하게 한다. 하이-레벨 제어 신호 (STOP) 는 멀티플렉서 (MUX161) 의 제어 단자 및 하이-스루 래치 회로 (HL171) 의 제어 단자 (G) 에 입력된다. 따라서, 멀티플렉서 (MUX161) 는 입력 단자 (DQSin) 로부터의 신호를 선택하여 이를 노드 (A) 에 출력한다. 이 때에, 상술한 폐루프 회로는 형성되는 것을 멈추고, 발진이 정지된다. 따라서, 기본 지연 회로 (121) 및 하이-스루 래치 회로 (HL171) 둘 다는 스루 회로로서 기능한다. 입력 단자 (DQSin) 로부터 입력되는 하이-레벨 신호는 기본 지연 회로 (121) 에 의해 지연되어 출력된다 (이하, 이 신호는 스루 신호로 지칭된다). 지연 시간은 펄스 신호 (ROSCOUT) 의 펄스 주파수의 약 1/2 사이클인 Td1 이다. 시간 t2 부터 주기 Td1 이후의 시간은 시간 t3 이다. 시간 t3 에서, 하이-스루 래치 회로 (HL171) 는 데이터 입력 단자 (D) 에 입력되는 하이-레벨 스루 신호를 출력한다. 데이터 스트로브 신호 (DQSout) 는 이에 의해 하이 레벨로 상승한다.
시간 t1 에서 t3 까지의 주기 Td 는 Td=Td1×(2(N+1))(N 은 양의 정수) 이며, 여기서 Td1 은 클록 신호 (CLOCK) 의 1/2 사이클이고, N 은 카운트수 셋팅 단자 (CNT) 로부터의 셋팅 신호의 값이다.
이후, 시간 t4 에서, 데이터 스트로브 신호 (DQSin) 는 하이 레벨에서 로우 레벨로 하강한다. 이에 응답하여, 에지 검출기 (110) 는 주어진 펄스 폭을 갖는 제어 신호 (EDGE) 를 카운터 (130) 의 리셋 단자 (RIN) 에 출력한다. 제어 신호 (EDGE) 가 입력되는 경우, 바로 시간 t1 에서와 같이, 카운터 (130) 는 카운팅을 시작하고, 동시에 제어 신호 (STOP) 가 하이 레벨에서 로우 레벨로 하강하게 한다.
로우-레벨 제어 신호 (STOP) 에 응답하여, 링 오실레이터 (160) 의 멀티플렉서 (MUX161) 는 인버터 (INV161) 로부터의 신호를 선택하여 이를 기본 지연 회로 (121) 에 출력한다. 인버터 (INV161) 및 기본 지연 회로 (121) 는 이에 의해 폐루프 회로를 다시 형성하고, 발진이 재시작된다. 발진에 의해, 펄스 신호 (ROSCOUT) 가 기본 지연 회로 (121) 로부터 출력된다. 펄스 신호 (ROSCOUT) 는 인버터 (INV161) 를 통해 멀티플렉서 (MUX161) 로부터 노드 (A) 에 출력된다.
이 때에, 하이-스루 래치 회로 (HL171) 는 하이-레벨 데이터 스트로브 신호 (DQSout) 를 출력한다. 하이-레벨 신호는 배타적 OR 회로 (XOR161) 의 다른 입력 단자에 입력된다. 따라서, 배타적 OR 회로 (XOR161) 의 일 입력 단자에 입력되는 노드 (A) 에서의 신호의 인버팅된 (음의 위상) 신호가 링 오실레이터 (160) 로부터의 클록 신호 (CLOCK) 로서 출력된다. 펄스 신호 (ROSCOUT) 는 시간 t4 부터 펄스 신호 (ROSCOUT) 의 펄스 주파수의 약 1/2 사이클인 Td1 이후에 링 오실레이터 (160) 로부터 출력된다.
그 후에, 시간 t5 에서, 카운터 (130) 는 클록 신호 (CLOCK) 의 상승 에지를 4 회 카운팅하였고, 제어 신호 (STOP) 가 로우 레벨에서 하이 레벨로 상승하게 한다. 하이-레벨 제어 신호 (STOP) 는 멀티플렉서 (MUX161) 의 제어 단자 및 하이-스루 래치 회로 (HL171) 의 제어 단자 (G) 에 입력된다. 따라서, 멀티플렉서 (MUX161) 는 입력 단자 (DQSin) 로부터의 신호를 선택하여, 이를 노드 (A) 에 출력한다. 상술한 폐루프 회로는 이에 의해 형성되는 것을 멈추고, 발진이 정 지된다. 따라서, 기본 지연 회로 (121) 및 하이-스루 래치 회로 (HL171) 둘 다는 스루 회로로서 다시 기능한다. 입력 단자 (DQSin) 로부터 입력되는 로우-레벨 신호는 기본 지연 회로 (121) 에 의해 지연되어 출력된다. 지연 시간은 펄스 신호 (ROSCOUT) 의 펄스 주파수의 약 1/2 사이클인 Td1 이다. 시간 t5 부터 주기 Td1 이후의 시간은 시간 t6 이다. 시간 t6 에서, 하이-스루 래치 회로 (HL171) 는 데이터 입력 단자 (D) 에 입력되는 로우-레벨 스루 신호를 출력한다. 데이터 스트로브 신호 (DQSout) 는 이에 의해 로우 레벨로 하강한다. 시간 t4 에서 t6 까지의 주기는 바로 시간 t1 에서 t3 까지의 주기와 같이 Td=Td1×(2(N+1)) 이다. 상술한 바와 같이, 데이터 스트로브 신호 (DQSout) 는 신호 (DQSin) 에 대해 주기 Td1×(2(N+1)) 의 지연을 가진다.
상술한 구성을 갖는 지연 회로 (300) 에서, 제 1 예시적인 실시형태에 따른 지연 회로 (100) 와 비교하여 입력 단자 (DQSin) 로부터 출력 단자 (DQSout) 까지의 전파 지연에 포함되는 지연 회로 (300) 의 고유 지연인, 기본 지연 회로 (121) 와 상이한 지연을 최소화하는 것이 가능하다.
제 1 예시적인 실시형태 내지 제 3 예시적인 실시형태는 당업자에 의해 바람직하게 결합될 수 있다.
본 발명을 수개의 예시적인 실시형태의 관점에서 설명하였지만, 당업자는 본 발명이 첨부된 청구범위의 범위 및 사상 내의 다양한 변경에 의해 실시될 수 있고 본 발명은 상술한 실시예에 제한되지 않는다는 것을 인식할 것이다.
또한, 청구범위의 범위는 상술한 예시적인 실시형태에 의해 제한되지 않는 다.
또한, 출원인의 의도는 출원 중에 나중에 정정되더라도 모든 청구범위의 요소의 균등물을 포괄하려는 것임을 주목한다.
도 1 은 제 1 예시적인 실시형태에 따른 지연 회로의 블록 구성을 도시한 도면.
도 2 는 제 1 예시적인 실시형태에 따른 에지 검출기의 구성을 도시한 도면.
도 3 은 제 1 예시적인 실시형태에 따른 제어 회로의 플립-플롭의 교호 회로 (alternate circuit) 의 구성의 일 실시예를 도시한 도면.
도 4 는 제 1 예시적인 실시형태에 따른 디지털 제어형 링 오실레이터의 구성의 일 실시예를 도시한 도면.
도 5 는 제 1 예시적인 실시형태에 따른 아날로그 제어형 링 오실레이터의 구성의 일 실시예를 도시한 도면.
도 6 은 제 1 예시적인 실시형태에 따른 지연 회로의 동작을 도시한 타이밍도.
도 7 은 제 2 예시적인 실시형태에 따른 지연 회로의 블록 구성을 도시한 도면.
도 8 은 제 2 예시적인 실시형태에 따른 제어 회로에서의 래치 회로의 구성을 도시한 도면.
도 9 는 제 2 예시적인 실시형태에 따른 지연 회로의 동작을 도시한 타이밍도.
도 10 은 제 3 예시적인 실시형태에 따른 지연 회로의 블록 구성을 도시한 도면.
도 11 은 제 3 예시적인 실시형태에 따른 지연 회로의 동작을 도시한 타이밍도.
도 12 는 종래 기술에 따른 지연 회로의 구성을 도시한 도면.
*도면의 주요부분에 대한 부호의 설명*
100, 200, 300; 지연 회로 110: 에지 검출기
120, 160: 링 오실레이터 121: 기본 지연 회로
130: 카운터
140, 150, 170: 제어 회로

Claims (11)

  1. 지연 회로로서,
    링 오실레이터; 및
    제어 회로를 포함하며,
    상기 제어 회로는,
    입력 신호의 상승 에지 또는 하강 에지에 응답하여 제 1 제어 신호를 출력하는 에지 검출기; 및
    상기 링 오실레이터로부터 출력된 출력 펄스 신호의 펄수의 수를 카운팅하여, 소정의 카운트수에 도달 시에 제 2 제어 신호를 출력하는 카운터를 포함하고,
    상기 제어 회로는, 상기 제 1 제어 신호에 응답하여 상기 링 오실레이터가 발진하게 하며 상기 제 2 제어 신호에 응답하여 상기 입력 신호를 출력하도록 제어를 수행하는, 지연 회로.
  2. 제 1 항에 있어서,
    상기 링 오실레이터는 제 1 셋팅 신호에 따라 상기 출력 펄스 신호의 펄스 폭을 제어하는 기본 지연 회로를 포함하는, 지연 회로.
  3. 제 2 항에 있어서,
    상기 기본 지연 회로는,
    직렬로 접속되어, 입력 신호를 순차적으로 지연시켜 상기 입력 신호를 전달하는 m (m 은 짝수) 개의 인버터; 및
    순차적으로 지연된 신호 중 임의의 하나의 지연된 신호를 선택하여 상기 선택된 신호를 출력하는 선택기를 포함하고,
    상기 선택기에 의한 선택은 디지털 신호인 상기 제 1 셋팅 신호에 따라 수행되는, 지연 회로.
  4. 제 2 항에 있어서,
    상기 기본 지연 회로는,
    직렬로 접속되어, 입력 신호를 순차적으로 지연시켜 상기 입력 신호를 전달하는 m (m 은 짝수) 개의 인버터; 및
    상기 인버터의 전원 전압을 공급하는 전원 회로를 포함하고,
    상기 전원 회로로부터 공급된 상기 전원 전압은 아날로그 신호인 상기 제 1 셋팅 신호에 따라 제어되는, 지연 회로.
  5. 제 1 항에 있어서,
    상기 제어 회로는, 상기 제 2 제어 신호가 제 2 상태값에서 제 1 상태값으로 변경되는 경우에 상기 입력 신호를 래치 및 출력하는 플립-플롭을 더 포함하고,
    상기 카운터는 상기 제 1 제어 신호에 응답하여 상기 제 2 제어 신호를 상기 제 2 상태값으로 변경하고, 상기 출력 펄스 신호의 펄수의 수가 소정의 카운트수에 도달하는 경우에 상기 제 1 상태값을 갖는 상기 제 2 제어 신호를 출력하며,
    상기 링 오실레이터는, 상기 제 2 제어 신호가 상기 제 2 상태값을 갖는 경우에 상기 출력 펄스 신호를 출력하는, 지연 회로.
  6. 제 5 항에 있어서,
    상기 링 오실레이터는, 상기 제 2 제어 신호가 상기 제 1 상태값을 갖는 경우에 상기 출력 펄스 신호를 출력하는 것을 정지하는, 지연 회로.
  7. 제 1 항에 있어서,
    상기 제어 회로는,
    제 3 제어 신호가 제 2 상태값에서 제 1 상태값으로 변경되는 경우에 상기 입력 신호를 래치 및 출력하는 플립-플롭; 및
    상기 제 1 제어 신호에 응답하여 상기 제 3 제어 신호를 상기 제 1 상태값으로 변경하고, 상기 제 2 제어 신호에 응답하여 상기 제 3 제어 신호를 상기 제 2 상태값으로 변경하도록 제어 신호 발생 회로를 더 포함하며,
    상기 링 오실레이터는, 상기 제 3 제어 신호가 상기 제 2 상태값을 갖는 경우에 상기 출력 펄스 신호를 출력하고,
    상기 카운터는, 상기 제 3 제어 신호가 상기 제 2 상태값을 갖는 경우에 상기 출력 펄스 신호의 펄스의 수를 카운팅하는, 지연 회로.
  8. 제 7 항에 있어서,
    상기 링 오실레이터는, 상기 제 3 제어 신호가 상기 제 1 상태값을 갖는 경우에 상기 출력 펄스 신호를 출력하는 것을 정지하는, 지연 회로.
  9. 제 2 항에 있어서,
    상기 카운터는, 상기 제 1 제어 신호에 응답하여 상기 제 2 제어 신호를 제 2 상태값으로 변경하고, 상기 출력 펄스 신호의 펄스의 수가 소정의 카운트수에 도달하는 경우에 제 1 상태값을 갖는 상기 제 2 제어 신호를 출력하고,
    상기 링 오실레이터는, 상기 제 2 제어 신호가 상기 제 2 상태값을 갖는 경우에 상기 출력 펄스 신호를 출력하고, 상기 제 2 제어 신호가 상기 제 1 상태값을 갖는 경우에 상기 출력 펄스 신호를 출력하는 것을 정지하며 상기 입력 신호를 상기 기본 지연 회로에 입력하고,
    상기 제어 회로는, 상기 제 2 제어 신호가 상기 제 1 상태값을 갖는 경우에 상기 기본 지연 회로를 통한 상기 입력 신호를 래치하는 래치 회로를 포함하는, 지연 회로.
  10. 제 2 항에 있어서,
    상기 카운터에 의해 카운팅된 소정의 카운트수는 제 2 셋팅 신호에 따라 셋팅되고,
    상기 지연 회로에 의해 지연된 상기 입력 신호의 지연 주기는 상기 제 1 셋팅 신호 및 상기 제 2 셋팅 신호에 따라 결정되는, 지연 회로.
  11. 제 1 항에 있어서,
    상기 에지 검출기는,
    직렬로 접속되는 짝수 개의 인버터들의 스트링; 및
    상기 제 1 제어 신호를 발생시키는 배타적 OR 회로를 포함하고,
    상기 배타적 OR 회로는 상기 인버터들의 스트링을 통해 전달되는 상기 입력 신호를 수신하는, 지연 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101382500B1 (ko) 2013-01-18 2014-04-10 연세대학교 산학협력단 지연 고정 회로 및 클록 생성 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101284795B1 (ko) 2009-04-14 2013-07-10 한국전자통신연구원 링 발진기에 기반한 자기 타이밍 지연소자
KR20120041283A (ko) * 2010-08-25 2012-05-02 주식회사 동부하이텍 제어 데이터 생성 장치
US8294502B2 (en) * 2011-03-04 2012-10-23 Altera Corporation Delay circuitry
CN103366793B (zh) 2012-03-28 2017-08-11 飞思卡尔半导体公司 同步存储器数据传输中的时序控制
US9054685B2 (en) * 2013-04-29 2015-06-09 Atmel Corporation Programmable bus signal hold time without system clock
US9685141B2 (en) * 2014-01-31 2017-06-20 Samsung Display Co., Ltd. MDLL/PLL hybrid design with uniformly distributed output phases
US9638752B2 (en) 2014-02-07 2017-05-02 Arm Limited Measurement circuitry and method for measuring a clock node to output node delay of a flip-flop
US9520864B2 (en) * 2014-06-06 2016-12-13 Qualcomm Incorporated Delay structure for a memory interface
US9651620B2 (en) * 2014-11-03 2017-05-16 Arm Limited Measurements circuitry and method for generating an oscillating output signal used to derive timing information
KR20170022457A (ko) 2015-08-20 2017-03-02 에스케이하이닉스 주식회사 주기신호생성회로 및 이를 포함하는 반도체시스템
US10250242B2 (en) * 2016-04-01 2019-04-02 Integrated Device Technology, Inc. Arbitrary delay buffer
US10944387B2 (en) * 2019-06-14 2021-03-09 Stmicroelectronics International N.V. Programmable delay circuit
JP7408981B2 (ja) * 2019-09-30 2024-01-09 セイコーエプソン株式会社 状態遷移器、時間デジタル変換器及びａ／ｄ変換回路
CN110798183A (zh) * 2019-11-14 2020-02-14 宝能(广州)汽车研究院有限公司 一种脉冲信号输出装置及其方法
US20230112432A1 (en) * 2021-10-12 2023-04-13 Advanced Micro Devices, Inc. Dynamic setup and hold times adjustment for memories
CN116505919B (zh) * 2023-04-27 2024-03-26 珠海极海半导体有限公司 一种脉冲信号捕获电路、微处理芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63316918A (ja) 1987-06-19 1988-12-26 Nec Corp 半導体集積遅延装置
US20040051569A1 (en) 2002-09-12 2004-03-18 Young-Jin Jeon Register controlled delay locked loop
US7786782B2 (en) 2008-09-29 2010-08-31 Xilinx, Inc. Method and apparatus for counter-based clock signal adaptation

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4710653A (en) * 1986-07-03 1987-12-01 Grumman Aerospace Corporation Edge detector circuit and oscillator using same
JPH06164341A (ja) * 1992-11-19 1994-06-10 Mitsubishi Electric Corp プログラマブル位相補正装置
JPH11317662A (ja) * 1998-05-05 1999-11-16 Akira Yokomizo デジタル波形整形回路、周波数逓倍回路並びに外部同期回路及び外部同期方法
JP2006332919A (ja) * 2005-05-25 2006-12-07 Seiko Epson Corp 半導体集積回路
JP2007017158A (ja) * 2005-07-05 2007-01-25 Sharp Corp テスト回路、遅延回路、クロック発生回路、及び、イメージセンサ
JP5579979B2 (ja) * 2008-10-30 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体装置、内部信号タイミング回路、及び遅延時間測定方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63316918A (ja) 1987-06-19 1988-12-26 Nec Corp 半導体集積遅延装置
US20040051569A1 (en) 2002-09-12 2004-03-18 Young-Jin Jeon Register controlled delay locked loop
US7786782B2 (en) 2008-09-29 2010-08-31 Xilinx, Inc. Method and apparatus for counter-based clock signal adaptation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101382500B1 (ko) 2013-01-18 2014-04-10 연세대학교 산학협력단 지연 고정 회로 및 클록 생성 방법

Also Published As

Publication number Publication date
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