JPH11317662A - デジタル波形整形回路、周波数逓倍回路並びに外部同期回路及び外部同期方法 - Google Patents

デジタル波形整形回路、周波数逓倍回路並びに外部同期回路及び外部同期方法

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JPH11317662A
JPH11317662A JP10137742A JP13774298A JPH11317662A JP H11317662 A JPH11317662 A JP H11317662A JP 10137742 A JP10137742 A JP 10137742A JP 13774298 A JP13774298 A JP 13774298A JP H11317662 A JPH11317662 A JP H11317662A
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Akira Yokomizo
彰 横溝
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

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  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 入力信号がデューティ５０％のものであるか
どうかを問わず、デューティ５０％の波形に整形されて
出力される波形整形回路等を提供するものである。 【解決手段】 タイミング発生回路２で作成されたタイ
ミング信号を受けて、出力すべきクロック信号のデュー
ティ５０％のタイミング位置を決定し指示するデューテ
ィ決定回路を設け、これを入力クロック信号ＣＫのＮ周
期の整数倍の間隔ごとに到来する各Ｎ周期の長さを計測
する周期測定回路１０と、その値を基にＮ周期の半分の
長さを算出する演算回路１９と、上記間隔内の各周期に
おいてその長さの計測を実行する実測回路２０と、当該
計測値が上記算出された値と一致したとき一致信号を上
記デューティ５０％のタイミング位置として出力する一
致回路２８とで構成し、入力クロック信号ＣＫの前縁に
同期した信号と、上記デューティ決定回路３で決定指示
されたタイミング位置とに基づき、上記デューティ５０
％に相当するパルス幅を持つクロック信号を作成して出
力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル波形整形
回路、周波数逓倍回路並びに周波数がディジタル入力信
号の周波数と同じで位相が外部トリガ信号の位相位置と
一致するディジタル信号を作り出す外部同期回路及び外
部同期方法に関するものである。
【０００２】
【従来の技術】一般に、半導体能動素子の遮断周波数は
有限であり、使用し得る最高周波数はその制約を受け
る。
【０００３】例えば、図２１において、デジタル信号
（１）と（２）の波形は繰り返し周波数ｆが同一のもの
である。しかし、信号（１）の波形は立ち上がっている
Ｈレベル区間ＴＡと立ち下がっているＬレベル区間ＴＢ
との比が１：１（デューティー５０％）であるのに対
し、信号（２）の波形では区間ＴＡと区間ＴＢの比が
１：１でなくなっているため、見かけ上の周波数ｆが上
昇している。このため、半導体能動素子であるＩＣがデ
ューティー５０％の信号（１）の入力波形を受けて動作
可能範囲の上限一杯で動作していた場合に、入力信号の
波形が、デューティー５０％の状態（信号（１））から
それより小さいデューティーの波形（信号（２））にく
ずれたとすると、当該ＩＣにはその動作可能範囲を越え
る周波数の信号が入力されることになり、当該ＩＣは当
該入力信号の周波数に応答した動作ができなくなる。
【０００４】従って、取り扱うデジタル信号は、区間Ｔ
Ａと区間ＴＢとの比が１：１（デューティー５０％）で
ある波形のものが好ましい。換言すれば、取り扱うデジ
タル信号がデューティー５０％の波形に常に整形されて
いれば、同じ半導体能動素子を用いてより高い周波数の
信号を取り扱うことができることとなる。
【０００５】かかる観点を踏まえて、デジタル波形整形
回路、周波数逓倍回路及び外部同期回路について考察す
る。
【０００６】（１）デジタル波形整形回路 従来、周波数が入力信号の周波数と同じで位相がトリガ
信号の位相位置と一致する信号を作り出す同期信号選択
回路においては、基準信号Ｓ０からｎ個の位相の異なる
副基準信号ＳＡ，ＳＢ，ＳＣ…を作り出すことが行われ
ている。例えば、図２２に示す同期信号選択回路（特開
昭６１−９５６０６号）においては、必要とする同期出
力信号の繰り返し周波数ｆのｍ倍（ｍは２以上の整数）
の周波数の基準信号Ｓ０を受け、その基準信号の位相を
遅延要素ＤＬ１，ＤＬ２により順次ずらせることにより
ｎ個（ｎは２以上の整数）の位相の異なる副基準信号Ｓ
Ａ，ＳＢ，ＳＣをつくり、トリガ信号Ｇを受けたときか
らこれらの副基準信号を分周器２３，２４，２５で分周
し始め、それらの分周後の信号を論理回路２２で論理合
成し、その出力を同期出力信号として取り出す回路とな
っている。
【０００７】この同期信号選択回路は、基準信号として
同期出力信号の周波数ｆのｍ倍の周波数の信号を取り扱
う必要があるが、位相分割数すなわち、副基準信号の数
ｎに対応してジッタが減少する。
【０００８】このように同期信号選択回路では、基準信
号Ｓ０からｎ個の位相の異なる副基準信号ＳＡ，ＳＢ，
ＳＣを作り出すことが重要であるが、従来は、多数の遅
延要素ＤＬ１，ＤＬ２…を直列接続し、これに基準信号
を通して位相を順次ずらせるという操作を行うことによ
り作成していた。
【０００９】（２）周波数逓倍回路 ところで、５０％デューティーの出力が得られる周波数
逓倍器を構成する場合、一般的には、入力ディジタル信
号（５０％デューティーからずれているもの）を１／２
分周し、９０度位相を遅延し、イクスクルーシブＯＲを
とって出力としている。しかし、これだけでは、得られ
る周波数が最初の入力クロックのものと同じになってし
まう。そこで、４５度、９０度、１３５度の位相をずら
せた信号を用いることが考えられる。
【００１０】（３）外部同期回路 一般に、カラー映像信号の書込み用クロック信号発生回
路や読み込み用クロック信号発生回路などでは、水平同
期信号に同期させてクロック信号を発生させる外部同期
回路が必要となる。
【００１１】従来、周波数が入力信号の周波数と同じで
位相がトリガ信号の位相位置と一致する信号を作り出す
同期信号選択回路として、図１４に示すものがある（特
開昭６１−９５６０６号）。すなわち、必要とする同期
出力信号の繰り返し周波数ｆのｍ倍（ｍは２以上の整
数）の周波数の基準信号Ｓ０を受け、その基準信号の位
相を遅延要素ＤＬ１，ＤＬ２により順次ずらせることに
よりｎ個（ｎは２以上の整数）の位相の異なる副基準信
号ＳＡ，ＳＢ，ＳＣをつくり、トリガ信号Ｇを受けたと
きからこれらの副基準信号を分周器２３，２４，２５で
分周し始め、それらの分周後の信号を論理回路２２で論
理合成し、その出力を同期出力信号として取り出す回路
である。
【００１２】この同期信号選択回路は、基準信号として
同期出力信号の周波数ｆのｍ倍の周波数の信号を取り扱
う必要があるが、位相分割数すなわち、副基準信号の数
ｎに対応してジッタが減少するものである。
【００１３】このように同期信号選択回路では、基準信
号Ｓ０からｎ個の位相の異なる副基準信号ＳＡ，ＳＢ，
ＳＣを作り出すことが重要であるが、従来は、多数の遅
延要素ＤＬ１，ＤＬ２…を直列接続し、これに基準信号
を通して位相を順次ずらせるという操作を行うことによ
り作成していた。
【００１４】
【発明が解決しようとする課題】しかしながら、上記の
位相を順次にずらせるという技術では以下のような問題
点があった。
【００１５】（１）波形整形回路 すなわち、上記の技術では、高い周波数（５０ＭＨｚ〜
１００ＭＨｚ程度）を取り扱うようになると、遅延要素
ＤＬ１，ＤＬ２…に通す前の信号波形は、各遅延要素を
通過する度に少しづつくずれて来て、位相を分割した意
義がなくなって来ることがある。特に、仮に遅延要素を
通す前の信号波形がデューティー５０％の波形のもので
あっても、遅延要素に通すことにより信号波形がデュー
ティー５０％よりずれて来た場合、取り扱う周波数が実
質上高くなったことになり、ＩＣの動作可能な能力を上
回る周波数限界が到来してしまうことがあるという問題
がある。
【００１６】また、上記の位相を順次にずらせるという
技術では、位相分割数すなわち、副基準信号の数ｎに対
応してジッタが減少する。低い周波数（１ＭＨｚ程度）
を扱う場合には、用意すべき遅延要素の数は２０００〜
３０００個にもなり、経済的な面でもまた素子の発熱の
上でも不利となる。
【００１７】従って、上記位相を順次にずらせるという
技術によらないで、またできるだけ少ない数の半導体要
素を用いて、波形を操作し得る実用的な波形整形回路の
出現が望まれている。
【００１８】（２）周波数逓倍回路 また、上記の位相をずらせる技術を用いた場合、周波数
逓倍回路の構成が複雑となり、さらに、取り扱う周波数
が変わると設計のやり直しとなる。このため、実際に
は、得ようとする周波数の２倍の周波数の発振器を用
い、その周波数を分周することで、目的の周波数を得て
いるのが実状であった。
【００１９】そこで、構成が簡単で、しかもデューティ
ー５０％の波形に整形されて出力される実用的な周波数
逓倍回路が望まれている。
【００２０】（３）外部同期回路及び外部同期方法 また、上記の位相を順次にずらせるという技術では、高
い周波数（５０ＭＨｚ〜１００ＭＨｚ程度）を取り扱う
ようになると、遅延要素ＤＬ１，ＤＬ２…に通す前の信
号波形は、各遅延要素を通過する度に少しづつくずれて
来て、位相を分割した意義がなくなって来ることがあ
る。特に、仮に遅延要素を通す前の信号波形がデューテ
ィー５０％の波形のものであっても、遅延要素に通すこ
とにより信号波形がデューティー５０％よりずれて来た
場合、取り扱う周波数が実質上高くなったことになり、
ＩＣの動作可能な能力を上回る周波数限界が到来してし
まうことがあるという問題がある。
【００２１】さらに、上記の位相を順次にずらせるとい
う技術では、位相分割数すなわち、副基準信号の数ｎに
対応してジッタが減少する。低い周波数（１ＭＨｚ程
度）を扱う場合には、用意すべき遅延要素の数が２００
０〜３０００個にもなり、経済的な面でもまた素子の発
熱の上でも不利となる。
【００２２】従って、上記位相を順次にずらせるという
技術によらないで、またできるだけ少ない数の半導体要
素を用いて、トリガ信号に同期したクロック信号を取り
出すことができる外部同期回路の出現が望まれている。
また、従来の外部トリガ信号が変動した場合、これに追
従して自動的に出力クロックを同期させることは困難で
あった。
【００２３】そこで、入力クロック信号を外部トリガ信
号に同期させることができる、構成が簡単で、しかも入
力ディジタル信号がデューティー５０％の波形に整形さ
れて出力される実用的な外部同期方法及び外部同期回路
の提供が望まれる。また、外部トリガ信号が変動して
も、これに追従して自動的に出力クロックを同期させる
ことができる外部同期方法及び外部同期回路の提供が望
まれる。
【００２４】本発明は上記のような従来技術の問題点を
解決するために提案されたものであり、その第１の目的
は、入力信号が、デューティー５０％のものであるかど
うかを問わず、デューティー５０％の波形に整形されて
出力される波形整形回路を提供することにある。
【００２５】本発明の第２の目的は、構成が簡単で、し
かもデューティー５０％の波形に整形されて出力される
実用的な周波数逓倍回路を提供することにある。
【００２６】本発明の第３の目的は、入力クロック信号
を外部トリガ信号に同期させることができる、構成が簡
単で、しかも入力ディジタル信号がデューティー５０％
の波形に整形されて出力される実用的な外部同期方法及
び外部同期回路を提供することにある。
【００２７】本発明の第４の目的は、外部トリガ信号が
変動しても、これに追従して自動的に出力クロックを同
期させることができる外部同期回路及び外部同期方法を
提供することにある。
【００２８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、次のように構成したものである。
【００２９】請求項１に記載の発明は、入力クロック信
号から所要のタイミング信号を作成し、前記タイミング
信号に基づいて、所定のデューティー比の出力クロック
信号を作成するデジタル波形整形回路において、前記タ
イミング信号を作成するタイミング信号発生回路と、前
記入力クロック信号のＮ周期の整数倍の間隔ごとに到来
する各Ｎ周期の長さを計測する周期測定回路と、前記周
期測定回路の計測値に基づいて、前記Ｎ周期を合わせた
長さの２Ｎ分の１の長さを算出する演算回路と、前記入
力クロック信号の各周期においてその長さの計測を実行
する実測回路と、前記実測回路の計測値が、前記演算回
路の算出値とが一致したときに、一致信号をデューティ
ー５０％のタイミング位置として出力する一致回路を有
するデューティー決定回路と、前記入力クロック信号の
各パルスの前縁に同期した信号と、前記デューティー決
定回路で決定指示されたタイミング位置とに基づいて、
デューティー５０％に相当するパルス幅を持つ出力クロ
ック信号を作成して出力する幅作成回路と、を具備する
ことを特徴とする。
【００３０】以上のような請求項１記載の発明では、入
力クロック信号の周期の測定精度が向上するので、最終
的に得られる出力信号の波形整形の精度を上げることが
できる。
【００３１】請求項２記載の発明は、請求項１記載のデ
ジタル波形整形回路において、前記実測回路を複数段に
構成したことを特徴とする。以上のような請求項２記載
の発明では、入力クロック信号の周期の測定精度が向上
するので、最終的に得られる出力信号の波形整形の精度
を上げることができる。
【００３２】請求項３記載の発明は、請求項１又は請求
項２記載のデジタル波形整形回路において、前記デュー
ティー決定回路を複数段に構成したことを特徴とする。
以上のような請求項３記載の発明では、入力クロック信
号の周期の測定精度が向上するので、最終的に得られる
出力信号の波形整形の精度を上げることができる。
【００３３】請求項４記載の発明は、請求項１〜請求項
３のいずれか１項に記載のデジタル波形整形回路におい
て、前記タイミング発生回路は、前記入力クロック信号
の周期の測定を行う状態となる前に、周期測定の動作を
行う方のカウンタの出力値を定期的に全て零の状態にリ
セットさせるリセット回路を有することを特徴とする。
以上のような請求項４記載の発明では、電源投入直後に
理想的な初期状態を設定できるとともに、入力クロック
信号の変動に対しても問題なく動作を行うことができ
る。
【００３４】請求項５記載の発明は、請求項１〜請求項
４のいずれか１項に記載のデジタル波形整形回路におい
て、前記周期測定回路は、複数の位相段の信号を出力す
る遅延ライン発信器と、前記複数の位相段の信号に対応
した複数のカウンタ及びラッチを有することを特徴とす
る。以上のような請求項５記載の発明では、回路固有の
遅延時間があっても、周期測定を正確に行うことがで
き、その結果、確実に所望のデューティー５０％の信号
を得ることができる。また、同期式のカウンタを用いる
場合に比べて、回路構成が単純になるとともに、消費電
力が大きくなりやすい。
【００３５】請求項６記載の発明は、請求項１〜請求項
５のいずれか１項に記載のデジタル波形整形回路におい
て、前記実測回路は、複数の位相段の信号を出力する遅
延ライン発信器と、前記複数の位相段の信号に対応した
複数のカウンタを有することを特徴とする。以上のよう
な請求項６記載の発明では、回路固有の遅延時間があっ
ても、周期測定を正確に行うことができ、その結果、確
実に所望のデューティー５０％の信号を得ることができ
る。また、同期式のカウンタを用いる場合に比べて、回
路構成が単純になるとともに、消費電力が大きくなりや
すい。
【００３６】請求項７記載の発明は、請求項１〜請求項
６のいずれか１項に記載のデジタル波形整形回路におい
て、複数の位相段の信号を出力する遅延ライン発信器
と、前記複数の位相段の信号に対応した複数のカウンタ
及びラッチを有することを特徴とする。以上のような請
求項７記載の発明では、回路固有の遅延時間があって
も、確実に所望のデューティー５０％の信号を得ること
ができる。また、同期式のカウンタを用いる場合に比べ
て、回路構成が単純になるとともに、消費電力が大きく
なりやすい。
【００３７】請求項８記載の発明である周波数逓倍回路
は、請求項１〜請求項７のいずれか１項に記載のデジタ
ル波形整形回路を備えたことを特徴とする。以上のよう
な請求項８記載の発明では、入力クロック信号の周期の
測定精度が向上するので、最終的に得られる出力信号の
の精度を上げることができる。
【００３８】請求項９記載の発明であるは外部同期回路
は、請求項１〜請求項７のいずれか１項に記載のデジタ
ル波形整形回路を備えたことを特徴とする。以上のよう
な請求項９記載の発明では、入力クロック信号の周期の
測定精度が向上するので、最終的に得られる出力信号の
の精度を上げることができる。
【００３９】請求項１０記載の発明である外部同期方法
は、タイミング信号発生回路によってタイミング信号を
作成し、周期測定回路によって、入力クロック信号のＮ
周期の整数倍の間隔ごとに到来する各Ｎ周期の長さを計
測し、演算回路によって、前記周期測定回路の計測値に
基づいて、前記Ｎ周期を合わせた長さの２Ｎ分の１の長
さを算出し、実測回路によって、前記入力クロック信号
の各周期においてその長さの計測を実行し、デューティ
ー決定回路によって、前記実測回路の計測値が、前記演
算回路の算出値とが一致したときに、一致信号をデュー
ティー５０％のタイミング位置として出力し、幅作成回
路によって、前記入力クロック信号の各パルスの前縁に
同期した信号と、前記デューティー決定回路で決定指示
されたタイミング位置とに基づいて、デューティー５０
％に相当するパルス幅を持つ出力クロック信号を作成し
て出力するデジタル波形整形方法を用いることを特徴と
する。以上のような請求項８記載の発明では、入力クロ
ック信号の周期の測定精度が向上するので、最終的に得
られる出力信号のの精度を上げることができる。
【００４０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。なお、本発明の実施の形態を説明
するに当たって、まず、波形整形回路、周波数逓倍回
路、および外部同期回路のそれぞれについて、その基本
形態の構成及び動作を説明する。
【００４１】＜波形整形回路の基本形態＞図１に示すデ
ジタル波形整形回路１は、入力クロック信号ＣＫから所
要のタイミング信号ＣＫＦ、1/2ＣＫＷ、1/2ＣＫ、ＣＫ
Ｗを作成するタイミング発生回路２と、このタイミング
発生回路２で作成されたタイミング信号1/2ＣＫＷ、1/2
ＣＫ、ＣＫＷを受けて、出力すべきクロック信号の所望
デューティー値（ここではデューティー５０％）のタイ
ミング位置を決定し指示するデューティー決定回路３
と、このデューティー決定回路３で決定指示されたタイ
ミング位置に基づき、上記デューティー５０％に相当す
るパルス幅を持つクロック信号（ＲＳ−ＦＦＱ）を作成
して出力する幅作成回路５とを有する。
【００４２】（１）タイミング発生回路２ 図２において、ＣＫはタイミング発生回路２に入力され
るクロック信号であり、繰り返し周波数は一定（周期
Ｔ）であるがデューティーは変動することがあるクロッ
ク信号である。ここでは、理解を容易にするため、入力
クロック信号ＣＫを、そのデューティーが途中で変動し
ている波形として誇張して描いてある。
【００４３】タイミング発生回路２は、この入力クロッ
ク信号ＣＫから、図２に示す所要のタイミング信号ＣＫ
Ｆ、1/2ＣＫＷ、1/2ＣＫ、ＣＫＷを作成する。
【００４４】このうち、ＣＫＦは、入力クロック信号Ｃ
Ｋの前縁で発生される短パルスから成るタイミング信号
であり、幅作成回路５を構成するＲＳフリップフロップ
（以下ＲＳ−ＦＦと記す）５ａの入力として使用され
る。
【００４５】1/2ＣＫは入力クロック信号ＣＫの１周期
Ｔの長さとして計測すべき区間（目標計測区間）Ｔ１を
確定するためのタイミング信号であり、具体的には、入
力クロック信号ＣＫを１／２分周することにより得られ
る信号である。目標計測区間の確立には、この信号1/2
ＣＫの奇数番目の１周期区間Ｔ１が利用される。
【００４６】1/2ＣＫＷは上記目標計測区間Ｔ１にわた
って計測動作を持続させるための区間（実際計測区間）
Ｔ３を確立するためのタイミング信号である。
【００４７】この1/2ＣＫＷは、上記1/2ＣＫよりも立ち
下がりが若干遅れた信号、つまり入力クロックＣＫと同
時に立ち上がり1/2ＣＫの立ち下がり後に立ち下がる、
幅が入力クロック信号ＣＫの１周期Ｔより若干長い信号
となっている。この1/2ＣＫＷは、例えば、1/2ＣＫをそ
の1/2周期の幅内で若干遅延させた信号を作り、これと1
/2ＣＫとの論理和をとることにより得ることができる。
【００４８】ＣＫＷは信号ＣＫについて、毎回のクロッ
ク信号ＣＫの到来の度に、その前縁から始まり次の入力
クロックの前縁に至る前までに終わる発振照合区間を定
める信号、ここではデューティー５０％のタイミング位
置を実測するための区間（発振照合区間）Ｔ４を確立す
るためのタイミング信号である。このＣＫＷは、上記Ｃ
Ｋの計測が行われていない周期区間つまり上記タイミン
グ信号1/2ＣＫの偶数番目の１周期区間Ｔ２において、
上記1/2ＣＫの奇数番目の１周期区間Ｔ１の始まり及
び、上記1/2ＣＫの偶数番目の１周期区間Ｔ２の終わり
と同時に立ち上がり、当該区間Ｔ１及びＴ２の半分（デ
ューティー５０％のタイミング位置）を過ぎるまではＨ
レベルにあり、その後は当該区間Ｔ１の終わりの前及び
当該区間Ｔ２の始まりの前に立ち下がる。
【００４９】（２）第１のデューティー決定回路３ デューティー決定回路３は、上記タイミング信号1/2Ｃ
ＫＷを受け、その奇数番目の１周期Ｔ１についてその長
さを計測する周期測定回路１０と、その測定結果を受け
当該奇数番目の１周期長さＴ１の半分の値、つまりデュ
ーティー５０％のタイミング位置を算出する演算回路１
９と、上記タイミング信号ＣＫＷを受け、ＣＫＷがＨレ
ベルにある間、信号ＣＫについてデューティー５０％の
タイミング位置を実測する実測回路２０とを備える。
【００５０】周期測定回路１０は、遅延ライン発振器１
１、カウンタ１７、ラッチ回路１８から成り、ラッチ回
路１８のパラレル出力を演算回路１９が受け、そのパラ
レル出力を一致回路２８で受けるようになっている。
【００５１】（ａ）遅延ライン発振器１１ 遅延ライン発振器１１は、一方の入力端子に上記タイミ
ング信号1/2ＣＫＷを受けるＮＡＮＤゲート１２と、該
ＮＡＮＤゲート１２の出力端子に接続された遅延素子と
して奇数段のＣ−ＭＯＳインバータ１３と、該インバー
タ１３の出力端子から上記ＮＡＮＤゲートの他方の入力
端子への帰還ループ１４中に挿入された反転用の単なる
インバータ１５とで構成されている。
【００５２】遅延素子としてのインバータ１３には、Ｃ
−ＭＯＳインバータの他に、ＥＣＬインバータ，ＩＩＬ
インバータなどが使用できる。
【００５３】この遅延ライン発振器１１は、上記タイミ
ング発生回路２からタイミング信号1/2ＣＫＷ（実際計
測区間Ｔ３）を受けて、その立ち上がりで計測のための
発振を開始し、立ち下がりで発振を停止する。すなわ
ち、通常ＮＡＮＤゲート１２は、その一方の入力端子が
論理レベルＬ、出力がＨ、インバータ１３はその出力が
Ｌ、そしてインバータ１５はその出力（ＮＡＮＤゲート
１２の他方の入力端子）がＨの状態にあり、発振を停止
している。しかし、通常ＮＡＮＤゲート１２の一方の入
力端子が論理レベルＨに替わると、ＮＡＮＤゲート１２
の出力がＬ、インバータ１３の出力がＨ、インバータ１
５の出力がＬ、ＮＡＮＤゲート１２の他方の入力がＨ、
ＮＡＮＤゲート１２の出力がＨ…というように状態が変
化し、発振する。そして、1/2ＣＫＷ（実際計測区間Ｔ
３）の立ち下がりで発振を停止する。
【００５４】この1/2ＣＫＷ（実際計測区間Ｔ３）の立
ち上がりは、上記タイミング信号1/2ＣＫ（目標計測区
間Ｔ１）の立ち上がりと同時であり、立ち下がりは同タ
イミング信号1/2ＣＫの立ち下がりより遅れる。要する
に、この遅延ライン発振器１１は、上記入力クロック信
号ＣＫを1/2分周して得たタイミング信号1/2ＣＫの立ち
上がり（目標計測区間Ｔ１の始まり）で発振を開始し、
同1/2ＣＫの立ち下がり後（目標計測区間Ｔ１の終了
後）に発振を停止する。よって、タイミング信号1/2Ｃ
Ｋの各奇数番目の１周期（目標計測区間Ｔ１）の間は発
振が持続する。
【００５５】（ｂ）カウンタ１７ カウンタ１７は、そのクロック入力端子ＣＫが上記遅延
ライン発振器１１の出力端子に接続されており、上記遅
延ライン発振器１１の出力ＤＬ−ＯＳＣ１の変化、つま
り発振の一巡回毎に１回発生する出力変化をカウントす
る。また、カウンタ１７のクリア端子ＣＬには上記タイ
ミング信号1/2ＣＫＷ（実際計測区間Ｔ３）が入力され
ている。
【００５６】従って、カウンタ１７は、遅延ライン発振
器１１の発振及び停止の動作と同じく、上記タイミング
信号1/2ＣＫ（目標計測区間Ｔ１）の立ち上がりと同時
にカウントを開始し、同タイミング信号1/2ＣＫ（目標
計測区間Ｔ１）が立ち下がった時点より後でカウントを
停止する。よって、タイミング信号1/2ＣＫ（目標計測
区間Ｔ１）の各奇数番目の１周期区間の間は発振の巡回
数のカウントが持続する。
【００５７】（ｃ）ラッチ回路１８ ラッチ回路１８は、上記カウンタ１７の桁出力を入力と
しており、クロック入力端子ＣＫには上記タイミング発
生回路２で作成されたタイミング信号1/2ＣＫ（目標計
測区間Ｔ１）が入力されている。
【００５８】従って、このラッチ回路１８は、タイミン
グ信号1/2ＣＫ（目標計測区間Ｔ１）が立ち下がった時
点、つまり目標計測区間Ｔ１が終了した時点で、カウン
タ１７のカウント値（発振の巡回数）をラッチする。
【００５９】従って、ラッチ回路１８には、タイミング
信号1/2ＣＫ（目標計測区間Ｔ１）の各奇数番目の１周
期区間の長さ（入力クロック信号ＣＫの１周期Ｔ）に対
応する発振巡回数のカウント値がラッチされる。
【００６０】（３）演算回路１９ 演算回路１９は、上記ラッチ回路１８の出力を受け、タ
イミング信号1/2ＣＫ（目標計測区間Ｔ１）の奇数番目
の１周期の間における発振巡回数のカウント値の半分の
値、つまり５０％のデューティー値を算出する。この値
は一致回路２８の一方の入力となる。
【００６１】（４）実測回路２０ 実測回路２０は、上記周期測定回路１０の場合と同様に
構成された遅延ライン発振器２１と、第２のカウンタ２
７とを有する。
【００６２】この遅延ライン発振器２１と第２のカウン
タ２７は、上記タイミング信号ＣＫＷを受けている。従
って、遅延ライン発振器２１は、ＣＫＷがＨレベルにあ
る間（発振照合区間Ｔ４）、発振を持続する。
【００６３】この発振を行っている区間Ｔ４の間に、カ
ウンタ２７は遅延ライン発振器２１の発振巡回数をカウ
ントして行く。そのカウント途中で、カウント値が、信
号ＣＫについてデューティー５０％のタイミング位置を
通過する。
【００６４】（５）一致回路２８ 一致回路２８は、上記演算回路１９から得られるデュー
ティー５０％相当の算出値を一方の入力とし、上記カウ
ンタ１７から得られるカウント値を他方の入力として、
両者を照合している。
【００６５】したがって、遅延ライン発振器２１及びカ
ウンタ２７が偶数番目の１周期区間に入り、カウント値
が増加して来ると、その途中でデューティー５０％相当
のカウント値を通過するので、その時点で、一致回路２
８に図２の如く一致出力ＳＡが現れる。
【００６６】なお、奇数番目の最初の１周期Ｔ１におい
ては、一致出力ＳＡが現れない。
【００６７】このようにして、第１のデューティー決定
回路３は、出力すべきクロック信号の所望デューティー
値（デューティー５０％）のタイミング位置を決定し、
これを一致出力ＳＡとして幅作成回路５に指示する。
【００６８】（６）幅作成回路５ 幅作成回路５は、そのＲＳ−ＦＦ５ａのセット入力端子
Ｓに上記タイミング信号ＣＫＦを受け、リセット入力端
子Ｒに上記一致出力ＳＡを受けている。従って、幅作成
回路５のＲＳ−ＦＦ５ａは、入力クロック信号ＣＫの１
周期毎の前縁で発生されるタイミング信号ＣＫＦにより
セットされ、デューティー５０％のタイミング位置で生
起される一致出力ＳＡによりリセットされる。
【００６９】よって、幅作成回路５のＲＳ−ＦＦ５ａの
出力Ｑからは、入力クロック信号ＣＫの１周期毎の各パ
ルスの前縁で立ち上がり、デューティー５０％のタイミ
ング位置で立ち下がるきれいなクロック出力が得られ
る。
【００７０】なお、奇数番目の最初の１周期Ｔ１におい
ては、一致出力ＳＡが現れないので、ここの部分は無視
することになる。
【００７１】かくして、入力クロック信号ＣＫのデュー
ティーが途中で変化するような波形であったとしても、
このデジタル波形整形回路１を通すことにより、必ずデ
ューティー５０％の波形を持つきれいなクロック信号に
整形されて出力（ＲＳ−ＦＦＱ）されることになる。
【００７２】（７）第２の基本形態 図３に第２の基本形態を示す。これは、同一構成の２組
のデューティー決定回路３，４を設け、両回路が、図４
に動作サイクルＣ１，Ｃ２として示すように、互いに入
力クロック信号ＣＫの２周期分だけずれて交互に動作す
るようにしたものである。なお、必要に応じ、第１のデ
ューティー決定回路３をＡ側、第２のデューティー決定
回路４をＢ側と称し、参照符号に添字Ａ，Ｂを付して区
別する。
【００７３】(i) デューティー決定回路３，４ 第１のデューティー決定回路３は、図４に示すように、
入力クロック信号ＣＫの４周期（４Ｔ）づつを繰り返し
の１単位（動作サイクルＣ１）として扱い、そのうちの
前半の第１周期目（ｔ１）で入力クロック信号ＣＫの１
周期の長さ（Ａ側の目標計測区間）Ｔ１Ａを計測し、こ
の計測結果を用いて１周期の長さＴの半分の値（デュー
ティー５０％のタイミング位置）を算出し、これに基づ
いて、続く後半の第３周期目（ｔ３）及び第４周期目
（ｔ４）において、それぞれ入力クロック信号ＣＫの前
縁からこの算出値と合致するまで（すなわち、デューテ
ィー５０％のタイミング位置まで）の長さＴ５Ａを計測
し、一致した時点でデューティー５０％のタイミング位
置である旨の一致信号ＳＡを出力する。
【００７４】第２のデューティー決定回路４は、第１の
デューティー決定回路３と２周期分だけずれたその動作
サイクルＣ２を有する。すなわち、第２のデューティー
決定回路４は、図４にｔ３〜ｔ６として示す入力クロッ
ク信号ＣＫの４周期（４Ｔ）づつを繰り返しの１単位
（動作サイクルＣ２）として扱い、そのうちの前半の第
１周期目（ｔ３）で入力クロック信号ＣＫの１周期の長
さ（Ｂ側の目標計測区間）Ｔ１Ｂを計測し、この計測結
果を用いて１周期の長さＴの半分の値（デューティー５
０％のタイミング位置）を算出し、これに基づいて、続
く後半の第３周期目（ｔ５）及び第４周期目（ｔ６）に
おいて、それぞれ入力クロック信号ＣＫの前縁からこの
算出値と合致するまで（すなわち、デューティー５０％
のタイミング位置まで）の長さＴ５Ｂを計測し、一致し
た時点でデューティー５０％のタイミング位置である旨
の一致信号ＳＢを出力する。
【００７５】上記各デューティー決定回路３，４は、図
１で述べたデューティー決定回路３の構成を簡略化し、
上記周期測定回路１０及び実測回路２０の双方の役目
を、１組みの遅延ライン発振器１１、カウンタ１７及び
ラッチ回路１８で兼用させたものから成る。すなわち、
回路的には上記の実測回路２０を省略した形となってお
り、ラッチ回路１８に演算回路１９が接続され、一致回
路２８は、この演算回路１９の出力を一方の入力とし、
カウンタ１７の出力を他方の入力としている。
【００７６】(ii) ＲＳ−ＦＦ６，８ 第１のデューティー決定回路３にはＲＳ−ＦＦ６が前置
されており、そのＱ出力は、ＯＲゲート７（ＯＲ−Ａ）
を通してデューティー決定回路３の遅延ライン発振器１
１に入力されると共に、ＯＲゲート５ｂの一方の入力端
子に入力されている。そして、上記一致回路２８の出
力、つまりデューティー決定回路３の出力は、これに前
置されたＲＳ−ＦＦ６のリセット端子Ｒに入力されてい
る。このＯＲゲート５ｂと共にＲＳ−ＦＦ６は幅作成回
路５を構成する。
【００７７】このＲＳ−ＦＦ６は、タイミング発生回路
２内のＪＫ−ＦＦのＱＮ（図４の(8)）がＨのとき、つ
まりＡ側が発振照合区間である場合に入力クロック信号
ＣＫの前縁で発生される短パルスＳＥＴ−Ａ（図４の
(9)）によりセットされ、上記一致信号ＳＡ（図４の(1
5)）によりリセットされる（図４の(11)参照）。
【００７８】従って、第３周期目ｔ３，第４周期目ｔ４
でＲＳ−ＦＦ６の出力端子Ｑに生じたパルスＰ１，Ｐ２
はＯＲゲート５ｂを通して出力（OUT）に現れる。
【００７９】かかる構成の第１のデューティー決定回路
３と全く同一に構成された第２のデューティー決定回路
４には、ＲＳ−ＦＦ８及びＯＲゲート９が前置されてお
り、そのＱ出力は、ＯＲゲート９（ＯＲ−Ｂ）を通して
デューティー決定回路４の遅延ライン発振器１１に入力
されると共に、ＯＲゲート５ｂの他方の入力端子に入力
されている。そして、上記一致回路２８の出力、つまり
デューティー決定回路４の出力は、これに前置されたＲ
Ｓ−ＦＦ８のリセット端子Ｒに入力されている。このＲ
Ｓ−ＦＦ８も、ＯＲゲート５ｂと共に幅作成回路５を構
成する。
【００８０】このＲＳ−ＦＦ８は、タイミング発生回路
２内のＪＫ−ＦＦのＱ（図４の(7)）がＨのとき、つま
りＢ側が発振照合区間である場合に入力クロック信号Ｃ
Ｋの前縁で発生される短パルスＳＥＴ−Ｂ（図４の(1
6)）によりセットされ、上記一致信号ＳＢ（図４の(2
1)）によりリセットされる（図４の(18)参照）。
【００８１】従って、第５周期目ｔ５，第６周期目ｔ６
でＲＳ−ＦＦ８の出力端子Ｑに生じたパルスＰ３，Ｐ４
はＯＲゲート５ｂを通して出力（OUT）に現れる。
【００８２】(iii) タイミング発生回路２ タイミング発生回路２は、内部において、タイミング信
号ＳＥＴ−ＡＢ，1/2ＣＫ，1/2ＣＫ−ＤＬ，ＷＣ，ＪＫ
−ＦＦ−Ｑ，ＪＫ−ＦＦ−ＱＮを作り、更に、これらを
用いてタイミング信号ＳＥＴ−Ａ，ＳＥＴ−Ｂ，1/2Ｃ
ＫＡ，1/2ＣＫＢ，ＷＣ−Ａ，ＷＣ−Ｂを作成し出力す
る。
【００８３】ＳＥＴ−ＡＢ（図４の(3)）は、入力クロ
ック信号ＣＫの前縁で発生される短パルスから成るタイ
ミング信号である。
【００８４】1/2ＣＫ（図４の(4)）は入力クロック信号
ＣＫの１周期Ｔの長さとして計測すべき区間（目標計測
区間）Ｔ１を確定するためのタイミング信号であり、具
体的には、入力クロック信号ＣＫを１／２分周すること
により得られる信号である。
【００８５】ＷＣ（図４の(6)）は上記目標計測区間Ｔ
１にわたって計測動作を持続させるための区間（実際計
測区間）Ｔ３Ａ，Ｔ３Ｂを確立するためのタイミング信
号である。このＷＣは、上記1/2ＣＫよりも立ち下がり
が若干遅れた信号、つまり入力クロックＣＫと同時に立
ち上がり幅が入力クロック信号ＣＫの１周期Ｔより若干
長い信号である。
【００８６】このＷＣは、1/2ＣＫをその1/2周期の幅内
で若干遅延させた信号1/2ＣＫ−ＤＬ（図４の(5)）を作
り、これと1/2ＣＫとの論理和をとることにより得てい
る。
【００８７】ＪＫ−ＦＦ−Ｑ（図４の(7)）は、タイミ
ング発生回路２内のＪＫ−ＦＦの出力Ｑの信号であり、
出力ＱがＨのとき、Ａ側が測定区間（Ｂ側が発振照合区
間）であることを指示し、ＪＫ−ＦＦＱＮ（図４の
(8)）は、タイミング発生回路２内のＪＫ−ＦＦの出力
ＱＮがＨのとき、Ｂ側が測定区間（Ａ側が発振照合区
間）であることを指示する。
【００８８】ＳＥＴ−Ａ（図４の(9)）は、タイミング
発生回路２内のＪＫ−ＦＦのＱＮ（図４の(8)）がＨの
とき、つまりＡ側が発振照合区間である場合に入力クロ
ック信号ＣＫの前縁で発生される短パルスから成るタイ
ミング信号であり、Ａ側のＲＳ−ＦＦ６のセット入力と
なる。
【００８９】ＳＥＴ−Ｂ（図４の(16)）は、タイミング
発生回路２内のＪＫ−ＦＦのＱ（図４の(7)）がＨのと
き、つまりＢ側が発振照合区間である場合に入力クロッ
ク信号ＣＫの前縁で発生される短パルスから成るタイミ
ング信号であり、Ｂ側のＲＳ−ＦＦ８のセット入力とな
る。
【００９０】1/2ＣＫＡ（図４の(14)）は、Ａ側の目標
計測区間Ｔ１Ａを確立するための信号であり、タイミン
グ発生回路２内のＪＫ−ＦＦのＱ（図４の(7)）がＨの
とき、つまりＡ側が測定区間（Ｂ側が発振照合区間）に
ある間に、1/2ＣＫを取り出した信号である。1/2ＣＫＢ
（図４の(20)）は、Ｂ側の目標計測区間Ｔ１Ｂを確立す
るための信号であり、タイミング発生回路２内のＪＫ−
ＦＦのＱＮ（図４の(8)）がＨのとき、つまりＢ側が測
定区間（Ａ側が発振照合区間）にある間に、1/2ＣＫを
取り出した信号である。
【００９１】共に、入力クロック信号ＣＫから、その１
周期Ｔの長さとして計測すべき目標計測区間Ｔ１Ａ，Ｔ
１Ｂを入力クロック信号ＣＫの１周期Ｔの整数倍、ここ
では３倍の間隔Ｔ６Ａ，Ｔ６Ｂをあけて指示するように
生起される。
【００９２】ＷＣ−Ａ，ＷＣ−Ｂは実際計測区間Ｔ３
Ａ，Ｔ３Ｂのためのタイミング信号であり、Ｔ１より長
いパルス幅を有する。
【００９３】(iv) 動作 まずクロックＣＫが入る。タイミング発生回路２が入力
クロック信号ＣＫを1/2分周し始め、第１周期目ｔ１の
最初のＳＥＴ−ＡＢが発生した時点（図４のａ）では、
ＪＫ−ＦＦの出力Ｑ（図４の(7)）がＨレベルにあり、
これによりＡ側のデューティー決定回路３が測定動作す
るように選択指示されている。
【００９４】従って、タイミング信号ＷＣ−Ａ（図４の
(10)）がＯＲゲート７を通して遅延ライン発振器１１に
入力されて発振が開始されると共に、カウンタ１７のク
リア端子ＣＬに入力され、その立ち上がりで同カウンタ
１７が発振の巡回数をカウント動作し始める。
【００９５】遅延ライン発振器１１の発振は、少なくと
も第２周期目ｔ２のクロックが立ち上がりが完了するま
で、継続する。
【００９６】遅延ライン発振器１１の発振は、第３周期
目ｔ３のクロックが立ち上がる前までに生ずるＷＣ−Ａ
の立ち下がりにより、つまり入力クロックＣＫの１周期
Ｔを若干経過した実際計測区間Ｔ３Ａが終わった時点
（図４のｃ点）で終了となる。
【００９７】この間に、丁度入力クロックＣＫの１周期
Ｔ相当分の長さを持つ1/２ＣＫＡの目標計測区間Ｔ１Ａ
の終わりが到来し（図４のｂ点）、ラッチ回路１８のク
ロック入力端子ＣＫに入力されている1/２ＣＫＡが立ち
下がることで、ラッチ回路１８がカウンタ１７のカウン
ト値（１周期の長さＴ＝Ｔ１Ａ）をラッチする。
【００９８】ここで演算回路１９は、ラッチ回路１８の
出力を受けて、１周期の長さＴのカウント値の半分、つ
まり５０％のデューティーのタイミング位置を演算し、
その演算結果を出力し、一致回路２８の一方の入力端子
Ｂ１〜Ｂｎに入力する。
【００９９】第３周期目ｔ３に入ると、ＳＥＴ−Ａ（図
４の(9)）の到来によりＲＳ−ＦＦ６がセットされる
（図４のｄ点）。ＲＳ−ＦＦ６のセット出力Ｑ（図４の
(11)）はＯＲゲート５ｂを通して出力ＯＵＴに現れると
共に、ＯＲゲート７を通してＡ側の遅延ライン発振器１
１に加わり、これを発振させる。また、ＲＳ−ＦＦ６の
セット出力Ｑは、ＯＲゲート７を通してＡ側のカウンタ
１７のクリアＣＬに加わってクリア解除するので、発振
の巡回数のカウントが開始される。
【０１００】カウンタ１７の出力は、一致回路２８の他
方の入力端子Ａ１〜Ａｎに入力されており、カウンタ１
７のカウント値が歩進的に増加して行き、上記演算回路
１９の出力している値（１周期の長さＴの半分）に一致
した瞬間（図４のｅ点）、一致回路２８から一致出力Ｓ
Ａが発生される。
【０１０１】この一致出力ＳＡは、ＲＳ−ＦＦ６のリセ
ット入力端子ＱＮに入力され、同フリップフロップをリ
セットさせる。従って、この一致出力ＳＡの発生した時
点でＲＳ−ＦＦ６のセット出力Ｑ（図４の(11)）は立ち
下がり、ＯＲゲート５ｂにはパルスＰ１として現れる。
【０１０２】当然、この出力パルスＰ１は、１周期がＴ
の外部入力クロックＣＫの前縁で立ち上がり、それから
１周期の長さＴの半分（デューティー５０％）の位置で
立ち下がるパルスとなっている。
【０１０３】続いて、第４周期目ｔ４に入ると、再びＳ
ＥＴ−Ａ（図４の(9)）が到来するので（図４のｆ
点）、ＲＳ−ＦＦ６がセットされる。ＲＳ−ＦＦ６のセ
ット出力Ｑ（図４の(11)）はＯＲゲート５ｂを通して出
力ＯＵＴに現れると共に、ＯＲゲート７を通してＡ側の
遅延ライン発振器１１に加わり、これを発振させ、ま
た、カウンタ１７をクリア解除して、発振巡回数のカウ
ントを開始させる。
【０１０４】カウンタ１７のカウント値が、上記演算回
路１９の出力値（１周期の長さＴの半分）に一致すると
（図４のｇ点）、再び一致回路２８から一致出力ＳＡが
発生される。この一致出力ＳＡによりＲＳ−ＦＦ６がリ
セットされるので、ＲＳ−ＦＦ６のセット出力Ｑ（図４
の(11)）が立ち下がり、ＯＲゲート５ｂにはパルスＰ２
として現れる。当然、この出力パルスＰ２も、外部入力
クロックＣＫの前縁で立ち上がり、デューティー５０％
の位置で立ち下がるパルスとなっている。
【０１０５】上記Ａ側の動作に対し、Ｂ側でも２周期遅
れて同じ動作が行われる。すなわち、第３周期目ｔ３の
ＳＥＴ−ＡＢが発生した時点では、ＪＫ−ＦＦのＱＮ出
力（図４の(8)）がＨレベルにあり、これによりＢ側の
デューティー決定回路４が測定動作するように選択指示
される。
【０１０６】従って、タイミング信号ＷＣ−Ｂ（図４の
(17)）が立ち上がり（図４のｈ点）、ＯＲゲート９を通
してＢ側の遅延ライン発振器１１に加わり発振が開始さ
れると共に、カウンタ１７のクリア端子ＣＬに入力さ
れ、その立ち上がりで同カウンタ１７が発振巡回数のカ
ウントを開始する。
【０１０７】Ｂ側の遅延ライン発振器１１の発振は、少
なくとも第４周期目ｔ４のクロックの立ち上がりが完了
するまで、継続する。
【０１０８】Ｂ側の遅延ライン発振器１１の発振は、第
５周期目ｔ５のクロックが立ち上がる前までに生ずるＷ
Ｃ−Ｂの立ち下がりにより、つまり入力クロックＣＫの
１周期Ｔを若干経過した実際計測区間Ｔ３Ｂが終わった
時点（図４のｊ点）で終了となる。
【０１０９】この間に、丁度入力クロックＣＫの１周期
Ｔ相当分の長さを持つ1/２ＣＫＡの目標計測区間Ｔ１Ｂ
の終わりが到来し（図４のｉ点）、ラッチ回路１８のク
ロック入力端子ＣＫに入力されている1/２ＣＫＢが立ち
下がることで、ラッチ回路１８がカウンタ１７のカウン
ト値（１周期の長さＴ＝Ｔ１Ｂ）をラッチする。
【０１１０】ここでＢ側の演算回路１９は、ラッチ回路
１８の出力を受けて、１周期の長さＴのカウント値の半
分、つまり５０％のデューティーのタイミング位置を演
算し、その演算結果を出力し、一致回路２８の一方の入
力端子Ｂ１〜Ｂｎに入力する。
【０１１１】第５周期目ｔ５に入ると、ＳＥＴ−Ｂ（図
４の(16)）の到来によりＲＳ−ＦＦ８がセットされる
（図４のｋ点）。
【０１１２】ＲＳ−ＦＦ８のセット出力Ｑ（図４の(1
8)）はＯＲゲート５ｂを通して出力ＯＵＴに現れると共
に、ＯＲゲート９を通してＢ側の遅延ライン発振器１１
に加わり、これを発振させる。また、ＲＳ−ＦＦ８のセ
ット出力Ｑは、ＯＲゲート９を通してＢ側のカウンタ１
７のクリアＣＬに加わってクリア解除するので、発振の
巡回数のカウントが開始される。
【０１１３】Ｂ側のカウンタ１７の出力は、一致回路２
８の他方の入力端子Ａ１〜Ａｎに入力されており、カウ
ンタ１７のカウント値が歩進的に増加して行き、上記演
算回路１９の出力している値（１周期の長さＴの半分）
に一致した瞬間（図４のｑ点）、一致回路２８から一致
出力ＳＢが発生される。
【０１１４】この一致出力ＳＢは、ＲＳ−ＦＦ８のリセ
ット入力端子ＱＮに入力され、同フリップフロップをリ
セットさせる。従って、この一致出力ＳＢの発生した時
点でＲＳ−ＦＦ８のセット出力Ｑ（図４の(18)）は立ち
下がり、ＯＲゲート５ｂにはパルスＰ３として現れる。
【０１１５】当然、この出力パルスＰ３は、外部入力ク
ロックＣＫの前縁で立ち上がり、デューティー５０％の
位置で立ち下がるパルスとなっている。
【０１１６】続いて、第６周期目ｔ６に入ると、再びＳ
ＥＴ−Ｂ（図４の(16)）が到来するので（図４のｒ
点）、ＲＳ−ＦＦ８がセットされる。ＲＳ−ＦＦ８のセ
ット出力Ｑ（図４の(18)）はＯＲゲート５ｂを通して出
力ＯＵＴに現れると共に、ＯＲゲート９を通してＢ側の
遅延ライン発振器１１に加わり、これを発振させ、ま
た、カウンタ１７をクリア解除して、発振巡回数のカウ
ントを開始させる。
【０１１７】カウンタ１７のカウント値が、上記演算回
路１９の出力値（１周期の長さＴの半分）に一致すると
（図４のｓ点）、再び一致回路２８から一致出力ＳＢが
発生される。この一致出力ＳＢによりＲＳ−ＦＦ８がリ
セットされるので、ＲＳ−ＦＦ８のセット出力Ｑ（図４
の(11)）が立ち下がり、ＯＲゲート５ｂにはパルスＰ４
として現れる。
【０１１８】当然、この出力パルスＰ４も、外部入力ク
ロックＣＫの前縁で立ち上がり、デューティー５０％の
位置で立ち下がるパルスとなっている。
【０１１９】かくして、ＯＲゲート５ｂから、入力クロ
ックＣＫに同期し且つデューティー５０％の出力クロッ
クが得られる。上記の作用効果は、入力クロックＣＫの
デューティーが５０％の前後で又はそれ以上にふらつい
ている場合でも、得ることができるので、ディジタル波
形の整形として非常に有効であり、半導体能動素子の動
作可能領域を非常に高い周波数まで延ばすことができ
る。
【０１２０】（８）第３の基本形態 図５に第３の基本形態を示す。これは、図３の回路にお
いて、幅作成回路５にプリセット可能なＤ−ＦＦ５ｃを
設け、そのＱＮ端子とＤ端子を直結し、プリセット入力
端子ＰＲにＳＥＴ−Ａ，ＳＥＴ−Ｂの信号（すなわち、
ＳＥＴ−ＡＢ）をＯＲゲート５ｄを介して入力すると共
に、Ｄ−ＦＦ５ｃのクロック入力端子ＣＫにＯＲゲート
３３を介して一致出力ＳＡ，ＳＢを入力したものであ
る。
【０１２１】なお、一致回路２８の一致出力端子ＳＡ，
ＳＢからＯＲゲート３３へのライン中には、測定期間中
の一致出力を禁止するためＡＮＤゲート３１，３２が設
けられ、ＲＳ−ＦＦ６，８からのＱ出力とのＡＮＤがと
られている。
【０１２２】図６に、図５の回路の主要要素の 動作を
示す。
【０１２３】入力クロック信号ＣＫの第１周期目ｔ１で
ＳＥＴ−ＡＢが発生した時点（図６のａ）で、タイミン
グ信号ＷＣ−Ａ（図６の(10)）がＯＲゲート７を通して
遅延ライン発振器１１に入力されて発振が開始されると
共に、カウンタ１７のクリア端子ＣＬに入力され、その
立ち上がりで同カウンタ１７が発振の巡回数をカウント
動作し始める。遅延ライン発振器１１の発振が、少なく
とも第２周期目ｔ２のクロックが立ち上がりが完了する
まで継続する。
【０１２４】遅延ライン発振器１１の発振は、ＷＣ−Ａ
の立ち下がり、つまり実際計測区間Ｔ３Ａが終わった時
点（図６のｃ点）で終了となる。この間に、1/２ＣＫＡ
の目標計測区間Ｔ１Ａの終わりが到来し（図６のｂ
点）、1/２ＣＫＡが立ち下がることで、ラッチ回路１８
がカウンタ１７のカウント値（１周期の長さＴ＝Ｔ１
Ａ）をラッチする。
【０１２５】ここで演算回路１９は、ラッチ回路１８の
出力を受けて、１周期の長さＴのカウント値の半分（５
０％のデューティーのタイミング位置）を演算し、その
演算結果を出力し、一致回路２８の一方の入力端子Ｂ１
〜Ｂｎに入力する。
【０１２６】第３周期目ｔ３に入ると、ＳＥＴ−Ａ（図
６の(9)）の到来によりＲＳ−ＦＦ６がセットされる
（図６のｄ点）。ＲＳ−ＦＦ６のセット出力Ｑ（図６の
(11)）はＡＮＤゲート３１に入力されると共に、ＯＲゲ
ート７を通してＡ側の遅延ライン発振器１１に加わり、
これを発振させる。また、ＲＳ−ＦＦ６のセット出力Ｑ
は、ＯＲゲート７を通してＡ側のカウンタ１７のクリア
ＣＬに加わってクリア解除するので、発振の巡回数のカ
ウントが開始される。
【０１２７】カウンタ１７の出力は、一致回路２８の他
方の入力端子Ａ１〜Ａｎに入力されており、カウンタ１
７のカウント値が歩進的に増加して行き、上記演算回路
１９の出力している値（１周期の長さＴの半分）に一致
した瞬間（図６のｅ点）、一致回路２８から一致出力Ｓ
Ａが発生される。
【０１２８】この一致出力ＳＡは、ＲＳ−ＦＦ６のリセ
ット入力端子ＱＮに入力され、同フリップフロップをリ
セットさせる。この一致出力ＳＡの発生した時点でＲＳ
−ＦＦ６のセット出力Ｑ（図６の(11)）は立ち下がり、
パルスＰ１の形でＡＮＤゲート３１の入力となる。
【０１２９】従って、このパルスＰ１と一致出力ＳＡと
を２入力とするＡＮＤゲート３１からは、一致出力ＳＡ
の前縁にて短パルスＡＮＤ−Ａ−ＯＵＴ（図６の(16)）
が発生され、ＯＲゲート３３を通してＤ−ＦＦ５ｃのク
ロック入力となる。
【０１３０】Ｄ−ＦＦ５ｃはＳＥＴ−ＡＢにより毎回プ
リセットされているので、上記短パルスＡＮＤ−Ａ−Ｏ
ＵＴ（図６の(16)）がＤ−ＦＦ５ｃにクロック入力とし
て加わると、その時点でＤ−ＦＦ５ｃのＱ出力が立ち下
がり、出力端子ＯＵＴにパルスＰ１′として現れる。当
然、この出力パルスＰ１′は、１周期がＴの外部入力ク
ロックＣＫの前縁で立ち上がり、それから１周期の長さ
Ｔの半分（デューティー５０％）の位置で立ち下がるパ
ルスとなっている。
【０１３１】なお、第１周期目ｔ１で発生する一致パル
スＳＡ１（図６の(15)）は、ＲＳ−ＦＦ６のＱ出力がＬ
に落ちている間に発生されるので、ＡＮＤゲート３１に
は出力が現れず、Ｄ−ＦＦ５ｃが切り替わらない。
【０１３２】従って、Ａ側が測定区間（ＪＫ−ＦＦのＱ
端子がＨレベル）にあるとき発生する一致パルスＳＡ１
の影響はＡＮＤゲート３１で除去されて、出力ＯＵＴ側
には現れない。
【０１３３】続いて、第４周期目ｔ４に入ると、再びＳ
ＥＴ−Ａ（図６の(9)）が到来するので（図６のｆ
点）、ＲＳ−ＦＦ６がセットされる。ＲＳ−ＦＦ６のセ
ット出力Ｑ（図４の(11)）はＡＮＤゲート３１に入力さ
れると共に、ＯＲゲート７を通してＡ側の遅延ライン発
振器１１に加わり、これを発振させ、また、カウンタ１
７をクリア解除して、発振巡回数のカウントを開始させ
る。カウンタ１７のカウント値が、上記演算回路１９の
出力値（１周期の長さＴの半分）に一致すると（図６の
ｇ点）、再び一致回路２８から一致出力ＳＡが発生され
る。この一致出力ＳＡの発生した時点でＲＳ−ＦＦ６の
セット出力Ｑ（図６の(11)）は立ち下がり、パルスＰ２
の形でＡＮＤゲート３１の入力となる。
【０１３４】従って、このパルスＰ２と一致出力ＳＡと
を２入力とするＡＮＤゲート３１からは、一致出力ＳＡ
の前縁にて短パルスＡＮＤ−Ａ−ＯＵＴ（図６の(16)）
が発生され、ＯＲゲート３３を通してＤ−ＦＦ５ｃのク
ロック入力となる。
【０１３５】Ｄ−ＦＦ５ｃはＳＥＴ−ＡＢにより毎回プ
リセットされているので、上記短パルスＡＮＤ−Ａ−Ｏ
ＵＴ（図６の(16)）がＤ−ＦＦ５ｃにクロック入力とし
て加わると、その時点でＤ−ＦＦ５ｃのＱ出力が立ち下
がり、出力端子ＯＵＴにパルスＰ２′として現れる。当
然、この出力パルスＰ２′も、外部入力クロックＣＫの
前縁で立ち上がり、デューティー５０％の位置で立ち下
がるパルスとなっている。
【０１３６】上記Ａ側の動作に対し、Ｂ側でも２周期遅
れて同じ動作が行われる。すなわち、第３周期目ｔ３の
ＳＥＴ−ＡＢが発生した時点では、ＪＫ−ＦＦのＱＮ出
力（図６の(8)）がＨレベルにあり、これによりＢ側の
デューティー決定回路４が測定動作するように選択指示
される。
【０１３７】従って、タイミング信号ＷＣ−Ｂ（図６の
(1８)）が立ち上がり（図６のｈ点）、ＯＲゲート９を
通してＢ側の遅延ライン発振器１１に加わり発振が開始
されると共に、カウンタ１７のクリア端子ＣＬに入力さ
れ、その立ち上がりで同カウンタ１７が発振巡回数のカ
ウントを開始する。
【０１３８】Ｂ側の遅延ライン発振器１１の発振は、少
なくとも第４周期目ｔ４のクロックの立ち上がりが完了
するまで、継続する。
【０１３９】Ｂ側の遅延ライン発振器１１の発振は、第
５周期目ｔ５のクロックが立ち上がる前までに生ずるＷ
Ｃ−Ｂの立ち下がりにより、つまり入力クロックＣＫの
１周期Ｔを若干経過した実際計測区間Ｔ３Ｂが終わった
時点（図６のｊ点）で終了となる。この間に、丁度入力
クロックＣＫの１周期Ｔ相当分の長さを持つ1/２ＣＫＡ
の目標計測区間Ｔ１Ｂの終わりが到来し（図６のｉ
点）、ラッチ回路１８のクロック入力端子ＣＫに入力さ
れている1/２ＣＫＢが立ち下がることで、ラッチ回路１
８がカウンタ１７のカウント値（１周期の長さＴ＝Ｔ１
Ｂ）をラッチする。
【０１４０】ここでＢ側の演算回路１９は、ラッチ回路
１８の出力を受けて、１周期の長さＴのカウント値の半
分、つまり５０％のデューティーのタイミング位置を演
算し、その演算結果を出力し、一致回路２８の一方の入
力端子Ｂ１〜Ｂｎに入力する。
【０１４１】第５周期目ｔ５に入ると、ＳＥＴ−Ｂ（図
６の(17)）の到来によりＲＳ−ＦＦ８がセットされる
（図６のｋ点）。ＲＳ−ＦＦ８のセット出力Ｑ（図６の
(1９)）はＡＮＤゲート３２に入力されると共に、ＯＲ
ゲート９を通してＢ側の遅延ライン発振器１１に加わり
これを発振させ、また、Ｂ側のカウンタ１７のクリアＣ
Ｌに加わってカウント動作を開始させる。
【０１４２】Ｂ側のカウンタ１７の出力は、一致回路２
８の他方の入力端子Ａ１〜Ａｎに入力されており、カウ
ンタ１７のカウント値が歩進的に増加して行き、上記演
算回路１９の出力している値（１周期の長さＴの半分）
に一致した瞬間（図６のｑ点）、一致回路２８から一致
出力ＳＢが発生される。
【０１４３】この一致出力ＳＢは、ＲＳ−ＦＦ８のリセ
ット入力端子ＱＮに入力され、同フリップフロップをリ
セットさせる。従って、この一致出力ＳＢの発生した時
点でＲＳ−ＦＦ８のセット出力Ｑ（図６の(19)）は立ち
下がり、パルスＰ３の形でＡＮＤゲート３２の入力とな
る。従って、このパルスＰ３と一致出力ＳＢとを２入力
とするＡＮＤゲート３２からは、一致出力ＳＢの前縁に
て短パルスＡＮＤ−Ｂ−ＯＵＴ（図６の(25)）が発生さ
れ、ＯＲゲート３３を通してＤ−ＦＦ５ｃのクロック入
力となる。
【０１４４】Ｄ−ＦＦ５ｃはＳＥＴ−ＡＢにより毎回プ
リセットされているので、上記短パルスＡＮＤ−Ｂ−Ｏ
ＵＴ（図６の(25)）がＤ−ＦＦ５ｃにクロック入力とし
て加わると、その時点でＤ−ＦＦ５ｃのＱ出力が立ち下
がり、出力端子ＯＵＴにパルスＰ３′として現れる。
【０１４５】当然、この出力パルスＰ３′は、１周期が
Ｔの外部入力クロックＣＫの前縁で立ち上がり、それか
ら１周期の長さＴの半分（デューティー５０％）の位置
で立ち下がるパルスとなっている。なお、第３周期目ｔ
３で発生する一致パルスＳＢ１（図６の(22)）は、ＲＳ
−ＦＦ８のＱ出力がＬに落ちている間に発生されるの
で、ＡＮＤゲート３２には出力が現れず、Ｄ−ＦＦ５ｃ
が切り替わらない。
【０１４６】従って、Ｂ側が測定区間（ＪＫ−ＦＦのＱ
Ｎ端子がＨレベル）にあるとき発生する一致パルスＳＢ
１の影響はＡＮＤゲート３１で除去されて、出力ＯＵＴ
側には現れない。
【０１４７】続いて、第６周期目ｔ６に入ると、再びＳ
ＥＴ−Ｂ（図６の(1７)）が到来するので（図６のｒ
点）、ＲＳ−ＦＦ８がセットされる。ＲＳ−ＦＦ８のセ
ット出力Ｑ（図６の(1９)）はＡＮＤゲート３２の入力
になると共に、ＯＲゲート９を通してＢ側の遅延ライン
発振器１１に加わり、これを発振させ、また、カウンタ
１７をクリア解除して、発振巡回数のカウントを開始さ
せる。
【０１４８】カウンタ１７のカウント値が、上記演算回
路１９の出力値（１周期の長さＴの半分）に一致すると
（図６のｓ点）、再び一致回路２８から一致出力ＳＢが
発生される。この一致出力ＳＢによりＲＳ−ＦＦ８がリ
セットされるので、ＲＳ−ＦＦ８のセット出力Ｑ（図６
の(19)）が立ち下がり、パルスＰ４の形でＡＮＤゲート
３２の入力となる。
【０１４９】従って、このパルスＰ４と一致出力ＳＡと
を２入力とするＡＮＤゲート３２からは、一致出力ＳＢ
の前縁にて短パルスＡＮＤ−Ｂ−ＯＵＴ（図６の(23)）
が発生され、ＯＲゲート３３を通してＤ−ＦＦ５ｃのク
ロック入力となる。
【０１５０】Ｄ−ＦＦ５ｃはＳＥＴ−ＡＢにより毎回プ
リセットされているので、上記短パルスＡＮＤ−Ｂ−Ｏ
ＵＴ（図６の(23)）がＤ−ＦＦ５ｃにクロック入力とし
て加わると、その時点でＤ−ＦＦ５ｃのＱ出力が立ち下
がり、出力端子ＯＵＴにパルスＰ４′として現れる。当
然、この出力パルスＰ４′も、外部入力クロックＣＫの
前縁で立ち上がり、デューティー５０％の位置で立ち下
がるパルスとなっている。
【０１５１】かくして、Ｄ−ＦＦ５ｃのＱ出力から、入
力クロックＣＫに同期し且つデューティー５０％の出力
クロックＰ１′，Ｐ２′，Ｐ３′，Ｐ４′…が得られ
る。上記の作用効果は、入力クロックＣＫのデューティ
ーが５０％の前後で又はそれ以上にふらついている場合
でも、得ることができるので、ディジタル波形の整形と
して非常に有効であり、半導体能動素子の動作可能領域
を非常に高い周波数まで延ばすことができる。
【０１５２】＜周波数逓倍回路の基本形態＞図７の周波
数逓倍回路２０１は、同一構成の２組のデューティー決
定回路３，４を設け、両回路が、図８に動作サイクルＣ
１，Ｃ２として示すように、互いに入力クロック信号Ｃ
Ｋの２周期分だけずれて交互に動作するようにしたもの
である。なお、必要に応じ、第１のデューティー決定回
路３をＡ側、第２のデューティー決定回路４をＢ側と称
し、参照符号に添字Ａ，Ｂを付して区別する。
【０１５３】すなわち、周波数逓倍回路２０１は、入力
クロック信号ＣＫから、その１周期Ｔの長さとして計測
すべき目標計測区間Ｔ１Ａ，Ｔ１Ｂを入力クロック信号
ＣＫの１周期Ｔの整数倍の間隔をあけて指示する信号1/
2ＣＫＡ，1/2ＣＫＢと、この目標計測区間より若干長く
計測動作を持続させるための実際計測区間Ｔ３Ａ，Ｔ３
Ｂを指示する信号ＷＣ−Ａ，ＷＣ−Ｂと、を含む所要の
タイミング信号を作成するタイミング発生回路２を有す
る。また、上記タイミング信号を受けて、出力すべきク
ロック信号のデューティー５０％のタイミング位置を決
定し指示するデューティー決定回路３，４であって、少
なくとも互いに１周期分重なり合い且つ２周期分ずれて
動作する第１のデューティー決定回路３及び第２のデュ
ーティー決定回路４を有する。
【０１５４】（１）デューティー決定回路３，４ 両デューティー決定回路３，４は、それぞれ、遅延ライ
ン発振器１１と、その発振巡回数を計数するカウンタ１
７と、そのカウンタ１７の内容をラッチするラッチ回路
１８と、その計数値の１／４の値、２／４の値及び３／
４の値を算出する第１演算回路２１９，第２演算回路２
２０及び第３演算回路２２１と、そして各演算回路２１
９，２２０，２２１に１つ宛設けられた第１一致回路２
２２，第２一致回路２２３及び第３一致回路２２４とを
有して構成されている。
【０１５５】（ａ）遅延ライン発振器１１ 遅延ライン発振器１１は、一方の入力端子を発振器の入
力端子とするＮＡＮＤゲート１２と、該ＮＡＮＤゲート
１２の出力端子に遅延素子として接続された奇数段のＣ
−ＭＯＳインバータ１３と、該インバータ１３の出力端
子から上記ＮＡＮＤゲートの他方の入力端子への帰還ル
ープ１４中に挿入された反転用の単なるインバータ１５
とで構成されている。
【０１５６】遅延素子としてのインバータ１３には、Ｃ
−ＭＯＳインバータの他に、ＥＣＬインバータ，ＩＩＬ
インバータなどが使用できる。
【０１５７】この遅延ライン発振器１１は、上記タイミ
ング発生回路２からタイミング信号ＷＣ−Ａ，ＷＣ−Ｂ
（実際計測区間Ｔ３Ａ，Ｔ３Ｂ）を受けて、その立ち上
がりで計測のための発振を開始し、立ち下がりで発振を
停止する。すなわち、通常ＮＡＮＤゲート１２は、その
一方の入力端子が論理レベルＬ、出力がＨ、インバータ
１３はその出力がＬ、そしてインバータ１５はその出力
（ＮＡＮＤゲート１２の他方の入力端子）がＨの状態に
あり、発振を停止している。しかし、通常ＮＡＮＤゲー
ト１２の一方の入力端子が論理レベルＨに替わると、Ｎ
ＡＮＤゲート１２の出力がＬ、インバータ１３の出力が
Ｈ、インバータ１５の出力がＬ、ＮＡＮＤゲート１２の
他方の入力がＨ、ＮＡＮＤゲート１２の出力がＬ…とい
うように状態が変化し、発振する。そして、ＷＣ−Ａ，
ＷＣ−Ｂ（実際計測区間Ｔ３Ａ，Ｔ３Ｂ）の立ち下がり
で発振を停止する。
【０１５８】このＷＣ−Ａ，ＷＣ−Ｂ（実際計測区間Ｔ
３Ａ，Ｔ３Ｂ）の立ち上がりは、上記タイミング信号1/
2ＣＫ（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の立ち上がりと
同時であり、立ち下がりは同タイミング信号1/2ＣＫの
立ち下がりより少し遅れる。要するに、この遅延ライン
発振器１１は、上記入力クロック信号ＣＫを1/2分周し
て得たタイミング信号1/2ＣＫの立ち上がり（目標計測
区間Ｔ１Ａ，Ｔ１Ｂの始まり）で発振を開始し、同1/2
ＣＫの立ち下がり後（目標計測区間Ｔ１Ａ，Ｔ１Ｂの終
了後）に発振を停止する。
【０１５９】よって、タイミング信号1/2ＣＫの各奇数
番目の１周期（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の間は発
振が持続する。
【０１６０】（ｂ）カウンタ１７ カウンタ１７は、そのクロック入力端子ＣＫが上記遅延
ライン発振器１１の出力端子に接続されており、上記遅
延ライン発振器１１の出力ＤＬ−ＯＳＣ−Ａの変化、つ
まり発振の一巡回毎に１回発生する出力変化をカウント
する。また、カウンタ１７のクリア端子ＣＬには上記遅
延ライン発振器１１と同じ入力信号、つまりタイミング
信号ＷＣ−Ａ，ＷＣ−Ｂ（実際計測区間Ｔ３Ａ，Ｔ３
Ｂ）等が入力される。
【０１６１】従って、カウンタ１７は、遅延ライン発振
器１１の発振及び停止の動作と同じく、上記タイミング
信号1/2ＣＫ（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の立ち上
がりでカウントを開始し、同タイミング信号1/2ＣＫ
（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の立ち下がり後にカウ
ントを停止する。よって、タイミング信号1/2ＣＫ（目
標計測区間Ｔ１Ａ，Ｔ１Ｂ）の１周期区間の間は発振の
巡回数のカウントが持続する。
【０１６２】（ｃ）ラッチ回路１８ ラッチ回路１８は、上記カウンタ１７の桁出力を入力と
しており、クロック入力端子ＣＫには上記タイミング発
生回路２で作成されたタイミング信号1/2ＣＫ（目標計
測区間Ｔ１）が入力されている。
【０１６３】従って、このラッチ回路１８は、タイミン
グ信号1/2ＣＫ（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）が立ち
下がった時点、つまり目標計測区間Ｔ１Ａ，Ｔ１Ｂが終
了した時点で、カウンタ１７のカウント値（発振の巡回
数）をラッチする。従って、ラッチ回路１８には、タイ
ミング信号1/2ＣＫ（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の
１周期区間の長さ（入力クロック信号ＣＫの１周期Ｔ）
に対応する発振巡回数のカウント値がラッチされる。
【０１６４】（ｄ）演算回路 第１演算回路２１９，第２演算回路２２０及び第３演算
回路２２１は、それぞれ上記ラッチ回路１８のパラレル
出力を受け、ラッチされている発振巡回数のカウント値
の１／４の値、２／４の値及び３／４の値、つまり２５
％，５０％，７５％のデューティー値を算出する。この
うち、２５％のデューティー値は第１一致回路２２２の
一方の入力となり、５０％のデューティー値は第２一致
回路２２３の一方の入力となり、そして７５％のデュー
ティー値は第３一致回路２２４の一方の入力となる。
【０１６５】（ｅ）一致回路 第１一致回路２２２，第２一致回路２２３及び第３一致
回路２２４は、それぞれ、上記第１演算回路２１９，第
２演算回路２２０及び第３演算回路２２１のパラレル出
力（演算結果１／４の値、２／４の値及び３／４の値）
のうちの一つを一方の入力とし、上記カウンタ１７の出
力を他方の入力としている。そして、これらの一致回路
２２２，２２３，２２４は、上記カウンタ１７の計数値
が上記３つの演算結果に合致する値まで増加したとき、
その都度、一致信号ＳＡ１，ＳＡ２，ＳＡ３又はＳＢ
１，ＳＢ２，ＳＢ３を出力する。
【０１６６】（２）前置ＦＦ及び前置ＯＲゲート 第１のデューティー決定回路３及び上記第２のデューテ
ィー決定回路４の前には、それぞれにＳＲフリップフロ
ップ（ＦＦと略す）６，８が前置されており、上記目標
計測区間と次の目標計測区間との間の発振照合区間Ｔ６
Ａ，Ｔ６Ｂにおいて、入力クロック信号ＣＫの１周期Ｔ
の前縁に同期して毎回セットされ、上記一致信号の最後
のものＳＡ３，ＳＢ３でリセットされる。
【０１６７】また、第１のデューティー決定回路３及び
第２のデューティー決定回路４毎にＯＲゲート７，９が
前置されており、該ＯＲゲート７，９を通して、上記Ｓ
Ｒ−ＦＦ６，８の出力と、上記実際計測区間Ｔ３Ａ，Ｔ
３Ｂを指示する信号ＷＣ−Ａ，ＷＣ−Ｂとが、所属のデ
ューティー決定回路３，４に入力されている。そして、
入力クロック信号ＣＫの１周期Ｔの前縁に同期して毎回
リセットされ、第１のデューティー決定回路３及び第２
のデューティー決定回路４から得られる一致信号ＳＡ
１，ＳＡ２，ＳＡ３又はＳＢ１，ＳＢ２，ＳＢ３により
状態が切り替わる出力用のフリップフロップ５ｃを具備
する。
【０１６８】詳述するに、第１のデューティー決定回路
３にはＲＳ−ＦＦ６が前置されており、そのＱ出力は、
ＯＲゲート７（ＯＲ−Ａ）を通してデューティー決定回
路３の遅延ライン発振器１１に入力されると共に、ＡＮ
Ｄゲート３１の一方の入力端子に入力されている。そし
て、上記一致回路２２４の出力、つまりデューティー７
５％の一致出力は、これに前置されたＲＳ−ＦＦ６のリ
セット端子Ｒに入力されている。このＲＳ−ＦＦ６は出
力用のＤ−ＦＦ５ｃと共に幅作成回路５の一部を構成す
る。
【０１６９】このＲＳ−ＦＦ６は、タイミング発生回路
２内のＪＫ−ＦＦのＱＮ（図８の(8)）がＨのとき、つ
まりＡ側が発振照合区間である場合に入力クロック信号
ＣＫの前縁で発生される短パルスＳＥＴ−Ａ（図８の
(9)）によりセットされ、上記一致信号の最後のものＳ
Ａ３（図８の(16)）によりリセットされる（図８の(11)
参照）。
【０１７０】従って、第３周期目ｔ３，第４周期目ｔ４
でＲＳ−ＦＦ６の出力端子Ｑに生じたパルスＰ１，Ｐ２
はＡＮＤゲート３１の一方に加わり、パルスＰ１，Ｐ２
が出力されている間、一致出力ＳＡ１，ＳＡ２，ＳＡ３
はＯＲゲート３３（ＯＲ−２）を通してプリセット可能
なＤ−ＦＦ５ｃのクロック入力端子ＣＫに加わる。
【０１７１】かかる構成の第１のデューティー決定回路
３と全く同一に構成された第２のデューティー決定回路
４には、ＲＳ−ＦＦ８及びＯＲゲート９が前置されてお
り、そのＱ出力は、ＯＲゲート９（ＯＲ−Ｂ）を通して
デューティー決定回路４の遅延ライン発振器１１に入力
されると共に、ＡＮＤゲート３１の一方の入力端子に入
力されている。そして、上記一致回路２８の出力、つま
りデューティー決定回路４の出力は、これに前置された
ＲＳ−ＦＦ８のリセット端子Ｒに入力されている。この
ＲＳ−ＦＦ８も、Ｄ−ＦＦ５ｃと共に幅作成回路５を構
成する。
【０１７２】このＲＳ−ＦＦ８は、タイミング発生回路
２内のＪＫ−ＦＦのＱ（図８の(7)）がＨのとき、つま
りＢ側が発振照合区間である場合に入力クロック信号Ｃ
Ｋの前縁で発生される短パルスＳＥＴ−Ｂ（図８の(1
6)）によりセットされ、上記一致信号ＳＢ（図８の(2
3)）の最後のもの（図示してないが図８の(16)のＳＡ３
と同様のパルス）によりリセットされる（図８の(18)参
照）。
【０１７３】従って、第５周期目ｔ５，第６周期目ｔ６
でＲＳ−ＦＦ８の出力端子Ｑに生じたパルスＰ３，Ｐ４
は、ＡＮＤゲート３２の一方に加わり、パルスＰ３，Ｐ
４が出力されている間、一致出力ＳＢ１，ＳＢ２，ＳＢ
３はＯＲゲート３３（ＯＲ−２）を通してプリセット可
能なＤ−ＦＦ５ｃのクロック入力端子ＣＫに加わる。
【０１７４】（３）幅作成回路５ 幅作成回路５は、プリセット可能なＤ−ＦＦ５ｃを有
し、そのＱＮ端子とＤ端子は直結されている。また、プ
リセット入力端子ＰＲには、ＳＥＴ−Ａ，ＳＥＴ−Ｂの
信号（すなわち、ＳＥＴ−ＡＢ）をＯＲゲート５ｄを介
して入力されると共に、Ｄ−ＦＦ５ｃのクロック入力端
子ＣＫにはＯＲゲート３３を介して、一致出力ＳＡ１，
ＳＡ２，ＳＡ３又はＳＢ１，ＳＢ２，ＳＢ３が入力され
ている。
【０１７５】なお、一致回路２２２，２２３，２２４の
一致出力端子ＳＡ１，ＳＡ２，ＳＡ３からＯＲゲート３
３へのライン中には、測定期間中の一致出力を禁止する
ためＡＮＤゲート３１が設けられ、ＲＳ−ＦＦ６，８か
らのＱ出力とのＡＮＤがとられている。
【０１７６】同様に、一致回路２２２，２２３，２２４
の一致出力端子ＳＢ１，ＳＢ２，ＳＢ３からＯＲゲート
３３へのライン中には、測定期間中の一致出力を禁止す
るためＡＮＤゲート３２が設けられ、ＲＳ−ＦＦ６，８
からのＱ出力とのＡＮＤがとられている。
【０１７７】（４）タイミング発生回路２ タイミング発生回路２は、内部において、タイミング信
号ＳＥＴ−ＡＢ，1/2ＣＫ，1/2ＣＫ−ＤＬ，ＷＣ，ＪＫ
−ＦＦ−Ｑ，ＪＫ−ＦＦ−ＱＮを作り、更に、これらを
用いてタイミング信号ＳＥＴ−Ａ，ＳＥＴ−Ｂ，1/2Ｃ
ＫＡ，1/2ＣＫＢ，ＷＣ−Ａ，ＷＣ−Ｂを作成し出力す
る。
【０１７８】ＳＥＴ−ＡＢ（図８の(3)）は、入力クロ
ック信号ＣＫの前縁で発生される短パルスから成るタイ
ミング信号である。
【０１７９】1/2ＣＫ（図８の(4)）は入力クロック信号
ＣＫの１周期Ｔの長さとして計測すべき区間（目標計測
区間）Ｔ１を確定するためのタイミング信号であり、具
体的には、入力クロック信号ＣＫを１／２分周すること
により得られる信号である。
【０１８０】ＷＣ（図８の(6)）は上記目標計測区間Ｔ
１にわたって計測動作を持続させるための区間（実際計
測区間）Ｔ３Ａ，Ｔ３Ｂを確立するためのタイミング信
号である。このＷＣは、上記1/2ＣＫよりも立ち下がり
が若干遅れた信号、つまり入力クロックＣＫと同時に立
ち上がり幅が入力クロック信号ＣＫの１周期Ｔより若干
長い信号である。このＷＣは、1/2ＣＫをその1/2周期の
幅内で若干遅延させた信号1/2ＣＫ−ＤＬ（図８の(5)）
を作り、これと1/2ＣＫとの論理和をとることにより得
ている。
【０１８１】ＪＫ−ＦＦ−Ｑ（図８の(7)）は、タイミ
ング発生回路２内のＪＫ−ＦＦの出力Ｑの信号であり、
出力ＱがＨのとき、Ａ側が測定区間（Ｂ側が発振照合区
間）であることを指示し、ＪＫ−ＦＦＱＮ（図８の
(8)）は、タイミング発生回路２内のＪＫ−ＦＦの出力
ＱＮがＨのとき、Ｂ側が測定区間（Ａ側が発振照合区
間）であることを指示する。
【０１８２】ＳＥＴ−Ａ（図８の(9)）は、タイミング
発生回路２内のＪＫ−ＦＦのＱＮ（図８の(8)）がＨの
とき、つまりＡ側が発振照合区間である場合に入力クロ
ック信号ＣＫの前縁で発生される短パルスから成るタイ
ミング信号であり、Ａ側のＲＳ−ＦＦ６のセット入力と
なる。
【０１８３】ＳＥＴ−Ｂ（図８の(18)）は、タイミング
発生回路２内のＪＫ−ＦＦのＱ（図８の(7)）がＨのと
き、つまりＢ側が発振照合区間である場合に入力クロッ
ク信号ＣＫの前縁で発生される短パルスから成るタイミ
ング信号であり、Ｂ側のＲＳ−ＦＦ８のセット入力とな
る。
【０１８４】1/2ＣＫＡ（図８の(14)）は、Ａ側の目標
計測区間Ｔ１Ａを確立するための信号であり、タイミン
グ発生回路２内のＪＫ−ＦＦのＱ（図８の(7)）がＨの
とき、つまりＡ側が測定区間（Ｂ側が発振照合区間）に
ある間に、1/2ＣＫを取り出した信号である。
【０１８５】1/2ＣＫＢ（図８の(20)）は、Ｂ側の目標
計測区間Ｔ１Ｂを確立するための信号であり、タイミン
グ発生回路２内のＪＫ−ＦＦのＱＮ（図８の(8)）がＨ
のとき、つまりＢ側が測定区間（Ａ側が発振照合区間）
にある間に、1/2ＣＫを取り出した信号である。
【０１８６】共に、入力クロック信号ＣＫから、その１
周期Ｔの長さとして計測すべき目標計測区間Ｔ１Ａ，Ｔ
１Ｂを入力クロック信号ＣＫの１周期Ｔの整数倍、ここ
では３倍の間隔Ｔ６Ａ，Ｔ６Ｂをあけて指示するように
生起される。
【０１８７】ＷＣ−Ａ，ＷＣ−Ｂは実際計測区間Ｔ３
Ａ，Ｔ３Ｂのためのタイミング信号であり、Ｔ１より長
いパルス幅を有する。
【０１８８】（５）動作 第１のデューティー決定回路３は、図８に示すように、
入力クロック信号ＣＫの４周期（４Ｔ）づつを繰り返し
の１単位（動作サイクルＣ１）として扱い、そのうちの
前半の第１周期目（ｔ１）で入力クロック信号ＣＫの１
周期の長さ（Ａ側の目標計測区間）Ｔ１Ａを計測し、こ
の計測結果を用いて１周期の長さＴの１／４，２／４，
３／４の値（デューティー２５％，５０％，７５％のタ
イミング位置）を算出し、これに基づいて、続く後半の
第３周期目（ｔ３）及び第４周期目（ｔ４）において、
それぞれ入力クロック信号ＣＫの前縁からこの算出値と
合致するまで、すなわち、デューティー２５％，５０
％，７５％のタイミング位置までの長さ（図８にはその
最大の７５％のタイミング位置までの長さをＴ５Ａで示
してある）を計測し、一致した時点でその都度デューテ
ィー２５％，５０％，７５％のタイミング位置である旨
の一致信号ＳＡ１，ＳＡ２，ＳＡ３を出力する。
【０１８９】第２のデューティー決定回路４は、第１の
デューティー決定回路３と２周期分だけずれたその動作
サイクルＣ２を有する。すなわち、第２のデューティー
決定回路４は、図８にｔ３〜ｔ６として示す入力クロッ
ク信号ＣＫの４周期づつを繰り返しの１単位（動作サイ
クルＣ２）として扱い、そのうちの前半の第１周期目
（ｔ３）で入力クロック信号ＣＫの１周期の長さ（Ｂ側
の目標計測区間）Ｔ１Ｂを計測し、この計測結果を用い
て１周期の長さＴの１／４，２／４，３／４の値（デュ
ーティー２５％，５０％，７５％のタイミング位置）を
算出し、これに基づいて、続く後半の第３周期目（ｔ
５）及び第４周期目（ｔ６）において、それぞれ入力ク
ロック信号ＣＫの前縁からこの算出値と合致するまで、
すなわち、デューティー２５％，５０％，７５％のタイ
ミング位置までの長さ（図８にはその最大の７５％のタ
イミング位置までの長さをＴ５Ｂで示してある）を計測
し、一致した時点でデューティー２５％，５０％，７５
％のタイミング位置である旨の一致信号ＳＢ１，ＳＢ
２，ＳＢ３を出力する。
【０１９０】図８に、図７の回路の主要要素の 動作を
示す。
【０１９１】(i) Ａ側 第１周期目ｔ１ 入力クロック信号ＣＫの第１周期目ｔ１でＳＥＴ−ＡＢ
が発生した時点（図８のａ）で、タイミング信号ＷＣ−
Ａ（図８の(10)）がＯＲゲート７を通して遅延ライン発
振器１１に入力されて発振が開始されると共に、カウン
タ１７のクリア端子ＣＬに入力され、その立ち上がりで
同カウンタ１７が発振の巡回数をカウント動作し始め
る。遅延ライン発振器１１の発振が、少なくとも第２周
期目ｔ２のクロックが立ち上がりが完了するまで継続す
る。
【０１９２】遅延ライン発振器１１の発振は、ＷＣ−Ａ
の立ち下がり、つまり実際計測区間Ｔ３Ａが終わった時
点（図８のｃ点）で終了となる。この間に、1/2ＣＫＡ
の目標計測区間Ｔ１Ａの終わりが到来し（図８のｂ
点）、1/2ＣＫＡが立ち下がることで、ラッチ回路１８
がカウンタ１７のカウント値（１周期の長さＴ＝Ｔ１
Ａ）をラッチする。
【０１９３】ここで演算回路２１９，２２０，２２１
は、ラッチ回路１８の出力を受けて、１周期の長さＴの
カウント値の１／４の値，２／４の値，３／４の値（２
５％，５０％，７５％のデューティーのタイミング位
置）を演算し、その演算結果を出力し、一致回路２２
２，２２３，２２４の一方の入力端子Ｂ１〜Ｂｎに入力
する。
【０１９４】(ii) Ａ側 第３周期目ｔ３ 第３周期目ｔ３に入ると、ＳＥＴ−Ａ（図８の(9)）の
到来によりＲＳ−ＦＦ６がセットされる（図８のｄ
点）。ＲＳ−ＦＦ６のセット出力Ｑ（図８の(11)）はＡ
ＮＤゲート３１に入力されると共に、ＯＲゲート７を通
してＡ側の遅延ライン発振器１１に加わり、これを発振
させる。
【０１９５】また、ＲＳ−ＦＦ６のセット出力Ｑは、Ｏ
Ｒゲート７を通してＡ側のカウンタ１７のクリアＣＬに
加わってクリア解除するので、発振の巡回数のカウント
が開始される。
【０１９６】カウンタ１７の出力は、一致回路２２２，
２２３，２２４の他方の入力端子Ａ１〜Ａｎに入力され
ており、カウンタ１７のカウント値が歩進的に増加して
行き、上記演算回路２１９，２２０，２２１の出力して
いる値（１周期の長さＴの１／４の値，２／４の値，３
／４の値）に一致した瞬間（図８のｅ１，ｅ２，ｅ３
点）、その都度、一致回路２２２，２２３，２２４から
一致出力ＳＡ１，ＳＡ２，ＳＡ３が発生される。
【０１９７】この一致出力ＳＡ１，ＳＡ２，ＳＡ３のう
ち最大のＳＡ３は、ＲＳ−ＦＦ６のリセット入力端子Ｒ
に入力され、同フリップフロップをリセットさせる。こ
の一致出力ＳＡ３の発生した時点でＲＳ−ＦＦ６の出力
Ｑ（図８の(11)）は立ち下がり、パルスＰ１の形でＡＮ
Ｄゲート３１の入力となる。
【０１９８】一方、一致信号はこのＳＡ３の以前にＳＡ
１，ＳＡ２が発生している。従って、このパルスＰ１と
一致出力ＳＡ１，ＳＡ２，ＳＡ３とを２入力としている
ＡＮＤゲート３１からは、パルスＰ１の幅内においての
み、一致出力ＳＡ１，ＳＡ２，ＳＡ３が出力ＡＮＤ−Ａ
−ＯＵＴ（図８の(17)）として発生され、ＯＲゲート３
３を通してＤ−ＦＦ５ｃのクロック入力となる。
【０１９９】但し、正確には、ＳＡ３は一致出力ＳＡ３
の前縁にて発生される短パルスである。
【０２００】出力側のフリップフロップであるＤ−ＦＦ
５ｃはＳＥＴ−Ａ又はＳＥＴ−Ｂ（すなわち、ＳＥＴ−
ＡＢ）により毎回プリセットされているので、上記一致
出力ＳＡ１，ＳＡ２，ＳＡ３に対応する短パルスＡＮＤ
−Ａ−ＯＵＴ（図８の(17)）がＤ−ＦＦ５ｃにクロック
入力として加わると、その都度Ｄ−ＦＦ５ｃのＱ出力が
反転し、出力端子ＯＵＴにパルスｘ1，ｘ2として現れ
る。当然、この出力パルスｘ1，ｘ2は、１周期がＴの外
部入力クロックＣＫの前縁に同期して立ち上がりかつ周
波数が２倍のディジタル信号となっており、出力波形は
１周期の長さ（もとの１周期の半分１／２Ｔ）の丁度半
分（デューティー５０％）の位置つまりもとの入力波形
の周期の１／４Ｔの位置で立ち下がるパルスとなってい
る。
【０２０１】なお、第１周期目ｔ１で発生する一致パル
スＳＡ１，ＳＡ２，ＳＡ３（図８の(15)）は、ＲＳ−Ｆ
Ｆ６のＱ出力がＬに落ちている間に発生されるので、Ａ
ＮＤゲート３１には出力が現れず、Ｄ−ＦＦ５ｃが切り
替わらない。
【０２０２】従って、Ａ側が測定区間（ＪＫ−ＦＦのＱ
端子がＨレベル）にあるとき発生する一致パルスＳＡ１
の影響はＡＮＤゲート３１で除去されて、出力ＯＵＴ側
には現れない。
【０２０３】(iii) Ａ側 第４周期目ｔ４ 続いて、第４周期目ｔ４に入ると、再びＳＥＴ−Ａ（図
８の(9)）が到来するので（図８のｆ点）、ＲＳ−ＦＦ
６がセットされる。ＲＳ−ＦＦ６のセット出力Ｑ（図８
の(11)）はＡＮＤゲート３１に入力されると共に、ＯＲ
ゲート７を通してＡ側の遅延ライン発振器１１に加わ
り、これを発振させ、また、カウンタ１７をクリア解除
して、発振巡回数のカウントを開始させる。
【０２０４】カウンタ１７のカウント値が、上記演算回
路２１９，２２０，２２１の出力値（１周期の長さＴの
１／４の値，２／４の値，３／４の値）に一致すると
（図８のｇ１，ｇ２，ｇ３点）、再び一致回路２２２，
２２３，２２４から一致出力ＳＡ１，ＳＡ２，ＳＡ３が
発生される。
【０２０５】この一致出力ＳＡ３の発生した時点でＲＳ
−ＦＦ６のＱ出力（図８の(11)）は立ち下がり、パルス
Ｐ２の形でＡＮＤゲート３１の入力となる。一方、一致
信号はこのＳＡ３の以前にＳＡ１，ＳＡ２が発生してい
る。
【０２０６】従って、このパルスＰ１と一致出力ＳＡと
を２入力とするＡＮＤゲート３１からは、パルスＰ１の
幅内においてのみ、一致出力ＳＡ１，ＳＡ２，ＳＡ３が
出力ＡＮＤ−Ａ−ＯＵＴ（図８の(17)）として発生さ
れ、ＯＲゲート３３を通してＤ−ＦＦ５ｃのクロック入
力となる。
【０２０７】Ｄ−ＦＦ５ｃはＳＥＴ−ＡＢにより毎回プ
リセットされているので、上記一致出力ＳＡ１，ＳＡ
２，ＳＡ３に対応する短パルスＡＮＤ−Ａ−ＯＵＴ（図
８の(17)）がＤ−ＦＦ５ｃにクロック入力として加わる
と、その時点でＤ−ＦＦ５ｃのＱ出力が反転し、出力端
子ＯＵＴにパルスｘ3，ｘ4として現れる。当然、この出
力パルスｘ3，ｘ4も、１周期がＴの外部入力クロックＣ
Ｋの前縁に同期して立ち上がりかつ周波数が２倍のディ
ジタル信号となっており、出力波形はその１周期の長さ
の丁度半分（デューティー５０％）の位置つまり元の入
力波形の周期の１／４Ｔの位置で立ち下がるパルスとな
っている。
【０２０８】(iv) Ｂ側 第３周期目ｔ３ 上記Ａ側の動作に対し、Ｂ側でも２周期遅れて同じ動作
が行われる。すなわち、第３周期目ｔ３のＳＥＴ−ＡＢ
が発生した時点では、ＪＫ−ＦＦのＱＮ出力（図８の
(8)）がＨレベルにあり、これによりＢ側のデューティ
ー決定回路４が測定動作するように選択指示される。
【０２０９】従って、タイミング信号ＷＣ−Ｂ（図８の
(19)）が立ち上がり（図８のｈ点）、ＯＲゲート９を通
してＢ側の遅延ライン発振器１１に加わり発振が開始さ
れると共に、カウンタ１７のクリア端子ＣＬに入力さ
れ、その立ち上がりで同カウンタ１７が発振巡回数のカ
ウントを開始する。
【０２１０】(v) Ｂ側 第４周期目ｔ４ Ｂ側の遅延ライン発振器１１の発振は、少なくとも第４
周期目ｔ４のクロックの立ち上がりが完了するまで、継
続する。
【０２１１】Ｂ側の遅延ライン発振器１１の発振は、第
５周期目ｔ５のクロックが立ち上がる前までに生ずるＷ
Ｃ−Ｂの立ち下がりにより、つまり入力クロックＣＫの
１周期Ｔを若干経過した実際計測区間Ｔ３Ｂが終わった
時点（図８のｊ点）で終了となる。この間に、丁度入力
クロックＣＫの１周期Ｔ相当分の長さを持つ1/2ＣＫＡ
の目標計測区間Ｔ１Ｂの終わりが到来し（図８のｉ
点）、ラッチ回路１８のクロック入力端子ＣＫに入力さ
れている1/2ＣＫＢが立ち下がることで、ラッチ回路１
８がカウンタ１７のカウント値（１周期の長さＴ＝Ｔ１
Ｂ）をラッチする。
【０２１２】ここでＢ側の演算回路２１９，２２０，２
２１は、ラッチ回路１８の出力を受けて、１周期の長さ
Ｔのカウント値の１／４の値，２／４の値，３／４の値
（２５％，５０％，７５％のデューティーのタイミング
位置）を演算し、その演算結果を出力し、一致回路２２
２，２２３，２２４の一方の入力端子Ｂ１〜Ｂｎに入力
する。
【０２１３】(vi) Ｂ側 第５周期目ｔ５ 第５周期目ｔ５に入ると、ＳＥＴ−Ｂ（図８の(18)）の
到来によりＲＳ−ＦＦ８がセットされる（図８のｋ
点）。ＲＳ−ＦＦ８のＱ出力（図８の(20)）はＡＮＤゲ
ート３２に入力されると共に、ＯＲゲート９を通してＢ
側の遅延ライン発振器１１に加わりこれを発振させ、ま
た、Ｂ側のカウンタ１７のクリアＣＬに加わってカウン
ト動作を開始させる。
【０２１４】Ｂ側のカウンタ１７の出力は、一致回路２
２２，２２３，２２４の他方の入力端子Ａ１〜Ａｎに入
力されており、カウンタ１７のカウント値が歩進的に増
加して行き、上記演算回路２１９，２２０，２２１の出
力している値（１周期の長さＴの１／４の値，２／４の
値，３／４の値）に一致した瞬間（図８のｑ１，ｑ２，
ｑ３点）、一致回路２８から一致出力ＳＢ１，ＳＢ２，
ＳＢ３が発生される。
【０２１５】この一致出力ＳＢ１，ＳＢ２，ＳＢ３のう
ち最大のＳＢ３は、ＲＳ−ＦＦ８のリセット入力端子Ｒ
に入力され、同フリップフロップをリセットさせる。従
って、この一致出力ＳＢ３の発生した時点でＲＳ−ＦＦ
８のＱ出力（図８の(20)）は立ち下がり、パルスＰ３の
形でＡＮＤゲート３２の入力となる。
【０２１６】一方、一致信号はこのＳＢ３の以前にＳＢ
１，ＳＢ２が発生している。従って、このパルスＰ３と
一致出力ＳＢ１，ＳＢ２，ＳＢ３とを２入力としている
ＡＮＤゲート３２からは、一致出力ＳＢ１，ＳＢ２，Ｓ
Ｂ３が出力ＡＮＤ−Ｂ−ＯＵＴ（図８の(24)）として発
生され、ＯＲゲート３３を通してＤ−ＦＦ５ｃのクロッ
ク入力となる。
【０２１７】但し、正確には、ＳＢ３は一致出力ＳＢ３
の前縁にて発生される短パルスである。
【０２１８】Ｄ−ＦＦ５ｃはＳＥＴ−ＡＢにより毎回プ
リセットされているので、上記一致出力ＳＢ１，ＳＢ
２，ＳＢ３に対応する短パルスＡＮＤ−Ｂ−ＯＵＴ（図
８の(24)）がＤ−ＦＦ５ｃにクロック入力として加わる
と、その時点でＤ−ＦＦ５ｃのＱ出力が立ち下がり、出
力端子ＯＵＴにパルスｙ1，ｙ2として現れる。当然、こ
の出力パルスｙ1，ｙ2は、１周期がＴの外部入力クロッ
クＣＫの前縁に同期して立ち上がりかつ周波数が２倍の
ディジタル信号となっており、出力波形は１周期の長さ
（もとの１周期の半分１／２Ｔ）の丁度半分（デューテ
ィー５０％）の位置つまりもとの入力波形の周期の１／
４Ｔの位置で立ち下がるパルスとなっている。
【０２１９】なお、第３周期目ｔ３で発生する一致パル
スＳＢ１，ＳＢ２，ＳＢ３（図８の(23)）は、ＲＳ−Ｆ
Ｆ８のＱ出力がＬに落ちている間に発生されるので、Ａ
ＮＤゲート３２には出力が現れず、Ｄ−ＦＦ５ｃが切り
替わらない。
【０２２０】従って、Ｂ側が測定区間（ＪＫ−ＦＦのＱ
端子がＨレベル）にあるとき発生する一致パルスＳＢ１
の影響はＡＮＤゲート３２で除去されて、出力ＯＵＴ側
には現れない。
【０２２１】(vii)Ｂ側 第６周期目ｔ６ 続いて、第６周期目ｔ６に入ると、再びＳＥＴ−Ｂ（図
８の(18)）が到来するので（図８のｒ点）、ＲＳ−ＦＦ
８がセットされる。ＲＳ−ＦＦ８のＱ出力（図８の(2
0)）はＡＮＤゲート３２の入力になると共に、ＯＲゲー
ト９を通してＢ側の遅延ライン発振器１１に加わり、こ
れを発振させ、また、カウンタ１７をクリア解除して、
発振巡回数のカウントを開始させる。カウンタ１７のカ
ウント値が、上記演算回路２１９，２２０，２２１の出
力値（１周期の長さＴの１／４の値，２／４の値，３／
４の値）に一致すると（図８のｓ１，ｓ２，ｓ３点）、
再び一致回路２２２，２２３，２２４から一致出力ＳＢ
１，ＳＢ２，ＳＢ３が発生される。
【０２２２】この一致出力ＳＢ１，ＳＢ２，ＳＢ３によ
りＲＳ−ＦＦ８がリセットされるので、ＲＳ−ＦＦ８の
Ｑ出力（図８の(20)）が立ち下がり、パルスＰ４の形で
ＡＮＤゲート３２の入力となる。一方、一致信号はこの
ＳＢ３の以前にＳＢ１，ＳＢ２が発生している。
【０２２３】従って、このパルスＰ４と一致出力ＳＢ
１，ＳＢ２，ＳＢ３とを２入力とするＡＮＤゲート３２
からは、パルスＰ４の幅内においてのみ、一致出力ＳＢ
１，ＳＢ２，ＳＢ３が出力ＡＮＤ−Ｂ−ＯＵＴ（図８の
(24)）として発生され、ＯＲゲート３３を通してＤ−Ｆ
Ｆ５ｃのクロック入力となる。
【０２２４】Ｄ−ＦＦ５ｃはＳＥＴ−ＡＢにより毎回プ
リセットされているので、上記一致出力ＳＢ１，ＳＢ
２，ＳＢ３に対応する短パルスＡＮＤ−Ｂ−ＯＵＴ（図
８の(24)）がＤ−ＦＦ５ｃにクロック入力として加わる
と、その時点でＤ−ＦＦ５ｃのＱ出力が反転し、出力端
子ＯＵＴにパルスｙ3，ｙ4として現れる。当然、この出
力パルスｙ3，ｙ4も、１周期がＴの外部入力クロックＣ
Ｋの前縁に同期して立ち上がりかつ周波数が２倍のディ
ジタル信号となっており、出力波形はその１周期の長さ
の丁度半分（デューティー５０％）の位置つまり元の入
力波形の周期の１／４Ｔの位置で立ち下がるパルスとな
っている。
【０２２５】かくして、Ｄ−ＦＦ５ｃのＱ出力から、入
力クロックＣＫに同期した２倍の周波数のディジタル信
号であって、その出力波形のデューティーが５０％であ
る出力クロックｘ1，ｘ2，ｘ3，ｘ4，ｙ1，ｙ2，ｙ3，
ｙ4…が得られる。上記の周波数逓倍とデューティー修
正の作用効果は、入力クロックＣＫのデューティーが５
０％の前後で又はそれ以上にふらついている場合でも、
得ることができる。従って、ディジタル波形の整形をも
ともなう周波数逓倍回路として非常に有効であり、半導
体能動素子の動作可能領域を非常に高い周波数まで延ば
すことができる。
【０２２６】＜外部同期回路の基本形態＞図９及び図１
０に外部同期回路を左右に分けて示す。この外部同期回
路は、タイミング発生回路３０１，３０２と、該タイミ
ング発生回路３０１からのタイミング信号を受けて、入
力クロック信号ＥＸＴ−ＣＫの一周期Ｔにおける外部ト
リガ信号ＥＸＴ−ＴＲＩＧ（第４図(1)）からの位相位
置を計測し、次の一周期Ｔ毎に、ＥＸＴ−ＴＲＩＧの到
来した位相位置に対応する位相位置で基準内部トリガ信
号ＩＮＴ−ＴＲＩＧを作成し、これを外部トリガ信号Ｅ
ＸＴ−ＴＲＩＧの到来する度に区画されるＡ区間と隣の
Ｂ区間とに交互に振り分けて内部トリガ信号ＴＲＩＧ−
Ａ，ＴＲＩＧ−Ｂとして出力する内部トリガ作成回路３
１０と、タイミング発生回路３０２で作成されたタイミ
ング信号を受けて、出力すべきクロック信号のデューテ
ィー５０％のタイミング位置を決定し指示する２組のデ
ューティー決定回路３，４（添字Ａ，Ｂを付して以下区
別する）とを有する。
【０２２７】（１）タイミング発生回路３０１ 第１のタイミング発生回路３０１は、外部トリガ信号Ｅ
ＸＴ−ＴＲＩＧ（第４図(1)）を受けて、外部トリガ信
号ＥＸＴ−ＴＲＩＧを一定のパルス幅に変換した基準外
部トリガ信号ＴＲＩＧ−ＡＢ（第４図(8)）と、そして
外部トリガ信号ＥＸＴ−ＴＲＩＧの到来で区画される一
区間（Ａ区間）を隣の区間（Ｂ区間）と区別するための
外部トリガ区画信号ＴＲＩＧ−ＳＴＯＰＡ，ＴＲＩＧ−
ＳＴＯＰＢ（第４図(2)のＤ−ＦＦ−Ｑ，同(3)のＤ−Ｆ
Ｆ−ＱＮ）を作成し出力する。
【０２２８】（２）内部トリガ信号作成回路３１０ 内部トリガ信号作成回路３１０は、外部トリガ信号ＥＸ
Ｔ−ＴＲＩＧが入力される度に入れ替わる、２系統Ａ，
Ｂの内部トリガ信号ＴＲＩＧ−Ａ，ＴＲＩＧ−Ｂ（第５
図(25)(26)）を作成する回路であり、第２のタイミング
信号発生回路３１１と、第１及び第２の位相位置付与回
路３１２，３１３と、両位相位置付与回路３１２，３１
３の出力をＯＲして基準内部トリガ信号ＩＮＴ−ＴＲＩ
Ｇを作成するＯＲゲート（ＦＳＡ１）３２５と、この基
準内部トリガ信号ＩＮＴ−ＴＲＩＧを外部トリガ信号Ｅ
ＸＴ−ＴＲＩＧの到来する度に上記Ａ区間と隣のＢ区間
とに交互に振り分けて内部トリガ信号ＴＲＩＧ−Ａ，Ｔ
ＲＩＧ−Ｂとして出力する論理ゲート部（ＡＮＤ−Ａ，
ＡＮＤ−Ｂ）３２６とを有する。
【０２２９】（ａ）タイミング発生回路３０１ タイミング発生回路３０１は、外部トリガ信号から数え
てどのくらいの位相位置にあるのかを知ることを可能と
するために、入力クロック信号ＥＸＴ−ＣＫの１周期Ｔ
内で、その前縁からの位相位置計測区間を指示するタイ
ミング信号ＣＫＦＡ，ＣＫＦＢ（位相位置計測区間信
号）（第４図(10)(11)）を作る。
【０２３０】この位相位置計測区間信号ＣＫＦＡ，ＣＫ
ＦＢは、入力クロック信号ＥＸＴ−ＣＫと同期して立ち
上がり、入力クロック信号ＥＸＴ−ＣＫの１周期Ｔ内で
立ち下がる信号（第４図のパルス幅Ｔ２）である。これ
は入力クロック信号ＥＸＴ−ＣＫの１周期Ｔ内のいずれ
の位置で外部トリガ信号ＥＸＴ−ＴＲＩＧが到来して
も、その位置を計測し把握可能とするために用いられ
る。この基本形態では、最も少ないＣＫＦＡ，ＣＫＦＢ
の二系統で１周期Ｔ内の全区間をカバ−できるようにす
べく、ＣＫＦＡ，ＣＫＦＢにはできるだけデューティー
の広い信号（デューティーが５０％以上）を使用し、互
いの位相を１８０゜ずらせている。従って、デューティ
ーが５０％以上である結果、外部トリガ信号ＥＸＴ−Ｔ
ＲＩＧが入力クロック信号ＥＸＴ−ＣＫの１周期Ｔ内の
いずれの位置で到来しても、両信号ＣＫＦＡ，ＣＫＦＢ
のＨレベルにある区間の必ずどこかで重なることにな
り、また互いの位相を１８０゜ずらせている結果、高精
度の測定が得られることになる。
【０２３１】上記の位相位置計測区間信号ＣＫＦＡ，Ｃ
ＫＦＢは、具体的には、図１９（ａ）に示すように、入
力クロック信号ＥＸＴ−ＣＫの位相位置を少しづつＤＬ
１，ＤＬ２，ＤＬ３とずらせてＣＫＦＡはＯＲを、ＣＫ
ＦＢはＡＮＤをとることにより作成しているが、図１９
（ｂ）に示すように、入力クロック信号ＥＸＴ−ＣＫを
分周してその位相位置を若干ずらせることにより、２倍
以上の周期を基本単位とする位相位置計測区間信号ＣＫ
ＦＡ，ＣＫＦＢとすることもできる。
【０２３２】（ｂ）第１及び第２の位相位置付与回路３
１２，３１３ 第１及び第２の位相位置付与回路３１２，３１３は全く
同じ構成であり、それぞれ、遅延ライン発振器３１４
と、その発振巡回数を計数するカウンタ３２０と、その
カウンタ３２０の内容を基準外部トリガ信号ＴＲＩＧ−
ＡＢの発生したタイミング位置（図１２のＧ1，Ｇ2，Ｇ
3又はＧ4点）でラッチするラッチ回路３２１と、そのラ
ッチされた値（ｘ1，ｘ2，…、ｙ1，ｙ2，…）にカウン
タ３２０の出力値が一致したとき出力を発生する一致回
路３２２と、前記ラッチ回路３２１でラッチした位相位
置が不適切であった場合、つまりラッチした結果がオ−
ル「０」であったときに、該ラッチ回路の出力を利用し
て、一致停止信号を出力するＯＲゲート（ＯＲ−ＡＤ
０）３２３と、該ＯＲゲート３２３の出力と一致回路３
２２の出力とを２入力とするＡＮＤゲート３２４とを有
して構成されている。
【０２３３】そして、第１の位相位置付与回路３１２の
遅延ライン発振器３１４には、タイミング発生回路３０
１からの位相位置計測区間信号ＣＫＦＡが入力され、ま
た第２の位相位置付与回路３１３の遅延ライン発振器３
１４には、タイミング発生回路３０１からの位相位置計
測区間信号ＣＫＦＢが入力されている。
【０２３４】（i）遅延ライン発振器３１４ 遅延ライン発振器３１４は、一方の入力端子を発振器の
入力端子とするＮＡＮＤゲート３１５と、該ＮＡＮＤゲ
ート３１５の出力端子に遅延素子として接続された奇数
段のＣ−ＭＯＳインバータ３１６と、該インバータ３１
６の出力端子から上記ＮＡＮＤゲート３１５の他方の入
力端子への帰還ループ３１７中に挿入された反転用の単
なるインバータ３１８とで構成されている。遅延素子と
してのインバータ３１６には、Ｃ−ＭＯＳインバータの
他に、ＥＣＬインバータ，ＩＩＬインバータなどが使用
できる。
【０２３５】この遅延ライン発振器３１４は、上記タイ
ミング発生回路３０１から位相位置計測区間信号ＣＫＦ
Ａ，ＣＫＦＢ（第４図(10)(11)）を受けて、その立ち上
がりで計測のための発振を開始し、立ち下がりで発振を
停止する。すなわち、通常ＮＡＮＤゲート３１５は、そ
の一方の入力端子が論理レベルＬ、出力がＨ、インバー
タ３１６はその出力がＬ、そしてインバータ３１８はそ
の出力（ＮＡＮＤゲート３１５の他方の入力端子）がＨ
の状態にあり、発振を停止している。しかし、通常ＮＡ
ＮＤゲート３１５の一方の入力端子が論理レベルＨに替
わると、ＮＡＮＤゲート３１５の出力がＬ、インバータ
３１６の出力がＨ、インバータ３１８の出力がＬ、ＮＡ
ＮＤゲート３１５の他方の入力がＨ、ＮＡＮＤゲート３
１５の出力がＨ…というように状態が変化し、発振す
る。そして、位相位置計測区間信号ＣＫＦＡ，ＣＫＦＢ
の立ち下がりで発振を停止する。
【０２３６】（ii）カウンタ３２０ カウンタ３２０は、そのクロック入力端子ＣＫが上記遅
延ライン発振器３１４の出力端子に接続されており、上
記遅延ライン発振器３１４の出力ＤＬ−ＯＳＣ１，ＤＬ
−ＯＳＣ２の変化、つまり発振の一巡回毎に１回発生す
る出力変化をカウントする。また、カウンタ３２０のク
リア端子ＣＬには上記遅延ライン発振器３１４と同じ入
力信号、つまり位相指標信号ＣＫＦＡ，ＣＫＦＢが入力
される。
【０２３７】従って、カウンタ３２０は、遅延ライン発
振器３１４の発振及び停止の動作と同じく、上記タイミ
ング信号ＣＫＦＡ，ＣＫＦＢの立ち上がりでカウントを
開始し、同タイミング信号ＣＫＦＡ，ＣＫＦＢの立ち下
がりでカウントを停止する。
【０２３８】（iii）ラッチ回路３２１ ラッチ回路３２１は、上記カウンタ３２０の桁出力を入
力としており、クロック入力端子ＣＫには上記タイミン
グ発生回路３０１で作成された基準外部トリガ信号ＴＲ
ＩＧ−ＡＢが入力されている。従って、このラッチ回路
３２１は、基準外部トリガ信号ＴＲＩＧ−ＡＢが立ち上
がった時点、つまり外部トリガ信号が到来した時点（図
１２のＧ1，Ｇ2，Ｇ3又はＧ4点）で、カウンタ３２０の
カウント値（発振の巡回数）ｘ又はｙ（図１２のｘ1，
ｘ2，…、ｙ1，ｙ2，…）をラッチする。
【０２３９】従って、ラッチ回路３２１には、入力クロ
ック信号ＣＫの立ち上がりから基準外部トリガ信号ＴＲ
ＩＧ−ＡＢが到来するまでの長さを計数した発振巡回数
のカウント値（外部トリガ信号が到来した位相位置ｘ又
はｙ）がラッチされる。
【０２４０】（iv）一致回路 一致回路３２２は、ラッチ回路３２１のパラレル出力を
一方の入力とし、上記カウンタ３２０の出力ＳＡを他方
の入力としている。そして、一致回路３２２は、上記カ
ウンタ３２０の計数値が上記ラッチ回路３２１の出力値
（外部トリガ信号の到来した位相位置ｘ又はｙ）まで増
加したとき、一致信号ＳＡを出力する。
【０２４１】一致信号ＳＡはＯＲゲート３２３の出力
（第４図(17)）がＨの間、ＡＮＤゲート３２４から取り
出されて信号ＦＳＡ１（図１３の(20)のパルスｘ1，ｘ
2，ｘ3…）又はＦＳＢ１（図１３の(21)のパルスｙ1，
ｙ2，ｙ3…）となり、ＯＲゲート３２５を通して基準内
部トリガ信号ＩＮＴ−ＴＲＩＧとして合成されて、論理
ゲート部３２６に送られる。そして、この基準内部トリ
ガ信号ＩＮＴ−ＴＲＩＧは論理ゲート部３２６を通るこ
とにより、内部トリガ信号ＴＲＩＧ−Ａ，ＴＲＩＧ−Ｂ
として、Ａ区間とＢ区間とに振り分けて取り出される
（第５図(25)(26)）。
【０２４２】なお、ＯＲゲート３２３の出力がＨである
ということは、ＣＫＦＡがラッチ３２１でラッチしたと
きＨであったということ、つまりＥＸＴ−ＴＲＩＧの位
相位置を測定する条件が整っていたことを示している。
この場合のみＯＲ３２３出力はＨとなる。
【０２４３】かくして、外部トリガ区画信号Ｄ−ＦＦ−
Ｑ，Ｄ−ＦＦ−ＱＮで示されるＡ区間内とＢ区間内にお
いて、外部トリガ信号ＥＸＴ−ＴＲＩＧに同期して複数
個生起される内部トリガ信号ＴＲＩＧ−Ａ，ＴＲＩＧ−
Ｂ（第５図(25)(26)）が得られた。
【０２４４】（３）タイミング発生回路３０２ 図１４にタイミング発生回路３０２の回路構成を示す。
この第３のタイミング発生回路３０２は、Ａ系統及びＢ
系統に共通なタイミング信号1/2ＣＫ−A1/B1，1/2ＣＫ
−A2/B2，ＷＣ−A1/B1，ＷＣ−A2/B2を作り、これをデ
ューティー決定回路３Ａ，４Ａと３Ｂ，４Ｂとに与え
る。また、Ａ系統及びＢ系統の各々は、それぞれ２つの
デューティー決定回路３，４から成るため、Ａ系統及び
Ｂ系統の各々を構成する２つのデューティー決定回路
３，４のうちの一方を二者択一的に選択するためのタイ
ミング信号ＢＬＯＣＫ−ＳＥＬを作り、これを、各デュ
ーティー決定回路３Ａ，４Ａ，３Ｂ，４Ｂに前置したＤ
−ＦＦ３３１、Ｄ−ＦＦ３３２にそのデ−タ入力として
与える。なお、ＦＦはフリップフロップを意味する。
【０２４５】1/2ＣＫ−A1/B1（図１５の(9)），1/2ＣＫ
−A2/B2（図１５の(6)）は入力クロック信号ＣＫの１周
期Ｔの長さとして計測すべき区間（目標計測区間）Ｔ１
を確定するためのタイミング信号であり、具体的には、
入力クロック信号ＣＫを１／２分周することにより得ら
れる信号である。
【０２４６】ＷＣ−A1/B1（図１５の(11)），ＷＣ−A2/
B2（図１５の(8)）は上記目標計測区間Ｔ１にわたって
計測動作を持続させるための区間（実際計測区間）Ｔ３
を確立するためのタイミング信号である。このＷＣ−A1
/B1，ＷＣ−A2/B2は、上記1/2ＣＫよりも立ち下がりが
若干遅れた信号、つまり入力クロック信号ＣＫと同時に
立ち上がり幅が入力クロック信号ＣＫの１周期Ｔより若
干長い信号である。
【０２４７】このＷＣは、1/2ＣＫをその1/2周期の幅内
で若干遅延させた信号ＤＬ−AB1（図１５の(10)），Ｄ
Ｌ−AB2（図１５の(7)）を作り、これと1/2ＣＫ−A1/B
1，1/2ＣＫ−A2/B2との論理和をとることにより得てい
る。
【０２４８】ＢＬＯＣＫ−ＳＥＬ（図１５の(12)）は、
タイミング発生回路３０２内のＪＫ−ＦＦの出力Ｑの信
号、つまり入力クロック信号ＥＸＴ−ＣＫの２周期毎の
立ち下がりで反転する信号であり、デューティー決定回
路３，４を切り替えて使用するための動作回路切替信号
として使用される。この動作回路切替信号ＢＬＯＣＫ−
ＳＥＬは、出力ＱがＨのとき、デューティー決定回路３
側（A1/B1側）が測定区間（デューティー決定回路４側
（A2/B2側）が発振照合区間）であることを指示し、出
力ＱがＬのとき、デューティー決定回路４側（A2/B2
側）が測定区間（デューティー決定回路３側（A1/B1
側）が発振照合区間）であることを指示する。
【０２４９】（４）モ−ド切替信号作成回路３３０ 上記タイミング発生回路３０２の動作回路切替信号ＢＬ
ＯＣＫ−ＳＥＬは、モ−ド切替信号作成回路３３０を構
成するＤ−ＦＦ３３１，３３２（Ｄ−ＦＦ−ＲＡ，Ｄ−
ＦＦ−ＲＢ）のデ−タ入力端子Ｄに入力されており、該
Ｄ−ＦＦ３３１，３３２のクロック入力端子ＣＫには、
内部トリガ信号ＴＲＩＧ−Ａ，ＴＲＩＧ−Ｂが入力され
ている。
【０２５０】Ｄ−ＦＦ３３１のＱＮ出力端子にはＡＮＤ
ゲート３３３が、またＱ出力端子にＡＮＤゲート３３４
が接続されており、両ＡＮＤゲート３３３，３３４に
は、それぞれ更に、内部トリガ信号ＴＲＩＧ−Ａと外部
トリガ区画信号ＴＲＩＧ−ＳＴＯＰＡとが入力されてい
る。
【０２５１】同様に、Ｄ−ＦＦ３３２のＱＮ出力端子に
はＡＮＤゲート３３５が、またＱ出力端子にＡＮＤゲー
ト３３６が接続されており、両ＡＮＤゲート３３５，３
３６には、それぞれ更に、内部トリガ信号ＴＲＩＧ−Ｂ
と外部トリガ区画信号ＴＲＩＧ−ＳＴＯＰＢとが入力さ
れている。
【０２５２】上記ＡＮＤゲート３３３，３３４からは、
ＳＥＴ−Ａ１，ＳＥＴ−Ａ２（図１５の(17)(15)）が、
ＡＮＤゲート３３５，３３６からは、ＳＥＴ−Ｂ１，Ｓ
ＥＴ−Ｂ２（図１５の(21)(20)）が取り出される。
【０２５３】ＳＥＴ−Ａ１（図１５の(17)）は、タイミ
ング発生回路３０２内のＪＫ−ＦＦのＱがＬのとき、つ
まり動作回路切替信号ＢＬＯＣＫ−ＳＥＬ（図１５の(1
2)）がＬのとき（A1/B1側が発振照合区間Ｔ６である場
合）に、内部トリガ信号ＴＲＩＧ−Ａの前縁で発生され
る短パルスから成るタイミング信号であり、Ａ１側（デ
ューティー決定回路３Ａ側）のＲＳ−ＦＦ６のセット入
力となる。
【０２５４】ＳＥＴ−Ａ２（図１５の(15)）は、タイミ
ング発生回路３０２からの動作回路切替信号ＢＬＯＣＫ
−ＳＥＬ（図１５の(12)）がＨのとき（A2/B2側が発振
照合区間Ｔ６である場合）に、内部トリガ信号ＴＲＩＧ
−Ａの前縁で発生される短パルスから成るタイミング信
号であり、Ａ２側（デューティー決定回路４Ａ側）のＲ
Ｓ−ＦＦ８のセット入力となる。
【０２５５】ＳＥＴ−Ｂ１（図１５の(21)）は、タイミ
ング発生回路３０２からの動作回路切替信号ＢＬＯＣＫ
−ＳＥＬ（図１５の(12)）がＬのとき（A1/B1側が発振
照合区間Ｔ６である場合）に、内部トリガ信号ＴＲＩＧ
−Ｂの前縁で発生される短パルスから成るタイミング信
号であり、Ｂ１側（デューティー決定回路３Ｂ側）のＲ
Ｓ−ＦＦ６のセット入力となる。
【０２５６】ＳＥＴ−Ｂ２（図１５の(20)）は、タイミ
ング発生回路３０２からの動作回路切替信号ＢＬＯＣＫ
−ＳＥＬ（図１５の(12)）がＨのとき（A2/B2側が発振
照合区間Ｔ６である場合）に、内部トリガ信号ＴＲＩＧ
−Ｂの前縁で発生される短パルスから成るタイミング信
号であり、Ｂ２側（デューティー決定回路４Ｂ側）のＲ
Ｓ−ＦＦ８のセット入力となる。
【０２５７】（５）デューティー決定回路３，４ 図１０に示す様に、デューティー決定回路３，４を１組
とし、これを２系統Ａ，Ｂ設けて成る計２組のデューテ
ィー決定回路３Ａ，４Ａ、３Ｂ，４Ｂは、それぞれ、遅
延ライン発振器４１と、その発振巡回数を計数するカウ
ンタ４７と、そのカウンタ４７の内容をラッチするラッ
チ回路４８と、その計数値の１／２の値を算出する演算
回路４９と、そして演算回路４９に設けられた一致回路
５０とを有して構成されている。
【０２５８】（ａ）遅延ライン発振器４１ 遅延ライン発振器４１は、一方の入力端子を発振器の入
力端子とするＮＡＮＤゲート４２と、該ＮＡＮＤゲート
４２の出力端子に遅延素子として接続された奇数段のＣ
−ＭＯＳインバータ４３と、該インバータ４３の出力端
子から上記ＮＡＮＤゲートの他方の入力端子への帰還ル
ープ４４中に挿入された反転用の単なるインバータ４５
とで構成されている。遅延素子としてのインバータ４３
には、Ｃ−ＭＯＳインバータの他に、ＥＣＬインバー
タ，ＩＩＬインバータなどが使用できる。
【０２５９】この遅延ライン発振器４１は、上記タイミ
ング発生回路３０２からタイミング信号ＷＣ−A1/B1，
ＷＣ−A2/B2（実際計測区間Ｔ３）を受けて、その立ち
上がりで計測のための発振を開始し、立ち下がりで発振
を停止する。すなわち、通常ＮＡＮＤゲート４２は、そ
の一方の入力端子が論理レベルＬ、出力がＨ、インバー
タ４３はその出力がＬ、そしてインバータ４５はその出
力（ＮＡＮＤゲート４２の他方の入力端子）がＨの状態
にあり、発振を停止している。しかし、通常ＮＡＮＤゲ
ート４２の一方の入力端子が論理レベルＨに替わると、
ＮＡＮＤゲート４２の出力がＬ、インバータ４３の出力
がＨ、インバータ４５の出力がＬ、ＮＡＮＤゲート４２
の他方の入力がＨ、ＮＡＮＤゲート４２の出力がＨ…と
いうように状態が変化し、発振する。そして、ＷＣ−A1
/B1，ＷＣ−A2/B2（実際計測区間Ｔ３）の立ち下がりで
発振を停止する。
【０２６０】このＷＣ−A1/B1，ＷＣ−A2/B2（実際計測
区間Ｔ３）の立ち上がりは、上記タイミング信号1/2Ｃ
Ｋ−A1/B1，1/2ＣＫ−A2/B2（目標計測区間Ｔ１）の立
ち上がりと同時であり、立ち下がりは同タイミング信号
1/2ＣＫ−A1/B1，1/2ＣＫ−A2/B2の立ち下がりより少し
遅れる。要するに、この遅延ライン発振器４１は、上記
入力クロック信号ＣＫを1/2分周して得たタイミング信
号1/2ＣＫ−A1/B1，1/2ＣＫ−A2/B2の立ち上がり（目標
計測区間Ｔ１の始まり）で発振を開始し、同1/2ＣＫ−A
1/B1，1/2ＣＫ−A2/B2の立ち下がり後（目標計測区間Ｔ
１の終了後）に発振を停止する。
【０２６１】（ｂ）カウンタ４７ カウンタ４７は、そのクロック入力端子ＣＫが上記遅延
ライン発振器４１の出力端子に接続されており、上記遅
延ライン発振器４１の出力ＤＬ−ＯＳＣ−Ａの変化、つ
まり発振の一巡回毎に１回発生する出力変化をカウント
する。
【０２６２】また、カウンタ４７のクリア端子ＣＬに
は、ライン４６を通して、上記遅延ライン発振器４１と
同じ入力信号、つまりタイミング信号ＷＣ−A1/B1，Ｗ
Ｃ−A2/B2（実際計測区間Ｔ３）が入力される。従っ
て、カウンタ４７は、遅延ライン発振器４１の発振及び
停止の動作と同じく、上記タイミング信号1/2ＣＫ−A1/
B1，1/2ＣＫ−A2/B2（目標計測区間Ｔ１）の立ち上がっ
た時点でカウントを開始し、同タイミング信号1/2ＣＫ
−A1/B1，1/2ＣＫ−A2/B2（目標計測区間Ｔ１）が立ち
下がってから後にカウントを停止する。
【０２６３】よって、タイミング信号1/2ＣＫ−A1/B1，
1/2ＣＫ−A2/B2（目標計測区間Ｔ１）の１周期区間の間
は発振の巡回数のカウントが持続する。
【０２６４】（ｃ）ラッチ回路４８ ラッチ回路４８は、上記カウンタ４７の桁出力を入力と
しており、クロック入力端子ＣＫには上記タイミング発
生回路３０２で作成されたタイミング信号1/2ＣＫ−A1/
B1，1/2ＣＫ−A2/B2（目標計測区間Ｔ１）が入力されて
いる。
【０２６５】従って、このラッチ回路４８は、タイミン
グ信号1/2ＣＫ−A1/B1，1/2ＣＫ−A2/B2（目標計測区間
Ｔ１）が立ち下がった時点、つまり目標計測区間Ｔ１が
終了した時点で、カウンタ４７のカウント値（発振の巡
回数）をラッチする。従って、ラッチ回路４８には、タ
イミング信号1/2ＣＫ−A1/B1，1/2ＣＫ−A2/B2（目標計
測区間Ｔ１）の１周期区間の長さ（入力クロック信号Ｃ
Ｋの１周期Ｔ）に対応する発振巡回数のカウント値がラ
ッチされる。
【０２６６】（ｄ）演算回路４９ 演算回路４９は、上記ラッチ回路４８のパラレル出力を
受け、ラッチされている発振巡回数のカウント値の１／
２の値、つまり５０％のデューティー値を算出する。こ
の５０％のデューティー値は一致回路５０の一方の入力
となる。
【０２６７】（ｅ）一致回路５０ 一致回路５０は、それぞれ、上記演算回路４９のパラレ
ル出力（演算結果の１／２の値）を一方の入力とし、上
記カウンタ４７の出力を他方の入力としている。そし
て、この一致回路５０は、上記カウンタ４７の計数値が
上記演算結果に合致する値まで増加したとき、一致信号
ＳＡ，ＳＢを出力する。正確には、デューティー決定回
路３Ａは一致信号ＳＡ１を、デューティー決定回路４Ａ
は一致信号ＳＡ２を、デューティー決定回路３Ｂは一致
信号ＳＢ１を、そしてデューティー決定回路４Ｂは一致
信号ＳＢ２を、出力する。
【０２６８】（６）前置ＦＦ及び前置ＯＲゲート Ａ，Ｂ各組のデューティー決定回路３，４の前には、そ
れぞれにＲＳ−ＦＦ６，８が前置されており、該ＲＳ−
ＦＦ６，８は、上記目標計測区間と次の目標計測区間と
の間の発振照合区間Ｔ６において、上記信号ＳＥＴ−Ａ
１，ＳＥＴ−Ａ２，ＳＥＴ−Ｂ１，ＳＥＴ−Ｂ２に同期
して毎回セットされ、上記一致信号ＳＡ１，ＳＡ２，Ｓ
Ｂ１，ＳＢ２でリセットされる。
【０２６９】すなわち、Ａ１側及びＢ１側（デューティ
ー決定回路３Ａ，３Ｂ側）のＲＳ−ＦＦ６，６は、上記
信号ＳＥＴ−Ａ１，ＳＥＴ−Ｂ１に同期して毎回セット
され、上記一致信号ＳＡ１，ＳＢ１でリセットされる。
また、Ａ２側及びＢ２側のＲＳ−ＦＦ８，８は、上記信
号ＳＥＴ−Ａ２，ＳＥＴ−Ｂ２に同期して毎回セットさ
れ、上記一致信号ＳＡ２，ＳＢ２でリセットされる。
【０２７０】また、Ａ，Ｂ各組のデューティー決定回路
３及び４毎にＯＲゲート７，９が前置されており、該Ｏ
Ｒゲート７，９を通して、上記ＳＲ−ＦＦ６，８の出力
と、上記実際計測区間Ｔ３を指示する信号ＷＣ−A1/B
1，ＷＣ−A2/B2とが、所属のデューティー決定回路３及
び４に入力されている。
【０２７１】そして、幅作成回路５は、信号ＳＥＴ−Ａ
１，ＳＥＴ−Ａ２，ＳＥＴ−Ｂ１，ＳＥＴ−Ｂ２に同期
して毎回リセットされ、Ａ，Ｂ各組のデューティー決定
回路３及び４から得られる一致信号ＳＡ１，ＳＡ２，Ｓ
Ｂ１，ＳＢ２により状態が切り替わる出力用のフリップ
フロップ（Ｄ−ＦＦ）５４を具備する。
【０２７２】（ａ）Ａ系統の構成 詳述するに、Ａ系統（Ａ側）のデューティー決定回路
３，４（３Ａ，４Ａ）のうち、第１のデューティー決定
回路３ＡにはＲＳ−ＦＦ６が前置されており、そのＱ出
力は、ＯＲゲート７（ＯＲ−Ａ１）を通してデューティ
ー決定回路３の遅延ライン発振器４１に入力されると共
に、ＡＮＤゲート５１の一方の入力端子に入力されてい
る。そして、上記一致回路５０の出力、つまりデューテ
ィー５０％の一致出力は、これに前置されたＲＳ−ＦＦ
６のリセット端子Ｒに入力されていると共に、上記ＡＮ
Ｄゲート５１及びＯＲゲート５３を通して、Ｄ−ＦＦ５
４のクロック入力端子ＣＫに入力されている。このＤ−
ＦＦ５４とＲＳ−ＦＦ６は共に幅作成回路５の一部を構
成する。
【０２７３】このＲＳ−ＦＦ６（ＲＳ−ＦＦ−Ａ１−
Ｑ；図１７の(10)）は、タイミング発生回路３０２内の
ＪＫ−ＦＦのＱがＬのとき、つまりＡ１側が発振照合区
間である場合に内部トリガ信号ＴＲＩＧ−Ａに同期して
発生される短パルスＳＥＴ−Ａ１（図１７の(6)）によ
りセットされ、上記一致信号ＳＡ１（図１７の(13)）に
よりリセットされる（図１７の(10)参照）。
【０２７４】従って、図１７の第４周期目ｔ４，第５周
期目ｔ５でＲＳ−ＦＦ６（ＲＳ−ＦＦ−Ａ１−Ｑ；図１
７の(10)）の出力端子Ｑに生じたパルスＰ３，Ｐ４によ
り、一致信号ＳＡ１がＡＮＤゲート５１を通過し（ＡＮ
Ｄ−Ａ１；図１７の(14)）、ＯＲゲート５３を通して出
力用のＤ−ＦＦ５４のクロック入力となる。よって、出
力用のＤ−ＦＦ５４の出力端子（OUT）には、図１７の
ｋ，ｒ点で生じたＳＥＴ−Ａ１により立ち上がり、ｑ，
ｓ点で生じた一致信号ＳＡ１（ＡＮＤ−Ａ１；図１７の
(14)）により立ち下がるパルスＰ３′，Ｐ４′が現れ
る。
【０２７５】かかる構成の第１のデューティー決定回路
３Ａと全く同一に構成された第２のデューティー決定回
路４Ａには、ＲＳ−ＦＦ８及びＯＲゲート９が前置され
ており、そのＱ出力は、ＯＲゲート９（ＯＲ−Ａ２）を
通してデューティー決定回路４Ａの遅延ライン発振器４
１に入力されると共に、ＡＮＤゲート５２の一方の入力
端子に入力されている。
【０２７６】そして、上記一致回路５０の出力、つまり
デューティー決定回路４Ａのデューティー５０％の一致
出力は、これに前置されたＲＳ−ＦＦ８のリセット端子
Ｒに入力されていると共に、上記ＡＮＤゲート５２及び
ＯＲゲート５３を通して、Ｄ−ＦＦ５４のクロック入力
端子ＣＫに入力されている。このＲＳ−ＦＦ８も、ＯＲ
ゲートＤ−ＦＦ５４と共に幅作成回路５を構成する。
【０２７７】このＲＳ−ＦＦ８（ＲＳ−ＦＦ−Ａ２−
Ｑ；図１７の(17)）は、タイミング発生回路３０２内の
ＪＫ−ＦＦのＱがＨのとき、つまりＡ２側が発振照合区
間である場合に内部トリガ信号ＴＲＩＧ−Ａに同期して
発生される短パルスＳＥＴ−Ａ２（図１７の(7)）によ
りセットされ、上記一致信号ＳＡ２（図１７の(19)）に
よりリセットされる（図１７の(17)参照）。
【０２７８】従って、図１７の第２周期目ｔ２，第３周
期目ｔ３でＲＳ−ＦＦ８（ＲＳ−Ａ２−Ｑ；図１７の(1
7)）の出力端子Ｑに生じるパルスＰ１，Ｐ２により、一
致信号ＳＡ２が２個発生することになる。そして、この
一致信号ＳＡ２がＡＮＤゲート５２を通過し（ＡＮＤ−
Ａ２；図１７の(20)）、ＯＲゲート５３を通して出力用
のＤ−ＦＦ５４のクロック入力となる。よって、出力用
のＤ−ＦＦ５４の出力端子（OUT）には、図１７のｄ，
ｆ点で生じたＳＥＴ−Ａ２により立ち上がり、図１７の
ｅ，ｇ点で生じた一致信号ＳＡ２（正確には出力ＡＮＤ
−Ａ２；図１７の(20)）により立ち下がるパルスＰ
１′，Ｐ２′が現れる。
【０２７９】但し、図１７の例では、第６周期目ｔ６に
おいて第２の外部トリガ信号ＥＸＴ−ＴＲＩＧ（図１７
のＧ２）が到来しているため、２つ目のＳＥＴ−Ａ２が
発生しない（図１５の(15)、図１７の(7)参照）。従っ
て、この２つ目のパルスＰ２（点線で示す）は発生しな
い。
【０２８０】（ｂ）Ｂ系統の構成 Ｂ系統（Ｂ側）のデューティー決定回路３，４（３Ｂ，
４Ｂ）についての前置ＦＦ及び前置ＯＲゲートも、上記
と同様に構成されている。すなわち、第１のデューティ
ー決定回路３ＢにはＲＳ−ＦＦ６が前置されており、そ
のＱ出力は、ＯＲゲート７（ＯＲ−Ｂ１）を通してデュ
ーティー決定回路３Ｂの遅延ライン発振器４１に入力さ
れると共に、ＡＮＤゲート５１の一方の入力端子に入力
されている。
【０２８１】そして、上記一致回路５０の出力、つまり
デューティー５０％の一致信号ＳＢ１は、これに前置さ
れたＲＳ−ＦＦ６のリセット端子Ｒに入力されていると
共に、上記ＡＮＤゲート５１及びＯＲゲート５３を通し
て、Ｄ−ＦＦ５４のクロック入力端子ＣＫに入力されて
いる。このＤ−ＦＦ５４とＲＳ−ＦＦ６は共に幅作成回
路５の一部を構成する。
【０２８２】このＲＳ−ＦＦ６（ＲＳ−ＦＦ−Ｂ１−
Ｑ；図１８の(22)）は、タイミング発生回路３０２内の
ＪＫ−ＦＦのＱがＬのとき、つまりＢ１側が発振照合区
間である場合に内部トリガ信号ＴＲＩＧ−Ｂに同期して
発生される短パルスＳＥＴ−Ｂ１（図１８の(21)）によ
りセットされ、上記一致信号ＳＢ１（図１８の(24)）に
よりリセットされる（図１８の(22)参照）。
【０２８３】従って、図１８の第８周期目ｔ８，第９周
期目ｔ９でＲＳ−ＦＦ６（ＲＳ−ＦＦ−Ｂ１−Ｑ；図１
８の(22)）の出力端子Ｑに生じたパルスＰ７，Ｐ８によ
り、一致信号ＳＢ１がＡＮＤゲート５１を通過し（ＡＮ
Ｄ−Ｂ１；図１８の(25)）、ＯＲゲート５３を通して出
力用のＤ−ＦＦ５４のクロック入力となる。
【０２８４】よって、出力用のＤ−ＦＦ５４の出力端子
（OUT）には、図１８のｋ２，ｒ２点で生じたＳＥＴ−
Ｂ１により立ち上がり、ｑ２，ｓ２点で生ずる一致信号
ＳＢ１（正確にはＡＮＤ−Ｂ１；図１８の(25)）により
立ち下がるパルスＰ７′，Ｐ８′が現れる。
【０２８５】かかる構成の第１のデューティー決定回路
３Ｂと全く同様に、第２のデューティー決定回路４Ｂに
は、ＲＳ−ＦＦ８及びＯＲゲート９が前置されており、
そのＱ出力は、ＯＲゲート９（ＯＲ−Ｂ２）を通してデ
ューティー決定回路４Ｂの遅延ライン発振器４１に入力
されると共に、ＡＮＤゲート５２の一方の入力端子に入
力されている。
【０２８６】そして、上記一致回路５０の出力、つまり
デューティー決定回路４Ｂのデューティー５０％の一致
出力は、これに前置されたＲＳ−ＦＦ８のリセット端子
Ｒに入力されていると共に、上記ＡＮＤゲート５２及び
ＯＲゲート５３を通して、Ｄ−ＦＦ５４のクロック入力
端子ＣＫに入力されている。このＲＳ−ＦＦ８も、ＯＲ
ゲートＤ−ＦＦ５４と共に幅作成回路５を構成する。
【０２８７】このＲＳ−ＦＦ８（ＲＳ−ＦＦ−Ｂ２−
Ｑ；図１８の(27)）は、タイミング発生回路３０２内の
ＪＫ−ＦＦのＱがＨのとき、つまりＢ２側が発振照合区
間である場合に内部トリガ信号ＴＲＩＧ−Ｂに同期して
発生される短パルスＳＥＴ−Ｂ２（図１８の(26)）によ
りセットされ、上記一致信号ＳＢ２（図１８の(29)）に
よりリセットされる（図１８の(27)参照）。
【０２８８】従って、図１８の第６周期目ｔ６，第７周
期目ｔ７でＲＳ−ＦＦ８（ＲＳ−ＦＦ−Ｂ２−Ｑ；図１
８の(27)）の出力端子Ｑに生じるパルスＰ５，Ｐ６によ
り、一致信号ＳＢ２（正確にはＡＮＤ−Ｂ２；図１８の
(30)）が２個発生することになる。
【０２８９】そして、この一致信号ＳＡ２がＡＮＤゲー
ト５２を通過し（ＡＮＤ−Ｂ２；図１７の(20)）、ＯＲ
ゲート５３を通して出力用のＤ−ＦＦ５４のクロック入
力となる。よって、出力用のＤ−ＦＦ５４の出力端子
（OUT）には、図１８のｄ２，ｆ２点で生じたＳＥＴ−
Ｂ２により立ち上がり、図１８のｅ２，ｇ２点で生じた
一致信号ＳＢ２（正確には出力ＡＮＤ−Ｂ２；図１８の
(30)）により立ち下がるパルスＰ５′，Ｐ６′が現れ
る。
【０２９０】但し、図１８ではパルスＰ５′はその前の
パルスＰ１′と連続しているため、それだけ長くなって
いる。
【０２９１】（７）幅作成回路５ 幅作成回路５は、プリセット可能なＤ−ＦＦ５４を有
し、そのＱＮ端子とＤ端子は直結されている。また、プ
リセット入力端子ＰＲには、ＳＥＴ−Ａ１，ＳＥＴ−Ａ
２，ＳＥＴ−Ｂ１，ＳＥＴ−Ｂ２の信号がＯＲゲート５
５を介して入力されると共に、Ｄ−ＦＦ５４のクロック
入力端子ＣＫにはＯＲゲート５３を介して、一致出力Ｓ
Ａ１，ＳＡ２，ＳＢ１，ＳＢ２が入力されている。
【０２９２】各デューティー決定回路３Ａ，４Ａ，３
Ｂ，４Ｂの一致回路５０の一致出力端子ＳＡ１，ＳＡ
２，ＳＢ１，ＳＢ２からＯＲゲート５３へのライン中に
は、測定期間中の一致出力ｕ１，ｕ２，ｕ３…（図１７
及び図１８）を禁止するため、ＡＮＤゲート５１又は５
２が設けられ、ＲＳ−ＦＦ６，８からのＱ出力とのＡＮ
Ｄがとられている。
【０２９３】また、ＲＳ−ＦＦ６又はＲＳ−ＦＦ８のＱ
出力が立ち上がった直後に外部トリガ信号ＥＸＴ−ＴＲ
ＩＧ（図１８のトリガＧ３）が到来した場合、つまりＲ
Ｓ−ＦＦ６又はＲＳ−ＦＦ８をリセットする一致信号Ｓ
Ａ１，ＳＡ２，ＳＢ１，ＳＢ２が発生する前に、外部ト
リガ信号ＥＸＴ−ＴＲＩＧが到来した場合は、新たな外
部トリガ信号ＥＸＴ−ＴＲＩＧから数えた正しい一致信
号（図１８のｅ３点）が発生する前に、古い方の一致信
号（図１８のｗ点）が時間的に先に発生して、Ｄ−ＦＦ
５４のＱ出力を立ち下げてしまう。この不都合を回避す
るため、Ａ系統のＡＮＤゲート５１，５２の入力には、
外部トリガ区画信号ＴＲＩＧ−ＳＴＯＰＡが加えられ、
またＢ系統のＡＮＤゲート５１，５２の入力には、外部
トリガ区画信号ＴＲＩＧ−ＳＴＯＰＢが加えられてい
る。
【０２９４】（８）動作 （ａ）概要 上記各組Ａ，Ｂを構成する第１のデューティー決定回路
３と第２のデューティー決定回路４とは、図１７及び図
１８に動作サイクルＣ１，Ｃ２として示すように、互い
に入力クロック信号ＣＫの２周期分だけずれて交互に動
作する。そして、一方の組、例えばＡ側の組で処理して
いたとき、外部トリガ信号ＥＸＴ−ＴＲＩＧの到来時期
との関係で、処理が間に合わなくなったときは、自動的
に他方のＢ側の組に処理を移す。
【０２９５】但し、本基本形態では、自動的に外部トリ
ガ信号ＥＸＴ−ＴＲＩＧが到来する度に、Ａ系統とＢ系
統とを切り替える。
【０２９６】Ａ側の第２のデューティー決定回路４Ａ
は、図１７及び図１８に示すように、入力クロック信号
ＣＫの４周期（４Ｔ）づつを繰り返しの１単位（動作サ
イクルＣ１）として扱い、そのうちの前半の第１周期目
（ｔ１）で入力クロック信号ＣＫの１周期の長さ（Ａ２
側の目標計測区間）Ｔ１を計測する。
【０２９７】そして、この計測結果を用いて１周期の長
さＴの１／２の値（デューティー５０％のタイミング位
置）を算出しておく。続く後半の第３周期目（ｔ３）及
び第４周期目（ｔ４）において、それぞれ内部トリガ信
号ＴＲＩＧ−Ａに同期した信号ＳＥＴ−Ａ２の発生した
時点（図１７のｄ点，ｆ点）から、遅延ライン発振器４
１を発振させて、上記算出値に合致するまで、すなわ
ち、デューティー５０％のタイミング位置になるまでの
長さＴ５を計測し、一致した時点でデューティー５０％
のタイミング位置である旨の一致信号ＳＡ２（図１７の
ｅ点，ｇ点）を出力する。
【０２９８】Ａ側の第１のデューティー決定回路３Ａ
は、第１のデューティー決定回路３と２周期分だけずれ
たその動作サイクルＣ２を有する。すなわち、第１のデ
ューティー決定回路４は、図１０にｔ３〜ｔ６として示
す入力クロック信号ＣＫの４周期づつを繰り返しの１単
位（動作サイクルＣ２）として扱い、そのうちの前半の
第１周期目（ｔ３）で入力クロック信号ＣＫの１周期の
長さ（目標計測区間）Ｔ1を計測し、この計測結果を用
いて１周期の長さＴの１／２の値（デューティー５０％
のタイミング位置）を算出する。続く後半の第４周期目
（ｔ４）及び第５周期目（ｔ５）において、それぞれ内
部トリガ信号ＴＲＩＧ−Ａに同期した信号ＳＥＴ−Ａ１
の発生した時点（図１７のｋ点，ｒ点）から、遅延ライ
ン発振器４１を発振させる。
【０２９９】この発振巡回数をカウンタすることによ
り、上記算出値と合致する点、すなわち、デューティー
５０％のタイミング位置になるまでの長さＴ５を計測
し、一致した時点でデューティー５０％のタイミング位
置である旨の一致信号ＳＡ１（図１７のｑ点，ｓ点）を
出力する。
【０３００】（ｂ）Ａ側の動作（トリガＧ１後） (i) ４Ａ側 第１周期目ｔ１ 図１７の例では、入力クロック信号ＣＫの第１周期目ｔ
１で第１の外部トリガ信号Ｇ１が到来する。
【０３０１】これに先立ち、図１０のａ点で、タイミン
グ信号ＷＣ−A2/B2（図１７の(16)）がＯＲゲート９を
通してデューティー決定回路４Ａと４Ｂの遅延ライン発
振器４１に入力されて、それぞれの遅延ライン発振器４
１が発振を開始すると共に、カウンタ４７のクリア端子
ＣＬに入力され、その立ち上がりで同カウンタ４７が発
振の巡回数をカウント動作し始める。遅延ライン発振器
４１の発振が、少なくとも第２周期目ｔ２のクロックが
立ち上がりが完了するまで継続する。
【０３０２】４Ａ側（Ａ系統の第２のデューティー決定
回路４Ａ側）の遅延ライン発振器４１の発振は、ＷＣ−
A2/B2の立ち下がり、つまり実際計測区間Ｔ３が終わっ
た時点（図１７のｃ点）で終了となる。この間に、1/2
ＣＫ−A2/B2の目標計測区間Ｔ１の終わりが到来し（図
１７のｂ点）、1/2ＣＫ−A2/B2が立ち下がることで、ラ
ッチ回路４８がカウンタ４７のカウント値（１周期の長
さＴ＝Ｔ１）をラッチする。
【０３０３】ここで演算回路４９は、ラッチ回路４８の
出力を受けて、１周期の長さＴのカウント値の１／２の
値（５０％のデューティーのタイミング位置）を演算
し、その演算結果を出力し、一致回路５０の一方の入力
端子Ｂ１〜Ｂｎに入力する。
【０３０４】(ii) ４Ａ側 第２周期目ｔ２ 第２周期目ｔ２に入ると、ＳＥＴ−Ａ２（図１７の
(7)）の到来によりＲＳ−ＦＦ８がセットされる（図１
７のｄ点）。ＲＳ−ＦＦ８のＱ出力（図１７の(17)）は
ＡＮＤゲート５２に入力されると共に、ＯＲゲート９を
通してデューティー決定回路４Ａ側の遅延ライン発振器
４１に加わり、これを発振させる。また、ＲＳ−ＦＦ８
のＱ出力は、ＯＲゲート９を通して４Ａ側のカウンタ４
７のクリアＣＬに加わってクリア解除するので、発振の
巡回数のカウントが開始される。
【０３０５】カウンタ４７の出力は、一致回路５０の他
方の入力端子Ａ１〜Ａｎに入力されており、カウンタ４
７のカウント値が歩進的に増加して行き、上記演算回路
４９の出力している値（１周期の長さＴの１／２の値）
に一致した瞬間（図１７のｅ点）、一致回路５０から一
致出力ＳＡ２が発生される。
【０３０６】この一致出力ＳＡ２は、ＲＳ−ＦＦ８のリ
セット入力端子Ｒに入力され、同フリップフロップをリ
セットさせる。この一致出力ＳＡ２の発生した時点でＲ
Ｓ−ＦＦ８のＱ出力（図１７の(17)）は立ち下がり、パ
ルスＰ１の形でＡＮＤゲート５２の入力となる。このパ
ルスＰ１と一致出力ＳＡ２と外部トリガ区画信号ＴＲＩ
Ｇ−ＳＴＯＰＡとを３入力としているＡＮＤゲート５２
からは、パルスＰ１の幅内においてのみ、一致出力ＳＡ
２が幅の狭いパルスＡＮＤ−Ａ２（図１７の(20)）とな
って発生され、ＯＲゲート５３を通してＤ−ＦＦ５４の
クロック入力となる。
【０３０７】出力側のフリップフロップであるＤ−ＦＦ
５４はＳＥＴ−Ａ１，ＳＥＴ−Ａ２又はＳＥＴ−Ｂ１，
ＳＥＴ−Ｂ２により毎回プリセットされているので、上
記一致出力ＳＡ２に対応する短パルスＡＮＤ−Ａ２（図
１７の(20)）がＤ−ＦＦ５４にクロック入力として加わ
ると、その都度Ｄ−ＦＦ５４のＱ出力が反転（立ち下げ
動作）し、出力端子ＯＵＴにパルスＰ1′として現れ
る。
【０３０８】(iii) ４Ａ側 第３周期目ｔ３ 続いて、第３周期目ｔ３に入ると、再びＳＥＴ−Ａ２
（図１７の(7)）が到来するので（図１７のｆ点）、Ｒ
Ｓ−ＦＦ８がセットされる。ＲＳ−ＦＦ８のＱ出力（図
１７の(17)）はＡＮＤゲート５２に入力されると共に、
ＯＲゲート９を通して４Ａ側の遅延ライン発振器４１に
加わり、これを発振させ、また、カウンタ４７をクリア
解除して、発振巡回数のカウントを開始させる。カウン
タ４７のカウント値が、上記演算回路４９の出力値（１
周期の長さＴの１／２の値）に一致すると（図１７のｇ
点）、再び一致回路５０から一致出力ＳＡ２が発生され
る。
【０３０９】この一致出力ＳＡ２の発生した時点でＲＳ
−ＦＦ８のＱ出力（図１７の(17)）は立ち下がり、パル
スＰ２の形でＡＮＤゲート５２の入力となる。従って、
このパルスＰ１と一致出力ＳＡ２と外部トリガ区画信号
ＴＲＩＧ−ＳＴＯＰＡとを３入力とするＡＮＤゲート５
２からは、パルスＰ１の幅内においてのみ、一致出力Ｓ
Ａ２（ＡＮＤ−Ａ２；第９図の(20)）が出力され、ＯＲ
ゲート５３を通してＤ−ＦＦ５４のクロック入力とな
る。
【０３１０】Ｄ−ＦＦ５４はＳＥＴ−Ａ２により毎回プ
リセットされているので、上記一致出力ＳＡ２に対応す
る短パルスＡＮＤ−Ａ２（第９図の(20)）がＤ−ＦＦ５
４にクロック入力として加わると、その時点でＤ−ＦＦ
５４のＱ出力が反転し、出力端子ＯＵＴにパルスＰ２′
として現れる。
【０３１１】上記の出力パルスＰ1′，Ｐ2′は、外部ト
リガ信号ＥＸＴ−ＴＲＩＧに同期して立ち上がり、か
つ、外部入力クロックＣＫと同一周期Ｔを持つディジタ
ルクロック信号であり、結果的に入力クロック信号ＥＸ
Ｔ−ＣＫを外部トリガ信号ＥＸＴ−ＴＲＩＧに完全に同
期させたものとなっている。しかも、その波形はデュー
ティー５０％のものとなっている。
【０３１２】(iv) ３Ａ側 第３周期目ｔ３ 上記４Ａ側の動作に対し、３Ａ側（Ａ系統の第１のデュ
ーティー決定回路３Ａ側）でも２周期遅れて同じ動作が
行われる。すなわち、第３周期目ｔ３に入ると、実際計
測区間（Ｔ３）を指示する信号ＷＣ−A1/B1（図１７の
(9)）が立ち上がり（図１７のｈ点）、ＯＲゲート７を
通してデューティー決定回路３Ａの遅延ライン発振器４
１に加わり、遅延ライン発振器４１の発振が開始される
と共に、カウンタ４７のクリア端子ＣＬに入力され、そ
の立ち上がりで同カウンタ４７が発振巡回数のカウント
を開始する。
【０３１３】(v) ３Ａ側 第４周期目ｔ４ ３Ａ側の遅延ライン発振器４１の発振は、少なくとも第
４周期目ｔ４のクロックの立ち上がりが完了するまで、
継続する。
【０３１４】３Ａ側の遅延ライン発振器４１の発振は、
第５周期目ｔ５のクロックが立ち上がる前までに生ずる
ＷＣ−A1/B1の立ち下がりにより、つまり入力クロック
ＣＫの１周期Ｔを若干経過した実際計測区間Ｔ３が終わ
った時点（図１７のｊ点）で終了となる。
【０３１５】この間に、丁度入力クロックＣＫの１周期
Ｔ相当分の長さを持つ1/2ＣＫ−A1/B1の目標計測区間Ｔ
１の終わりが到来し（図１７のｉ点）、ラッチ回路４８
のクロック入力端子ＣＫに入力されている1/2ＣＫ−A1/
B1が立ち下がることで、ラッチ回路４８がカウンタ４７
のカウント値（１周期の長さＴ＝Ｔ１）をラッチする。
【０３１６】ここでＡ１側の演算回路４９は、ラッチ回
路４８の出力を受けて、１周期の長さＴのカウント値の
１／２の値（デューティー５０％のタイミング位置）を
演算し、その演算結果を出力し、一致回路５０の一方の
入力端子Ｂ１〜Ｂｎに入力する。
【０３１７】第４周期目ｔ４に入ると、ＳＥＴ−Ａ１
（図１７の(6)）の到来によりＲＳ−ＦＦ６がセットさ
れる（図１７のｋ点）。ＲＳ−ＦＦ６のＱ出力（図１７
の(10)）はＡＮＤゲート５１に入力されると共に、ＯＲ
ゲート７を通して３Ａ側の遅延ライン発振器４１に加わ
りこれを発振させ、また、３Ａ側のカウンタ４７のクリ
アＣＬに加わってカウント動作を開始させる。
【０３１８】３Ａ側のカウンタ４７の出力は、一致回路
５０の他方の入力端子Ａ１〜Ａｎに入力されており、カ
ウンタ４７のカウント値が歩進的に増加して行き、上記
演算回路４９の出力している値（１周期の長さＴの１／
２の値）に一致した瞬間（図１７のｑ点）、一致回路５
０から一致出力ＳＡ１が発生される。
【０３１９】この一致出力ＳＡ１は、ＲＳ−ＦＦ６のリ
セット入力端子Ｒに入力され、同フリップフロップをリ
セットさせる。従って、この一致出力ＳＡ１の発生した
時点でＲＳ−ＦＦ６のＱ出力（図１７の(10)）は立ち下
がり、パルスＰ３の形でＡＮＤゲート５１の入力とな
る。
【０３２０】従って、このパルスＰ３と一致出力ＳＡ１
とＴＲＩＧ−ＳＴＯＰＡとを３入力としているＡＮＤゲ
ート５１からは、一致出力ＳＡ１が出力ＡＮＤ−Ａ１
（図１７の(14)）として発生され、ＯＲゲート５３を通
してＤ−ＦＦ５４のクロック入力となる。但し、正確に
は、出力ＡＮＤ−Ａ１は一致出力ＳＡ１の前縁にて発生
される短パルスである。
【０３２１】Ｄ−ＦＦ５４はＳＥＴ−Ａ１により毎回プ
リセットされているので、上記一致出力ＳＡ１に対応す
る短パルスＡＮＤ−Ａ１（図１７の(14)）がＤ−ＦＦ５
４にクロック入力として加わると、その時点でＤ−ＦＦ
５４のＱ出力が立ち下がり、出力端子ＯＵＴにパルスＰ
３′として現れる。
【０３２２】なお、第３周期目ｔ３で発生する一致パル
スＳＡ１（図１７のｕ１）は、ＲＳ−ＦＦ６のＱ出力が
Ｌに落ちている間に発生されるので、ＡＮＤゲート５１
には出力が現れず、Ｄ−ＦＦ５４が切り替わらない。従
って、３Ａ側が測定区間にあるとき発生する一致パルス
ｕ１の影響はＡＮＤゲート５１で除去されて、出力ＯＵ
Ｔ側には現れない。
【０３２３】(vi) ３Ａ側 第５周期目ｔ５ 続いて、第５周期目ｔ５に入ると、再びＳＥＴ−Ａ１
（図１７の(6)）が到来するので（図１７のｒ点）、Ｒ
Ｓ−ＦＦ６がセットされる。ＲＳ−ＦＦ６のＱ出力（図
１７の(10)）はＡＮＤゲート５１の入力になると共に、
ＯＲゲート７を通してＡ１側の遅延ライン発振器４１に
加わり、これを発振させ、また、カウンタ４７をクリア
解除して、発振巡回数のカウントを開始させる。
【０３２４】カウンタ４７のカウント値が、上記演算回
路４９の出力値（１周期の長さＴの１／２の値）に一致
すると（図１７のｓ点）、再び一致回路５０から一致出
力ＳＡ１が発生される。
【０３２５】この一致出力ＳＡ１によりＲＳ−ＦＦ６が
リセットされるので、ＲＳ−ＦＦ６のＱ出力（図１７の
(10)）が立ち下がり、パルスＰ４の形でＡＮＤゲート５
１の入力となる。従って、このパルスＰ４と一致出力Ｓ
Ａ１とＴＲＩＧ−ＳＴＯＰＡとを３入力とするＡＮＤゲ
ート５１からは、パルスＰ４の幅内において、一致出力
ＳＡ１が出力ＡＮＤ−Ａ１（図１７の(14)）として発生
され、ＯＲゲート５３を通してＤ−ＦＦ５４のクロック
入力となる。
【０３２６】Ｄ−ＦＦ５４はＳＥＴ−Ａ１により毎回プ
リセットされているので、上記一致出力ＳＡ１に対応す
る短パルスＡＮＤ−Ａ１（図１７の(14)）がＤ−ＦＦ５
４にクロック入力として加わると、その時点でＤ−ＦＦ
５４のＱ出力が反転し、出力端子ＯＵＴにパルスＰ４′
として現れる。
【０３２７】かくして、Ｄ−ＦＦ５４のＱ出力から、外
部トリガ信号ＥＸＴ−ＴＲＩＧに同期し、かつ、外部入
力クロックＥＸＴ−ＣＫと同一周期Ｔを持つディジタル
クロック信号Ｐ１′，Ｐ２′，Ｐ３′，Ｐ４′…が得ら
れる。しかも、その波形は必ずデューティー５０％に修
正されたものとなっている。この同期化とデューティー
修正の作用効果は、入力クロックＣＫのデューティーが
５０％の前後で又はそれ以上にふらついている場合で
も、得ることができる。従って、ディジタル波形の整形
をもともなう外部同期回路として非常に有効であり、半
導体能動素子の動作可能領域を非常に高い周波数まで延
ばすことができる。
【０３２８】（ｃ）Ｂ側の動作（トリガＧ２後） (i) ４Ｂ側 第６周期目ｔ６〜第７周期目ｔ７ 図１７の例では、入力クロック信号ＣＫの第６周期目ｔ
６で第２の外部トリガ信号Ｇ２が到来する。しかも、Ｓ
ＥＴ−Ａ２により開始した５０％デューティー位置の計
測中に外部トリガ信号Ｇ２が到来したケースとなってい
る。
【０３２９】外部トリガ信号Ｇ２が到来すると、タイミ
ング発生回路３０１内部のＤ−ＦＦが反転し、これによ
り外部トリガ区画信号ＴＲＩＧ−ＳＴＯＰＡがＬ、ＴＲ
ＩＧ−ＳＴＯＰＢがＨの状態（Ｂ側選択状態）に切り替
わる。このため、Ａ系統のＤ−ＦＦ３３１に属するＡＮ
Ｄゲート３３３，３３４（ＳＥＴ−Ａ１，ＳＥＴ−Ａ
２）は禁止され、これに代わってＢ系統のＤ−ＦＦ３３
２に属するＡＮＤゲート３３５，３３６（ＳＥＴ−Ｂ
１，ＳＥＴ−Ｂ２）が能動となる。
【０３３０】この時点で動作回路切替信号ＢＬＯＣＫ−
ＳＥＬがＨであったかＬであったかに応じ、ＳＥＴ−Ｂ
１，ＳＥＴ−Ｂ２のいずれかが発生する。本例では図１
５の(20)(21)に示すように、まずＳＥＴ−Ｂ２（図１５
のｄ２，ｆ２）が発生する。
【０３３１】このＳＥＴ−Ｂ２（図１８の(26)）を受け
て、４Ｂ側（Ｂ系統の第２のデューティー決定回路４
Ｂ）のＲＳ−ＦＦ８がセットされる（図１８のｄ２
点）。ＲＳ−ＦＦ８のＱ出力（図１８の(27)）はＡＮＤ
ゲート５２に入力されると共に、ＯＲゲート９を通して
第２のデューティー決定回路４Ｂ側の遅延ライン発振器
４１に加わり、これを発振させる。
【０３３２】また、ＲＳ−ＦＦ８のＱ出力は、ＯＲゲー
ト９を通して４Ｂ側のカウンタ４７のクリアＣＬに加わ
ってクリアを解除するので、発振の巡回数のカウントが
開始される。なお、１周期Ｔの測定は常に行われている
ので、演算回路４９における５０％デューティーに相当
する演算結果は、既に一致回路５０に入力されている。
【０３３３】カウンタ４７のカウント値が歩進的に増加
して行き、上記演算回路４９の出力している値（１周期
の長さＴの１／２の値）に一致した瞬間（図１８のｅ２
点）、一致回路５０から一致出力ＳＢ２が発生される。
【０３３４】この一致出力ＳＢ２により、ＲＳ−ＦＦ８
がリセットされ、そのＱ出力（図１８の(27)）が立ち下
がり、パルスＰ５の形でＡＮＤゲート５２の入力とな
る。このパルスＰ５と一致出力ＳＢ２と外部トリガ区画
信号ＴＲＩＧ−ＳＴＯＰＢとを３入力としているＡＮＤ
ゲート５２からは、一致出力ＳＢ２が幅の狭いパルスＡ
ＮＤ−Ｂ２（図１８の(30)）となって発生され、ＯＲゲ
ート５３を通してＤ−ＦＦ５４のクロック入力となる。
【０３３５】Ｄ−ＦＦ５４はＳＥＴ−Ｂ２により毎回プ
リセットされているので、上記一致出力ＳＢ２に対応す
る短パルスＡＮＤ−Ｂ２（図１８の(30)）がＤ−ＦＦ５
４にクロック入力として加わると、その都度Ｄ−ＦＦ５
４のＱ出力が反転（立ち下げ動作）し、出力端子ＯＵＴ
にパルスＰ５′として現れる。なお、第８図で示す例で
は、第６周期目ｔ６において、既にｄ1の位置ではＤ−
ＦＦ５４はプリセットされていたため、Ｐ５′はＧ2の
位置よりも少し前から立ち上がった少し幅の広いパルス
となっている。
【０３３６】(ii) ４Ｂ側 第７周期目ｔ７〜第８周期
目ｔ８ 再びＳＥＴ−Ｂ２（図１８の(26)）が到来すると（図１
７のｆ２点）、ＲＳ−ＦＦ８がセットされる。ＲＳ−Ｆ
Ｆ８のＱ出力（図１８の(27)）はＡＮＤゲート５２に入
力されると共に、ＯＲゲート９を通して４Ｂ側の遅延ラ
イン発振器４１に加わり、これを発振させ、また、カウ
ンタ４７をクリアを解除して、発振巡回数のカウントを
開始させる。
【０３３７】カウンタ４７のカウント値が、上記演算回
路４９の出力値（１周期の長さＴの１／２の値）に一致
すると（図１８のｇ２点）、再び一致回路５０から一致
出力ＳＢ２が発生される。この一致出力ＳＢ２の発生し
た時点でＲＳ−ＦＦ８のＱ出力（図１８の(27)）は立ち
下がり、パルスＰ６の形でＡＮＤゲート５２の入力とな
る。従って、このパルスＰ６と一致出力ＳＢ２と外部ト
リガ区画信号ＴＲＩＧ−ＳＴＯＰＢとを３入力とするＡ
ＮＤゲート５２からは、一致出力ＳＢ２（ＡＮＤ−Ｂ
２；図１８の(30)）が出力され、ＯＲゲート５３を通し
てＤ−ＦＦ５４のクロック入力となる。
【０３３８】Ｄ−ＦＦ５４はＳＥＴ−Ｂ２により毎回プ
リセットされているので、上記一致出力ＳＢ２に対応す
る短パルスＡＮＤ−Ｂ２（図１８の(26)）がＤ−ＦＦ５
４にクロック入力として加わると、その時点でＤ−ＦＦ
５４のＱ出力が反転し、出力端子ＯＵＴにパルスＰ６′
として現れる。
【０３３９】要するに、上記の出力パルスＰ５′，Ｐ
６′のうち、出力パルスＰ５′は、第６周期目ｔ６にお
ける前回のＳＥＴ−Ａ２（図１７のｄ１点）に同期して
立ち上がり、外部トリガ信号ＥＸＴ−ＴＲＩＧの到来
後、一致信号ＳＢ２（図１７のｅ２点）で立ち下がる信
号となる。この立ち下がり位置は、外部トリガ信号ＥＸ
Ｔ−ＴＲＩＧの到来後と同時に入力クロック信号ＥＸＴ
−ＣＫが立ち上がったとした場合に、そのデューティー
５０％信号の位置と一致する。
【０３４０】また、上記の出力パルスＰ６′は、外部ト
リガ信号ＥＸＴ−ＴＲＩＧに同期して立ち上がり、か
つ、外部入力クロックＣＫと同一周期Ｔを持つディジタ
ルクロック信号であり、結果的に入力クロック信号ＥＸ
Ｔ−ＣＫを外部トリガ信号ＥＸＴ−ＴＲＩＧに完全に同
期させたものとなっている。しかも、その波形はデュー
ティー５０％のものとなっている。
【０３４１】(iii) ３Ｂ側 第８周期目ｔ８〜第９周期
目ｔ９ 上記４Ｂ側の動作に対し、３Ｂ側（Ｂ系統の第１のデュ
ーティー決定回路３Ｂ側）でも２周期遅れて同じ動作が
行われる。すなわち、発振、カウント、演算、一致の動
作による１周期の測定が行われており、第８周期目ｔ８
において、ＳＥＴ−Ｂ１（図１８の(21)）が発生する
と、ＲＳ−ＦＦ６がセットされる（図１８のｋ２点）。
【０３４２】ＲＳ−ＦＦ６のＱ出力（図１８の(22)）は
ＡＮＤゲート５１に入力されると共に、ＯＲゲート７を
通して３Ｂ側（デューティー決定回路３Ｂ側）の遅延ラ
イン発振器４１に加わりこれを発振させ、また、３Ｂ側
のカウンタ４７のクリアＣＬに加わってカウント動作を
開始させる。
【０３４３】カウンタ４７のカウント値が歩進的に増加
して行き、上記演算回路４９の出力している値（１周期
の長さＴの１／２の値）に一致した瞬間（図１８のｑ２
点）、一致回路５０から一致出力ＳＢ１が発生される。
【０３４４】この一致出力ＳＢ１は、ＲＳ−ＦＦ６のリ
セット入力端子Ｒに入力され、同フリップフロップをリ
セットさせる。従って、この一致出力ＳＢ１の発生した
時点でＲＳ−ＦＦ６のＱ出力（図１８の(22)）は立ち下
がり、パルスＰ７の形でＡＮＤゲート５１の入力とな
る。
【０３４５】従って、このパルスＰ７と一致出力ＳＢ１
とＴＲＩＧ−ＳＴＯＰＢとを３入力としているＡＮＤゲ
ート５１からは、一致出力ＳＢ１が出力ＡＮＤ−Ｂ１
（図１８の(25)）として発生され、ＯＲゲート５３を通
してＤ−ＦＦ５４のクロック入力となる。
【０３４６】但し、正確には、出力ＡＮＤ−Ｂ１は一致
出力ＳＢ１の前縁にて発生される短パルスである。
【０３４７】Ｄ−ＦＦ５４はＳＥＴ−Ｂ１により毎回プ
リセットされているので、上記一致出力ＳＢ１に対応す
る短パルスＡＮＤ−Ｂ１（図１８の(25)）がＤ−ＦＦ５
４にクロック入力として加わると、その時点でＤ−ＦＦ
５４のＱ出力が立ち下がり、出力端子ＯＵＴにパルスＰ
７′として現れる。なお、第３周期目ｔ３，第７周目ｔ
７等で発生する一致パルスＳＢ１（図１８のｕ３）は、
ＲＳ−ＦＦ６のＱ出力がＬに落ちている間に発生される
ので、ＡＮＤゲート５１には出力が現れず、Ｄ−ＦＦ５
４が切り替わらない。
【０３４８】従って、３Ｂ側が測定区間にあるとき発生
する一致パルスｕ３の影響はＡＮＤゲート５１で除去さ
れて、出力ＯＵＴ側には現れない。
【０３４９】(iv) ３Ｂ側 第９周期目ｔ９〜第１０周
期目ｔ１０ 続いて、第９周期目ｔ９においては、再びＳＥＴ−Ｂ１
（図１８の(21)）が到来するので（図１８のｒ２点）、
ＲＳ−ＦＦ６がセットされる。ＲＳ−ＦＦ６のＱ出力
（図１８の(22)）はＡＮＤゲート５１の入力になると共
に、ＯＲゲート７を通して３Ｂ側の遅延ライン発振器４
１に加わり、これを発振させ、また、カウンタ４７をク
リア解除して、発振巡回数のカウントを開始させる。
【０３５０】カウンタ４７のカウント値が、上記演算回
路４９の出力値（１周期の長さＴの１／２の値）に一致
すると（図１８のｓ２点）、再び一致回路５０から一致
出力ＳＢ１が発生される。この一致出力ＳＢ１によりＲ
Ｓ−ＦＦ６がリセットされるので、ＲＳ−ＦＦ６のＱ出
力（図１８の(22)）が立ち下がり、パルスＰ８の形でＡ
ＮＤゲート５１の入力となる。
【０３５１】従って、このパルスＰ８と一致出力ＳＢ１
とＴＲＩＧ−ＳＴＯＰＢとを３入力とするＡＮＤゲート
５１からは、一致出力ＳＢ１が出力ＡＮＤ−Ｂ１（図１
８の(25)）として発生され、ＯＲゲート５３を通してＤ
−ＦＦ５４のクロック入力となる。
【０３５２】Ｄ−ＦＦ５４はＳＥＴ−Ｂ１により毎回プ
リセットされているので、上記一致出力ＳＢ１に対応す
る短パルスＡＮＤ−Ｂ１（図１８の(25)）がＤ−ＦＦ５
４にクロック入力として加わると、その時点でＤ−ＦＦ
５４のＱ出力が反転し、出力端子ＯＵＴにパルスＰ８′
として現れる。
【０３５３】かくして、Ｄ−ＦＦ５４のＱ出力から、外
部トリガ信号ＥＸＴ−ＴＲＩＧに同期し、かつ、外部入
力クロックＥＸＴ−ＣＫと同一周期Ｔを持つディジタル
クロック信号Ｐ５′，Ｐ６′，Ｐ７′，Ｐ８′…が得ら
れる。しかも、その波形は必ずデューティー５０％に修
正されたものとなっている。
【０３５４】この同期化とデューティー修正の作用効果
は、入力クロックＣＫのデューティーが５０％の前後で
又はそれ以上にふらついている場合でも、得ることがで
きる。従って、ディジタル波形の整形をもともなう外部
同期回路として非常に有効であり、半導体能動素子の動
作可能領域を非常に高い周波数まで延ばすことができ
る。
【０３５５】（ｄ）Ａ側の動作（トリガＧ３後） (i) ４Ａ側 第１０周期目ｔ１０〜第１１周期目ｔ１１ 図１７の例では、入力クロック信号ＣＫの第１０周期目
ｔ１０で第３の外部トリガ信号Ｇ２が到来する。しか
も、ＳＥＴ−Ｂ１により開始した５０％デューティー位
置の計測中に外部トリガ信号Ｇ２が到来したケースとな
っている。
【０３５６】外部トリガ信号Ｇ３が到来すると、タイミ
ング発生回路３０１内部のＤ−ＦＦが反転し、これによ
り外部トリガ区画信号ＴＲＩＧ−ＳＴＯＰＡがＨ、ＴＲ
ＩＧ−ＳＴＯＰＢがＬの状態に切り替わる。このため、
Ｂ系統のＤ−ＦＦ３３２に属するＡＮＤゲート３３５，
３３６（ＳＥＴ−Ｂ１，ＳＥＴ−Ｂ２）は禁止され、こ
れに代わってＡ系統のＤ−ＦＦ３３１に属するＡＮＤゲ
ート３３３，３３４（ＳＥＴ−Ａ１，ＳＥＴ−Ａ２）が
能動となる。
【０３５７】この時点で動作回路切替信号ＢＬＯＣＫ−
ＳＥＬがＨであったかＬであったかに応じ、ＳＥＴ−Ａ
１，ＳＥＴ−Ａ２のいずれかが発生する。本例では図１
５の(15)(17)に示すように、まずＳＥＴ−Ａ２（図１５
のｄ３，ｆ３）が発生する。
【０３５８】このＳＥＴ−Ａ２（図１７の(7)）を受け
て、ＲＳ−ＦＦ８がセットされる（図１７のｄ３点）。
ＲＳ−ＦＦ８のＱ出力（図１７の(17)）はＡＮＤゲート
５２に入力されると共に、ＯＲゲート９を通してデュー
ティー決定回路４Ａ側の遅延ライン発振器４１に加わ
り、これを発振させる。また、ＲＳ−ＦＦ８のＱ出力
は、ＯＲゲート９を通して４Ａ側のカウンタ４７のクリ
アＣＬに加わってクリア解除するので、発振の巡回数の
カウントが開始される。
【０３５９】なお、１周期Ｔの測定は常に行われている
ので、演算回路４９における５０％デューティーに相当
する演算結果は、既に一致回路５０に入力されている。
【０３６０】カウンタ４７のカウント値が歩進的に増加
して行き、上記演算回路４９の出力している値（１周期
の長さＴの１／２の値）に一致した瞬間（図１７のｅ３
点）、一致回路５０から一致出力ＳＡ２が発生される。
【０３６１】この一致出力ＳＡ２により、ＲＳ−ＦＦ８
がリセットされ、そのセットＱ出力（図１７の(17)）が
立ち下がり、パルスＰ９の形でＡＮＤゲート５２の入力
となる。このパルスＰ５と一致出力ＳＡ２と外部トリガ
区画信号ＴＲＩＧ−ＳＴＯＰＡとを３入力としているＡ
ＮＤゲート５２からは、一致出力ＳＡ２が幅の狭いパル
スＡＮＤ−Ａ２（図１７の(20)）となって発生され、Ｏ
Ｒゲート５３を通してＤ−ＦＦ５４のクロック入力とな
る。
【０３６２】Ｄ−ＦＦ５４はＳＥＴ−Ａ２により毎回プ
リセットされているので、上記一致出力ＳＡ２に対応す
る短パルスＡＮＤ−Ａ２（図１７の(20)）がＤ−ＦＦ５
４にクロック入力として加わると、その都度Ｄ−ＦＦ５
４のＱ出力が反転（立ち下げ動作）し、出力端子ＯＵＴ
にパルスＰ９′として現れる。
【０３６３】一方、上記トリガＧの到来した時点では、
まだＢ２側のＳＲ−ＦＦ８のＱ出力が、第１０周期目ｔ
１０における前回のＳＥＴ−Ｂ２（図１８のｄ２）によ
り立ち上がったままであり、従ってＢ２側のＳＲ−ＦＦ
８がリセットされるまで５０％デューティー位置を実測
中である。
【０３６４】このため、何も工夫しないとすると、ＳＥ
Ｔ−Ｂ２（図１８のｄ２）から数えた５０％デューティ
ー位置にて、一致出力ＳＢ２（図１８のｗ点）が現れ、
これにより出力が立ち下がってしまう。すなわち、新し
いトリガＧ３に同期せず、従前のトリガＧ２に同期した
位置で、出力ＯＵＴが立ち下がってしまうことになる。
【０３６５】そこで、ＡＮＤゲート５２には、ＴＲＩＧ
−ＳＴＯＰＡが加えられ、Ａ側で動作している場合には
Ｂ側で発生する一致信号ＳＢ２が出力側に影響しないよ
うに、当該ＡＮＤゲートを禁止している。
【０３６６】同様の理由から、Ａ側のＡＮＤゲート５１
には外部トリガ区画信号ＴＲＩＧ−ＳＴＯＰＡが加えら
れ、またＢ側のＡＮＤゲート５１，５２には外部トリガ
区画信号ＴＲＩＧ−ＳＴＯＰＢが加えられている。な
お、トリガＧ２が到来した第６周期目ｔ６の終わりで
も、一致信号ＳＡ２（図１７のｗ点）が生ずるが、これ
もＡ２側のＡＮＤゲート５２により除去され、出力に影
響を与えない。
【０３６７】(ii) ４Ａ側 第１１周期目ｔ１１〜第１
２周期目ｔ１２ 再びＳＥＴ−Ａ２（図１７の(7)）が到来すると（図１
７のｆ３点）、ＲＳ−ＦＦ８がセットされる。ＲＳ−Ｆ
Ｆ８のＱ出力（図１７の(17)）はＡＮＤゲート５２に入
力されると共に、ＯＲゲート９を通して４Ａ側の遅延ラ
イン発振器４１に加わり、これを発振させ、また、カウ
ンタ４７をクリア解除して、発振巡回数のカウントを開
始させる。
【０３６８】カウンタ４７のカウント値が、上記演算回
路４９の出力値（１周期の長さＴの１／２の値）に一致
すると（図１７のｇ３点）、再び一致回路５０から一致
出力ＳＡ２が発生される。
【０３６９】この一致出力ＳＡ２の発生した時点でＲＳ
−ＦＦ８のＱ出力（図１７の(17)）は立ち下がり、パル
スＰ１０の形でＡＮＤゲート５２の入力となる。従っ
て、このパルスＰ１０と一致出力ＳＡ２と外部トリガ区
画信号ＴＲＩＧ−ＳＴＯＰＡとを３入力とするＡＮＤゲ
ート５２からは、一致出力ＳＡ２（ＡＮＤ−Ａ２；図１
７の(20)）が出力され、ＯＲゲート５３を通してＤ−Ｆ
Ｆ５４のクロック入力となる。
【０３７０】Ｄ−ＦＦ５４はＳＥＴ−Ａ２により毎回プ
リセットされているので、上記一致出力ＳＡ２に対応す
る短パルスＡＮＤ−Ａ２（図１７の(20)）がＤ−ＦＦ５
４にクロック入力として加わると、その時点でＤ−ＦＦ
５４のＱ出力が反転し、出力端子ＯＵＴにパルスＰ１
０′として現れる。
【０３７１】要するに、上記の出力パルスＰ９′，Ｐ１
０′のうち、出力パルスＰ９′は、第１０周期目ｔ１０
における前回のＳＥＴ−Ｂ２（図１７のｄ２点）に同期
して立ち上がり、外部トリガ信号ＥＸＴ-ＴＲＩＧ（ト
リガＧ３）の到来後、一致信号ＳＢ２（図１７のｅ３
点）で立ち下がる信号となる。
【０３７２】この立ち下がり位置は、外部トリガ信号Ｅ
ＸＴ-ＴＲＩＧの到来後と同時に入力クロック信号ＥＸ
Ｔ-ＣＫが立ち上がったとした場合に、そのデューティ
ー５０％信号の位置と一致する。
【０３７３】また、上記の出力パルスＰ１０′は、外部
トリガ信号ＥＸＴ-ＴＲＩＧに同期して立ち上がり、か
つ、外部入力クロックＣＫと同一周期Ｔを持つディジタ
ルクロック信号であり、結果的に入力クロック信号ＥＸ
Ｔ-ＣＫを外部トリガ信号ＥＸＴ-ＴＲＩＧに完全に同期
させたものとなっている。しかも、その波形はデューテ
ィー５０％のものとなっている。
【０３７４】(iii) ３Ａ側 第１２周期目ｔ１２〜第１
３周期目ｔ１３ 上記４Ａ側の動作に対し、３Ａ側（Ａ系統の第１のデュ
ーティー決定回路３Ａ側）でも２周期遅れて同じ動作が
行われる。すなわち、発振、カウント、演算、一致の動
作による１周期の測定が行われており、第１２周期目ｔ
１２において、ＳＥＴ−Ａ１（図１７の(6)）が発生す
ると、ＲＳ−ＦＦ６がセットされる（図１７のｋ３
点）。
【０３７５】ＲＳ−ＦＦ６の出力Ｑ（図１７の(10)）は
ＡＮＤゲート５１に入力されると共に、ＯＲゲート７を
通して３Ａ側（デューティー決定回路３Ａ側）の遅延ラ
イン発振器４１に加わりこれを発振させ、また、３Ａ側
のカウンタ４７のクリアＣＬに加わってカウント動作を
開始させる。
【０３７６】カウンタ４７のカウント値が歩進的に増加
して行き、上記演算回路４９の出力している値（１周期
の長さＴの１／２の値）に一致した瞬間（図１７のｑ３
点）、一致回路５０から一致出力ＳＡ１が発生される。
【０３７７】この一致出力ＳＡ１は、ＲＳ−ＦＦ６のリ
セット入力端子Ｒに入力され、同フリップフロップをリ
セットさせる。従って、この一致出力ＳＡ１の発生した
時点でＲＳ−ＦＦ６の出力Ｑ（図１７の(10)）は立ち下
がり、パルスＰ１１の形でＡＮＤゲート５１の入力とな
る。
【０３７８】従って、このパルスＰ１１と一致出力ＳＡ
１とＴＲＩＧ−ＳＴＯＰＡとを３入力としているＡＮＤ
ゲート５１からは、一致出力ＳＡ１が出力ＡＮＤ−Ａ１
（図１７の(14)）として発生され、ＯＲゲート５３を通
してＤ−ＦＦ５４のクロック入力となる。但し、正確に
は、出力ＡＮＤ−Ａ１は一致出力ＳＡ１の前縁にて発生
される短パルスである。
【０３７９】Ｄ−ＦＦ５４はＳＥＴ−Ａ１により毎回プ
リセットされているので、上記一致出力ＳＡ１に対応す
る短パルスＡＮＤ−Ａ１（図１７の(14)）がＤ−ＦＦ５
４にクロック入力として加わると、その時点でＤ−ＦＦ
５４のＱ出力が立ち下がり、出力端子ＯＵＴにパルスＰ
１１′として現れる。
【０３８０】なお、第９周期目ｔ９，第１１周目ｔ１１
等で発生する一致パルスＳＡ１及びＳＡ２（図１７のｕ
１，ｕ２）は、ＲＳ−ＦＦ６,８のＱ出力がＬに落ちて
いる間に発生されるので、ＡＮＤゲート５１,５２には
出力が現れず、Ｄ−ＦＦ５４が切り替わらない。従っ
て、Ａ１側又はＡ２側が測定区間にあるとき発生する一
致パルスｕ１，ｕ２の影響はＡＮＤゲート５１,５２で
除去されて、出力ＯＵＴ側には現れない。
【０３８１】(iv) ３Ａ側 第１３周期目ｔ１３〜第１
４周期目ｔ１４ 続いて、第１３周期目ｔ１３においては、再びＳＥＴ−
Ａ１（図１７の(6)）が到来するので（図１７のｒ３
点）、ＲＳ−ＦＦ６がセットされる。そして、カウンタ
４７のカウント値が、演算回路４９の出力値（１周期の
長さＴの１／２の値）に一致すると（図１７のｓ３
点）、再び一致回路５０から一致出力ＳＡ１が発生され
る。
【０３８２】従って、Ｄ−ＦＦ５４のＱ出力から、外部
トリガ信号ＥＸＴ−ＴＲＩＧに同期し、かつ、外部入力
クロックＥＸＴ−ＣＫと同一周期Ｔを持つディジタルク
ロック信号Ｐ９′，Ｐ１０′，Ｐ１１′，Ｐ１２′…が
得られる。しかも、その波形は必ずデューティー５０％
に修正されたものとなっている。
【０３８３】この同期化とデューティー修正の作用効果
は、入力クロックＣＫのデューティーが５０％の前後で
又はそれ以上にふらついている場合でも、得ることがで
きる。従って、ディジタル波形の整形をもともなう外部
同期回路として非常に有効であり、半導体能動素子の動
作可能領域を非常に高い周波数まで延ばすことができ
る。
【０３８４】但し、図１７の例では、一致出力ＳＡ１の
発生と同時に第４の外部トリガＧ４が入力されているた
め、Ｐ１２′は前回のものとの連続した長さのものとな
る。
【０３８５】以下同様にして、第１４周期目ｔ１４以降
についても外部トリガ信号ＥＸＴ−ＴＲＩＧが入力され
る度に、これに同期した位置から出力パルスを立ち上
げ、入力クロック信号ＥＸＴ−ＣＫの１周期の丁度半分
の位置に来た時点で出力パルスを立ち下げる動作を行
い、結果的に入力クロック信号ＥＸＴ−ＣＫを外部トリ
ガ信号ＥＸＴ−ＴＲＩＧに同期させる。
【０３８６】（９）他の基本形態 上記基本形態では、幅作成回路５にプリセット可能なＤ
−ＦＦ５４を用いたが、図２０に示すように、Ｄ−ＦＦ
５４の代わりに出力用のＯＲゲート５６を設け、このＯ
Ｒゲート５６により、上記各デューティー決定回路３
Ａ，４Ａ，３Ｂ，４Ｂに前置されたＳＲ−ＦＦ６，８の
Ｑ出力を取り出すことにより、所望の出力（図１８の(3
3)）を得ることができる。
【０３８７】この基本形態についての動作は説明を省略
するが、前置フリップフロップ６，８のＱ出力、つまり
図１７及び図１８におけるＲＳ−ＦＦ−Ａ１−Ｑ（Ｐ
３，Ｐ４、Ｐ１１，Ｐ１２）、ＲＳ−ＦＦ−Ａ２−Ｑ
（Ｐ１，Ｐ２、Ｐ９，Ｐ１０），ＲＳ−ＦＦ−Ｂ１−Ｑ
（Ｐ７，Ｐ８）、ＲＳ−ＦＦ−Ｂ２−Ｑ（Ｐ５，Ｐ６）
を単純に合成したものであり、これらの前置フリップフ
ロップ６，８のＱ出力がそのまま出力として取り出され
る所に特徴がある。このように構成することの利点は、
図１０の場合よりも回路が簡単になることにある。
【０３８８】また、上記基本形態では、図１９（ａ）に
示す入力クロック信号ＥＸＴ−ＣＫの１周期を単位とす
る波形のＣＫＦＡ，ＣＫＦＢを用いたが、図１９（ｂ）
に示す２周期を単位とする波形のＣＫＦＡ，ＣＫＦＢを
用いることもできる。
【０３８９】以上を要約すれば、次のようになる。
【０３９０】（Ａ）入力信号がデューティー５０％のも
のであるかどうかを問わず、デューティー５０％の波形
に整形されて出力される波形整形回路を提供するという
目的を達成するために、タイミング発生回路２で作成さ
れたタイミング信号を受けて、出力すべきクロック信号
のデューティー５０％のタイミング位置を決定し指示す
るデューティー決定回路を設け、これを入力クロック信
号ＣＫの１周期Ｔの整数倍の間隔ごとに到来する第１の
周期において１周期の長さを計測する周期測定回路１０
と、その値を基に１周期の半分の長さを算出する演算回
路１９と、上記間隔内の第２の各周期においてその長さ
の計測を実行する実測回路２０と、当該計測値が上記算
出された値と一致したとき一致信号を上記デューティー
５０％のタイミング位置として出力する一致回路２８と
で構成し、入力クロック信号ＣＫの前縁に同期した信号
と、上記デューティー決定回路３で決定指示されたタイ
ミング位置とに基づき、上記デューティー５０％に相当
するパルス幅を持つクロック信号を作成して出力する
（図１参照）。
【０３９１】（Ｂ）入力クロック信号を外部トリガ信号
に同期させることができる、構成が簡単で、しかも入力
ディジタル信号がデューティー５０％の波形に整形され
て出力される実用的な外部同期方法を提供するという目
的を達成するために、外部トリガ信号ＥＸＴ−ＴＲＩＧ
に同期した内部トリガ信号ＩＮＴ−ＴＲＩＧを、次の外
部トリガ信号ＥＸＴ−ＴＲＩＧが到来するまでの間に、
入力クロック信号の周期Ｔで多数作成し、これを第１の
デューティー決定回路３と第２のデューティー決定回路
４とに時間的に前後して分けて与え（ＳＥＴ−Ａ１，Ｓ
ＥＴ−Ａ２）、交互に、内部トリガ信号の位置から入力
クロック信号の周期のデューティー５０％に対応するタ
イミング位置を計測し、内部トリガ信号ＳＥＴ−Ａ１，
ＳＥＴ−Ａ２の位置で出力パルスを立ち上げ、上記計測
されたデューティー５０％に対応するタイミング位置Ｓ
Ａ１，ＳＡ２で出力パルスを立ち下げる（図７参照）。
【０３９２】（Ｃ）構成が簡単で、しかもデューティー
５０％の波形に整形されて出力される実用的な周波数逓
倍回路を提供するという目的を達成するために、タイミ
ング発生回路３０２で作成されたタイミング信号を受け
て、出力すべきクロック信号のデューティー５０％のタ
イミング位置を決定し指示するデューティー決定回路を
設け、これを入力クロック信号ＣＫの１周期Ｔの整数倍
の間隔ごとに到来する第１の周期において１周期の長さ
を計測し、その値を基にデューティー２５％，５０％，
７５％の位置に対応する値を算出し、上記間隔内の第２
の各周期においてその長さの計測を実行し、当該計測値
が上記算出された値と一致したときその都度一致信号Ｓ
Ａ１，ＳＡ２，ＳＡ３又はＳＢ１，ＳＢ２，ＳＢ３を出
力し、この一致信号と入力クロック信号ＣＫの前縁に同
期した信号ＳＥＴ−ＡＢとに基づき、周波数が入力クロ
ック信号の２倍で、デューティーが５０％であるクロッ
ク信号を作成して出力する（図９参照） ＜本発明によるデジタル波形整形回路＞上記の波形整形
回路によると、図１、図３及び図５を見ても分かるよう
に、その動作は基本的にまず、波形整形を行うべき入力
クロックＣＫの周期を測定し、測定した結果を利用し
て、周期の半分の位置で一致出力を出力し、入力クロッ
クＣＫをデューティー５０％の波形整形した信号に変換
している。本発明は、このような波形整形回路の改良技
術を提案するものであり、以下、本発明を上記基本形態
との相違点を中心にして説明する。
【０３９３】（ａ）周期測定 上記の基本形態においては、入力クロックＣＫの周期測
定は、その入力クロックの１周期で行っていたが、本発
明においては、周期測定を図２３の回路構成図に示すよ
うに、ｍ周期（ｍは２以上の整数）とすることを特徴と
している。前記図１、図３及び図５の基本形態におい
て、入力クロックＣＫを具体的にｍ周期による測定とす
るためには、図１、図３及び図５の中で示されたタイミ
ング発生回路２を構成する分周器の分周比を変更するこ
とが必要である。このような本発明によれば、入力クロ
ックＣＫの周期を長い時間かけて測定し、その平均値を
出すことになるので、入力クロックＣＫの周期の測定精
度が向上し、結果的に波形整形回路から得られる出力信
号の波形整形の精度を上げることができる。より具体的
には、デューティーをより精度良く、５０％に近づける
ことができるという優れた波形整形が可能となる。この
周期測定に付いて、以下の実施形態により具体的に説明
する。
【０３９４】（ａ−１）第１の実施形態…図２３、図２
４、図２７ 図１に示した波形整形回路を改良した本発明の実施形態
として、入力クロックＣＫの周期測定を２周期（ｍ＝
２）で行うものを、図２３及び図２４に示す。なお、図
２３は、デジタル波形整形回路の構成を示し、図２４
は、図２３の回路の動作を示すタイムチャート、図２７
はタイミング発生回路を示すものである。
【０３９５】この第１実施形態では、図１の基本形態か
ら、以上のことを踏まえて、入力クロックＣＫを１／４
分周し、その結果入力クロックＣＫの周期の測定時間
を、入力クロックの２周期分に変更している。従って、
図２３の演算回路１９の演算値を図１の例とは異なり、
１／４とする必要がある。そのため、図２７に示す通
り、入力クロックＣＫを１／４分周する図２７のタイミ
ング発生回路２では、ＣＫＦ発生用の狭パルス作成回路
６０１、1/4ＣＫ発生用の1/4カウンタ７５４、及びＣＫ
Ｗ発生用のパルス幅拡幅回路６１２が並列に接続されて
いる。また、前記1/4カウンタ７５４には、1/4ＣＫＷ発
生用のパルス幅拡幅回路６１１が接続されている。
【０３９６】このような構成を有する第１実施形態で
は、まず、外部からの入力クロックＣＫの２周期の長さ
を測定し、その結果を図２８に示すタイミング発生回路
２によって１／４倍することにより、入力クロックＣＫ
の１／２周期を求める。そして、図２３に示す一致回路
２８は、タイミング発生回路２から得られた値と、第２
のカウンタ２７より得られた値とが等しい場合に、一致
出力ＳＡを出力する。
【０３９７】この動作過程において生成される信号をよ
り詳しく説明すると、図２４に示すように、ＣＫＦは、
ＣＫのエッジを取り出した（パルス幅を狭くした）波形
である。１／２ＣＫ及び１／４ＣＫは、それぞれ入力ク
ロックＣＫの１／２分周出力及び１／４分周出力であ
る。また、１／４ＣＫＷは、１／４ＣＫのパルス幅を若
干広げたパルスであり、１／４ＣＫＷのＨレベルの信号
を受けたＤＬ−ＯＳＣ１は、その期間発振する。１／４
ＣＫＷ出力の間、ＤＬ−ＯＳＣ１は発振を行い、その発
振出力を受けた第１のカウンタ１７は、そのＣＬ入力も
Ｈレベルであるため、カウント動作を行う。
【０３９８】入力クロックＣＫが２周期分到来したａ点
において、１／４ＣＫ出力が立ち下がると、１／４ＣＫ
の立ち下がりエッジにより、ラッチ１８が読み込み動作
を行い、第１のカウンタのカウント出力を読み込む。こ
の読み込まれたカウント数を、演算回路１９により１／
４倍し、その結果を一致回路２８に出力する。一致回路
２８では、演算回路１９により１／４倍された値と、Ｃ
ＫＷがＨレベルの区間ＤＬ−ＯＳＣ２が発振してその信
号を受けて徐々に増加する第２のカウンタのカウント数
とが一致すると、一致出力ＳＡを出力する。
【０３９９】このようにして、第１の実施形態によれ
ば、タイミング信号作成回路からの出力である１／２Ｃ
Ｋ及び１／２ＣＫＷ、つまり、入力クロックＣＫの測定
を行う時間が変わっても、正確な動作が可能となる。そ
の結果、第１実施形態では、周期測定の精度が原理的に
図１の基本形態よりも２倍高まり、結果的に出力信号の
波形整形の精度を２倍に上げる（デューティーを２倍精
度良く、５０％に近づける）ことが可能である。
【０４００】（ａ−２）第２実施形態…図２５、図２
６、図２８ 本発明における入力クロックＣＫの周期測定は、ｍ周期
（ｍは２以上の整数）で行うことができればよいので、
２周期には限定されない。すなわち、図２３に示したタ
イミング信号作成回路２から出力される1/mＣＫ及び1/m
ＣＫＷ、すなわち、入力クロックＣＫの周期の測定を行
うためにＤＬ−ＯＳＣ１を発振させてカウント数を計測
する区間信号は、あくまで、入力クロックＣＫの周期の
整数倍あれば良い。例えば、図２５では、図１の基本形
態から、更に入力クロックＣＫの周期の測定時間を、入
力クロックのｍ周期分に変更して、入力クロックＣＫは
１／Ｍ分周（Ｍは２以上の整数）している。従って、図
２５の演算回路１９の演算値は図１の例とは異なり、基
本的には１／（２ｍ）とする必要がある。図２６は、こ
の図２５の動作（Ｍ＝８としている）を示すチャートで
ある。この第２実施形態では、図２６のタイムチャート
に示すように、周期測定を、入力クロックＣＫの４周期
分（分周比は１／８分周）にわたって測定する。
【０４０１】なお、第２実施形態におけるタイミング発
生回路２の構成例を図２８に示す。すなわち、入力クロ
ックＣＫを１／Ｍ分周する図２８のタイミング発生回路
２は、ＣＫＦ発生用の狭パルス作成回路６０１、1/MＣ
Ｋ発生用の1/Mカウンタ７５９、及びＣＫＷ発生用のパ
ルス幅拡幅回路６１２が並列に接続されている。また、
1/Mカウンタ７５９には、1/MＣＫＷ発生用のパルス幅拡
幅回路６１１が接続されている。
【０４０２】この第２実施形態では、周期測定の精度が
原理的には図１の基本形態よりも、最大で２／Ｍ倍高ま
る。すなわち、この実施形態では、周期測定の精度が原
理的に図１の基本形態よりも、２倍高まり、結果的に出
力信号の、波形整形の精度を最大で２／Ｍ倍に上げるこ
とが可能である。
【０４０３】（ａ−３）第３実施形態…図２９〜図３１ 図３に示した波形整形回路を改良した本発明の第３実施
形態を図２９〜図３１に示す。なお、図２９はタイミン
グ発生回路２の構成、図３０はデューティー決定回路
３，４及び幅作成回路５等の構成を示し、図３１は、図
２９及び図３０の回路の動作を示すタイムチャートであ
る。なお、図２９と図３０は、同一信号名のライン同士
が接続されて、本実施形態の波形整形回路を構成する。
この第３実施形態は、図３に示したタイミング発生回路
２を構成する分周器の分周比を１／３としたものであ
る。但し、入力クロックＣＫの測定は１周期で行ってい
る。
【０４０４】図３１を見ても分かるように、この実施形
態では、１／２よりも大きな分周比であるにもかかわら
ず、入力クロックＣＫの周期の測定時間を、従来のまま
のため、入力クロックＣＫの周期の測定精度は高まって
いない。そのため、出力のデューティーを５０％により
近づける為の精度の向上は、計られていない。
【０４０５】（ａ−４）第４実施形態…図３２、図３
０、図３３ 図３に示した波形整形回路を改良した本発明の第４実施
形態を図３２及び図３３に示す。この図３２はタイミン
グ発生回路２の構成を示すもので、この図３２のタイミ
ング発生回路２と前記図３０に示すデューティー決定回
路３，４及び幅作成回路５等が、図中同一信号名のライ
ン同士で接続されて、本発明の第４実施形態を構成して
いる。また、図３３は、図３２及び図３０の回路の動作
を示すタイムチャートである。
【０４０６】この第４実施形態は、図２９と図３０の組
み合わせの回路での第３実施形態とは異なり、タイミン
グ発生回路２で入力クロックＣＫを１／３分周した結
果、入力クロックＣＫの周期の測定時間は、従来の２倍
となっている。そのため、入力クロックＣＫの周期の測
定精度は２倍に高まっている。この実施形態では、出力
信号の波形整形の精度を入力クロックＣＫの分周比にか
かわらず、図３の基本形態の２倍に上げることが可能で
ある。
【０４０７】（ａ−５）第５実施形態…図３４，図３５ この第５実施形態は、図３４のタイミング発生回路２と
図３５のデューティー決定回路３，４及び幅作成回路５
等が、図中同一信号名のライン同士で接続されたもので
ある。この第５実施形態は、前記図２９と図３０の組み
合わせの回路（第３実施形態）及び図３２と図３０の組
み合わせの回路（第４実施形態）で、タイミング発生回
路２の内部で、入力クロックＣＫを分周するカウンタ７
５９の分周比を一般化した場合の実施形態を示す。図２
９から図３３までの説明でも分かるように、カウンタ７
５９の分周比を高め、周期の測定時間を長くすることが
できれば、入力クロックの周期の測定精度は高めること
ができ、結果的に出力のデューティーをより５０％に近
づけることが可能となる。
【０４０８】（ａ−６）第６実施形態…図３６ 図５に示した波形整形回路を改良した本発明の第６実施
形態を、図３６〜図３８に示す。この第６実施形態は、
図５に示したタイミング発生回路２を構成する分周器の
分周比を１／４としたものである。なお、図３６はタイ
ミング発生回路２の構成、図３７はデューティー決定回
路３，４、幅作成回路５等の構成を示し、図３８は図３
６の回路の動作を示すタイムチャート、図４９は図３７
の回路の動作を示すタイムチャートである。
【０４０９】この第６実施形態は図５の基本形態とは異
なり、タイミング発生回路２で入力クロックＣＫを１／
４分周し、入力クロックＣＫの周期の測定時間を従来の
２倍長くすることにより入力クロックの周期の測定精度
を、図５の基本形態の２倍に高めることができ、結果的
に出力のデューティーを原理的に２倍の精度で、より５
０％に近づけることが可能となる。
【０４１０】（ｂ）実測回路及びデューティー決定回路
の段数 前記図１の基本形態における実測回路２０は１段のみの
構成となっているが、本発明においては、これをｍ段
（ｍは２以上の整数）の構成とすることを特徴としてい
る。また、図３及び図５で示す基本形態においては、デ
ューティー決定回路３、４が２組の構成となっている
が、これを３組以上の回路構成としても良い。このよう
にすると、例えば入力クロックＣＫの周期が突然大きく
変動（周期の半分以上の変動）するような場合であって
も、瞬時に、その入力クロックＣＫに対応した出力が取
り出せるというメリットが生ずる。かかる技術思想に基
づいた本発明の実施形態を、以下に示す。
【０４１１】（ｂ−１）第７実施形態…図４０ 図４０に示す第７実施形態は、前記図１の構成を変更
し、実測回路２０，２０Ｂを２段構成とし、これに対応
して一致回路２８，２８Ｂを設けたものである。そし
て、これら一致回路２８，２８Ｂと幅作成回路５との間
にＯＲゲート２８Ｏを設けている。このような構成であ
っても、前記図１の基本形態と同様に、出力信号として
デューティー５０％に近づける信号を得ることが可能で
ある。また実測回路２０の段数を、更に増加することも
可能である。
【０４１２】（ｂ−２）第８実施形態…図４１〜図４４ 図３の波形整形回路を変形してなる本発明の第８実施形
態を図４１〜図４４に示す。この第８実施形態は、図４
１に示すタイミング発生回路２と図４２に示すデューテ
ィー決定回路３，４及び幅作成回路５等とが組み合わせ
て構成されており、図中同一信号名のライン同士は接続
されている。また、図４３及び図４４はこの組み合わせ
の回路における各部の動作を示すタイミングチャートで
ある。この第８実施形態は図３の構成を変更し、３段の
デューティー決定回路３，４，４Ｃを設けたものであ
る。また、それに合わせて、タイミング発生回路２は、
デューティー決定回路４の数に合わせて、タイミング信
号ＳＥＴ−Ａ，ＳＥＴ−Ｂ，ＳＥＴ−Ｃ，1/2ＣＫＡ，1
/2ＣＫＢ，1/2ＣＫＣ，ＷＣ−Ａ，ＷＣ−Ｂ，ＷＣ−Ｃ
を作成し、出力するように構成した。
【０４１３】この場合、タイミング信号ＳＥＴ−Ａを出
力するＯＲゲート７１４には、第１と第２のＪＫ−ＦＦ
７８１，７８２の端子ＱＮからの出力をＯＲゲート７２
１及びインバータ７０２を介して与えている。タイミン
グ信号ＳＥＴ−Ｂを出力するＯＲゲート７１５には第２
のＪＫ−ＦＦ７８２の端子ＱＮの出力を、タイミング信
号ＳＥＴ−Ｃを出力するＯＲゲート７１５Ｃには第１の
ＪＫ−ＦＦ７８１の端子ＱＮの出力を与えている。タイ
ミング信号1/2ＣＫＡを出力するＯＲゲート７１６とＷ
Ｃ−Ａを出力するＯＲゲート７１８には、第１と第２の
ＪＫ−ＦＦ７８１，７８２の端子ＱＮからの出力をＯＲ
ゲート７２１を介して与えている。タイミング信号1/2
ＣＫＢを出力するＯＲゲート７１７及びＷＣ−Ｂを出力
するＯＲゲート７１９には、第１のＪＫ−ＦＦの端子Ｑ
からの出力を、さらにタイミング信号1/2ＣＫＣを出力
するＯＲゲート７１７ＣとＷＣ−Ｃを出力するＯＲゲー
ト７１７Ｃと７１９Ｃには、第２のＪＫ−ＦＦ７８２の
端子Ｑからの出力を与えている。
【０４１４】このような構成であっても、図３の基本形
態と同様、出力信号としてデューティー５０％に近づけ
る信号を得ることが可能である。なお、デューティー決
定回路４の段数を、更に増加することも可能である。
【０４１５】（ｂ−３）第９実施形態…図４５、図４
２、図４６ 図３の波形整形回路を変形してなる本発明の第９実施形
態を図４５、図４２及び図４６に示す。この第９実施形
態は、図４５に示すタイミング発生回路２と図４２に示
すデューティー決定回路３，４及び幅作成回路５等とが
組み合わせて構成されており、図中同一信号名のライン
同士は接続されている。また、図４６はこの組み合わせ
の回路における各部の動作を示すタイミングチャートで
ある。
【０４１６】この第９実施形態は、前記第８実施形態と
同様に図３の構成を変更し、３段のデューティー決定回
路３，４，４Ｃを設けたものであるが、前記第８実施形
態とはタイミング発生回路２の構成が異なる。すなわ
ち、第９実施形態では、デューティー決定回路４の数に
合わせて、タイミング信号ＳＥＴ−Ａ，ＳＥＴ−Ｂ，Ｓ
ＥＴ−Ｃ，1/2ＣＫＡ，1/2ＣＫＢ，1/2ＣＫＣ，ＷＣ−
Ａ，ＷＣ−Ｂ，ＷＣ−Ｃを作成し、出力するに当たっ
て、各タイミング信号を出力するＯＲゲート７１４，７
１７，７１９に第１のＪＫ−ＦＦ７８１の端子Ｑからの
出力を与え、ＯＲゲート７１５，７１７Ｃ，７１９Ｃに
第１と第２のＪＫ−ＦＦ７８１，７８２の端子ＱＮから
の出力をＯＲゲート７２１を介して与えている。
【０４１７】このような構成であっても、図３の基本形
態と同様、出力信号としてデューティー５０％に近づけ
る信号を得ることが可能である。なお、デューティー決
定回路４の段数を、更に増加することも可能である。
【０４１８】（ｂ−４）第１０実施形態…図４８、図４
９ 第１０実施形態は、前記第９実施形態におけるデューテ
ィー回路をより多段に設けたもので、図４８はタイミン
グ発生回路２部分、図４９は多段のデューティー回路及
び幅作成回路５等を示すものであって、両者は同一の信
号名同士のラインにより接続されている。この実施形態
のタイミング発生回路２においては、狭パルス発生回路
６０１の出力をタイミング信号ＳＥＴ−Ａ〜ＳＥＴ−Ｙ
を出力するための第１の制御ゲート７１４Ａに与えるて
いる。また、1/MＣＫＡ〜1/MＣＫＹを出力する第２の制
御ゲート７１６には1/Mカウンタ７５９からの1/MＣＫ
を、ＷＣ−Ａ〜ＷＣ−Ｙを出力する第３の制御ゲート７
１８Ａにはパルス幅拡幅回路６１３からの出力を与えて
いる。さらに、入力クロックＣＫと1/Mカウンタ７５９
からの出力を受けた1/Yカウンタ７５８の出力を、タイ
ミングゲート作成回路７２５に入力し、このタイミング
ゲート作成回路７２５で得られたタイミング信号を各制
御ゲート７１４Ａ，７１６Ａ，７１８Ａに出力してい
る。
【０４１９】このような構成を有する第１０実施形態に
おいては、図４８のタイミング発生回路２の各制御ゲー
トから出力されたタイミング信号が、図４９の各段のデ
ューティー回路４〜４Ｙに入力される。そして、各段の
デューティー回路４〜４Ｙの出力を幅作成回路５を構成
するＯＲゲート５Ｂに導き、希望する出力信号を得る。
このようにデューティー回路を多段設けることによって
も、出力信号としてデューティー５０％に近づけること
が可能になる。
【０４２０】（ｂ−５）第１１実施形態…図４５、図４
７、図４１ 図５の波形整形回路を変形してなる本発明の第１０実施
形態を図４５及び図４７に示す。この第１１実施形態
は、図４５に示すタイミング発生回路２と図４７に示す
デューティー決定回路３，４及び幅作成回路５等とが組
み合わせて構成されており、図中同一信号名のライン同
士は接続されている。なお、この図４７の回路は、図４
１の回路と組み合わせても良い。
【０４２１】この第１１実施形態は、前記第９実施形態
と同様に、３段のデューティー決定回路３，４，４Ｃを
設けたものであるが、幅作成回路５にプリセット可能な
ＰＤ−ＦＦ５Ｃを設けている点で相違する。また、この
ＰＤ−ＦＦ５Ｃの前段に設ける第１と第２のＯＲゲート
５ｄ，３３が、３段のデューティー回路３，４，４Ｃか
らの出力をの入力するように構成されている。このよう
な構成であっても、図５の基本形態と同様、出力信号と
してデューティー５０％に近づける信号を得ることが可
能である。
【０４２２】（ｂ−６）第１２実施形態…図４８、図５
０ 第１２実施形態は、前記第１１実施形態のデューティー
回路の段数をさらに多段に構成したものである。なお、
この第１２実施形態では、タイミング発生回路２は、前
記第１０実施形態で使用したものと同じ図４８の回路が
使用されている。また、多段のデューティー回路につい
ては、その幅作成回路５への出力部分がプリセット可能
なＰＤ−ＦＦ５Ｃとなっている点で、前記第１０実施形
態とは異なるが、その他の構成は共通である。さらに、
その作用については、前記第５図の基本形態と同様であ
る。このように幅作成回路５にＰＤ−ＦＦを使用して、
デューティー回路を多段に設けた場合でも、図５の基本
形態と同様に、出力信号としてデューティー５０％に近
づけることができる。
【０４２３】（ｃ）リセット信号…図５１、図５２ 図３及び図５の基本形態では、利用する入力クロックＣ
Ｋの半分の周期で、既に都合良く一致出力が得られるも
のとして動作の説明を行っていたが、それはあくまで、
理想の状態での動作である。もし仮に、図３及び図５の
デューティー決定回路３または４を構成するラッチ回路
１８が、利用する入力クロックＣＫの周期に比べて非常
に大きなカウント値を電源投入直後、既にラッチしてい
たと仮定すると、入力クロックＣＫの半分の周期の時点
で一致出力が得られず、結果いつまでも所望のデューテ
ィー５０％のクロックＣＫが得られないという問題があ
った。
【０４２４】そこで、本発明においては、基本形態のタ
イミング発生回路２を改善して、電源投入直後に、理想
的な初期状態を設定できるように改善した。すなわち、
図５１及び図５２は、電源入力後、一定時間ｔｒの間、
Ｌレベルの信号ＰＯＷＥＲＯＮ ＲＥＳＥＴ信号を出力
させることが可能な、パワ−ＯＮリセット信号発生回路
８１０並びにその動作を示すものである。本発明は、前
記の問題に対処するため、例えばタイミング発生回路２
の構成要素として、このパワ−ＯＮリセット信号発生回
路８１０を組み合わせ多ものである。以下、このパワ−
ＯＮリセット信号発生回路８１０を組み込んだ本発明の
実施形態を具体的に説明する。
【０４２５】（ｃ−１）第１３実施形態…図５３、図５
４ 第１３実施形態は、図５３のタイミング発生回路２と図
５４のデューティー回路及び幅作成回路５等の回路とを
組み合わせてなるものであって、これら２つの回路は同
一信号名同士で接続される。第１３実施形態は、前記図
３の基本形態に対して、タイミング発生回路２に図５３
のようなパワ−ＯＮリセット信号発生回路８１０を組み
込んだものである。また、各デューティー回路３，４の
前段に設けられたＲＳ−ＦＦ−ＡとＲＳ−ＦＦ−ＢのＲ
端子には、ＯＲゲート８１１，８１２が設けられ、この
ＯＲゲートにパワ−ＯＮリセット信号が入力されるよう
になっている。そのため、電源入力後、一定時間ｔｒの
間、Ｌレベルの信号ＰＯＷＥＲ ＯＮ ＲＥＳＥＴ信号
を出力させ、デューティー決定回路３のカウンタ１７を
一定時間ｔｒの間、強制的にクリア−（すなわち、カウ
ント値を全てＬレベル）に設定し、その間にラッチ１８
のデ−タが、必ず全てＬレベルに保持される状態とな
り、電源投入後ｔｒ時間経過後に、基本形態で説明した
通りの状態で動作が行われる。なお、デューティー決定
回路３の段数が２段以上となっても良く、その場合に
は、同様のＲＳ−ＦＦのリセット入力Ｒの前にＯＲ回路
を設け、図５４と同様の接続を行えばよい。
【０４２６】第１３実施形態においては、入力クロック
ＣＫの周期の測定を行う状態となる少し前に、周期測定
の動作を行う方のカウンタ１７の出力値を定期的に全て
零の状態にリセットさせることにより、図５７のタイム
チャートに示すように、入力クロックＣＫの変動に対し
ても問題なく動作が行える。その結果、デューティー決
定回路３または４を構成するラッチ回路１８において、
利用する入力クロックＣＫの周期に比べて非常に大きな
カウント値を電源投入直後、既にラッチしていたとして
も、入力クロックＣＫの半分の周期の時点で一致出力を
得ることができ、、電源投入直後に、理想的な初期状態
を設定できる。また、入力クロックＣＫの周期が短時間
に大幅に変動しても、上記と同様に、入力クロックＣＫ
の半分の周期の時点で一致出力を得ることができ、常に
所望のデューティー５０％のクロックＣＫが得られる。
【０４２７】（ｃ−２）第１４実施形態…図５３、図５
５ 第１４実施形態は、前記図５の基本形態におけるタイミ
ング発生回路２に、パワ−ＯＮリセット信号発生回路８
１０を組み込んだものである。すなわち、図５３のタイ
ミング発生回路２は前記第１３実施形態と同様にパワ−
ＯＮリセット信号発生回路８１０が設けられている。ま
た、図５５のデューティー回路３，４の前段に設けられ
たＲＳ−ＦＦ−ＡとＲＳ−ＦＦ−ＢのＲ端子には、ＯＲ
ゲート８１１，８１２が設けられ、このＯＲゲートにパ
ワ−ＯＮリセット信号が入力されるようになっている。
さらに、幅作成回路５は、前記図５の基本形態と同様
に、プリセット可能なＰＤ−ＦＦ５Ｃとなっている。
【０４２８】この第１４実施形態では、図５の基本形態
に対して、電源入力後、一定時間ｔｒの間、Ｌレベルの
信号ＰＯＷＥＲ ＯＮ ＲＥＳＥＴ信号を出力させ、デ
ューティー決定回路３のカウンタ１７を一定時間ｔｒの
間、強制的にクリア−（すなわち、カウント値を全てＬ
レベル）に設定し、その間にラッチ１８のデ−タが、必
ず全てＬレベルに保持される状態となり、電源投入後ｔ
ｒ時間経過後に、図５の基本形態通りの状態で動作が行
われる。なお、前記と同様に、デューティー決定回路３
の段数が２段以上となっても良く、その場合には、同様
のＲＳ−ＦＦのリセット入力Ｒの前にＯＲ回路を設け、
図５５と同様の接続を行えばよい。
【０４２９】（ｃ−３）第１５実施形態…図５６、図５
７、図５９ ところで、前記の基本形態では、入力クロックＣＫの周
期が途中で変更しないものとして、動作を考えていた
が、この入力クロックＣＫの周期が短時間に大幅に変動
すると、上記と同様の事態つまり、入力クロックＣＫの
周期に対して、逓倍内容に応じた所望の周期の時点で一
致出力が得られず、結果いつまでも所望の逓倍出力が得
られないという事態が想定される。この第１５実施形態
は、この入力クロックＣＫの変動に対しても問題なく動
作が行えるようにするため、タイミング発生回路２の構
成を若干変更し、入力クロックＣＫの周期の測定を行う
状態となる少し前に、周期測定の動作を行う方のカウン
タ１７の出力値を定期的に全て零の状態にリセットさせ
ている。
【０４３０】すなわち、第１５実施形態は、図５６に示
すタイミング発生回路２と、図５７に示すデューティー
回路３，４及び幅作成回路５等の回路とを組み合わせて
なるもので、両回路は同一信号名同士で接続されてい
る。この実施形態では、図５６に示すとおり、第１及び
第２のフリップフロップ７７１，７７２を備えた１／３
カウンタ７５３の後段にＪＫ−ＦＦ７８１を介して第
１、第２のリセット信号用のフリップフロップ（ＦＤ−
ＦＦ−Ａ，ＦＤ−ＦＦ−Ｂ）８１８と８１９を設けてい
る。そして、このＦＤ−ＦＦ−Ａ８１８，ＦＤ−ＦＦ−
Ｂ８１９の端子Ｑの出力信号を遅延回路及びＪＫ−ＦＦ
７８１からの出力と共に、ＡＮＤゲート８１５，８１６
に導くことにより、リセット信号ＲＥＳＥＴ−Ａ及びＲ
ＥＳＥＴ−Ｂを得ている。このリセット信号ＲＥＳＥＴ
−Ａ及びＲＥＳＥＴ−Ｂは、図５７に示すように、各デ
ューティー回路３，４の前段に設けられたＲＳ−ＦＦ−
ＡとＲＳ−ＦＦ−ＢのＲ端子の前段に設けられたＯＲゲ
ート８１１，８１２入力される。さらに、幅作成回路５
は、前記図３の基本形態と同様に、ＯＲゲート５ｂから
構成されている。
【０４３１】この第１５実施形態は、前記の問題点を踏
まえ、図３の基本形態に対して、一方のデューティー決
定回路がデューティーの決定動作を終了した後に、デュ
ーティー決定回路がクロックＣＫの周期の測定を行う前
までの間に毎回あるいは間欠的に、Ｌレベルの信号ＲＥ
ＳＥＴ信号を出力させ、デューティー決定回路３のカウ
ンタ１７を一定時間強制的にクリア−（すなわち、カウ
ント値を全てＬレベル）に設定し、その間にラッチ１８
のデ−タが、必ず全てＬレベルに保持される状態とな
り、デューティー決定回路がクロックＣＫの周期の測定
を行う時からは、従来通りの状態で周期の測定動作を行
うようにしたものである。図５９は、図５６と図５７と
を組み合わせて動作させた場合の各部の動作を示すタイ
ミングチャートである。なお、デューティー決定回路３
の段数が２段以上となっても良く、その場合には、同様
のＲＳ−ＦＦのリセット入力Ｒの前にＯＲ回路を設け、
図５７と同様の接続を行えばよい。
【０４３２】（ｃ−４）第１６実施形態…図６０、図５
７ 図６０は、タイミング発生回路２で、入力クロックＣＫ
の分周動作を変更した場合の構成を一般化して表したも
のである。第１６実施形態は、この図６０と図５７の回
路を組み合わせて動作させたものである。この場合、前
後の表示に若干の差はあっても、ＣＫＡ（この場合は１
／３ＣＫＡと１／ＭＣＫＡ）、ＣＫＢ、ＷＣ−Ａ及びＷ
Ｃ−Ｂ同士を接続する。また、タイミング発生回路２で
入力クロックＣＫの新たな分周比の設定を行った結果、
入力クロックＣＫの測定時間が長くなれば、その測定時
間に応じて、図５７の演算回路１９の演算値の設定も変
更する必要がある。
【０４３３】（ｃ−５）第１７実施形態…図５６、図５
８、図５９ 第１７実施形態は、前記図５に示す基本形態に前記第１
５実施形態を適用したもので、図５６に示すタイミング
発生回路２と、図５８に示すデューティー回路３，４及
び幅作成回路５等の回路とを組み合わせてなる。なお、
両回路は同一信号名同士で接続されている。この実施形
態では、図５６に示すとおり、第１及び第２のフリップ
フロップ７７１，７７２を備えた１／３カウンタ７５３
の後段にＪＫ−ＦＦ７８１を介して第１、第２のリセッ
ト信号用のフリップフロップ（ＦＤ−ＦＦ−Ａ，ＦＤ−
ＦＦ−Ｂ）８１８と８１９を設けている。そして、この
ＦＤ−ＦＦ−Ａ８１８，ＦＤ−ＦＦ−Ｂ８１９の端子Ｑ
の出力信号を遅延回路及びＪＫ−ＦＦ７８１からの出力
と共に、ＡＮＤゲート８１５，８１６に導くことによ
り、リセット信号ＲＥＳＥＴ−Ａ及びＲＥＳＥＴ−Ｂを
得ている。このリセット信号ＲＥＳＥＴ−Ａ及びＲＥＳ
ＥＴ−Ｂは、図５８に示すように、各デューティー回路
３，４の前段に設けられたＲＳ−ＦＦ−ＡとＲＳ−ＦＦ
−ＢのＲ端子の前段に設けられたＯＲゲート８１１，８
１２入力される。さらに、幅作成回路５は、前記図５の
基本形態と同様に、プリセット可能なＰＤ−ＦＦ５Ｃと
なっている。
【０４３４】この第１７実施形態は、前記の問題点を踏
まえ、図３の基本形態に対して、一方のデューティー決
定回路がデューティーの決定動作を終了した後に、デュ
ーティー決定回路がクロックＣＫの周期の測定を行う前
までの間に毎回あるいは間欠的に、Ｌレベルの信号ＲＥ
ＳＥＴ信号を出力させ、デューティー決定回路３のカウ
ンタ１７を一定時間強制的にクリア−（すなわち、カウ
ント値を全てＬレベル）に設定し、その間にラッチ１８
のデ−タが、必ず全てＬレベルに保持される状態とな
り、デューティー決定回路がクロックＣＫの周期の測定
を行う時からは、従来通りの状態で周期の測定動作を行
うようにしたものである。図５９は、図５６と図５８と
を組み合わせて動作させた場合の各部の動作を示すタイ
ミングチャートである。なお、デューティー決定回路３
の段数が２段以上となっても良く、その場合には、同様
のＲＳ−ＦＦのリセット入力Ｒの前にＯＲ回路を設け、
図５８と同様の接続を行えばよい。
【０４３５】（ｃ−４）第１８実施形態…図６０、図５
８ 図６０は、タイミング発生回路２で、入力クロックＣＫ
の分周動作を変更した場合の構成を一般化して表したも
のである。第１８実施形態は、この図６０と図５８の回
路を組み合わせて動作させたものである。この場合、前
後の表示に若干の差はあっても、ＣＫＡ（この場合は１
／３ＣＫＡと１／ＭＣＫＡ）、ＣＫＢ、ＷＣ−Ａ及びＷ
Ｃ−Ｂ同士を接続する。また、タイミング発生回路２で
入力クロックＣＫの新たな分周比の設定を行った結果、
入力クロックＣＫの測定時間が長くなれば、その測定時
間に応じて、図５８の演算回路１９の演算値の設定も変
更する必要がある。
【０４３６】（ｄ）周期測定用回路１０及び実測回路２
０…図６１ 図１の基本形態においては、周期測定回路１０の周期測
定を行うためのカウンタ１７及びラッチ１８が、回路固
有の遅延時間の為に周期測定が正確に行われず、その結
果クロックＣＫの半分の周期の時点で一致出力が得られ
ず、所望のデューティー５０％のクロックＣＫが得られ
ないという問題が生じる。図６１は上記の問題点を示す
タイミングチャートである。図１の基本形態において、
例えば図６１の１／２ＣＫの立ち下がり位置でラッチ１
８がラッチの動作を行うと、その時のラッチされたデ−
タは、カウンタ１７の各フリップフロップの遅延時間
（図６１ではｔｃｄ１、ｔｃｄ２、ｔｃｄ３、ｔｃｄ４
で表している）により、真の位置、図６１のＰＴＡだけ
でなく、図６１のＰＦＡの位置においても、同一のカウ
ント状態となることが分かる。
【０４３７】カウンタ１７の遅延時間の問題に対して
は、同期式のカウンタを使うことにより、同期式でない
カウンタよりも遅延時間を少なくすることが可能である
が、遅延時間そのものを零にすることはできない。ま
た、たとえ遅延時間を非常に小さくできたとしても、図
１で示した実施形態では、遅延時間の測定が正確に行わ
れなくなる頻度が減少するだけで、その不正確な測定の
発生を零にすることができない。また、カウンタ１７を
同期式のカウンタで構成することは、同期式でない場合
に比べ、回路構成が複雑になると共に、消費電力が大き
くなりやすい。
【０４３８】そこで、以上の問題を解決するため、本発
明においては、遅延ライン発信器１１の出力を、正負２
種類の位相段で動作する（立ち上がり及び立ち下がりの
２種類の位相段で動作する）２つのカウンタを用いて同
時期にカウントし、そのカウント結果も２つのラッチで
同時期にラッチする方法を用いる。また、ラッチにより
得られた値も２つの演算回路で演算し、一致回路も同様
に２つ用意することが考えられる。
【０４３９】以上は入力クロックＣＫの周期の測定の問
題であるが、実測回路２０においても同様の問題があ
る。すなわち、遅延ライン発信器２１の出力を受けたカ
ウンタ２７のカウント出力は、そのカウント動作におい
て固有の遅延時間のために本来のカウント値でない状態
が、カウント数の増加と共に度々非常に狭いパルス状に
発生することがある。ここでも上記と同様に、カウント
２７を、同期式のカウンタを使うことにより、同期式で
ないカウンタよりも遅延時間を少なくすることが可能で
あるが、遅延時間そのものを零にすることはできない。
また、たとえ遅延時間を非常に小さくできたとしても、
図１で示した実施形態では、カウント出力の増加の状態
が、本来のカウント値でない状態となる頻度が減少する
だけであり、その発生を零にすることはできない。ま
た、カウンタ１７の場合と同様に、カウンタ２７を同期
式のカウンタで構成することは、同期式でない場合に比
べ、回路構成が複雑になると共に、消費電力が大きくな
りやすい。
【０４４０】そこで、本発明においては、以上の問題を
解決するために、遅延ライン発信器（ＤＬ−ＯＳＣ）２
１の出力を、正負２種類の位相段で動作する（立ち上が
り及び立ち下がりの２種類の位相段で動作する）２つの
カウンタを用い、同時期にカウントする。このような本
発明によると、演算回路１９と別の新たな演算回路を用
意し、また実測回路２０のカウンタ２７と新たなカウン
タを用意し、演算回路１９の出力を一方の入力とし、他
方の入力を実測回路２０のカウンタ２７の出力とする一
致回路２８と、新たな演算回路の出力を一方の入力と
し、他方の入力を実測回路２０の新たなカウンタの出力
とする新たな一致回路を用意し、一致回路２８と新たな
一致回路の双方が一致出力を出力した場合に、クロック
ＣＫの半分の周期の一致出力が得られたとする。
【０４４１】（ｄ−１）第１９実施形態…図６２、図６
４ 図６２に示す本発明の第１９実施形態は、周期測定用回
路１０及び実測回路２０に対して、上記の対策を施し
た、図１に対応した実施形態を示すものである。この第
１７実施形態では、周期測定用回路１０において正負２
種類の位相段でカウンタを動作させる具体策としては、
インバータ７０５により、遅延ライン発信器（ＤＬ−Ｏ
ＳＣ）１１の出力を反転させて出力させたものも用意
し、反転したもの並びに反転させないもの双方で同時に
カウント動作を行っている。すなわち、図５９に示すよ
うに、図１の波形整形回路における遅延ライン発信器１
１の出力側に、正負２種類の位相段で動作する（立ち上
がり及び立ち下がりの２種類の位相段で動作する）２つ
のカウンタ１７，１７Ｂ及びラッチ１８，１８Ｂを設け
る。また、演算回路１９，１９Ｂ、一致回路２８，２８
Ｂもそれぞれ２つ用意する。
【０４４２】一方、実測回路２０において、正負２種類
の位相段でカウンタを動作させる具体策としては、イン
バータ７０６により、ＤＬ−ＯＳＣ２１の出力を反転さ
せて出力させたものも用意し、反転したもの並びに反転
させないもの双方で同時に一連の動作を行っている。こ
の場合、図６２の一致回路２８の一致出力ＳＡ１及び新
たな一致回路２８Ｂの一致出力ＳＡ２の双方の一致出力
が、同時に得られた場合にのみ、真の一致出力がＡＮＤ
ゲート７２４から一致出力ＳＡとして得られることにな
る。図６４２示すタイミングチャートは、以上の関係を
一般化して、表したものである。なお、図６４において
カウンタＱ１′等の「′」表示で表している信号は、図
６２の実施形態ではインバータで反転したものをカウン
トしているものと考えればよい。
【０４４３】以上のような第１９実施形態では、遅延ラ
イン発信器（ＤＬ−ＯＳＣ）１１の出力を、２つのカウ
ンタ１７，１７Ｂを用いて同時期にカウントし、そのカ
ウント結果も２つのラッチ１８，１８Ｂによって同時期
にラッチする。そして、ラッチにより得られた値を演算
回路１９，１９Ｂによって演算し、一致回路２８，２８
Ｂから一致出力を得る。その結果、周期測定回路１０の
周期測定を行うためのカウンタ１７及びラッチ１８に、
回路固有の遅延時間があっても、周期測定が正確に行わ
れ、その結果クロックＣＫの半分の周期の時点で一致出
力を得ることができ、所望のデューティー５０％のクロ
ックＣＫが得られる。また、同期式のカウンタを用いて
回路の遅延時間に対処する場合に比べて、回路構成が単
純となり、消費電力が少なくて済む。
【０４４４】実測回路２０についても、上記と同様に遅
延ライン発信器（ＤＬ−ＯＳＣ）２１の出力を、正負２
種類の位相段で動作する（立ち上がり及び立ち下がりの
２種類の位相段で動作する）２つのカウンタ２７，２７
Ｂを設け、同時期にカウントする。そして、前記第１の
演算回路１９の出力を一方の入力とし、他方の入力を実
測回路２０のカウンタ２７の出力とする一致回路２８
と、第２の演算回路１９Ｂの出力を一方の入力とし、他
方の入力を実測回路２０の第２のカウンタ２７Ｂの出力
とする一致回路２８Ｂにおいて、双方の一致回路２８，
２８Ｂが一致出力を出力した場合に、クロックＣＫの半
分の周期の一致出力が得られたとする。
【０４４５】以上の本実施の形態によれば、回路の固有
の遅延時間があっても、クロックＣＫのより正確な半分
の周期での一致出力が得られるため、より正確なデュー
ティー５０％のクロックＣＫが得られる。また、周期測
定回路１０のカウンタ１７、及び実測回路２０のカウン
タ２７は同期式でなくとも良いので、各々のカウンタの
回路構成は簡単になり、またそれぞれの消費電力も低減
される。
【０４４６】（ｄ−２）第１９実施形態の変形例 上記の第１９実施形態では、遅延ライン発信器１１及び
２１の出力をインバータ７０５及び７０６を用いて２種
類の位相段（０゜及び１８０゜の位相段）を使用してい
るが、インバータではなく多数の遅延回路からなる位相
段を用意し、それぞれの位相段にカウンタを用意し、同
様に、ラッチ、演算回路、及び一致回路を各々同数用意
しても構わない。
【０４４７】（ｅ）デューティー決定回路３、４…図６
３、図６４ 図３及び図５に示す基本形態においても、前記（ｄ）で
記述したことと同様の問題がある。すなわち、クロック
ＣＫの周期測定を行うためのカウンタ１７及びラッチ１
８が、回路固有の遅延時間の為に周期測定が正確に行わ
れず、その結果クロックＣＫの半分の周期の時点で一致
出力が得られず、所望のデューティー５０％のクロック
ＣＫが得られないという問題があった。図６３及び図６
４は、以上の関係を入力クロックＣＫの周期の測定条件
を一般化して、表したものである。なお、図６４におい
てカウンタＱ１、以下Ｑ２、Ｑ３等とあるのは、図６３
すなわち、図３及び図５のカウンタ１７の各カウンタ出
力を表している。この場合も図６１の時と同様に、真の
一致位置ＰＴＡ以外に、大きく異なる位置ＰＡにも一致
出力が生じてしまうことが分かる。
【０４４８】このカウンタ１７の遅延時間の問題に対し
ては、同期式のカウンタを使うことにより、同期式でな
いカウンタよりも遅延時間を少なくすることが可能であ
るが、遅延時間そのものを零にすることはできない。ま
た、たとえ遅延時間を非常に小さくできたとしても、図
３及び図５で示した基本形態では、遅延時間の測定が正
確に行われなくなる頻度が減少するだけで、その不正確
な測定の発生を零にすることができない。また、カウン
タ１７を同期式のカウンタで構成することは、同期式で
ない場合に比べ、回路構成が複雑になると共に、消費電
力が大きくなりやすい。
【０４４９】そこで、以上の問題を解決するために本発
明は、図３及び図５の基本形態において、デューティー
決定回路３及び４の遅延ライン発信器１１の出力を、正
負２種類の位相段で動作する（立ち上がり及び立ち下が
りの２種類の位相段で動作する）２つのカウンタを用い
て同時期にカウントし、そのカウント結果も２つのラッ
チで同時期にラッチする。また、ラッチにより得られた
値も２つの演算回路で演算し、一致回路も同様に２つ用
意する。以上はクロックＣＫの周期の測定の問題である
が、図３及び図５の基本形態では、同じ回路でデューテ
ィー５０％位置信号を発生させているので、カウンタの
遅延時間の問題は既に解決されている。
【０４５０】以上のことから具体的には、デューティー
決定回路３及び４でカウンタ１７と新たなカウンタを設
け、カウンタ１７の出力をラッチ１８でラッチすると共
に、新たなカウンタの出力は新たなラッチでラッチす
る。またラッチ１８の出力は演算回路１９に送られ、一
方新たなラッチの出力は新たな演算回路に送られる。更
にカウンタ１７の出力は一致回路２８の一方の入力に加
わり、一致回路２８の他の入力には、演算回路１９の出
力が加わる。また、新たなカウンタの出力は新たな一致
回路の一方の入力に加わり、新たな一致回路の他の入力
には、新たな演算回路の出力が加わる。このようにする
ことにより、一致回路２８と新たな一致回路の双方が一
致出力を出力した場合に、クロックＣＫの半分の周期の
一致出力が得られたとする方法が考えられる。
【０４５１】（ｅ−１）第２０実施形態…図６５、図６
４、図６６ 図６５及び図６４並びに図６６の説明 図６５は上記の対策を施した、図３及び図５に対応した
実施形態を示すものである。正負２種類の位相段でカウ
ンタを動作させる具体策としては、インバータ７０５に
より、遅延ライン発信器（ＤＬ−ＯＳＣ）１１の出力を
反転させて出力させたものも用意し、反転したもの並び
に反転させないもの双方で同時に動作をカウント動作を
行っている。
【０４５２】この場合図６５の一致回路２８の一致出力
ＳＡ１及び新たな一致回路２８Ｂの一致出力ＳＡ２の双
方の一致出力が、同時に得られた場合にのみ、真の一致
出力がＡＮＤゲート７２４から一致出力ＳＡとして得ら
れることになる。図６４は、以上の関係を一般化して、
表したものである。なお、図６４においてカウンタＱ
１′等の「′」表示で表している信号は、図６５の実施
形態ではインバータで反転したものをカウントしている
ものと考えればよい。また、図６６はタイミング発生回
路２の新たな設定により、入力クロックＣＫの周期の設
定を一般化した場合に対応した、新たな実施形態を示し
たものである。
【０４５３】以上の実施形態によれば、デューティー決
定回路３及び４のカウンタ１７は同期式でなくとも良い
ので、各々のカウンタの回路構成は簡単になり、またそ
れぞれの消費電力も低減され、且つまた、クロックＣＫ
のより正確な半分の周期での一致出力が得られるため、
より正確なデューティー５０％のクロックＣＫが得られ
ることになる。
【０４５４】なお、以上の実施形態では、遅延ライン発
信器１１及び２１の出力をインバータ７０５を用いて２
種類の位相段（０゜及び１８０゜の位相段）を使用して
いるが、インバータではなく多数の遅延回路からなる位
相段を用意し、それぞれの位相段にカウンタを用意し、
同様に、ラッチ、演算回路、及び一致回路を各々同数用
意しても構わない。
【０４５５】（ｆ）デューティー決定回路３、４で複数
のカウンタ、ラッチ等を用いた場合の問題 前記（ｅ）において、図３及び図５のデューティー決定
回路３、４で複数のカウンタ、ラッチ等を用いた場合、
一致回路も複数用意することになるが、複数用意された
一致回路の一致出力の取扱方法に若干問題がある。それ
は、複数の一致回路の一致出力が同時に得られた場合
を、真の一致出力が得られた場合（時）とすると、その
真の一致出力は非常に狭いパルス信号となる可能性があ
る。
【０４５６】それを避けるために本発明では、用意した
カウンタ等の組み合わせの数（例としてカウンタが２組
であれば２）だけＲＳーＦＦ（ＲＳフリップフロップ）
を用意し、複数用意した一致出力を、各々用意したＲＳ
フリップフロップの入力に加え、全てのＲＳフリップフ
ロップが一致出力により変化した時を、真の一致出力が
得られた時とする。この本発明によれば、パルス幅の安
定した真の一致出力が得られる。
【０４５７】（ｆ−１）第２１実施形態…図６７ 図６７は上記の対策を施した、図３及び図５に対応した
実施形態を示すものである。この実施形態の場合、まず
必ずＳＥＴ−Ａの信号が到来するので、ＲＳフリップフ
ロップ６はセットされ、そのＱ出力はＨレベルとなる。
そのためその出力はインバータ７０７を通過して反転
し、結果２つのＲＳフリップフロップ８５１及び８５２
のリセット入力は、両方ともにＬレベルとなる。つまり
２つのＲＳフリップフロップ８５１及び８５２は、共に
一致出力ＳＡ１あるいはＳＡ２を待つ状態となる。そし
て例えば図６４で示すように、最初に誤った位置ＰＡで
ＲＳフリップフロップ８５１が誤った一致出力ＳＡ１に
よりセットされても、他方のフリップフロップ８５２は
まだセットされていないため、一致出力ＳＡは出力され
ない。その後の真の一致位置ＰＴＡに達すると、もう一
方のＲＳフリップフロップも一致出力ＳＡ２によりセッ
トされるので、このとき初めて真の一致出力ＳＡが得ら
れる。しかももし仮にＡＮＤゲート７２４の出力が得ら
れてから再び２つのＲＳフリップフロップ８５１及び８
５２が共にリセットされるまでに充分な遅延時間があれ
ば、（遅延時間が少なければＡＮＤゲート７２４の出力
とＲＳフリップフロップ６のＲ入力との間に遅延回路を
追加して）安定した時間をもった一致出力ＳＡが得られ
ることになる。
【０４５８】（ｇ）周期測定回路１０、実測回路２０及
びデューティー決定回路３、４で使用している遅延ライ
ン発信器…図６８、図６９ 図１の周期測定回路１０、実測回路２０並びに図３及び
図５のデューティー決定回路３、４で例示されている遅
延ライン発信回路の構成は、最小の構成、すなわち、素
子では、ＮＡＮＤ１個とインバータ２個で構成されてい
る。この構成の場合、遅延ライン発信器だけの回路構成
は簡単であるものの、発信周波数が非常に高くなるた
め、消費電力がどうしても多くなるという問題がある。
また、この遅延ライン発信器をカウントするカウンタ
は、当然非常に高速のカウンタでなければならず、遅延
ライン発信器の周辺回路もまた、消費電力が多くなる。
更に、遅延ライン発信器及びカウンタを例えば同一のチ
ップ上に構築すると、一般的にはカウンタの内部を構成
するフリップフロップの１段当たりの遅延時間は、ここ
で例示されているＮＡＮＤ１個とインバータ２個からな
る最小構成の遅延ライン発信器の発信周期とほぼ同一時
間となる。つまり、本発明の実施形態の回路を同一チッ
プ上に構築すると、遅延ライン発信器の出力周波数は、
カウンタがカウント可能な周波数を上回る可能性があ
り、動作できなくなる恐れがある。図６８は、上記の問
題を説明したものである。
【０４５９】そこで、以上の遅延ライン発信器の構成
を、まず最初にＮＡＮＤ１個とインバータ１個の組み合
わせを２組以上用意した、発信周期のより長い回路を用
いる構成とすることが考えられる。但し、この方法によ
ると、遅延ライン発信器の発信周期が長くなるために、
入力クロックＣＫの周期の測定精度が半分以下に低下す
ると共に、入力クロックＣＫの周期の５０％位置での検
出精度従来のも半分以下に低下することが考えられる。
図６９は、以上の対策を説明したものである。
【０４６０】そこで、本発明においては、ＮＡＮＤ１個
とインバータ１個とを１つの組み合わせと見立て、その
組み合わせ毎に位相が若干異なることを利用して、遅延
ライン発信器を多数の位相段を有する発信器に見立て、
その位相段毎に新たなラッチを組み合わせ、入力クロッ
クＣＫの周期の測定の時に行うラッチと共に、遅延ライ
ン発信器の位相段毎に新たなラッチも同時にラッチし、
まず、大まかに遅延ライン発信器の周期の何倍かをカウ
ンタにより計測し、更に遅延ライン発信器の位相段毎に
設置した新たなラッチ出力同士の結果を基に、遅延ライ
ン発信器の１周期の中の細かな位相結果をも得るように
した。
【０４６１】このような本発明によれば、例えば、遅延
ライン発信器の構成がＮＡＮＤ１個とインバータ１が２
組でできている、すなわち、遅延ライン発信器の位相段
が２つ用意されているような場合（例えば図６９の
（ａ）の実施形態で示すようにＣＰａとＣＰの２つの位
相段が用意されている場合）には、遅延ライン発信器の
各位相段毎に接続された各ラッチの出力の結果を基に、
遅延ライン発信器の少なくとも１周期の半分の位相結果
をも得ることができる。また更に、遅延ライン発信器の
各位相段毎の立ち上がり及び立ち下がりの状態をも判別
すれば、遅延ライン発信器の１周期の１／４の位相結果
をも得ることが可能である。
【０４６２】（ｇ−１）第２２実施形態…図７０、図７
１ 図７０は、以上の対策を施した本発明の実施形態を示し
たものである。図７０において、位相一致検出回路８６
１では、多数のＮＡＮＤ及びインバータから成るＤＬ−
ＯＳＣを構成した場合に、そのＮＡＮＤとインバータの
ペア毎にタップ（例えばＯＳＣ−ｄ１、ＯＳＣ−ｄ２、
０ＳＣーｄｎ）を設け、その各々の出力を同時に観測
し、その結果を基に一致出力を求めることで、更に位相
精度、すなわち、結果的にデューティーを精度良く５０
％に近づけることができると共に、デューティ決定回路
のカウンタ１７及び１７Ｂ動作速度を下げることができ
るので、これらのカウンタの消費電力を低減させること
が可能となる。
【０４６３】（ｇ−２）第２３実施形態…図７１ 図７１は、ＤＬ−ＯＳＣの構成が、ＮＡＮＤとインバー
タが２組の場合の、具体的な実施形態を示している。こ
のように構成すると、図７０の（ａ）の構成から成るＤ
ＬーＯＳＣに比べて発振周波数を半分に低減できるの
で、ＣーＭＯＳのＩＣで構成した場合には、消費電力が
半減できる。
【０４６４】（ｇ−３）他の実施形態 更に、遅延ライン発信器の構成がＮＡＮＤ１個とインバ
ータ１が４組でできている、すなわち、遅延ライン発信
器の位相段が４組用意されているような場合には、遅延
ライン発信器の各位相段毎に接続された各ラッチの出力
の結果を基に、少なくとも遅延ライン発信器の１周期の
約１／４の位相結果をも得ることができ、同様に、遅延
ライン発信器の各位相段毎の立ち上がり及び立ち下がり
の状態をも判別すれば、遅延ライン発信器の１周期の１
／８の位相結果をも得ることが可能である。
【０４６５】（ｈ）各実施形態の組み合わせ 本発明においては、上記述べてきた（ａ）周期測定から
（ｇ）周期測定回路１０、実測回路２０及びデューティ
ー決定回路３、４で使用している遅延ライン発信器まで
の内容については、個別に単独で行ってもよく、また全
ての内容を組み合わせて同時に行っても良い。例えば、
（ａ）で周期測定の段数、そして（ｂ）で実測回路及び
デューティー決定回路の段数について個別に説明した
が、それらを組み合わせて段数を増加させても良い。
【０４６６】（ｉ）５０％以外のデューティーの設定 今まで述べてきた各実施形態の波形整形回路の動作は、
出力のデューティーを５０％にできるだけ近づけること
を前提としてきた、しかし、例えばコンピュータのＣＰ
Ｕでは、デューティーの異なる２相のクロックを必要と
する場合がある。この２相（２種類）のクロックは、双
方が同時に同一のレベル（ＨレベルまたはＬレベル）に
ならないような位相関係である。このような２種類の信
号は、一方をデューティー５０％にしてしまうと、他方
がデューティー５０％から大きくずれてしまうので、見
かけ上クロックの周波数が上昇してしまい、好ましくな
い。そこで両方ともあえてデューティーを５０％から少
しだけずらして出力させることがある。
【０４６７】（ｉ−１）第２４実施形態…図７２、図７
３、図７４ 図７２は上記のことを説明すると共に、その対策を行う
ことが可能な、本発明のデューティ微調回路８７０の動
作を示すものである。
【０４６８】図７２において、ＣＫ１はデューティが５
０％の信号でありＣＫ２は、同時にＨレベルとは成らな
い関係を持った信号である。一方これら２つの信号の双
方が、同時にあまりデューティー５０％からずれないよ
うな関係の信号を、ＣＫ１０及びＣＫ２０として例示し
ている。一般にＩＣ等のデバイスの内部では、その構成
要素のトランジスタの固有の遅延時間ｔｒｄの関係か
ら、ＣＫ１０及びＣＫ２０双方は、この固有の遅延時間
ｔｒｄ以上は、位相がずれていなければならない。
【０４６９】そこで例えば、図７３のデューティ微調回
路８７０において、遅延回路７６５及び７６６をこのデ
バイス固有の遅延時間をもった遅延回路を用い、ＣＫＦ
としてデューティー５０％の先頭位置の信号、更にＳＡ
としてデューティー５０％に到達したことを示す信号を
用い、同一の特性を有する２つのＲＳフリップフロップ
８７１及び８７２を用いると、それぞれのＱＮ及びＱ出
力から所望の、双方が同時に同一のレベル（Ｈレベルま
たはＬレベル）にならないような位相関係で、しかも両
方が共にデューティー５０％限りなく近い出力が得られ
る。
【０４７０】図７３の動作を示すタイミングチャートで
ある図７２と、以上の説明からも分かるように、ＣＫＦ
としては、図１及びその類似の実施形態では、そのまま
ＣＫＦとして示された信号を用い、ＳＡとしても、その
まま一致出力を用いれば、所望の双方が同時に同一のレ
ベル（ＨレベルまたはＬレベル）にならないような位相
関係で、しかも両方が共にデューティー５０％に限りな
く近い出力が得られる。
【０４７１】なお、現実にはマージン若干のマージンを
持たせるために、固有の遅延時間の２から３倍の固有の
遅延要素を用いることが望ましく、固有の遅延要素とし
ては、インバータを複数段用いれば良い。このような構
成とすると、デバイスの中で遅延時間が変動しても、こ
のインバータも同様に変化するので、マージンは自動的
に、且つ常に保たれることになる。なお、図７３の実施
形態を、図７４の別のデューティ微調回路８７１に置き
換えても問題なく動作可能である。
【０４７２】また、デューティ微調回路８７１の実施形
態を示している図７４にも記載されているように、ＣＫ
Ｆとして、図５の実施形態またはその類似の実施形態で
は、ＯＲー１の出力を使うことができる。また、一般に
入力クロックＣＫ（またはＥＸＴ ＣＫ）の一方のエッ
ジを取り出した、例えば図３のタイミング発生回路２で
は、ＳＥＴ−ＡＢと表示された部分の信号を用いても良
い。このことは、図３または図５並びその類似の実施形
態でも同様である。また一方、ＳＡとしては、図３及び
図５並びにその類似の実施形態では、そのままＳＡ（真
の一致出力）を用いる。
【０４７３】（ｊ）図１の基本形態の簡略化 （ｊ−１）第２５実施形態…図７５、図７６、図７７、
図７８ 図７５で示す実施形態は、図１の実施形態を更に簡略化
させたものである。また、図７６は、図７５のタイミン
グ発生回路２の具体例を示し、図７７は、図７５の各部
の動作を示すタイミングチャートである。
【０４７４】図７５の例では、図１の基本形態と同様
に、入力クロックＣＫの周期の測定が１周期の例を示し
ているが、この図７５の場合も、今まで述べてきたこと
と同様に、この測定周期を変更しても問題なく、今まで
のものと同様に、一般にこの測定時間を長く設定すれ
ば、出力のデューティーの設定精度が向上できることに
なる。
【０４７５】図７８は、図７５の実施形態のＲＳフリッ
プフロップ５ａをプリセット可能なＤフリップフロップ
５ｃに変更した例を示す。この場合も、図７５の実施形
態と同様の効果が得られる。また、これら２つの基本実
施形態では、前記の通り、図１に示す実施形態と比べ
て、回路構成が簡単になると共に、ＣＫＷの信号を作り
出すための遅延要素が全く不要なために、遅延時間の設
定等が不要なため、回路の動作が安定し、しかもそのた
めに入力クロックＣＫの周波数の変動に対して、全く影
響を受けないことになる。すなわち、基本的に回路動作
が可能な周波数帯域であれば、どのような周波数におい
ても安定した動作が可能である。
【０４７６】（ｋ）周期測定用回路１０及び実測回路２
０ （ｋ−１）第２６実施形態…図７９ 図７９の実施形態は、前記図７５及び図７８の実施形態
において今まで述べてきた周期測定回路１０及び実測回
路２０の問題に対処するために、改善（正負２相のクロ
ックでカウント動作を行う）対策を施した実施形態であ
る。
【０４７７】具体的な接続方法（実施方法）は、従来と
同様、図７５または図７８の実施形態の周期測定回路１
０、実測回路２０及び演算回路１９並びに一致回路２８
を取り除き、代わりに、この図７９の回路を同一信号名
同士で接続する。なお、図７９のＳＡ出力は、図７５で
はＲＳフリップフロップの５ａのリセット入力であるＲ
入力に、図７８ではプリセット可能なＤフリップフロッ
プ５ｃのクロック入力ＣＫに接続する。また、図７９の
ＤＬ−ＯＳＣ２の入力は、図７５並びに図７８の出力端
子である各フリップフロップのＱ出力に接続する。この
ように構成すると、従来と同様、出力クロックのデュー
ティーの精度が向上する。
【０４７８】（ｌ）遅延回路の作成 （ｌ−１）第２７実施形態…図８０、図８１、図８２及
び図８３ 図８０、図８１及び図８２の実施形態は、今まで説明し
てきた波形整形回路の一部を変更して、出力クロックの
位相を、任意に且つ精度良く、しかもアナログ回路で構
成することなく、なおかつ広い周波数帯域にわたって安
定して遅延時間の設定が可能な、遅延回路の実施形態を
示すものである。これらの回路の構成で前記基本形態の
とは異なる点は、基本的には複数の演算回路並びに複数
の一致回路を用意している点だけである。またその動作
は、基本形態とは異なり、入力クロック１周期に対応し
て、１度だけの一致出力を得るのではなく、２度の一致
出力を用い、しかもこれら２度の一致出力を使って、出
力の遅延時間あるいは位相を設定する点にある。
【０４７９】図８３は、これら図８０、図８１並びに図
８２の実施形態の主要部分の動作を示すタイミングチャ
ートである。これらの実施形態では、２つの一致出力Ｓ
Ａ１並びにＳＡ２を得て、それらをフリップフロップに
供給することにより、所望の遅延出力を得ている。な
お、今までの説明でも分かるように、遅延時間を変更す
るためには、入力クロックＣＫの周期の測定時間に応じ
て演算回路１９の演算値を設定し、しかも出力のデュー
ティーが５０％となるように演算回路１９２の演算値も
同様に設定する。
【０４８０】このようにすることにより、出力として
は、所望の遅延時間（あるいは位相）で、しかもデュー
ティーも５０％に設定可能な出力が得られる。なお、こ
れらの回路の場合でも、図８０の実施形態では、ＣＫＷ
を作成する必要がないので、図８１の実施形態の回路よ
りも、簡単で且つ安定して、しかも周波数帯域の非常に
広い遅延回路が、構成可能である。図８３のタイミング
チャートでも分かるように、位相が９０°遅れた信号
は、反転すると９０°進んだ信号と見なせるので、これ
ら実施形態では、結果的に位相が進んだ出力も得ること
ができる。
【０４８１】（ｍ）各実施形態の組み合わせ 以上述べてきた（ａ）から（ｇ）までの内容について
は、（ｊ）の図１の実施形態の簡略化における（ｋ）周
期測定回路において既に一部説明しているが、この
（ｊ）図１の実施回路の簡略化、及び（ｌ）遅延回路の
作成においても、以上（ａ）から（ｇ）までの内容を、
個別にあるいは組み合わせて改善を行っても良い。
【０４８２】５．周波数逓倍回路の改善等について （１）概要 今までに開示された内容によると、周波数逓倍回路の基
本形態を示す図７を見ても分かるように、その動作は基
本的にまず、周波数逓倍を行うべき入力クロックＣＫの
周期を測定し、測定した結果を利用して、逓倍の倍数に
応じた位相位置で一致出力を出力し、その一致出力を使
って幅作成回路の出力を反転させて、必要な逓倍出力を
作成している。
【０４８３】（ａ）より簡単な回路構成 今まで述べてきた基本形態では、図７で示すように、２
つのデューティー決定回路３、４が必要とされていた。
ところで、波形整形回路を１倍の逓倍回路と考えると、
図１の実施形態でも１倍の逓倍が行われていることが分
かる。しかも、この回路構成は、図７のものよりも、よ
り簡単な構成となっている。図７と図１とを比較してみ
ると、その基本的な相違は、図７では２逓倍を行うため
に、一致回路と演算回路の組み合わせが、図１の実施形
態と比べて、２組多いことが分かる。
【０４８４】また、図１の実施形態では、幅作成回路５
としてはＲＳフリップフロップを使用しているが、図７
の実施形態では、一致出力が得られる毎に反転するプリ
セット可能なＤフリップフロップを用いている。つま
り、図１の回路においても、図７で示すようにラッチ１
８の出力を少なくとも３組以上の演算回路の一方の入力
に加え、更に図１の実測回路２０のカウンタ２７の出力
を、図７で示すように３組以上の一致回路の一方の入力
に加え、それら一致回路の他方の入力を前記３組以上用
意した演算回路の出力に接続し、それら３組以上の一致
回路からの一致出力が得られる毎に、図７と同様にＤフ
リップフロップで構成した幅作成回路が反転するような
構成とすることにより逓倍器に応用することが可能であ
る。
【０４８５】（ａ−１）第２８実施形態…図８４及び図
８５ 図８４は、上記の考えの基に、図１の基本形態を２逓倍
回路に応用した例を示している。なお、逓倍数を増加さ
せる一つの方法として、図８５の構成としても良い。但
しこの場合、演算回路及び一致回路の組み合わせ（例え
ば演算回路２１９と一致回路２２２）を奇数用意する必
要がある。また、前記の説明と同様、図８５の実施形態
を図８４の実施形態に適用させるためには、同一の信号
名同士を交換して接続すれば良い。
【０４８６】（ｂ）周期測定 今まで述べてきた実施形態では、入力クロックＣＫの周
期測定は、その入力クロックの１周期で行っていたが、
これは１周期に限らず、ｍ周期（ｍは２以上の整数）で
も良い。なおこれは、前記（ａ）のより簡単な回路構成
で補足した内容を盛り込んだ新たな図１に準じた実施形
態及び図７のの実施形態で、具体的にｍ周期による測定
とするためには、図１及び図７の中で示されたタイミン
グ発生回路２を構成する分周器の分周比を変更すること
が必要である。また、入力クロックＣＫの周期測定をｍ
周期（ｍは２以上の整数）で行うことによる技術上の改
善点としては、入力クロックＣＫの周期の測定精度が向
上するので、結果的に逓倍回路から得られる出力信号
の、信号の精度を上げる（出力パルス間のパルス間隔が
きちんと保たれ、しかもパルスのデューティーがより精
度良く、５０％に近づける）ことができる。
【０４８７】（ｂ−１）第２９実施形態…図８６及び図
８７ 図８６は、上記の考えの基に、図１の実施形態を２逓倍
回路に応用した例を示している。なお、逓倍数を増加さ
せる一つの方法として、図８７の構成としても良い。但
しこの場合も図８４の場合と同様に、演算回路及び一致
回路の組み合わせ（例えば演算回路２１９と一致回路２
２２）を奇数用意する必要がある。また、従来の説明と
同様、図８６の実施形態を図８７の実施形態に適用させ
るためには、同一の信号名同士を交換して接続すれば良
い。
【０４８８】（ｃ）実測回路及びデューティー決定回路
の段数 今まで述べてきた実施形態では、入力クロックＣＫを逓
倍するにあたり、逓倍の比率に応じた位相位置で一致出
力を出力する働きをしている部分の回路構成が、最小の
構成でありながら、例示した回路構成のものよりも大規
模な回路構成で動作するものと比べ、性能面で同等以上
であり、しかも最も安価となる回路構成を示している。
【０４８９】しかし、回路構成の規模が多少大きくなっ
ても問題がないのであれば、例えば図８４の実測回路２
０では、１段のみの構成となっているが、これをｍ段
（ｍは２以上の整数）の構成としても構わない。但しそ
の場合は、回路構成がより大きくなり、結果コストが上
昇するものの、性能（逓倍後の出力信号の精度）は上が
らない。
【０４９０】特に図示はしていないが、実測回路及２０
の段数と更にそれに続く一致回路を複数段設けて回路を
構成しても、逓倍出力を得ることができる。同様に、図
７で示す実施形態では、デューティー決定回路３、４が
２組の構成となっているが、これを３組以上の回路構成
としても良い。この場合も図１の実施形態と同様に、回
路構成がより大きく複雑になり、結果コストが上昇する
ものの、性能（逓倍後の波形整形の精度）は上がらな
い。
【０４９１】（ｃ−１）第３０実施形態…図８８ 図８８は以上の考えの基に構成した、実施形態である。
この構成の場合も、適正な逓倍出力が可能である。
【０４９２】（ｄ）リセット信号 （ｄ−１）第３１実施形態…図５１及び図５２ 図７の基本形態では、利用する入力クロックＣＫの半分
の周期で、既に都合良く一致出力が得られるものとして
動作の説明を行っていたが、それはあくまで、理想の状
態での動作である。もし仮に、図３及び図５のデューテ
ィ決定回路３または４を構成するラッチ回路１８が、利
用する入力クロックＣＫの周期に比べて非常に大きなカ
ウント値を電源投入直後、既にラッチしていたと仮定す
ると、入力クロックＣＫの周期に対して、逓倍内容に応
じた所望の周期の時点で一致出力が得られず、結果いつ
までも所望の逓倍出力が得られないという問題があっ
た。そこで、現在のタイミング発生回路２を改善して、
電源投入直後に、理想的な初期状態を設定できるように
改善する必要がある。
【０４９３】そのためには、図７の実施形態またはその
類似の実施形態において、前記において説明した図５１
及び図５２において説明したような、電源入力後、一定
時間ｔｒの間、Ｌレベルの信号ＰＯＷＥＲ ＯＮ ＲＥ
ＳＥＴ信号を出力させることが可能な、パワーＯＮリセ
ット信号発生回路８１０を用意し、例えばタイミング発
生回路２の構成要素として、このパワーＯＮリセット信
号発生回路８１０を組み合わせても良い。このパワーＯ
Ｎリセットの出力を、図５５で示したものと同様に、図
７またはその類似の実施形態において、デューティー決
定回路３のＲＳーＦＦ６並びにデューティー決定回路４
のＲＳーＦＦ８のリセット入力Ｒの前にＯＲ回路を新た
に挿入し、図５５と同様の接続を行えばよい。
【０４９４】（ｄ−２）第３２実施形態…図５６、図５
８及び図６０ 前記の基本形態では、入力クロックＣＫの周期が途中で
変更しないものとして、動作を考えていたが、この入力
クロックＣＫの周期が短時間に大幅に変動すると、上記
と同様の事態つまり、入力クロックＣＫの周期に対し
て、逓倍内容に応じた所望の周期の時点で一致出力が得
られず、結果いつまでも所望の逓倍出力が得られないと
いう事態が想定された。そこで、本発明では、この入力
クロックＣＫの変動に対しても問題なく動作が行えるよ
うにするため、タイミング発生回路２の構成を若干変更
し、入力クロックＣＫの周期の測定を行う状態となる少
し前に、周期測定の動作を行う方のカウンタ１７の出力
値を定期的に全て零の状態にリセットさせる。
【０４９５】図５６及び図５８において説明したよう
に、図７の基本形態においても一方のデューティー決定
回路がデューティーの決定動作を終了した後、すなわ
ち、図７の例ではＳＡ３が出力された後、デューティー
決定回路がクロックＣＫの周期の測定を行う前迄の間
に、毎回あるいは間欠的に、Ｌレベルの信号ＲＥＳＥＴ
信号を出力させ、デューティー決定回路３のカウンタ１
７を一定時間強制的にクリアー（すなわち、カウント値
を全てＬレベル）に設定し、その間にラッチ１８のデー
タが、必ず全てＬレベルに保持される状態となり、デュ
ーティー決定回路がクロックＣＫの周期の測定を行う時
からは、従来通りの状態で周期の測定動作を行うように
すれば良い。
【０４９６】すなわち、例えば図７の実施形態では、デ
ューティー決定回路３のＲＳーＦＦ６のリセット入力
Ｒ、並びに他方のデューティー決定回路４のＲＳーＦＦ
８の双方のリセット入力、Ｒ入力の前にＯＲ回路を挿入
し、図５８と同様の接続を行えばよい。またこのＯＲ入
力に加えるＲＥＳＥＴ信号は、図６０の実施形態を基
に、供給すれば良い。
【０４９７】（ｅ）周期測定用回路１０及び実測回路２
０…図８４ 図８４は、図１の実施形態を２逓倍回路に応用した例を
示しているが、この周期測定回路１０の周期測定を行う
ためのカウンタ１７及びラッチ１８が、回路固有の遅延
時間の為に周期測定が正確に行われず、その結果、入力
クロックＣＫの周期に対し、逓倍内容に応じた所望の周
期の時点で一致出力が得られず、結果いつまでも所望の
逓倍出力が得られないという問題があった。
【０４９８】カウンタ１７の遅延時間の問題に対して
は、同期式のカウンタを使うことにより、同期式でない
カウンタよりも遅延時間を少なくすることが可能である
が、遅延時間そのものを零にすることはできない。ま
た、たとえ遅延時間を非常に小さくできたとしても、こ
の図８４で示すような図１を改良した新たな実施形態で
は、遅延時間の測定が正確に行われなくなる頻度が減少
するだけで、その不正確な測定の発生を零にすることが
できない。また、カウンタ１７を同期式のカウンタで構
成することは、同期式でない場合に比べ、回路構成が複
雑になると共に、消費電力が大きくなりやすい。
【０４９９】そこで、以上の問題を解決する方法として
は、遅延ライン発信器１１の出力を、正負２種類の位相
段で動作する（立ち上がり及び立ち下がりの２種類の位
相段で動作する）２つのカウンタを用いて同時期にカウ
ントし、そのカウント結果も２つのラッチで同時期にラ
ッチする方法を用いる。また、ラッチにより得られた値
も２つの演算回路で演算し、一致回路も同様に２つ用意
することが考えられる。
【０５００】（ｅ−１）第３３実施形態…図８９及び図
９０の説明 図８９は、図１の実施形態を２逓倍回路に応用した実施
形態である図８４において、上記の対策を施した本発明
の実施形態を示すものである。正負２種類の位相段でカ
ウンタを動作させる具体策としては、インバータ７０５
により、ＤＬ−ＯＳＣ１１の出力を反転させて出力させ
たものも用意し、反転したもの並びに反転させないもの
双方で同時にカウント動作を行っている。この場合、図
８９の一致回路２２２の一致出力ＳＡ１及び２２２Ｂの
一致出力ＳＡ２の双方の一致出力が、同時に得られた場
合にのみ、真の一致出力がＡＮＤゲート７２６を通過で
きＯＲゲート２２５から一致出力ＳＡとして得られるこ
とになる。
【０５０１】更に図９０は、波形整形回路において説明
したと同様に、入力クロックＣＫの周期の測定時間を一
般化した場合の実施形態を示すものである。波形整形回
路において説明したと同様に、出力として得られる逓倍
出力は、入力クロックＣＫの周期の測定時間が長いほ
ど、波形純度の高い（スプリアスの少ない、あるいはジ
ッタの小さい）信号が得られることになる。
【０５０２】以上は入力クロックＣＫの周期の測定の問
題であるが、実測回路２０においても同様の問題があ
る。すなわち、遅延ライン発信器２１の出力を受けたカ
ウンタ２７のカウント出力は、そのカウント動作におい
て固有の遅延時間のために本来のカウント値でない状態
が、カウント数の増加と共に度々非常に狭いパルス状に
発生することがある。ここでも上記と同様に、カウント
２７を、同期式のカウンタを使うことにより、同期式で
ないカウンタよりも遅延時間を少なくすることが可能で
あるが、遅延時間そのものを零にすることはできない。
また、たとえ遅延時間を非常に小さくできたとしても、
図１で示した実施形態では、カウント出力の増加の状態
が、本来のカウント値でない状態となる頻度が減少する
だけであり、その発生を零にすることはできない。ま
た、カウンタ１７の場合と同様に、カウンタ２７を同期
式のカウンタで構成することは、同期式でない場合に比
べ、回路構成が複雑になると共に、消費電力が大きくな
りやすい。
【０５０３】そこで、以上の問題を解決するため本発明
では、遅延ライン発信器２１の出力を、正負２種類の位
相段で動作する（立ち上がり及び立ち下がりの２種類の
位相段で動作する）２つのカウンタを用い、同時期にカ
ウントする方法が考えられる。
【０５０４】以上の対処によると、演算回路１９と別の
新たな演算回路を用意し、また実測回路２０のカウンタ
２７と新たなカウンタを用意し、演算回路１９の出力を
一方の入力とし、他方の入力を実測回路２０のカウンタ
２７の出力とする一致回路２８と、新たな演算回路の出
力を一方の入力とし、他方の入力を実測回路２０の新た
なカウンタの出力とする新たな一致回路を用意し、一致
回路２８と新たな一致回路の双方が一致出力を出力した
場合に、クロックＣＫの半分の周期の一致出力が得られ
たとする方法が考えられる。
【０５０５】以上の実施形態によれば、周期測定回路１
０のカウンタ１７、及び実測回路２０のカウンタ２７は
同期式でなくとも良いので、各々のカウンタの回路構成
は簡単になり、またそれぞれの消費電力も低減され、且
つまた、クロックＣＫのより正確な半分の周期での一致
出力が得られるため、より正確なデューティー５０％
で、しかも逓倍されたクロックＣＫが得られることにな
る。
【０５０６】なお、以上の実施形態では、遅延ライン発
信器１１及び２１の出力をインバータ７０５及び７０６
を用いて２種類の位相段（０゜及び１８０゜の位相段）
を使用しているが、インバータではなく多数の遅延回路
からなる位相段を用意し、それぞれの位相段にカウンタ
を用意し、同様に、ラッチ、演算回路、及び一致回路を
各々同数用意しても構わない。
【０５０７】（ｆ）デューティー決定回路３、４ 図７及びその類似の回路においても前記（ｅ）で記述し
たことと同様の問題がある。すなわち、クロックＣＫの
周期測定を行うためのカウンタ１７及びラッチ１８が、
回路固有の遅延時間の為に周期測定が正確に行われず、
その結果クロックＣＫの半分の周期の時点で一致出力が
得られず、所望のデューティー５０％のクロックＣＫが
得られないという問題があった。カウンタ１７の遅延時
間の問題に対しては、同期式のカウンタを使うことによ
り、同期式でないカウンタよりも遅延時間を少なくする
ことが可能であるが、遅延時間そのものを零にすること
はできない。また、たとえ遅延時間を非常に小さくでき
たとしても、図７で示した基本形態では、遅延時間の測
定が正確に行われなくなる頻度が減少するだけで、その
不正確な測定の発生を零にすることができない。また、
カウンタ１７を同期式のカウンタで構成することは、同
期式でない場合に比べ、回路構成が複雑になると共に、
消費電力が大きくなりやすい。
【０５０８】そこで、以上の問題を解決する方法として
は、図７の基本形態では、デューティー決定回路３及び
４の遅延ライン発信器１１の出力を、正負２種類の位相
段で動作する（立ち上がり及び立ち下がりの２種類の位
相段で動作する）２つのカウンタを用いて同時期にカウ
ントし、そのカウント結果も２つのラッチで同時期にラ
ッチする方法を用いる。また、ラッチにより得られた値
も、一連の２組の演算回路で演算し、一連の一致回路も
同様に２組用意することが考えられる。以上はクロック
ＣＫの周期の測定の問題であるが、図７の基本形態で
は、同じ回路でデューティー５０％位置信号を発生させ
ているので、カウンタの遅延時間の問題は既に解決され
ている。
【０５０９】以上のことから具体的には、デューティー
決定回路３及び４でカウンタ１７と新たなカウンタを設
け、カウンタ１７の出力をラッチ１８でラッチすると共
に、新たなカウンタの出力は新たなラッチでラッチす
る。またラッチ１８の出力は演算回路１９に送られ、一
方新たなラッチの出力は新たな演算回路に送られる。更
にカウンタ１７の出力は一致回路２８の一方の入力に加
わり、一致回路２８の他の入力には、演算回路１９の出
力が加わる。また、新たなカウンタの出力は新たな一致
回路の一方の入力に加わり、新たな一致回路の他の入力
には、新たな演算回路の出力が加わる。このようにする
ことにより、一致回路２８と新たな一致回路の双方が一
致出力を出力した場合に、クロックＣＫのエッジ位置が
得られたとする方法が考えられる。
【０５１０】以上の実施形態によれば、デューティー決
定回路３及び４のカウンタ１７は同期式でなくとも良い
ので、各々のカウンタの回路構成は簡単になり、またそ
れぞれの消費電力も低減され、且つまた、クロックＣＫ
の周期に対し、逓倍内容に応じたより正確な位相位置で
の一致出力が得られるため、より精度の高い逓倍出力が
得られることになる。なお、以上の実施形態では、遅延
ライン発信器１１及び２１の出力を、例えばインバータ
７０５及び７０６を用いて２種類の位相段（０゜及び１
８０゜の位相段）を用意しても良いが、インバータでは
なく多数の遅延回路からなる位相段を用意し、それぞれ
の位相段にカウンタを用意し、同様に、ラッチ、演算回
路、及び一致回路を各々同一組数用意しても構わない。
【０５１１】（ｇ）デューティー決定回路３、４で複数
のカウンタ、ラッチ等を用いた場合の問題 前記（ｆ）で、図７のデューティー決定回路３、４で複
数のカウンタ、ラッチ等を用いた場合、一致回路も複数
用意することになるが、複数用意された一致回路の一致
出力の取扱方法に若干問題がある。それは、複数の一致
回路の一致出力が同時に得られた場合を、真の一致出力
が得られた場合（時）とすると、その真の一致出力は非
常に狭いパルス信号となる可能性がある。
【０５１２】それを避ける方法としては、用意したカウ
ンタ等の組み合わせの数（例としてカウンタが２組であ
れば２）だけＲＳーＦＦ（ＲＳフリップフロップ）を用
意し、複数用意した一致出力の各々を、ＲＳフリップフ
ロップの入力に加え、全てのＲＳフリップフロップが一
致出力により変化した時を、真の一致出力が得られた時
とする方法が考えられる。
【０５１３】この方法にれば、パルス幅安定した真の一
致出力が得られる。なお、この具体的な方法については
図６７を参考とすればよい。
【０５１４】（ｈ）周期測定回路１０、実測回路２０及
びデューティー決定回路３、４で使用している遅延ライ
ン発信器 図１の周期測定回路１０、実測回路２０並びに図３及び
図５のデューティー決定回路３、４で例示されている遅
延ライン発信回路の構成は、最小の構成、すなわち、素
子では、ＮＡＮＤ１個とインバータ２個で構成されてい
る。この構成の場合、遅延ライン発信器だけの回路構成
は簡単であるものの、発信周波数が非常に高くなるた
め、消費電力がどうしても多くなるという問題がある。
また、この遅延ライン発信器をカウントするカウンタ
は、当然非常に高速のカウンタでなければならず、遅延
ライン発信器の周辺回路もまた、消費電力が多くなる。
更に、遅延ライン発信器及びカウンタを例えば同一のチ
ップ上に構築すると、一般的にはカウンタの内部を構成
するフリップフロップの１段当たりの遅延時間は、ここ
で例示されているＮＡＮＤ１個とインバータ２個からな
る最小構成の遅延ライン発信器の発信周期とほぼ同一時
間となる。
【０５１５】つまり、本発明の実施形態の回路を同一チ
ップ上に構築すると、遅延ライン発信器の出力周波数
は、カウンタがカウント可能な周波数を上回る可能性が
あり、動作できなくなる恐れがある。図９１は上記の問
題を説明したものである。
【０５１６】そこで、以上の遅延ライン発信器の構成
を、まず最初にＮＡＮＤ１個とインバータ１個の組み合
わせを２組以上用意した、発信周期のより長い回路を用
いる構成とすることが考えられる。但し、この方法によ
ると、遅延ライン発信器の発信周期が長くなるために、
入力クロックＣＫの周期の測定精度が半分以下に低下す
ると共に、入力クロックＣＫの周期に対し、逓倍内容に
応じた位相位置での検出精度も半分以下に低下すること
が考えられる。
【０５１７】そこで、本発明においては、ＮＡＮＤ１個
とインバータ１個とを１つの組み合わせと見立て、その
組み合わせ毎に位相が若干異なることを利用して、遅延
ライン発信器を多数の位相段を有する発信器に見立て、
その位相段毎に新たなラッチを組み合わせ、入力クロッ
クＣＫの周期の測定の時に行うラッチと共に、遅延ライ
ン発信器の位相段毎に新たなラッチも同時にラッチし、
まず、大まかに遅延ライン発信器の周期の何倍かをカウ
ンタにより計測し、更に遅延ライン発信器の位相段毎に
設置した新たなラッチ出力同士の結果を基に、遅延ライ
ン発信器の１周期の中の細かな位相結果をも得る。
【０５１８】例えば、遅延ライン発信器の構成がＮＡＮ
Ｄ１個とインバータ１が２組でできている、すなわち、
遅延ライン発信器の位相段が２つ用意されているような
場合には、遅延ライン発信器の各位相段毎に接続された
各ラッチの出力の結果を基に、遅延ライン発信器の少な
くとも１周期の半分の位相結果をも得ることができる。
また更に、遅延ライン発信器の各位相段毎の、立ち上が
り及び立ち下がりの状態をも判別すれば、遅延ライン発
信器の１周期の１／４の位相結果をも得ることが可能で
ある。
【０５１９】（ｈ−１）第３４実施形態…図９２及び図
９３ 図９２及び図９３は以上の対策を施した実施形態を示し
たものである。図９３において、位相一致検出回路８６
１では、多数のＮＡＮＤ及びインバータから成るＤＬ−
ＯＳＣを構成した場合に、そのＮＡＮＤとインバータの
ペア毎にタップ（例えばＯＳＣ−ｄ１、ＯＳＣ−ｄ２、
０ＳＣーｄｎ）を設け、その各々の出力を同時に観測
し、その結果を基に一致出力を求めることで、更に位相
精度、すなわち、結果的にデューティーを精度良く５０
％に近づけることができると共に、デューティ決定回路
のカウンタ１７及び１７Ｂ動作速度を下げることができ
るので、これらのカウンタの消費電力を低減させること
が可能となる。
【０５２０】図９２は、ＤＬ−ＯＳＣの構成が、ＮＡＮ
Ｄとインバータが２組の場合の、具体的な実施形態を示
している。このように構成すると、図９３の（ａ）の構
成から成るＤＬーＯＳＣに比べて発振周波数を半分に低
減できるので、ＣーＭＯＳのＩＣで構成した場合には、
消費電力が半減できる。
【０５２１】更に、遅延ライン発信器の構成がＮＡＮＤ
１個とインバータ１が４組でできている、すなわち、遅
延ライン発信器の位相段が４組用意されているような場
合には、例えば図９２（ｂ）の実施形態で示す場合に
は、遅延ライン発信器の各位相段毎に接続された各ラッ
チの出力の結果を基に、少なくとも遅延ライン発信器の
１周期の約１／４の位相結果をも得ることができ、同様
に、遅延ライン発信器立ち上がり及び立ち下がりの状態
をも判別すれば、遅延ライン発信器の１周期の１／８の
位相結果をも得ることが可能である。
【０５２２】（ｉ）演算回路及び一致回路の組み合わせ
の数 図７の基本形態では、逓倍を行うための基本となる一致
出力を得るために、一致回路２２２〜２２４と演算回路
２１９〜２２１の以上３組からなる、演算回路と一致回
路の組み合わせを使用している。この組み合わせの数は
今までの実施形態によると、逓倍数に応じて、例えば図
７の実施形態では２逓倍のために３組用意していた。図
７の実施形態を３逓倍に応用すれば、演算回路１個と一
致回路１個とを一つの組み合わせと考えれば、その組み
合わせが５組必要となり、逓倍数が４逓倍となれば、そ
の組み合わせは７組必要となる。
【０５２３】すなわち、ｍ逓倍（ｍは２以上の整数）の
場合には、図７の実施形態をで考えれば、演算回路１個
と一致回路１個とを一つの組み合わせと考えれば、その
組み合わせが（２ｍー１）組必要となる。この場合、逓
倍の倍数が増加すると、演算回路と一致回路の組み合わ
せの数が非常に多く必要となるため、結果回路規模が大
きくなるので、図７の実施形態では逓倍数をあまり大き
くすることは実用上好ましくない。
【０５２４】（ｉ−１）第３５実施形態…図９４及び図
９５ 図９４は、以上の対策を施した図８６並びに図８７の実
施形態を改善した例を示したものである。具体的には、
図８６の一致位置検出回路８９０の部分が変更となって
いる。
【０５２５】図９４において、クロック入力到来後に生
じるＣＫＦにより、一瞬カウンタ５７がクリアされる
と、その時のカウント出力によって演算係数設定回路２
１７が、逓倍出力の最初の立ち下がり位置で、一致回路
２８が一致出力ＳＡを出力できるような演算を、演算回
路２１８に行わせるような動作を行なう。次にこの結果
得られた一致出力ＳＡにより、カウンタ５７がカウント
を行って行くと、順次変化するカウント値に応じて、演
算係数設定回路２１７は、次の逓倍出力の立ち下がり位
置で一致出力ＳＡが得られるような演算を、演算回路２
１８に行わせるような動作をする。このようにして演算
係数設定回路２１７は、順次、必要な一致出力が得られ
るような演算を演算回路２１８行わせる。なお、カウン
タ５７は、最大値までカウントして、次に最初の状態に
戻ったとしても、このときの条件では既に一致出力が得
られない。その後再び初期の状態、すなわち、クロック
入力ＣＫが到来し、再び基の最初の状態と同様に、ＣＫ
Ｆが入力される。このようにして、所望の逓倍出力が得
られることになる。
【０５２６】（ｉ−２）第３６実施形態…図９５ 図９５は、別の図８６並びに図８７の実施形態を改善し
た例を示す。この場合も同様に、具体的には、図８６の
一致位置検出回路８９０の部分が変更となっている。
【０５２７】すなわち、この実施形態は、図９４の一致
位置検出回路８９０の部分を、図９５のものに置き換え
ればよい。
【０５２８】図９５において、クロック入力到来後に生
じるＣＫＦにより、一瞬ラッチ２１５がクリアされる
と、そのラッチ２１５の出力は全てＬレベルとなる。こ
の結果、加算器２１６は演算回路１９から得た値を、そ
のままの値で、一致回路２８の一方の入力並びにラッチ
２１５の入力の双方に出力させる。また、このときのカ
ウンタ５７も同時にクリアとなるため、その出力はＬレ
ベルとなる。その結果、その信号を得たインバータ７０
７により、反転出力が得られ、ＡＮＤゲート７２７は、
一致回路２８からの一致出力ＳＡを、通過させることが
できる状態となっている。
【０５２９】ＣＫＦの到来後、暫く時間が経過した後、
逓倍出力の最初の立ち下がり位置で、一致回路２８によ
り一致出力ＳＡが得られると、ラッチ２１５は、その時
に一致回路のＡ１〜Ａｎ側に加えられていた演算回路１
９からの最初の演算結果を保持する。また同時にこのＳ
Ａ出力により、カウンタ５７は１カウント進む。
【０５３０】ラッチ２１５が一致回路２８から出力され
る一致出力ＳＡのエッジにより、演算回路１９からの最
初の演算結果を保持し終わると、加算器２１６は、演算
回路１９が保持していた最初の演算結果と、一致回路２
８から初めて一致出力ＳＡが得られた一致出力２８の一
方の入力、すなわち、Ａ１〜Ａｎ側の入力の値とを合計
する。この結果、加算器２１６のＣ１〜Ｃｎ出力から
は、結果として、最初に演算回路１９が保持していた値
の２倍の値を一致回路２８のＡ１〜Ａｎ入力に加えるこ
とになる。このようにして、逓倍出力のエッジ位置で一
致回路２８から一致出力ＳＡが得られる度に、最初に演
算回路１９が保持していた値づつ順次一致回路２８の一
方の入力値が変化するので、必要な回数だけ逓倍出力の
エッジ位置出力が得られることになる。
【０５３１】そして、所望の逓倍出力が得られた後、す
なわち、カウンタ５７が、必要な回数の一致出力ＳＡを
カウントし終わるとカウンタ５７のＱｎ出力はＨレベル
からＬレベルに変化し、その結果ＡＮＤゲート７２７が
閉じてしまうために、以後たとえ誤った一致出力ＳＡが
出力されても、もはや逓倍出力は変化しない。このよう
にして、所望の逓倍出力が得られることになる。
【０５３２】（ｉ−３）第３７実施形態…図９６、図９
７及び図９８ 図９６は、図７の実施形態を、逓倍数を一般化した場合
の実施形態である。図９７及び９８は、逓倍数を一般化
すると共に、今まで説明したのと同様に、入力クロック
ＣＫの周期の測定時間も含めて一般化した実施形態を示
すものである。
【０５３３】（ｉ−４）第３８実施形態…図９９ 図９９は、図９４で説明したのと同様に、演算係数設定
回路２１７を用いて、演算回路２１８の演算値を制御し
て、全体の回路構成を、図９８の実施形態と比べ、より
簡潔に構成できる実施形態を示すものである。なお、こ
の実施形態では、図９４の場合と異なり、必要な逓倍出
力を得るための最後の一致出力が、カウンタ５７により
必要回数得られた場合には、カウンタ５７のカウント出
力を、ゲート２１４を使って通過させ、ＲＳフリップフ
ロップ６をリセットさせている。
【０５３４】（ｉ−５）第３９実施形態…図１００ 図１００も従来と同様に、入力クロックＣＫの周期測定
時間を一般化させた場合の実施形態である。
【０５３５】（ｉ−６）第４０実施形態…図１０１ 図１０１は、図９５と同様に、加算器２１６の働き等に
より、一致回路で一致させる値を、出力のエッジ、すな
わち、一致出力ＳＡが得られる毎に、順次増加させるこ
とにより、図９８の実施形態よりも遙かに、回路構成を
簡単にできるものである。
【０５３６】（ｉ−７）第４１実施形態…図１０２ 図１０２も従来の説明と同様に、入力クロックＣＫの周
期の測定時間を一般化したものである。
【０５３７】（ｉ−８）第４２実施形態…図１０３、図
１０４、図１０５及び図１０６ 図１０３は、図１の回路を更に簡単にしたもので、これ
を逓倍回路に応用した実施形態を示すものである。この
回路の良い点は、図１を逓倍回路に応用した図８６の回
路と異なり、波形整形回路の実施形態でも説明したのと
同様に、遅延回路が必要なＣＫＷを用意する必要がない
ため、広い周波数帯域にわたって、安定した動作が可能
となることである。
【０５３８】（ｉ−９）第４３実施形態…図１０４ 図１０４は、図１０３の実施形態で、入力クロックＣＫ
の周期の測定時間を一般化した場合の実施形態を示すも
のである。
【０５３９】（ｉ−１０）第４４実施形態…図１０５ 図１０５は、図９４で説明したのと同様に、演算係数設
定回路２１７を用いて、演算回路２１８の演算値を制御
して、全体の回路構成を、図８７の実施形態と比べ、よ
り簡潔に構成できる実施形態を示すものである。なお、
この実施形態では、図９４の場合と異なり、必要な逓倍
出力を得るための最後の一致出力が、カウンタ５７によ
り必要回数得られた場合には、カウンタ５７のカウント
出力を、論理積回路から成る論理ゲート２１４を使って
初めて通過させ、その時にＡＮＤゲート２１５により一
致回路２８からの一致出力ＳＡが初めて通過し、ＲＳフ
リップフロップ８９２をリセットさせている。
【０５４０】（ｉ−１１）第４５実施形態…図１０６ 図１０６も従来と同様に、入力クロックＣＫの周期測定
時間を一般化させた場合の実施形態である。
【０５４１】（ｉ−１２）第４６実施形態…図１０７ 図１０７は、図９５と同様に、加算器２１６の働き等に
より、一致回路で一致させる値を、出力のエッジ、すな
わち、一致出力ＳＡが得られる毎に、順次増加させるこ
とにより、図８７の実施形態よりも遙かに、回路構成を
簡単にできるものである。
【０５４２】（ｉ−１３）第４７実施形態…図１０８ 図１０８も従来と同様に、入力クロックＣＫの周期測定
時間を一般化させた場合の実施形態である。
【０５４３】（ｊ）演算回路及び一致回路の改善 （ｊ−１）第４８実施形態…図示せず 上記の（ｉ）演算回路及び一致回路の組み合わせの数に
おいて、従来の方法では回路規模が大きくなってしまう
という問題があることを、明らかにしたが、この問題に
対処するため、例えば図７の演算回路２２０と２２１を
削除し、同じく一致回路２２３と２２４も削除する。そ
して残った演算回路２１９の機能を改良し、外部から演
算の係数（例えばわり算の係数。２で割るなら係数は
２、４で割るなら係数は４など）を制御可能な新たな演
算回路に置き換え、更に一致回路から得られた一致出力
を使って例えば、一致出力が得られる毎に新たな演算回
路の係数の設定ができるような回路を構成すれば良い。
一致回路は１個だけであるので、一致出力も１つだけで
ある。そこでこの一致出力を幅作成回路のＤフリップフ
ロップのクロック入力に加えれば、所望の逓倍出力が得
られる。
【０５４４】以上の新たな構成の場合、一致回路及び演
算回路は逓倍の係数に関わりなく１組で良いので、逓倍
数が増加しても回路規模が大きくならず、価格面並びに
性能面で非常にメリットがある。
【０５４５】また別の実施形態としては、上記の実施形
態と比べ、演算回路２１９と一致回路２２２だけを残す
ことは同じであるが、演算回路の機能としては従来のま
まで良く、その代わり新たに加算器と新たなラッチを設
け、演算回路２１９の出力を一旦加算器を通して従来の
一致回路２２２に加えると共に、新たに設けたラッチの
入力にも加え、新たなラッチの出力は、新たなラッチの
他方の入力に加え、新たなラッチは従来の一致回路２２
２からの一致出力が得られる毎にラッチを行い、結果的
に逓倍すべき信号が逓倍の結果、所望の立ち上がり位置
または立ち下がり位置に到来する度に、新たな加算器に
より加算を行い、新たな位相位置で一致出力が得られる
ように順次加算を行うと言う構成も考えられる。
【０５４６】以上この（ｊ）の項目で述べた内容は、基
本的に図１及びその類似の実施形態を逓培用に改良した
新たな実施形態においても使用可能である。以上につい
ては、既に説明を行った実施形態を参照することによ
り、その構成並びに作用は明らかである。
【０５４７】（ｋ）各改善項目の組み合わせ 上記述べてきた（ａ）周期測定から（ｊ）演算回路及び
一致回路の改善までの内容については、個別に単独で行
ってもよく、また全ての内容を組み合わせて同時に行っ
ても良い。但し組み合わせによっては、返って性能が上
昇しないばかりか、かえってコストが上昇してしまう組
み合わせもある。例えば（ａ）でより簡単な構成の逓倍
器、そして（ｂ）で周期測定について個別に説明した
が、それらを組み合わせて段数を増加させても良い。
【０５４８】（ｌ）５０％以外のデューティーの設定 今まで述べてきた逓倍回路の動作は、出力のデューティ
ーを５０％にできるだけ近づけることを前提としてき
た、しかし、例えばコンピュータのＣＰＵでは、デュー
ティーの異なる２相のクロックを必要とする場合があ
る。この２相（２種類）のクロックは、双方が同時に同
一のレベル（ＨレベルまたはＬレベル）にならないよう
な位相関係である。このような２種類の信号は、一方を
デューティー５０％にしてしまうと、他方がデューティ
ー５０％から大きくずれてしまうので、見かけ上クロッ
クの周波数が上昇してしまい、好ましくない。そこで両
方ともあえてデューティーを５０％から少しだけずらし
て出力させることがある。
【０５４９】（ｌ−１）第４９実施形態…図１０９及び
図１１０ 図１０９及び図１１０は上記のことを説明すると共に、
その対策を行うことが可能な、デューティ微調回路８７
１の動作を示すものである。図７２及び、図７３のデュ
ーティ微調回路８７０において説明したように、図１０
９のデューティ微調回路８７１においても、遅延回路７
６５及び７６６をこのデバイス固有の遅延時間をもった
遅延回路を用い、この場合には図７またはその類似の実
施形態の場合には、そのままＯＲー１、すなわち、ＯＲ
ゲート、５ｄの出力を用い、図１の類似の実施形態の場
合にはＣＫＦを用いる。また、図１０９の実施形態にお
いて、ＯＲー２の出力としては、図７またはその類似の
実施形態の場合には、そのままＯＲー２、すなわち、Ｏ
Ｒゲート３３出力を用い、図１を逓倍用に応用したも
の、またはその類似の実施形態の場合には一致出力ＳＡ
を用いる。
【０５５０】図１０９の動作を示すタイミングチャート
である図１１０と、以上の説明からも分かるように、本
発明の逓倍回路と、このデューティ微調回路８７１とを
組み合わせて使用することにより、このデューティ微調
回路８７１のＣＫ−１０出力並びにＣＫー２０出力から
は、所望の双方が同時に同一のレベル（Ｈレベルまたは
Ｌレベル）にならないような位相関係で、しかも両方が
共にデューティー５０％に限りなく近い出力が得られ
る。
【０５５１】なお、現実にはマージン若干のマージンを
持たせるために、固有の遅延時間の２から３倍の固有の
遅延要素を用いることが望ましく、固有の遅延要素とし
ては、インバータを複数段用いれば良い。このような構
成とすると、デバイスの中で遅延時間が変動しても、こ
のインバータも同様に変化するので、マージンは自動的
に、且つ常に保たれることになる。
【０５５２】（ｍ）ドットクロック信号への応用 今まで述べてきた入力クロックＣＫとしては、例えば水
晶発振器の様な精度の非常に高いものを前提に考えてき
たが、例えばＶＴＲから得られる水平同期信号のよう
な、位相精度が落ちるような信号でも構わない。このよ
うな信号を扱う場合には、例えばビデオテープの延び縮
み、モーターの回転数の変動などにより、水平同期信号
の位相位置が変動することがある。しかしその様な信号
から例えば液晶ディスプレーに表示可能な信号を作成す
るためには、水平同期信号のエッジ位置に同期した、し
かも水平同期信号の正数倍の信号を必要とすることがあ
る。
【０５５３】このような要求に対しては、水平同期信号
の周期を平均化して求めた方が良いと考えられるので、
例えば図７の基本形態において、タイミング発生回路２
の分周比を図７の基本形態よりも大きくすると良い。そ
の上で必要とされる逓倍数を設定し、水平同期信号のエ
ッジ位置から所望の逓倍出力を出力させることで、ＲＧ
Ｂ信号などの映像信号を取り込むことが可能となり、液
晶表示装置、プラズマディスプレー、ＥＬディスプレー
などのフラットパネル表示器を精度良く表示可能とな
る。
【０５５４】なお、以上のような動作の場合、水平同期
信号の位相位置が若干ずれた場合に表示に不具合が生じ
るのではないかと考えられるが、一般にフラットパネル
表示器の場合、例えば左端すなわち、水平同期信号の最
初のエッジ位置からの位置がきちんとしていれば、この
場合には順次右方向に表示がなされるので、表示される
画素の縦のラインに乱れが生じないことになる。すなわ
ち、本発明による場合には、水平同期信号の整数倍の安
定したドットクロックが得られると共に、従来のＰＬＬ
の機能にはない、水平同期信号のエッジの位置にも瞬時
に位相を同期させて出力させる機能をも併せて有するこ
とになる。しかも、仮に水平同期信号の位相の乱れの部
分にが生じた場合であっても、この件に関しては、画面
右端に到達した後、また最初の画面位置である左端に戻
るまでの表示されない間に、吸収されてしまうことにな
るため、表示画面には何ら問題が生じない。
【０５５５】（ｍ−１）第５０実施形態…図１１１及び
図１１２ 図１１１は上記のことを踏まえて、実際の回路を構成し
た本発明の実施形態を示すものである。図１１１におい
て、水平同期信号Ｈ−ＳＹＮＣを受けた狭パルス作成回
路６０１は、ノイズなどの誤った信号を除去した後に、
水平同期信号のエッジをＳ−ＴＲＩＧとして本発明の周
波数逓倍回路２０１に供給する。なお、水平同期信号に
ノイズなどの誤った信号が混入することを考慮する必要
がない場合には、この狭パルス作成回路６０１は必要な
い。
【０５５６】狭パルス作成回路からのＳ−ＴＲＩＧまた
は、直接水平同期信号Ｈ−ＳＹＮＣを受けた、本発明の
周波数逓倍回路２０１は、再生すべきドットクロックの
周期ができるだけ安定するためにも、水平同期信号をで
きるだけ長い時間、すなわち、できるだけ多周期にわた
って周期測定を行った後、所定の逓倍出力を出力させ
る。この結果、ＰＬＬ回路を用いることなく、安定し
た、しかも非常に広帯域で、なおかつ調整が不要な、ま
た適度な応答特性を持たせることが可能な、ドットクロ
ックを出力させることが可能となる。
【０５５７】なお、図１１１において、２０６、２０
７、２０８はいわゆるカラー信号であるＲＧＢ出力をア
ナログーデジタル変換させることが可能な、Ａ／Ｄコン
バータである。本実施形態では、得られた逓倍出力を、
ドットクロックとして出力させると共に、これらＡ／Ｄ
コンバータのクロック信号としても供給している。図１
１２は、以上の関係を表したタイミングチャートであ
る。
【０５５８】（ｍ−２）第５１実施形態…図１１３ 図１１３において、（ａ）は、ＣＰＵに必要とされるク
ロック信号を高い周波数のまま供給している例を示して
いる。このような場合、クロック発信器３５１からＣＰ
Ｕまでの距離ｌが離れていて、しかもそのクロック周波
数が非常に高い場合には、ノイズの発生、消費電力の増
大、取扱の困難さと言った問題が生じていた。
【０５５９】図１１３の（ｂ）は、以上の問題点を解決
する本発明の実施形態である。すなわち、ＣＰＵが必要
とする、高い周波数のクロックＣＫの１／Ｍの周波数
（Ｍは２以上の整数）のクロック発信器３５２を用い、
ＣＰＵの極近く、あるいはＣＰＵのデバイスと一体とし
て、本発明の周波数逓倍回路２０１を用いる。こうする
ことにより、上記の問題が解決される。また、本発明の
周波数逓倍器とともに、図１０９で説明した、デューテ
ィ微調回路８７１とを組み合わせて使用しても良い。
【０５６０】（ｍ−３）第５２実施形態…図１１４及び
図１１５ 図１１４はＣＰＵ３６１、カウンタ５７及びＡ／Ｄコン
バータ２０６等が同一の基板あるいはケーブル等によっ
て接続され、同一のクロック発信器３５１から、高い周
波数のクロックＣＫを供給している状態を示すものであ
る。このような構成の場合も図１１３において説明を行
ったと同様の問題がある。
【０５６１】図１１５は以上の問題を解決するための本
発明の実施形態である。図１１３の場合と同様にＣＰＵ
３６１、カウンタ５７及びＡ／Ｄコンバータ２０６の極
近く、あるいはそれらのデバイスと一体化して、本発明
の周波数逓倍器２０１を用いる。こうすることにより、
以上の問題が解決される。
【０５６２】（ｍ−４）第５３実施形態…図１１６及び
図１１７ 図１１４はＣＰＵ３６１、３６２及び３６３が同一基板
あるいはケーブル等によって接続され、同一のクロック
発信器３５１から、高い周波数のクロックＣＫを供給し
ている、いわゆる並列型コンピュータの状態を示すもの
である。この構成の場合も図１１３において説明を行っ
たと同様の問題がある。と共に、従来とは異なり、各Ｃ
ＰＵに供給する、入力クロックＣＫの位相をも含めて、
同一化する必要がある。
【０５６３】図１１７は以上の問題を解決するための本
発明の実施形態である。図１１３の場合と同様にＣＰＵ
３６１、カウンタ５７及びＡ／Ｄコンバータ２０６の極
近く、あるいはそれらのデバイスと一体化して、本発明
の周波数逓倍器２０１、２０１Ｂ及び２０１Ｃを用いる
と共に、位相をも同一化するため、図８０から図８２で
説明した位相調整回路（遅延回路）２０２及び２０２Ｃ
を用いる。こうすることにより、以上の問題が解決され
る。
【０５６４】７．外部同期方法及び外部同期回路の改善
等について （１）概要 既に開示された内容によると、外部同期方法及び外部同
期回路の基本形態を示す図９、図１０、図１４並びに図
２０を見ても分かるように、その構成要素には、今まで
述べてきた波形整形回路並びに周波数逓倍回路で利用さ
れてきたものとほとんど同一の要素が多く含まれてい
る。すなわち、外部同期方法及び外部同期回路のにおい
ても、波形整形回路及び周波数逓倍回路で行われた改善
等が同様に行われる可能性を示していることになる。
【０５６５】（ａ）より簡単な回路構成 今まで述べてきた基本形態では、図１０を見ても分かる
ように、基本的には波形整形回路の実施形態を示す図５
の回路の内、タイミング発生回路２を除いた回路を４組
用いる構成としていた。しかし、出力を逓倍しないので
あれば、これは波形整形回路のより簡単な構成からなる
実施形態を示す図３の回路の内、タイミング発生回路２
を除いた回路を４組用いる構成としても良いことが分か
る。
【０５６６】また、若干の出力信号の精度の低下（原理
的にデューティーが５０％になりにくくなること）が、
それ程問題にならないのであれば、波形整形回路の更に
簡単な構成からなる実施形態を示す図１の回路の内、ま
ず最初にタイミング発生回路２を除いた回路を１組を用
意し、次に同じ図１の実施形態の中で実測回路２０と一
致回路２８だけを抜き取って、最初に用意した回路と一
体とした構成とすることも可能である。その場合、新た
に追加する一致回路の一方の入力は、既に用意されてい
た演算回路から既に接続されていた一致回路との接続と
並行して接続を行う。また、この新たに追加した一致回
路の他方の入力には、新たに追加した実測回路２０のカ
ウンタ２７の出力を接続する。これら両方の一致出力
を、新たに追加するＯＲゲートを介して、新たな一致出
力とすれば、より簡単な構成の外部同期方法及びび同期
回路とすることが可能となる。以上を基本構成としたよ
り簡単な構成の、外部同期方法及び外部同期回路として
も良い。
【０５６７】（ｂ）周期測定 今まで述べてきた基本形態では、入力クロックＣＫの周
期測定は、その入力クロックの１周期で行っていたが、
これは１周期に限らず、ｍ周期（ｍは２以上の整数）で
も良い。なお、これは、前記（ａ）のより簡単な回路構
成で補足した内容を盛り込んだ新たな回路構成を、図１
０の回路に適用した新たな実施形態の場合でも適用可能
である。図９及び図１０で示した実施形態の双方で、具
体的にｍ周期による測定とするためには、図９の中で示
されたタイミング発生回路２を構成する分周器の分周比
を変更することにより対応が可能である。
【０５６８】また、入力クロックＣＫの周期測定をｍ周
期（ｍは２以上の整数）で行うことによる技術上の改善
点としては、入力クロックＣＫの周期の測定精度が向上
するので、結果的に外部同期方法及び外部同期回路から
得られる出力信号の、パルスのデューティーがより精度
良く、５０％に近づけることができる。
【０５６９】（ｂ−１）第５４実施形態…図１１８、図
１１９並びに図９ 図１１８及び図１１９は、上記のことを踏まえて、外部
同期回路に加えられる、入力クロック、すなわち、本実
施形態においてはＥＸＴ−ＴＲＩＧと表示されているク
ロックの周期の測定時間を、従来より２倍に高めた場合
の実施形態を示したものである。
【０５７０】今回例示した実施形態は、前記の基本形態
においては、図９、図１０並びに図１４の組み合わせで
動作を行う実施形態として示されたものであるが、図を
見ても分かるように、今回示す実施形態においては、図
９の代わりに図１１８を用い、また図１０の代わりに図
１１９の実施形態を用いて動作を行わせることになる。
図１４図を見ても分かるように、外部同期回路に加えら
れた入力クロックＥＸＴ−ＣＫは、２つのフリップフロ
ップ７７１及び７７２によって１／４分周される。ま
た、今までと同様に、図９、図１１８並びに図１１９の
組み合わせで動作を行わせるためには、同一の信号名称
同士のラインを接続させる。
【０５７１】このように接続して動作を行わせることに
より、従来とは異なり、入力クロックすなわち、ＥＸＴ
−ＣＫの周期の測定を２周期分で行うため、周期の測定
精度が原理的に、従来よりも２倍に高められ、その結
果、外部同期方法及び外部同期回路から得られる出力信
号の、パルスのデューティーがより精度良く、原理的に
は従来の２倍の正確さで、５０％に近づけることができ
る。
【０５７２】なお、この回路の構成の場合においても、
波形整形回路、並びに周波数逓倍回路において説明しこ
とと同様に、入力クロック、すなわち、この実施形態で
はＥＸＴ−ＣＫの周期測定の時間を、従来述べてきた実
施形態から変更する場合、図１１９で示す各デューティ
ー決定回路３の演算回路４９の演算値も、変更する必要
がある。（周期の測定時間が２周期分であれば、得られ
た値を従来の更に１／２倍、すなわち、演算回路４９の
演算値は、１／４に変更する必要がある。） （ｂ−２）第５５実施形態…図１２０、図１２１並びに
図９ 図１２０及び図１２１は、上記並びに波形整形回路及び
周波数逓倍回路で述べたことと同様に、外部同期回路に
加えられる入力クロックＥＸＴ−ＣＫの周期の測定時間
を、一般化した場合の実施形態を示している。なお、こ
の場合も、本実施形態を外部同期回路として動作させる
ためには、図１２０、図１２１及び図９の組み合わせで
接続を行い、接続方法は、従来と同様に同一信号名同士
を接続すれば良い。
【０５７３】このように接続して動作を行わせると、従
来とは異なり入力クロック、すなわち、ＥＸＴ−ＣＫの
周期の測定を、ｍ（ｍは２以上の整数）周期分で行うた
め、得られる測定精度が従来よりもｍ倍に高められ、そ
の結果外部同期方法及び外部同期回路から得られる出力
信号の、パルスのデューティーがより精度良く、原理的
には従来のｍ倍の正確さで、５０％に近づけることがで
きる。
【０５７４】なお、この回路の構成の場合においても、
波形整形回路、並びに周波数逓倍回路において説明した
ことと同様に、ＥＸＴ−ＣＫの周期の測定時間が従来の
実施形態から変更されると、図１１９で示す各デューテ
ィー決定回路３の演算回路４９の演算値も、変更（周期
の測定時間がｍ周期分であれば、得られた値を従来の更
に１／ｍ倍、すなわち、演算回路４９の演算値は、１／
２×１／ｍ＝１／（２ｍ）に変更）する必要がある。
【０５７５】（ｂ−３）第５６実施形態…図１２０、図
１２１並びに図９ 特に図示していないが、前に説明した図１１８図１１９
並びに図９の組み合わせによる外部同期回路と同様に、
デューティー決定回路３が含まれている部分である図１
１９の実施形態を、別の基本的な実施形態、図２０に変
更しても外部同期回路として、同様な動作が可能であ
る。
【０５７６】なお、この組み合わせによる実施形態の場
合には、まず同一信号名同士のラインを接続し、次に図
１１８で１／４ＣＫ−Ａ１／Ｂ１と表示されているライ
ンは、図１０の１／２ＣＫ−Ａ１／Ｂ１へ、以下同様
に、図１１８の１／４ＣＫ−Ａ２／Ｂ２は、図１０の１
／２ＣＫ−Ａ２／Ｂ２へ、図１１８のＷＣ４−Ａ１／Ｂ
１は、図１０のＷＣ−Ａ１／Ｂ１へ、更に図１１８のＷ
Ｃ４−Ａ２／Ｂ２は、図１０のＷＣ−Ａ２／Ｂ２へと接
続する。また他に類似の信号名のない、図９のＴＲＩＧ
−ＳＴＯＰＡ及びＴＲＩＧ−ＳＴＯＰＢは、オープン
（どこにも接続しない状態）とする。
【０５７７】この実施形態の場合も、図１１８、図１１
９並びに図９の組み合わせで外部同期回路を構成したと
きと同様の効果が得られる。すなわち、ＥＸＴ−ＴＲＩ
Ｇと表示されているクロックの周期の測定時間を、従来
より２倍に延ばしたため、そのクロックの周期の測定精
度も、原理的に従来の２倍に高められる。その結果、外
部同期方法及び外部同期回路から得られる出力信号の、
パルスのデューティーがより精度良く、原理的には従来
の２倍の正確さで、５０％に近づけることができること
となる。
【０５７８】なお、このれらの回路の構成の場合におい
ても、波形整形回路、並びに周波数逓倍回路において説
明したことと同様に、ＥＸＴ−ＣＫの周期の測定時間が
従来の実施形態から変更されると、図１１９で示す、各
デューティー決定回路３の演算回路４９の演算値も、変
更（周期の測定時間が２周期分であれば、得られた値を
従来の更に１／２倍、すなわち、演算回路４９の演算値
は、１／４ に変更）する必要がある。
【０５７９】（ｂ−４）第５７実施形態…図１２０、図
９並びに図２０ これも詳細は図示していないが、図１２０、図９並びに
図２０の組み合わせにおいても、前記の図１１８、図２
０並びに図９の組み合わせの場合と同様に、外部同期回
路として動作が可能である。この組み合わせにおいて
も、波形整形回路並びに周波数逓倍回路の場合並びに、
前記の図１２０、図１２１並びに図９の組み合わせによ
る実施形態と同様に、外部同期回路に加えられる入力ク
ロック、ＥＸＴ−ＣＫの周期の測定時間を、一般化した
場合の実施形態を示している。
【０５８０】なお、この組み合わせを、前記の説明と同
様に外部同期回路として動作させるためには、まず同一
信号名同士のラインを接続し、次に図１２０で１／ＭＣ
Ｋ−Ａ１／Ｂ１と表示されているラインは、図２０の１
／２ＣＫ−Ａ１／Ｂ１へ、以下同様に、図１２０の１／
ＭＣＫ−Ａ２／Ｂ２は、図２０の１／２ＣＫ−Ａ２／Ｂ
２へ、図１２０でＷＣＭ−Ａ１／Ｂ１は、図２０のＷＣ
−Ａ１／Ｂ１へ、更に図１２０のＷＣＭ−Ａ２／Ｂ２
は、図２０のＷＣ−Ａ２／Ｂ２へと接続する。また他に
類似の信号名の表示のない図９の、ＴＲＩＧ−ＳＴＯＰ
Ａ及びＴＲＩＧ−ＳＴＯＰＢは、オープン（どこにも接
続しない状態）とする。
【０５８１】このように接続して動作を行わせることに
より、従来の実施形態とは異なり、入力クロックすなわ
ち、ＥＸＴ−ＣＫの周期測定を、ｍ（ｍは２以上の整
数）周期分で行うことにより、周期の測定精度が従来よ
りもｍ倍に高められ、その結果外部同期方法及び外部同
期回路から得られる出力信号の、パルスのデューティー
が、より精度良く、原理的には従来のｍ倍の正確さで、
５０％に近づけることができる。
【０５８２】なお、この回路の構成の場合においても、
波形整形回路、並びに周波数逓倍回路において説明した
ようにＥＸＴ−ＣＫの周期の測定時間を従来の状態から
変更すると、図１１９で示す各デューティー決定回路３
の演算回路４９の演算値も、変更（周期の測定時間がｍ
周期分であれば、得られた値を従来の更に１／ｍ倍、す
なわち、演算回路４９の演算値は、１／２×１／ｍ＝１
／（２ｍ）に変更）する必要がある。
【０５８３】（ｃ）実測回路及びデューティー決定回路
の段数 今まで述べてきた実施形態では、入力クロックＥＸＴ−
ＣＫを、外部トリガＥＸＴ−ＴＲＩＧに同期させて、所
望のデューティーのクロックをＣＫを出力させるにあた
り、出力クロックをそのままの周波数、あるいは後で説
明するように必要に応じては周波数を逓倍させて、一致
出力を出力する働きをしている部分の回路構成が、最小
の構成でありながら、例示した回路構成のものよりも大
規模な回路構成で動作するものと比べ、性能面で同等で
しかも、最も安価となる回路構成を示している。
【０５８４】しかし、回路構成の規模が多少大きくなっ
ても問題がないのであれば、例えば図１０、図２０、図
１１９及び図１２１の実施形態においては、その構成要
素のデューティー決定回路３が、４段からなる構成とな
っているが、これをｍ段（ｍは５以上の整数）の構成と
しても構わない。但しその場合は、回路構成がより大き
くなり、結果コストが上昇するものの、性能（逓倍後の
出力信号の精度）はそれ程上がらない。例えばＥＸＴ−
ＴＲＩＧが、非常に短時間の間に続けて到来するような
場合を想定すれば、このような事態にあっても、多数の
デューティー決定回路が順次分担して必要なクロックを
再現して出力させることが可能となるため、回路動作の
柔軟性が高まるという利点が生ずる。
【０５８５】同様に、図１０で示す実施形態では、デュ
ーティー決定回路３、４が各々２組の構成となっている
が、これを各々３組以上の回路構成としても良い。但し
この場合回路構成がより大きく複雑になり、結果コスト
が上昇するものの、性能（逓倍後の波形整形の精度）は
上がらない。
【０５８６】（ｄ）リセット信号 図１０及び図２０の実施形態では、入力クロックＥＸＴ
ーＣＫの半分の周期で、既に都合良く一致出力が得られ
るものとして動作の説明を行っていたが、それはあくま
で、理想の状態での動作である。もし仮に、図１０のデ
ューティ決定回路３または４を構成するラッチ回路４８
が、利用する入力クロックＥＸＴーＣＫの周期に比べて
非常に大きなカウント値を電源投入直後、既にラッチし
ていたと仮定すると、入力クロックＣＫの周期に対し
て、所望の周期の時点で一致出力が得られず、結果いつ
までも所望の出力が得られないという問題があった。そ
こで、現在のタイミング発生回路１４を改善して、電源
投入直後に、理想的な初期状態を設定できるように改善
する必要がある。
【０５８７】（ｄ−１）第５８実施形態…図５１及び図
５２ そのためには、図１０及び図２０の構成またはその類似
の構成では、図５１及び図５２において説明したよう
な、電源入力後、一定時間ｔｒの間、Ｌレベルの信号、
ＰＯＷＥＲ ＯＮ ＲＥＳＥＴ信号を出力させることが
可能な、パワーＯＮリセット信号発生回路８１０を用意
し、例えばタイミング発生回路１４の構成要素として、
このパワーＯＮリセット信号発生回路８１０を組み合わ
せて使用しても良い。具体的には、このパワーＯＮリセ
ット信号発生回路８１０の出力を、図５５で示したもの
と同様に、図１０及び図２０またはその類似の実施形態
において、デューティー決定回路３のＲＳーＦＦ６並び
にデューティー決定回路４のＲＳーＦＦ８のリセット入
力Ｒの前にＯＲ回路を挿入し、図５５と同様の接続を行
えばよい。
【０５８８】このような改善を行うと、例えば図１０の
デューティ決定回路３または４を構成するラッチ回路４
８が、電源投入直後に誤った、データを保持することな
く動作することができるので、外部同期回路は安定した
出力を得ることが可能となる。また、以上の事柄は、同
様の動作を行う図１１９及び図１２１並びにそれらの類
似の回路においても同様である。
【０５８９】（ｄ−２）第５９実施形態…図５６、図５
８及び図６０ また基本形態では、入力クロックＣＫの周期が途中で変
更しないものとして、動作を考えていたが、この入力ク
ロックＣＫの周期が短時間に大幅に変動すると、上記と
同様の事態つまり、入力クロックＣＫの周期に対して、
所望の周期の時点で一致出力が得られず、結果いつまで
も所望の出力が得られないという事態が想定された。
【０５９０】そこで、この入力クロックＣＫの変動に対
しても問題なく動作が行えるようにするため、図１４、
図１１８または図１２０に示すタイミング発生回路３０
２の構成を若干変更し、入力クロックＥＸＴーＣＫの周
期の測定を行う状態となる少し前に、周期測定の動作を
行う方のカウンタ４７の出力値を定期的に全て零の状態
にリセットさせる必要がある。
【０５９１】図５６及び図５８において説明したよう
に、図１０の実施形態においても一つのデューティー決
定回路３がデューティーの決定動作を終了した後、例え
ば図１０の例ではＳＡ１が出力された後、デューティー
決定回路３がクロックＥＸＴーＣＫの周期の測定を行う
前迄の間に、毎回あるいは間欠的に、Ｌレベルの信号Ｒ
ＥＳＥＴ信号を出力させ、デューティー決定回路３のカ
ウンタ４７を一定時間強制的にクリアー（すなわち、カ
ウント値を全てＬレベル）に設定し、その間にラッチ４
８のデータが、必ず全てＬレベルに保持される状態とな
り、再びデューティー決定回路３がクロックＥＸＴーＣ
Ｋの周期の測定を行う時からは、基本形態通りの状態で
周期の測定動作を行うようにすれば良い。
【０５９２】すなわち、例えば図１０の実施形態では、
２つのデューティー決定回路３の、それぞれのＲＳーＦ
Ｆ６のリセット入力Ｒ、及び２つのデューティー決定回
路４の、それぞれのＲＳーＦＦ８のリセット入力Ｒの、
各入力の前にＯＲ回路を挿入し、図５８と同様の接続を
行えばよい。またこのＯＲ入力に加えるＲＥＳＥＴ信号
は、図６０の実施形態を基に、供給すれば良い。以上の
事柄は、同様の動作を行う図２０、図１１９及び図１２
１並びにそれらの類似の回路においても同様である。
【０５９３】（ｅ）位相位置付与回路３１２及び３１３ 図１の回路の一部を利用した、図９の回路の位相位置付
与回路３１２及び３１３において位相位置の測定を行う
ためのカウンタ３２０及びラッチ３２１が、回路固有の
遅延時間の為に位相位置の測定が正確に行われず、その
結果、ＥＸＴーＣＫの周期に対し、同一の位相位置で一
致出力が得られず、結果所望の精度の高い、同期出力が
得られないという問題があった。
【０５９４】カウンタ３２０の遅延時間の問題に対して
は、同期式のカウンタを使うことにより、同期式でない
カウンタよりも遅延時間を少なくすることが可能である
が、遅延時間そのものを零にすることはできない。ま
た、たとえ遅延時間を非常に小さくできたとしても、図
９を改良した新たな実施形態では、到来したＥＸＴーＴ
ＲＩＧの位相位置の測定が正確に行われなくなる頻度が
減少するだけで、その不正確な測定の発生を零にするこ
とができない。また、カウンタ３１２を同期式のカウン
タで構成することは、同期式でない場合に比べ、回路構
成が複雑になると共に、消費電力が大きくなりやすい。
【０５９５】そこで、以上の問題を解決する方法として
は、遅延ライン発信器３１４の出力を、インバータを用
いて、結果的に正負２種類の位相段で動作する（立ち上
がり及び立ち下がりの２種類の位相段で動作する）２つ
のカウンタを用いて同時期にカウントし、そのカウント
結果も２つのラッチで同時期にラッチする方法を用い
る。また、一致回路も同様に２つ用意することが考えら
れる。以上を具体的に行うには、図６２の実施形態を参
考にすればよい。
【０５９６】以上の対処によると、位相位置付与回路３
１２のインバータを用いないで出力させた遅延ライン発
信器３１４は従来のカウンタ３２０でカウント動作を行
わせると共にラッチ３２１、一致回路３２２も同様の接
続とする。他方インバータを用いて遅延ライン発信器３
１４を反転させて出力させた信号は、新たなカウンタ２
によりカウントを行わせ、それらを同様に新たなラッ
チ、新たな遅延回路に接続する。このようにした結果、
同様に用意された一方のＡＮＤゲート３２４の出力と新
たなＡＮＤゲートの出力の双方が共に一致出力を出力し
た場合に、所望の一致出力が得られたとする方法が考え
られる。
【０５９７】以上の方法によれば、位相位置付与回路３
１２並びに３１３のカウンタ３２０は、同期式でなくと
も良いので、各々のカウンタの回路構成は簡単になり、
またそれぞれの消費電力も低減され、且つまた、クロッ
クＥＸＴ−ＣＫ周期に対し、正確な位相位置での一致出
力が得られるため、より同期精度のの高い出力が得られ
ることになる。
【０５９８】なお、以上の実施形態では、遅延ライン発
信器１１及び２１の出力を、インバータを用いて、２種
類の位相段（０゜及び１８０゜の位相段）で動作させて
いるが、より多くの遅延回路を用意し、それぞれの遅延
回路にカウンタを用意し、同様に、ラッチ及び一致回路
を各々同数用意しても構わない。
【０５９９】（ｆ）位相位置付与回路３１２及び３１３
の段数 （ｆ−１）第６０実施形態…図１２２〜図１２５ 図１２２は、図９における外部トリガの到来位置（入力
クロックＣＫのどの位相位置でＥＸＴ ＴＲＩＧが入力
されたか）を測定し、再現するための全体回路を抜き出
した図である。この図１２２に示すとおり、図９の基本
形態において採用されている位相位置付与回路では、位
相位置付与回路３１２及び３１３の段数は２段から成る
構成であった。これを、タイミング発生回路３１１の構
成を若干変更することにより、より安定な動作を行わせ
ることが可能である。例えば、従来のタイミング発生回
路３１１を、図１２３に示すように、タイミング発生回
路を３相に構成して、設計マ−ジンを大きくとり動作を
安定させた構成としても良い。図１２４は、この新しい
タイミング発生回路３１１の各部の動作を示す図、図１
２５はタイミング発生回路を３種類の位相出力に変更し
た場合の前記図１２２の全体図に対応する図である。
【０６００】（ｆ−２）第６１実施形態…図１２６、図
１２７ この位相位置付与回路３１２の構成を更に一般化可能な
ように変更し、図１２６及び図１２７に示す構成として
も良い。このような構成とした場合のメリットとして
は、位相位置付与回路の構成が２段だけの場合と比べ
て、遅延時間の設定マージンが広くとれるために、回路
の動作が安定することが考えられる。また、位相位置付
与回路によって付与される位相が、従来の少ない段数の
場合よりも小さくなることが考えられるために、位相付
与の精度が原理上、向上できるので、結果的に出力信号
の同期精度を高めることができる。
【０６０１】（ｇ）デューティー決定回路３、４ 図１０及び図２０並びにそれらの類似の回路において
も、波形整形並びに逓倍回路において説明したことと同
様の問題がある。すなわち、クロックＥＸＴーＣＫの周
期測定を行うためのカウンタ４７及びラッチ４８が、回
路固有の遅延時間の為に周期測定が正確に行われず、そ
の結果クロックＣＫの半分の周期の時点で一致出力が得
られず、所望の出力が得られないという問題があった。
【０６０２】カウンタ４７の遅延時間の問題に対して
は、同期式のカウンタを使うことにより、同期式でない
カウンタよりも遅延時間を少なくすることが可能である
が、遅延時間そのものを零にすることはできない。ま
た、たとえ遅延時間を非常に小さくできたとしても、図
１０及び図２０で示した実施形態では、遅延時間の測定
が正確に行われなくなる頻度が減少するだけで、その不
正確な測定の発生を零にすることができない。また、カ
ウンタ４７を同期式のカウンタで構成することは、同期
式でない場合に比べ、回路構成が複雑になると共に、消
費電力が大きくなりやすい。
【０６０３】そこで、以上の問題を解決する方法として
は、図１０の実施形態では、デューティー決定回路３及
び４の遅延ライン発信器４１の出力を、インバータを使
って、正負２種類の位相段で動作する（立ち上がり及び
立ち下がりの２種類の位相段で動作する）２つのカウン
タを用いて同時期にカウントし、そのカウント結果も２
つのラッチで同時期にラッチする方法を用いる。また、
ラッチにより得られた値も２つの演算回路で演算し、一
致回路も同様に２つ用意することが考えられる。以上は
クロックＣＫの周期の測定の問題であるが、図１０の実
施形態では、同じ回路で設定条件に応じた位相位置信号
を発生させているので、カウンタの遅延時間の問題は既
に解決されている。
【０６０４】以上のことから具体的には、デューティー
決定回路３及び４でカウンタ４７と新たなカウンタを設
け、カウンタ４７の出力をラッチ４８でラッチすると共
に、新たなカウンタの出力は新たなラッチでラッチす
る。またラッチ４８の出力は演算回路４９に送られ、一
方新たなラッチの出力は新たな演算回路に送られる。更
にカウンタ４７の出力は一致回路５０の一方の入力に加
わり、一致回路５０の他の入力には、演算回路４９の出
力が加わる。また、新たなカウンタの出力は新たな一致
回路の一方の入力に加わり、新たな一致回路の他の入力
には、新たな演算回路の出力が加わる。このようにする
ことにより、一致回路５０と新たな一致回路の双方が一
致出力を出力した場合に、入力クロックＣＫの周期に対
し、逓倍内容に応じた所望の周期の時点で一致出力が得
られたとする方法が考えられる。
【０６０５】以上の方法によれば、デューティー決定回
路３及び４のカウンタ４７は同期式でなくとも良いの
で、各々のカウンタの回路構成は簡単になり、またそれ
ぞれの消費電力も低減され、且つまた、クロックＣＫの
周期に対し、設定内容に応じたより正確な位相位置での
一致出力が得られるため、より精度の高い出力が得られ
ることになる。
【０６０６】なお、簡単な実施形態では、遅延ライン発
信器４１の出力をインバータを用いて２種類の位相段
（０゜及び１８０゜の位相段）を用意しカウント等の動
作を行わせても良いが、多数の遅延回路から成る遅延段
を用意し、それぞれの位相段にカウンタを用意し、同様
に、ラッチ、演算回路、及び一致回路を各々同数用意し
ても構わない。
【０６０７】（ｈ）デューティー決定回路３、４で複数
のカウンタ、ラッチ等を用いた場合の問題 前記（ｆ）で説明したように、図１０及び図２０及びそ
の類似の回路のデューティー決定回路３、４で、複数の
カウンタ、ラッチ等を用いた場合、一致回路も複数用意
することになるが、複数用意された一致回路の一致出力
の取扱方法に若干問題がある。それは、複数の一致回路
の一致出力が同時に得られた場合を、真の一致出力が得
られた場合（時）とすると、その真の一致出力は非常に
狭いパルス信号となる可能性がある。
【０６０８】それを避ける方法としては、用意したカウ
ンタ等の組み合わせの数（例としてカウンタが２組であ
れば２）だけＲＳーＦＦ（ＲＳフリップフロップ）を用
意し、複数用意一致出力の各々を、ＲＳフリップフロッ
プの入力に加え、全てのＲＳフリップフロップが一致出
力により変化した時を、真の一致出力が得られた時とす
る方法が考えられる。この実施形態によれば、パルス幅
の安定した真の一致出力が得られる。
【０６０９】（ｉ）位相位置付与回路３１２及び３１
３、デューティー決定回路３、４で使用している遅延ラ
イン発信器 図９の位相位置付与回路３１２及び３１３、並びに図１
０、図２０、図１１９更に図１２１またこれらの類似の
実施形態において、デューティー決定回路３、４で例示
されている遅延ライン発信回路の構成は、最小の構成、
すなわち、素子では、ＮＡＮＤ１個とインバータ２個で
構成されている。この構成の場合、遅延ライン発信器だ
けの回路構成は簡単であるものの、発信周波数が非常に
高くなるため、消費電力がどうしても多くなるという問
題がある。また、この遅延ライン発信器をカウントする
カウンタは、当然非常に高速のカウンタでなければなら
ず、遅延ライン発信器の周辺回路もまた、消費電力が多
くなる。更に、遅延ライン発信器及びカウンタを例えば
同一のチップ上に構築すると、一般的にはカウンタの内
部を構成するフリップフロップの１段当たりの遅延時間
は、ここで例示されているＮＡＮＤ１個とインバータ２
個からなる最小構成の遅延ライン発信器の発信周期とほ
ぼ同一時間となる。
【０６１０】つまり、本発明の実施形態の回路を同一チ
ップ上に構築すると、遅延ライン発信器の出力周波数
は、カウンタがカウント可能な周波数を上回る可能性が
あり、動作できなくなる恐れがある。そこで、以上の遅
延ライン発信器の構成を、まず最初にＮＡＮＤ１個とイ
ンバータ１個の組み合わせを２組以上用意した、発信周
期のより長い回路を用いる構成とすることが考えられ
る。但し、この方法によると、遅延ライン発信器の発信
周期が長くなるために、入力クロックＣＫの周期の測定
精度が半分以下に低下すると共に、入力クロックＣＫの
周期に対し、逓倍内容に応じた位相位置での検出精度も
半分以下に低下することが考えられる。
【０６１１】そこで、ＮＡＮＤ１個とインバータ１個と
を１つの組み合わせと見立て、その組み合わせ毎に位相
が若干異なることを利用して、遅延ライン発信器を多数
の位相段を有する発信器に見立て、その位相段毎に新た
なラッチを組み合わせ、入力クロックＣＫの周期の測定
の時に行うラッチと共に、遅延ライン発信器の位相段毎
に新たなラッチも同時にラッチし、まず、大まかに遅延
ライン発信器の周期の何倍かをカウンタにより計測し、
更に遅延ライン発信器の位相段毎に設置した新たなラッ
チ出力同士の結果を基に、遅延ライン発信器の１周期の
中の細かな位相結果をも得ることができる。
【０６１２】例えば、遅延ライン発信器の構成がＮＡＮ
Ｄ１個とインバータ１が２組でできている、すなわち、
遅延ライン発信器の位相段が２組用意されているような
場合には、遅延ライン発信器の各位相段毎に接続された
各ラッチの出力の結果を基に、遅延ライン発信器の少な
くとも１周期の半分の位相結果をも得ることができる。
また更に、遅延ライン発信器立ち上がり及び立ち下がり
の状態をも判別すれば、遅延ライン発信器の１周期の１
／４の位相結果をも得ることが可能である。
【０６１３】更に、遅延ライン発信器の構成がＮＡＮＤ
１個とインバータ１が４組でできている、すなわち、遅
延ライン発信器の位相段が４組用意されているような場
合には、遅延ライン発信器の各位相段毎に接続された各
ラッチの出力の結果を基に、少なくとも遅延ライン発信
器の１周期の約１／４の位相結果をも得ることができ、
同様に、遅延ライン発信器立ち上がり及び立ち下がりの
状態をも判別すれば、遅延ライン発信器の１周期の１／
８の位相結果をも得ることが可能である。
【０６１４】（ｊ）逓倍回路への応用 （ｊ−１）第６２実施形態…図１２８、図１２９、図１
４及び図９ 図１２８は、今まで説明を行ってきた外部同期回路及び
外部同期方法を、逓倍回路にも応用可能であることを示
す実施形態である。外部同期方法及び外部同期回路にお
いても、逓倍回路が実現可能である理由について簡単に
説明を行うと、逓倍回路の実施形態である図７と外部同
期回路の実施形態である図１０とを比較しても分かるよ
うに、その出力部分の動作の基本的な違いは、外部から
加えられた基準のクロック入力ＥＸＴーＣＫの到来後、
デューティー決定回路３が、１回だけ所望の位相位置に
おいて一致出力ＳＡを出力していたか、あるいは奇数回
（図７では３回）の一致出力ＳＡを出していたかの違い
だけである。
【０６１５】しかし、外部同期方法及び外部同期回路の
出力部分の実施形態、図１０と図２０とを比較しても分
かるように、図２０の方法では、たとえ一致出力が複数
回得られたとしても、最終出力部に図１０とは異なり一
致出力ＳＡの到来毎に出力が変化可能なフリップを有し
ていないため、この回路を基本とした方法では、デュー
ティー決定回路３の内部の構成を、図７で示すものに変
更しても、逓倍回路の機能を持たせることはできない。
【０６１６】以上の事柄から、基本的に逓倍回路の実施
形態である図７のデューティー決定回路３と、外部同期
回路図の実施形態である、図１０とを組み合わせた実施
形態として外部同期方法及び外部同期回路の新たな実施
形態を示す。
【０６１７】前記の説明の通り、具体的には、図７の実
施形態の中で、図１２８に示すデューティー決定回路３
を、図１０の実施形態、並びにその類似の実施形態で応
用が可能であることを示すものである。より具体的に
は、例えば図１２９の回路において、デューティー決定
回路３を、図１２８の実施形態に置き換えれば、外部ト
リガ、ＥＸＴ−ＴＲＩＧに同期し、しかも外部からの安
定した入力クロックＥＸＴ−ＣＫの整数倍の周波数で安
定したクロックを出力させることが可能である。より詳
細な全体的な回路構成としては、図１２８、図１２９、
図１４及び図９に示す実施形態を組み合わせて回路を構
成させれば良い。
【０６１８】（ｊ−２）第６３実施形態…図１３０、図
１３１、図１２０及び図９ 前にも説明したとおり、図９の実施形態の内、タイミン
グ発生回路３０２の具体例である図１４の構成を、図１
２０に示す構成に置き換え、外部からの入力クロックＥ
ＸＴ−ＣＫの周期の測定時間を一般化することが可能で
ある。波形整形回路の動作において説明したように、入
力クロックＥＸＴ−ＣＫの周期の測定を、従来の実施形
態の１周期ではなく、より長く設定すれば、入力クロッ
クＥＸＴ−ＣＫの測定精度がより高められるので、逓倍
された出力の波形の精度（周波数の純度、位相の変動、
パルス幅の変動、更にはデューティーがより５０％に近
づくこと）を高めることが可能となる。
【０６１９】すなわち、このことは、特に図示はしてい
ないが、この実施形態の基本となる波形整形回路におい
ても説明したとおり、図１０、図２０、図１１９、及び
図１２１並びにそれらの類似の回路においても、これら
の実施形態の中のデューティー決定回路３について次の
ようなの構成を採用することによっても、同様に逓
倍された出力の波形の精度（周波数の純度、位相の変
動、パルス幅の変動、更にはデューティーがより５０％
に近づくこと）を高めることが可能となる。
【０６２０】遅延ライン発信器の出力位相を正負２種
類以上用意し、各々の位相毎にカウンタ、ラッチ、演算
回路、一致回路を動作させる。
【０６２１】遅延ライン発信器の構成を、図６９また
は図９２，図９３で示したような多段の構成とし、発信
周波数を低下させる。このことにより、たとえば、図１
２９，図１３０に示すカウンタ４７の動作速度を低くす
ることが可能となり、併せて消費電力も低下させること
ができる。なお、遅延ライン発信器を多段の構成とする
と、本逓倍器出力の精度が低下するので、逓倍器図９
２、図９３及び波形整形回路図６９の説明したことと同
様な対策をとることが望ましい。
【０６２２】（ｊ−３）第６４実施形態…図１２９、図
１３２、図１４及び図９ 逓倍回路においても説明したように、図１３１の実施形
態を図１３２の実施形態で示すように、一致回路５０１
及び演算回路４９１の組み合わせを、多数の奇数個の組
み合わせから成るものに変更すれば、図１３１で示した
３逓倍ではなく、更に逓倍比率を高めて出力させること
が可能となる。なお、この場合の回路の具体的な組み合
わせは、図１２９、図１３２、図１４及び図９となる。
【０６２３】（ｊ−４）第６５実施形態…図１２０、図
１３０、図１３３及び図９ 図１２０、図１３０、図１３３及び図９実施形態の組み
合わせで回路を構成すると、出力の逓倍比率を任意に設
定できると共に、外部からの入力クロックＥＸＴ−ＣＫ
の周期の測定時間を一般化することが可能であるため、
入力クロックＥＸＴ−ＣＫの周期の測定を、従来の実施
形態の１周期ではなく、より長く設定すれば、入力クロ
ックＥＸＴ−ＣＫの測定精度がより高められるので、逓
倍された出力の波形の精度（周波数の純度、位相の変
動、パルス幅の変動、更にはデューティーがより５０％
に近づくこと）を高めることが可能となる。
【０６２４】（ｊ−５）第６６実施形態…図１２９、図
１３２、図１３４、図１４及び図９並びに図１３５ 前に説明を行った、図１２９、図１３２、図１４及び図
９の組み合わせの回路では、一致回路及び演算回路の組
み合わせの数が、逓倍数を高めた場合に非常に大きくな
る。その対策として、前記逓倍回路において説明したこ
とを踏まえ、まず図１２９を図１３４の実施形態に変更
し、次に図１３２を図９９で示す実施形態のデューティ
ー決定回路３に置き換えることにより、逓倍回路で説明
したことと同様の効果、すなわち、一致回路及び演算回
路の組み合わせの数を増加させることなく逓倍比率を高
めることが可能となる。なお、図９９で示す実施形態の
デューティー決定回路３の動作は、逓倍回路において説
明した通りである。
【０６２５】また、このような動作を行わせている場合
においても、図１３５で示すように、今までの説明と同
様、入力クロックＥＸＴ−ＣＫの周期の測定時間を任意
に設定し、しかもその測定時間を基本形態の１周期では
なく、より長く設定すれば、入力クロックＥＸＴ−ＣＫ
の測定精度がより高められるので、逓倍された出力の波
形の精度（周波数の純度、位相の変動、パルス幅の変
動、更にはデューティーがより５０％に近づくこと）を
高め、更に一致回路、演算回路の組み合わせの数も増加
させることなく、出力として取り出される信号の、逓倍
比率を高めることが可能となる。
【０６２６】（ｊ−６）第６７実施形態…図１３６、１
３７ 前記の組み合わせの内、図１３４を図１３６の実施形態
に変更し、それに応じて図１３６のデューティー決定回
路３を、図１０１の実施形態で示すものに変更しても、
前記と同様に、一致回路、並びに演算回路の組み合わせ
の数を増加させることなく、任意の逓倍比率の出力クロ
ックを得ることが可能となる。
【０６２７】また、前期と同様、入力クロックＥＸＴ−
ＣＫの周期の測定時間を、任意の周期に設定する場合に
は、図１３６を図１３７の実施形態に置き換え、その内
部のデューティー決定回路も同様に、図１０２の実施形
態に置き換えると、前記と同様に入力クロックＥＸＴ−
ＣＫの測定精度がより高められるので、逓倍された出力
の波形の精度（周波数の純度、位相の変動、パルス幅の
変動、更にはデューティーがより５０％に近づくこと）
を高め、更に一致回路、演算回路の組み合わせの数も増
加させることなく、出力として取り出される信号の、逓
倍比率を任意に高めることが可能となる。
【０６２８】（ｋ）演算回路及び一致回路の組み合わせ
の数 逓倍回路の実施形態を示す図７では、逓倍を行うための
基本となる一致出力を得るために、一致回路２２２〜２
２４と演算回路２１９〜２２１の以上３組からなる、演
算回路と一致回路の組み合わせを使用している。この組
み合わせの数は今までの実施形態によると、逓倍数に応
じて、例えば図７の実施形態では２逓倍のために３組用
意していた。図７の実施形態を３逓倍に応用すれば、演
算回路１個と一致回路１個とを一つの組み合わせと考え
れば、その組み合わせが５組必要となり、逓倍数が４逓
倍となれば、その組み合わせは７組必要となる。
【０６２９】すなわち、ｍ逓倍（ｍは２以上の整数）の
場合には、図７の実施形態をで考えれば、演算回路１個
と一致回路１個とを一つの組み合わせと考えれば、その
組み合わせが（２ｍー１）組必要となる。この場合、逓
倍の倍数が増加すると、演算回路と一致回路の組み合わ
せの数が非常に多く必要となるため、結果回路規模が大
きくなるので、図７の実施形態では逓倍数をあまり大き
くすることは実用上好ましくない。図１の実施形態に逓
倍回路の動作が行えるように改良を施した場合は、図７
実施形態の実施形態よりも若干回路規模を小さくできる
ものの、基本的には同様の問題がある。
【０６３０】（ｌ）演算回路及び一致回路の改善 （ｌ−１）第６８実施形態…図示せず 上記の（ｋ）演算回路及び一致回路の組み合わせの数に
おいて、従来の方法では回路規模が大きくなってしまう
という問題があることを、明らかにしたが、この問題に
対処するため、例えば図７の演算回路２２０と２２１を
削除し、同じく一致回路２２３と２２４も削除する。そ
して残った演算回路２１９の機能を改良し、外部から演
算の係数（例えばわり算の係数。２で割るなら係数は
２、４で割るなら係数は４など）を制御可能な新たな演
算回路に置き換え、更に一致回路から得られた一致出力
を使って例えば、一致出力が得られる毎に新たな演算回
路の係数の設定ができるような回路を構成すれば良い。
一致回路は１個だけであるので、一致出力も１つだけで
ある。そこでこの一致出力を幅作成回路のＤフリップフ
ロップのクロック入力に加えれば、所望の逓倍出力が得
られる。
【０６３１】以上の新たな構成の場合、一致回路及び演
算回路は逓倍の係数に関わりなく１組で良いので、逓倍
数が増加しても回路規模が大きくならず、価格面並びに
性能面で非常にメリットがある。
【０６３２】（ｌ−２）第６９実施形態…図示せず また別の実施形態としては、上記の実施形態と比べ、演
算回路２１９と一致回路２２２だけを残すことは同じで
あるが、演算回路の機能としては従来のままで良く、そ
の代わり新たに加算器と新たなラッチを設け、演算回路
２１９の出力を一旦加算器を通して従来の一致回路２２
２に加えると共に、新たに設けたラッチの入力にも加
え、新たなラッチの出力は、新たなラッチの他方の入力
に加え、新たなラッチは従来の一致回路２２２からの一
致出力が得られる毎にラッチを行い、結果的に逓倍すべ
き信号が逓倍の結果、所望の立ち上がり位置または立ち
下がり位置に到来する度に、新たな加算器により加算を
行い、新たな位相位置で一致出力が得られるように順次
加算を行うと言う構成も考えられる。以上の事柄につい
ては、既に実施形態を示して、説明を行った。
【０６３３】（ｍ）各改善項目の組み合わせ 上記述べてきた（ａ）より簡単な回路構成から周期測定
から（ｌ）演算回路及び一致回路の改善までの内容につ
いては、個別に単独で行ってもよく、また全ての内容を
組み合わせて同時に行っても良い。但し組み合わせによ
っては、返って性能が上昇しないばかりか、かえってコ
ストが上昇してしまう組み合わせもある。
【０６３４】（ｎ）５０％以外のデューティーの設定 今まで述べてきた波形正解回路の動作は、逓倍後の出力
波形のデューティーを５０％にできるだけ近づけること
を前提としてきた、しかし、例えばコンピュータのＣＰ
Ｕでは、外部より低い周波数のクロックを供給し内部で
必要な倍数だけ逓倍し、且つまたそれをデューティーの
異なる２相のクロックを必要とする場合がある。この２
相（２種類）のクロックは、双方が同時に同一のレベル
（ＨレベルまたはＬレベル）にならないような位相関係
である。このような２種類の信号は、一方をデューティ
ー５０％にしてしまうと、他方がデューティー５０％か
ら大きくずれてしまうので、見かけ上クロックの周波数
が上昇してしまい、好ましくない。そこで両方ともあえ
てデューティーを５０％から少しずらして出力させるこ
とがある。
【０６３５】そのための方法としては、逓倍を行わな
い場合と、逓倍を行う場合とで対策が異なるが、 逓倍を行わない場合には、波形整形回路で説明したと
おり、図７２、図７３並びに図７４での実施形態で説明
を行った対策を行えばよい。
【０６３６】逓倍を行う場合には、逓倍回路において
説明したように、図１０９及び図１１０の実施形態で説
明を行った対策を行えばよい。
【０６３７】（ｏ）ドットクロック信号への応用 今まで述べてきた入力クロックＣＫとしては、例えば水
晶発振器の様な精度の非常に高いものを前提に考えてき
たが、例えばＶＴＲから得られる水平同期信号のよう
な、位相精度が落ちるような信号でも構わない。このよ
うな信号を扱う場合には、例えばビデオテープの延び縮
み、モーターの回転数の変動などにより、水平同期信号
の位相位置が変動することがある。しかしその様な信号
から例えば液晶ディスプレーに表示可能な信号を作成す
るためには、水平同期信号のエッジ位置に同期した、し
かも水平同期信号の正数倍の信号を必要とすることがあ
る。
【０６３８】このような要求に対しては、水平同期信号
の周期を平均化して求めた方が良いと考えられるので、
例えば図７の実施形態において、タイミング発生回路２
の分周比を図７の実施形態よりも大きくすると良い。そ
の上で必要とされる逓倍数を設定し、水平同期信号のエ
ッジ位置から所望の逓倍出力を出力させることで、ＲＧ
Ｂ信号などの映像信号を取り込むことが可能となり、液
晶表示装置などのフラットパネル表示器を精度良く表示
可能となる。
【０６３９】なお、以上のような動作の場合、水平同期
信号の位相位置が若干ずれた場合に表示に不具合が生じ
るのではないかと考えられるが、一般にフラットパネル
表示器の場合、例えば左端すなわち、水平同期信号の最
初のエッジ位置からの位置がきちんとしていれば、この
場合には順次右方向に表示がなされるので、表示される
画素の縦のラインに乱れが生じないことになる。そし
て、水平同期信号の位相の乱れの部分に関しては、この
場合は画面右端に到達した後、また最初の画面位置であ
る左端に戻るまでの表示されない間に、吸収されてしま
うことになるため、表示画面には何ら問題が生じない。
【０６４０】（ｏ−１）第７０実施形態…図１３８ 具体的な対応としては、図１３８の実施形態で示す接続
を行えばよい。なお、この１３８図において、２０５は
本発明の外部同期方法及び外部同期回路であり、ＥＸＴ
−ＴＲＩＧとして水平同期信号Ｈ−ＳＹＮＣを加える。
なおこの実施形態の場合においても、逓倍回路の同様の
実施形態に於い図１１１にて説明したように、水平同期
信号を予め狭パルス作成回路６０１を通過させて、ヒゲ
上のノイズ信号を除去した後、Ｓ−ＴＲＩＧに変更して
から、ＥＸＴ−ＴＲＩＧ入力に加えても良い。
【０６４１】また、図１３８において、で本発明の外部
同期方法及び外部同期回路２０５他方の入力に加えられ
たのＣＫとしては、水晶発振器等の、周波数の安定度の
非常に高いクロックを用意して接続すれば良い。このよ
うに接続すると、本発明の２０５の出力端子ＯＵＴか
ら、２０５の入力端子ＣＫに加えられたと同一の周波
数、あるいは所望の逓倍された周波数で、しかも水平同
期信号エッジに同期した、安定な（デューティー、周波
数、位相精度が非常に安定した）ドットクロックを得る
ことが可能となる。
【０６４２】そして図１３８の実施形態では、このドッ
トクロックを、いわゆるＲＧＢの３種類の映像信号をア
ナログーデジタル信号に変換するためのＡ／Ｄコンバー
タ２０６、２０７、２０８に供給し、液晶表示装置、プ
ラズマディスプレー、ＥＬディスプレーなどのフラット
パネル表示器を精度良く表示することが可能となる。
【０６４３】
【発明の効果】以上のような本発明によれば、入力信号
が、デューティー５０％のものであるかどうかを問わ
ず、デューティー５０％の波形に整形されて出力される
波形整形回路を提供することができる。また、本発明に
よれば、構成が簡単で、しかもデューティー５０％の波
形に整形されて出力される実用的な周波数逓倍回路を提
供することができる。本発明によれば、入力クロック信
号を外部トリガ信号に同期させることができる、構成が
簡単で、しかも入力ディジタル信号がデューティー５０
％の波形に整形されて出力される実用的な外部同期方法
及び外部同期回路を提供することができる。本発明によ
れば、外部トリガ信号が変動しても、これに追従して自
動的に出力クロックを同期可能な外部同期方法及び外部
同期回路を提供することができる。
【０６４４】
【図面の簡単な説明】
【図１】本発明のデジタル波形整形回路の第１の基本形
態を示す図である。
【図２】図１の回路の主要部の動作を示すタイミングチ
ャートである。
【図３】本発明のデジタル波形整形回路の第２の基本形
態を示す図である。
【図４】図３の回路の主要部の動作を示すタイミングチ
ャートである。
【図５】本発明のデジタル波形整形回路の第３の基本形
態を示す図である。
【図６】図５の回路の主要部の動作を示すタイミングチ
ャートである。
【図７】本発明の周波数逓倍回路の基本形態を示す図で
ある。
【図８】図７の回路の主要部の動作を示すタイミングチ
ャートである。
【図９】本発明の外部同期回路の第１の基本形態を示す
回路の左半分を示す図である。
【図１０】本発明の外部同期回路の第１の基本形態を示
す回路の右半分を示す図である。
【図１１】図９，図１０の回路の主要部の動作を示すタ
イミングチャートである。
【図１２】図１１のタイミングチャートの上半分の拡大
図である。
【図１３】図１１のタイミングチャートの下半分の拡大
図である。
【図１４】図９のタイミング発生回路３０２の具体例を
示す回路図である。
【図１５】図９のタイミング発生回路３０２とモ−ド切
替信号作成回路の部分の動作を示すタイミングチャート
である。
【図１６】図１８のデューティー決定回路と幅作成回路
の部分の動作を示すタイミングチャートである。
【図１７】図１６のタイミングチャートの上半分の拡大
図である。
【図１８】図１６のタイミングチャートの下半分の拡大
図である。
【図１９】図９のタイミング発生回路３０１が作成する
ＣＫＦＡ，ＣＫＦＢを例示した図で、（ａ）は入力クロ
ックの１周期に合致させた場合を、（ｂ）は入力クロッ
クの２周期に合致させた場合を示す。
【図２０】本発明の外部同期回路の他の基本形態を示す
図である。
【図２１】半導体能動素子の取り扱う周波数の変化の説
明に供する図である。
【図２２】従来の同期信号選択回路に使われている位相
分割部の構成を示す図である。
【図２３】図１のデジタル波形整形回路の周期測定時間
を変更した一つの実施形態を示す図である。
【図２４】図２３の回路の主要部の動作を示すタイミン
グチャートである。
【図２５】図２３のデジタル波形整形回路を一般化した
実施形態を示す図である。
【図２６】図２５の回路において、１／８分周を行う場
合の主要部の動作を示すタイミングチャートである。
【図２７】図１におけるタイミング発生回路のカウンタ
を１／４カウンタとした一例を示す図である。
【図２８】図１におけるタイミング発生回路のカウンタ
を１／Ｍカウンタとした一例を示す図である。
【図２９】図３におけるタイミング発生回路のカウンタ
を１／３カウンタとした一例を示す図である。
【図３０】図２９又は図３２のタイミング発生回路とし
た場合に適用されるデューティー決定回路、幅作成回路
等の一例を示す図である。
【図３１】図２９及び図３０の回路の主要部の動作を示
すタイミングチャートである。
【図３２】図３におけるタイミング発生回路のカウンタ
を１／３カウンタとした他の一例を示す図である。
【図３３】図３２及び図３０の回路の主要部の動作を示
すタイミングチャートである。
【図３４】図３におけるタイミング発生回路のカウンタ
を１／Ｍカウンタとした一例を示す図である。
【図３５】図３４のタイミング発生回路とした場合に適
用されるデューティー決定回路、幅作成回路等の一例を
示す図である。
【図３６】図５におけるタイミング発生回路のカウンタ
を１／４カウンタとした一例を示す図である。
【図３７】図３６のタイミング発生回路とした場合に適
用されるデューティー決定回路、幅作成回路等の一例を
示す図である。
【図３８】図３６及び図３７の回路の主要部の動作を示
すタイミングチャートである。
【図３９】図３６及び図３７の回路の主要部の動作を示
すタイミングチャートである。
【図４０】図１における実測回路を２段に構成した一例
を示す図である。
【図４１】図３におけるデューティー決定回路を３段に
構成した場合におけるタイミング発生回路の一例を示す
図である。
【図４２】図３におけるデューティー決定回路を３段に
構成した一例を示す図である。
【図４３】図４１及び図４２の回路の主要部の動作を示
すタイミングチャートである。
【図４４】図４１及び図４２の回路の主要部の動作を示
すタイミングチャートである。
【図４５】図３におけるデューティー決定回路を３段に
構成した場合におけるタイミング発生回路の他の一例を
示す図である。
【図４６】図４５及び図４２の回路の主要部の動作を示
すタイミングチャートである。
【図４７】図５におけるデューティー決定回路を３段に
構成した一例を示す図である。
【図４８】図３におけるデューティー決定回路をＭ段に
構成した場合におけるタイミング発生回路の一例を示す
図である。
【図４９】図３におけるデューティー決定回路をＭ段に
構成した一例を示す図である。
【図５０】図５におけるデューティー決定回路をＭ段に
構成した一例を示す図である。
【図５１】電源リセット信号発生回路の一例を示す図で
ある。
【図５２】図５１の電源リセット信号の一例を示すタイ
ムチャートである。
【図５３】図３におけるタイミング信号発生回路に電源
リセットを追加した実施形態を示す図である。
【図５４】図５３におけるタイミング信号発生回路に適
用するデューティー決定回路、幅作成回路等の一例を示
す図である。
【図５５】図５におけるタイミング信号発生回路とし
て、図５３の回路を用いた場合に適用するデューティー
決定回路、幅作成回路等の一例を示す図である。
【図５６】図３におけるタイミング信号発生回路に定期
的リセットを追加した実施形態を示す図である。
【図５７】図５６におけるタイミング信号発生回路に適
用するデューティー決定回路、幅作成回路等の一例を示
す図である。
【図５８】図５におけるタイミング信号発生回路に定期
的リセットを追加した実施形態を示す図である。
【図５９】図５６〜図５８の回路の主要部の動作を示す
タイミングチャートである。
【図６０】図５６のタイミング信号発生回路の分周器を
一般化した場合の実施形態を示す図である。
【図６１】図１の波形整形回路の一部の動作を示すタイ
ミングチャートである。
【図６２】図１の波形整形回路に正負２相のラッチを追
加した実施形態を示す図である。
【図６３】図３及び図５の波形整形回路の一部を示す図
である。
【図６４】図６３の回路の動作を示すタイミングチャー
トである。
【図６５】図３及び図５の波形整形回路において、カウ
ンタの状態のみラッチする実施形態を示す図である。
【図６６】図６５において、ＤＬ−ＯＳＣの状態もラッ
チする実施形態を示す図である。
【図６７】図６５及び図６６において、ＤＬ−ＯＳＣの
状態もラッチし、ＳＡのパルス幅が広がるようにラッチ
２個を追加した実施形態を示す図である。
【図６８】ＤＬ−ＯＳＣの周波数とカウンタの周波数と
の関係について示す図である。
【図６９】ＤＬ−ＯＳＣを２段ＮＡＮＤとした構成例
（ａ）と４段ＮＡＮＤとした構成例（ｂ）を示す図であ
る。
【図７０】多段のＤＬ−ＯＳＣを使った例を示す図であ
る。
【図７１】２段のＤＬ−ＯＳＣと正負２相のクロックを
用いた実施形態を示す図である。
【図７２】図７１及び図７２の回路の動作を示すタイミ
ングチャートである。
【図７３】図１及び図３の波形整形回路において、デュ
ーティー５０％以外の設定を行う（ＣＰＵ用２相クロッ
クを作成する）場合の実施形態を示す図である。
【図７４】図５の波形整形回路において、デューティー
５０％以外の設定を行う（ＣＰＵ用２相クロックを作成
する）場合の実施形態を示す図である。
【図７５】図１の波形整形回路において、ＣＫＷの回路
を削除した実施形態を示す図である。
【図７６】図７５に適用するタイミング発生回路の一例
を示す図である。
【図７７】図７５及び図７８の回路の動作を示すタイミ
ングチャートである。
【図７８】図７５の波形整形回路において、ＲＳ−ＦＦ
をＰＤ−ＦＦに変更した実施形態を示す図である。
【図７９】図７５の波形整形回路において、正負２相の
カウンタで構成した実施形態を示す図である。
【図８０】図１の波形整形回路を、遅延回路（位相調整
回路）に応用した一例を示す図である。
【図８１】図１の波形整形回路を、遅延回路（位相調整
回路）に応用した他の一例を示す図である。
【図８２】図３の波形整形回路を、遅延回路に応用した
一例を示す図である。
【図８３】図８０〜図８２の回路の動作を示すタイミン
グチャートである。
【図８４】図１の波形整形回路を、周波数逓倍回路へ応
用した一つの実施形態を示す図である。
【図８５】図１の波形整形回路を、周波数逓倍回路へ応
用した他の実施形態を示す図である。
【図８６】図１の波形整形回路を、周波数逓倍回路へ応
用した例において、タイミング信号発生回路を構成する
分周器の分周比を１／Ｍとした実施形態を示す図であ
る。
【図８７】図１の波形整形回路を、周波数逓倍回路へ応
用した例において、タイミング信号発生回路を構成する
分周器の分周比を１／Ｍとした他の実施形態を示す図で
ある。
【図８８】図７の周波数逓倍回路において、デューティ
ー決定回路を３段とした一例を示す図である。
【図８９】図１の波形整形回路を、周波数逓倍回路へ応
用した例において、カウンタを正負２相クロックで動作
する場合の一例を示す図である。
【図９０】図１の波形整形回路を、周波数逓倍回路へ応
用した例において、タイミング信号発生回路を構成する
分周器の分周比を１／Ｍとし、カウンタを正負２相クロ
ックで動作する場合の一例を示す図である。
【図９１】遅延ライン発信器の出力周波数に一例を示す
タイミングチャートである。
【図９２】ＤＬ−ＯＳＣを２段ＮＡＮＤとした構成例
（ａ）と４段ＮＡＮＤとした構成例（ｂ）を示す図であ
る。
【図９３】多段のＤＬ−ＯＳＣを使った例を示す図であ
る。
【図９４】図１の波形整形回路を、周波数逓倍回路へ応
用した例において、一致回路及び演算回路を１組だけに
して、タイミング信号発生回路を構成する分周器の分周
比を１／Ｍとした例を示す図である。
【図９５】図１の波形整形回路を、周波数逓倍回路へ応
用した例において、加算器を用いて、出力のエッジ毎に
加算して、一致する値を変更する例を示す図である。
【図９６】図７の周波数逓倍回路において、逓倍比をＭ
とした例を示す図である。
【図９７】図７の周波数逓倍回路において、タイミング
発生回路の分周器の分周比を１／Ｍとした例を示す図で
ある。
【図９８】図９７の右半分の回路図を示す図である。
【図９９】図７の周波数逓倍回路において、逓倍比をＭ
としつつ、単純化した例を示す図である。
【図１００】図７の周波数逓倍回路において、逓倍比を
Ｍ、タイミング発生回路の分周器の分周比を１／Ｍとし
た例であって、図９７の右半分に適用する例を示す図で
ある。
【図１０１】図９９の他の一例を示す図である。
【図１０２】図１００の他の一例を示す図である。
【図１０３】図７７の波形整形回路を周波数逓倍回路に
応用した例を示す図である。
【図１０４】図１０３の周波数逓倍回路において、タイ
ミング発生回路の分周器の分周比を１／Ｍとした例を示
す図である。
【図１０５】図１０３の周波数逓倍回路において、演算
回路を一つにした例を示す図である。
【図１０６】図１０５の周波数逓倍回路において、タイ
ミング発生回路の分周器の分周比を１／Ｍとした例を示
す図である。
【図１０７】図１０５の周波数逓倍回路において、出力
クロックのエッジごとに加算を行う実施形態を示す図で
ある。
【図１０８】図１０７の周波数逓倍回路において、タイ
ミング発生回路の分周器の分周比を１／Ｍとした例を示
す図である。
【図１０９】周波数逓倍回路において、５０％以外のデ
ューティーに設定する場合の例を示す図である。
【図１１０】図１０９の回路の動作を示すタイミングチ
ャートである。
【図１１１】周波数逓倍回路でのドットクロックへの応
用例を示す図である。
【図１１２】図１１１の回路の動作を示すタイミングチ
ャートである。
【図１１３】周波数逓倍回路をＣＰＵチップ内部へ応用
して、消費電力、ノイズ、コスト等の低減と、パタ−ン
設計の容易化を図った例を示す図である。
【図１１４】周波数逓倍回路によって、プリント板での
複数チップへのクロック供給を容易にする場合における
消費電力、ノイズ、コストの問題を示す図である。
【図１１５】図１１４の問題への対処として、広い周波
数帯をカバ−できるように周波数逓倍回路をデバイスへ
組み込んだ例を示す図である。
【図１１６】並列処理コンピュ−タでのＣＰＵへのクロ
ックの供給の問題を示す図である。
【図１１７】図１１６の問題への対処として、周波数逓
倍回路及び図７９〜図８１に示した位相調整回路とを組
み合わせて使用した例を示す図である。
【図１１８】図９におけるタイミング発生回路の入力ク
ロックの分周器の分周比を１／４とした例を示す図であ
る。
【図１１９】図１０において、図１１８に対応する変更
を加えた例を示す図である。
【図１２０】図９におけるタイミング発生回路の入力ク
ロックの分周器の分周比を１／Ｍとした例を示す図であ
る。
【図１２１】図１０において、図１２０に対応する変更
を加えた例を示す図である。
【図１２２】図９における外部トリガの到来位置（入力
クロックＣＫのどの位相位置でＥＸＴ ＴＲＩＧが入力
されたか）を測定し、再現するための全体回路を抜き出
した図である。
【図１２３】図１２２におけるタイミング発生回路を３
相に構成して、設計マ−ジンを大きくとり動作を安定さ
せた例を示す図である。
【図１２４】図１２３の動作を示すタイミングチャート
である。
【図１２５】図９におけるタイミング発生回路を３種類
の位相出力に変更した場合の図１２２の全体回路に対応
する例を示す図である。
【図１２６】図１２３のタイミング発生回路を３相から
多相化したものの例を示す図である。
【図１２７】図１２６のタイミング発生回路を適用した
場合の図１２２又は図１２５の全体回路に対応する例を
示す図である。
【図１２８】図１０の外部同期回路を２逓倍の周波数逓
倍回路に応用した場合のデューティー決定回路の例を示
す図である。
【図１２９】図１０の外部同期回路を２逓倍の周波数逓
倍回路に応用した例であって、図１２８のデューティー
決定回路を組み込んだ例を示す図である。
【図１３０】図１２９において、図１１９の外部同期回
路と組み合わせて使用する場合の例を示す図である。
【図１３１】図１３０におけるデューティー決定回路の
例を示す図である。
【図１３２】図１２９において組み込んだ図１２８の逓
倍数を一般化したものに変更した例を示す図である。
【図１３３】図１３２を、周期測定を一般化したものに
対応して変更した例を示す図である。
【図１３４】図１０の外部同期回路を、図９９における
デューティー決定回路を組み込んだ周波数逓倍回路へ応
用した例を示す図である。
【図１３５】図１０の外部同期回路を、図１００におけ
るデューティー決定回路を組み込んだ周波数逓倍回路へ
応用した例を示す図である。
【図１３６】図１３４において、図１０１のデューティ
ー決定回路を組み込んだ例を示す図である。
【図１３７】図１３４において、図１０２のデューティ
ー決定回路を組み込んだ例を示す図である。
【図１３８】本実施形態の外部同期回路を、ビデオに応
用した例を示す図である。
【符号の説明】
１ デジタル波形整形回路 ２ タイミング発生回路 ３ デューティー決定回路 ４ 第２のデューティー決定回路 ５ 幅作成回路 ５ａ ＲＳ−ＦＦ ５ｂ ＯＲゲート ５ｃ プリセット可能なＤ−ＦＦ ５ｄ ＯＲゲート ６ ＲＳ−ＦＦ ７ ＯＲゲート ８ ＲＳ−ＦＦ ９ ＯＲゲート １０ 周期測定回路 １１ 遅延ライン発振器 １２ ＮＡＮＤゲート １３ Ｃ−ＭＯＳインバータ（遅延素子） １４ 帰還ループ １５ インバータ １７ カウンタ １８ ラッチ回路 １９ 演算回路 ２０ 実測回路 ２１ 遅延ライン発振器 ２７ カウンタ ２８ 一致回路 ３１，３２ ＡＮＤゲート ３３ ＯＲゲート ４１ 遅延ライン発振器 ４２ ＮＡＮＤゲート ４３ Ｃ−ＭＯＳインバータ（遅延素子） ４４ 帰還ループ ４５ インバータ ４６ ライン ４７ カウンタ ４８ ラッチ回路 ４９ 演算回路 ５０ 一致回路 ５１，５２ ＡＮＤゲート ５４ プリセット可能なＤ−ＦＦ ５３ ＯＲゲート ５５ ＯＲゲート ２０１ 周波数逓倍回路 ２１９，２２０，２２１ 演算回路 ２２２，２２３，２２４ 一致回路 ２２５ ＯＲゲート ３０１，３０２ タイミング発生回路 ３１０ 内部トリガ作成回路 ３１１ タイミング発生回路 ３１２ 第１の位相位置付与回路 ３１３ 第２の位相位置付与回路 ３１４ 遅延ライン発振器 ３１５ ＮＡＮＤゲート ３１６ Ｃ−ＭＯＳインバータ（遅延素子） ３１７ 帰還ループ ３１８ インバータ ３１９ ライン ３２０ カウンタ ３２１ ラッチ回路 ３２２ 一致回路 ３２３ ＯＲゲート ３２４ ＡＮＤゲート ３２５ ＯＲゲート（ＦＳＡ１） ３２６ 論理ゲート部（ＡＮＤ−Ａ，ＡＮＤ−Ｂ） ３３０ モ−ド切替信号作成回路 ３３１，３３２ Ｄ−ＦＦ（Ｄ−ＦＦ−ＲＡ，Ｄ−ＦＦ
−ＲＡ） ３３３，３３４，３３５，３３６ ＡＮＤゲート 1/2ＣＫ 目標計測区間Ｔ１のためのタイミング信号 1/2ＣＫＷ 実際計測区間Ｔ３のためのタイミング信号 1/2ＣＫＡ，1/2ＣＫＢ 目標計測区間（Ｔ１Ａ，Ｔ１
Ｂ）のためのタイミング信号 1/2ＣＫ−A1/B1，1/2ＣＫ−A2/B2 目標計測区間Ｔ１の
ための信号 Ａ，Ｂ 外部トリガ信号の区間 ＢＬＯＣＫ−ＳＥＬ 動作回路切替信号（１側と２側を
切替） Ｃ１，Ｃ２ 動作サイクル ＣＫＦ 入力クロックＣＫの前縁で発生されるタイミン
グ信号 ＣＫＦＡ，ＣＫＦＢ 位相位置計測区間信号（パルス幅
Ｔ２） ＣＫＷ 発振照合区間Ｔ４のためのタイミング信号 ＥＸＴ−ＣＫ 入力クロック信号 ＥＸＴ−ＴＲＩＧ 外部トリガ信号 ＩＮＴ−ＴＲＩＧ 基準内部トリガ信号 Ｐ１，Ｐ１′〜Ｐ１１，Ｐ１１′ 出力パルス ＳＡ，ＳＢ 一致信号 ＳＡ１，ＳＡ２，ＳＡ３ Ａ側の一致信号 ＳＢ１，ＳＢ２，ＳＢ３ Ｂ側の一致信号 ＳＥＴ−Ａ１，ＳＥＴ−Ａ２ Ａ側の第１群の信号と第
２群の信号 ＳＥＴ−Ｂ１，ＳＥＴ−Ｂ２ Ｂ側の第１群の信号と第
２群の信号 ｔ１〜ｔ６ 第１周期目〜第６周期目 Ｔ 入力クロック信号ＣＫの１周期 Ｔ１ 目標計測区間（1/2ＣＫの奇数番目の１周期区
間） Ｔ２ 1/2ＣＫの偶数番目の１周期区間（位相位置計測
区間） Ｔ３，Ｔ３Ａ，Ｔ３Ｂ 実際計測区間 Ｔ４ 発振照合区間 Ｔ１Ａ，Ｔ１Ｂ 目標計測区間 Ｔ３Ａ，Ｔ３Ｂ 実際計測区間 Ｔ５Ａ，Ｔ５Ｂ デューティー５０％（又は７５％）の
タイミング位置までの長さ Ｔ６，Ｔ６Ａ，Ｔ６Ｂ 発振照合区間 ＴＲＩＧ−ＡＢ 基準外部トリガ信号 ＴＲＩＧ−Ａ，ＴＲＩＧ−Ｂ Ａ区間とＢ区間に振り分
けられた内部トリガ信号 ＴＲＩＧ−ＳＴＯＰＡ，ＴＲＩＧ−ＳＴＯＰＢ 外部ト
リガ区画信号（Ｄ−ＦＦ−Ｑ，Ｄ−ＦＦ−ＱＮと同じ） ＷＣ−Ａ，ＷＣ−Ｂ 実際計測区間（Ｔ３Ａ，Ｔ３Ｂ）
を指示する信号 ＷＣ−A1/B1，ＷＣ−A2/B2 実際計測区間（Ｔ３）を指
示する信号 ｘ１，ｘ２，ｘ３，ｘ４ 出力パルス ｙ１，ｙ２，ｙ３，ｙ４ 出力パルス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 5/00 Ｋ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 入力クロック信号から所要のタイミング
    信号を作成し、前記タイミング信号に基づいて、所定の
    デューティー比の出力クロック信号を作成するデジタル
    波形整形回路において、 前記タイミング信号を作成するタイミング信号発生回路
    と、 前記入力クロック信号のＮ周期の整数倍の間隔ごとに到
    来する各Ｎ周期の長さを計測する周期測定回路と、 前記周期測定回路の計測値に基づいて、前記Ｎ周期を合
    わせた長さの２Ｎ分の１の長さを算出する演算回路と、 前記入力クロック信号の各周期においてその長さの計測
    を実行する実測回路と、 前記実測回路の計測値が、前記演算回路の算出値とが一
    致したときに、一致信号をデューティー５０％のタイミ
    ング位置として出力する一致回路を有するデューティー
    決定回路と、 前記入力クロック信号の各パルスの前縁に同期した信号
    と、前記デューティー決定回路で決定指示されたタイミ
    ング位置とに基づいて、デューティー５０％に相当する
    パルス幅を持つ出力クロック信号を作成して出力する幅
    作成回路と、 を具備することを特徴とするデジタル波形整形回路。
  2. 【請求項２】 前記実測回路を複数段に構成したことを
    特徴とする請求項１記載のデジタル波形整形回路。
  3. 【請求項３】 前記デューティー決定回路を複数段に構
    成したことを特徴とする請求項１又は請求項２記載のデ
    ジタル波形整形回路。
  4. 【請求項４】 前記タイミング発生回路は、前記入力ク
    ロック信号の周期の測定を行う状態となる前に、周期測
    定の動作を行う方のカウンタの出力値を定期的に全て零
    の状態にリセットさせるリセット回路を有することを特
    徴とする請求項１〜請求項２のいずれか１項に記載のデ
    ジタル波形整形回路。
  5. 【請求項５】 前記周期測定回路は、複数の位相段の信
    号を出力する遅延ライン発信器と、前記複数の位相段の
    信号に対応した複数のカウンタ及びラッチを有すること
    を特徴とする請求項１〜請求項４のいずれか１項に記載
    のデジタル波形整形回路。
  6. 【請求項６】 前記実測回路は、複数の位相段の信号を
    出力する遅延ライン発信器と、前記複数の位相段の信号
    に対応した複数のカウンタを有することを特徴とする請
    求項１〜請求項５のいずれか１項に記載のデジタル波形
    整形回路。
  7. 【請求項７】 前記デューティー決定回路は、複数の位
    相段の信号を出力する遅延ライン発信器と、前記複数の
    位相段の信号に対応した複数のカウンタ及びラッチを有
    することを特徴とする請求項１〜請求項６のいずれか１
    項に記載のデジタル波形整形回路。
  8. 【請求項８】 請求項１〜請求項７のいずれか１項に記
    載のデジタル波形整形回路を備えたことを特徴とする周
    波数逓倍回路。
  9. 【請求項９】 請求項１〜請求項７のいずれか１項に記
    載のデジタル波形整形回路を備えたことを特徴とする外
    部同期回路。
  10. 【請求項１０】 タイミング信号発生回路によってタイ
    ミング信号を作成し、 周期測定回路によって、入力クロック信号のＮ周期の整
    数倍の間隔ごとに到来する各Ｎ周期の長さを計測し、 演算回路によって、前記周期測定回路の計測値に基づい
    て、前記Ｎ周期を合わせた長さの２Ｎ分の１の長さを算
    出し、 実測回路によって、前記入力クロック信号の各周期にお
    いてその長さの計測を実行し、 デューティー決定回路によって、前記実測回路の計測値
    が、前記演算回路の算出値とが一致したときに、一致信
    号をデューティー５０％のタイミング位置として出力
    し、 幅作成回路によって、前記入力クロック信号の各パルス
    の前縁に同期した信号と、前記デューティー決定回路で
    決定指示されたタイミング位置とに基づいて、デューテ
    ィー５０％に相当するパルス幅を持つ出力クロック信号
    を作成して出力するデジタル波形整形方法を用いること
    を特徴とする外部同期方法。
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