JPS63200925U - - Google Patents
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- Publication number
- JPS63200925U JPS63200925U JP9151487U JP9151487U JPS63200925U JP S63200925 U JPS63200925 U JP S63200925U JP 9151487 U JP9151487 U JP 9151487U JP 9151487 U JP9151487 U JP 9151487U JP S63200925 U JPS63200925 U JP S63200925U
- Authority
- JP
- Japan
- Prior art keywords
- counter
- output
- reset
- duty ratio
- flop
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000003708 edge detection Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Pulse Circuits (AREA)
Description
第1図は本考案のデユーテイ比変換回路の一実
施例を示すブロツク図、第2図及び第3図はその
各部の信号波形図である。 5:第1カウンタ、6:第2カウンタ、8:固
定値設定器、10:RSフリツプ・フロツプ。
施例を示すブロツク図、第2図及び第3図はその
各部の信号波形図である。 5:第1カウンタ、6:第2カウンタ、8:固
定値設定器、10:RSフリツプ・フロツプ。
Claims (1)
- 入力パルスのエツジ検出出力でリセツトされそ
の入力パルスよりも充分高速のクロツクをアツプ
カウントする第1のカウンタと、この第1カウン
タのリセツト直前のカウント値がプリセツトされ
前記クロツクをダウンカウントする第2のカウン
タと、この第1第2カウンタの各カウント値の差
を算出する減算器と、この減算器の出力値と所望
のデユーテイ比に応じて設定される固定値との一
致検出を行なう比較器と、この比較器の一致出力
及び前記エツジ検出出力の一方でセツトされ他方
でリセツトされるフリツプ・フロツプとからなり
、このフリツプ・フロツプから所望のデユーテイ
比に変換された出力パルスを得るようにしてなる
デユーテイ比変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9151487U JPS63200925U (ja) | 1987-06-15 | 1987-06-15 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9151487U JPS63200925U (ja) | 1987-06-15 | 1987-06-15 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63200925U true JPS63200925U (ja) | 1988-12-23 |
Family
ID=30952368
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9151487U Pending JPS63200925U (ja) | 1987-06-15 | 1987-06-15 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63200925U (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05283990A (ja) * | 1992-04-03 | 1993-10-29 | Nec Commun Syst Ltd | デューティ補正回路 |
WO1998019397A1 (fr) * | 1996-10-30 | 1998-05-07 | Akira Yokomizo | Circuit de mise en forme de forme d'onde numerique, circuit multiplicateur de frequence et procede et circuit de synchronisation exterieure |
WO1999057811A1 (fr) * | 1998-05-05 | 1999-11-11 | Akira Yokomizo | Circuit de mise en forme d'onde numerique, circuit de multiplication de frequence, circuit de synchronisation exterieure, et procede de synchronisation exterieure |
-
1987
- 1987-06-15 JP JP9151487U patent/JPS63200925U/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05283990A (ja) * | 1992-04-03 | 1993-10-29 | Nec Commun Syst Ltd | デューティ補正回路 |
WO1998019397A1 (fr) * | 1996-10-30 | 1998-05-07 | Akira Yokomizo | Circuit de mise en forme de forme d'onde numerique, circuit multiplicateur de frequence et procede et circuit de synchronisation exterieure |
WO1999057811A1 (fr) * | 1998-05-05 | 1999-11-11 | Akira Yokomizo | Circuit de mise en forme d'onde numerique, circuit de multiplication de frequence, circuit de synchronisation exterieure, et procede de synchronisation exterieure |