JP3762961B2 - 周波数逓倍回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、周波数逓倍回路に関するものである。
【０００２】
【従来の技術】
一般に、半導体能動素子の遮断周波数は有限であり、使用しうる最高周波数はその制約を受ける。
例えば、図３において、デジタル信号（１）と（２）の波形は繰り返し周波数ｆが同一のものである。しかし、信号（１）の波形は立ち上がっているＨレベル区間ＴＡと立ち下がっているＬレベル区間ＴＢとの比が１：１（デューティ５０％）であるのに対し、信号（２）の波形では区間ＴＡと区間ＴＢの比が１：１でなくなっているため、見かけ上の周波数ｆが上昇している。このため、半導体能動素子であるＩＣがデューティ５０％の信号（１）の入力波形を受けて動作可能範囲の上限一杯で動作していた場合に、入力信号の波形が、デューティ５０％の状態（信号（１））からそれより小さいデューティの波形（信号（２））にくずれたとすると、当該ＩＣにはその動作可能範囲を越える周波数の信号が入力されることになり、当該ＩＣは当該入力信号の周波数に応答した動作ができなくなる。
従って、取り扱うデジタル信号は、区間ＴＡと区間ＴＢとの比が１：１（デューティ５０％）である波形のものが好ましい。換言すれば、取り扱うデジタル信号がデューティ５０％の波形に常に整形されていれば、同じ半導体能動素子を用いてより高い周波数の信号を取り扱うことができることとなる。
とこで、５０％デューティの出力が得られる周波数逓倍器を構成する場合、一般的には、入力ディジタル信号（５０％デューティからずれているもの）を１／２分周し、９０度位相を遅延し、イクスクルーシブＯＲをとって出力としている。しかし、これだけでは、得られる周波数が最初の入力クロックのものと同じになってしまう。
そこで、４５度、９０度、１３５度の位相をずらせた信号を用いることが考えられる。
【０００３】
【発明が解決しようとする課題】
しかしながら、かかる位相をずらせる技術を用いた場合、周波数逓倍回路の構成が複雑となり、また、取り扱う周波数が変わると設計のやり直しとなる。このため、実際には、得ようとする周波数の２倍の周波数の発振器を用い、その周波数を分周することで、目的の周波数を得ているのが実状であった。
そこで、本発明の目的は、構成が簡単で、しかもデューティ５０％の波形に整形されて出力される実用的な周波数逓倍回路を提供することにある。
【０００４】
【課題を解決するための手段】
上記目的を達成するため、本発明は、次のように構成したものである。
（１）請求項１に記載の周波数逓倍回路は、入力クロック信号（ＣＫ）から、その１周期Ｔの長さとして計測すべき目標計測区間（Ｔ１Ａ，Ｔ１Ｂ）を入力クロック信号（ＣＫ）の１周期（Ｔ）の整数倍の間隔をあけて指示する信号（1/2ＣＫＡ，1/2ＣＫＢ）と、この目標計測区間より若干長く計測動作を持続させるための実際計測区間（Ｔ３Ａ，Ｔ３Ｂ）を指示する信号（ＷＣ-Ａ，ＷＣ-Ｂ）と、を含む所要のタイミング信号を作成するタイミング発生回路（２）と、
上記タイミング信号を受けて、出力すべきクロック信号のデューティ５０％のタイミング位置を決定し指示するデューティ決定回路（３，４）であって、少なくとも互いに１周期分重なり合い且つ２周期分ずれて動作する第１のデューティ決定回路（３）及び第２のデューティ決定回路（４）とを設け、
その際、両デューティ決定回路（３，４）は、それぞれ、遅延ライン発振器（１１）と、その発振巡回数を計数するカウンタ（１７）と、その計数値の１／４の値、２／４の値及び３／４の値を算出する演算回路（１９，２０，２１）と、そして該演算回路（１９，２０，２１）の上記３つの演算結果を一方の入力とし上記カウンタの出力を他方の入力として、上記カウンタの値が上記３つの演算結果に合致したときその都度一致信号（ＳＡ１，ＳＡ２，ＳＡ３）を出力する一致回路（２２，２３，２４）とを有して構成され、
上記第１のデューティ決定回路（３）及び上記第２のデューティ決定回路（４）の前にそれぞれに前置されたフリップフロップであって、上記目標計測区間と次の目標計測区間との間の発振照合区間（Ｔ６Ａ，Ｔ６Ｂ）において、入力クロック信号（ＣＫ）の１周期（Ｔ）の前縁に同期して毎回セットされ、上記一致信号の最後のものでリセットされるフリップフロップ（６，８）と、
上記第１のデューティ決定回路（３）及び第２のデューティ決定回路（４）毎に、上記フリップフロップの出力と上記実際計測区間（Ｔ３Ａ，Ｔ３Ｂ）を指示する信号（ＷＣ-Ａ，ＷＣ-Ｂ）とを所属のデューティ決定回路（３，４）に入力するＯＲゲート（７，９）と、
上記入力クロック信号（ＣＫ）の１周期（Ｔ）の前縁に同期して毎回リセットされ、上記第１のデューティ決定回路（３）及び上記第２のデューティ決定回路（４）から得られる一致信号（ＳＡ１，ＳＡ２，ＳＡ３）により状態が切り替わる出力用のフリップフロップ（５ｃ）と、を具備するものである。
入力クロック信号（ＣＫ）の１周期（Ｔ）の整数倍の間隔ごとに到来する第１の周期において、１周期の長さを計測する。この計測値を基に、演算回路（１９）が、その計数値の１／４の値、２／４の値及び３／４の値つまりデューティ２５％，５０％，７５％のタイミング値を算出する。そして、上記間隔内の第２の各周期においてその長さの計測が実行され、当該計測値が上記算出された３つの値（計数値の１／４、２／４及び３／４）と一致したとき一致信号（ＳＡ１，ＳＡ２，ＳＡ３）が一致回路（２２，２３，２４）から出力される。この一致信号は、上記デューティ２５％，５０％，７５％のタイミング位置を示すものである。
幅作成回路（５）において、入力クロック信号ＣＫの前縁に同期した信号でパルスを立ち上げ、上記デューティ決定回路（３）で決定指示されたタイミング位置つまりデューティ２５％，５０％，７５％のタイミング位置で順次に立ち下げと立ち上げを行わせることにより、周波数が２倍でかつそのデューティが５０％であるパルス波形のクロック信号を作成して出力することができる。
入力クロック信号（ＣＫ）がいかなる周波数又は周期長さを持つ場合でも、また、入力クロック信号（ＣＫ）がそのデューティが変動している波形のものであっても、常に出力としてデューティ５０％の波形の逓倍出力が得られる。
遅延ライン発振器の出力を利用して計測する形態であるため、位相誤差も問題とならない。このため、非常に精度の高い測定を行うことができる。
【０００５】
また、少なくとも互いに１周期分重なり合い且つ２周期分ずれて動作する第１及び第２のデューティ決定回路（３，４）が用いられ、それぞれにフリップフロップ（６，８）とＯＲゲート（７，９）が前置されている。このため、実際測定区間の発振時は、上記前置フリップフロップ（６，８）の出力が所属のデューティ決定回路（３，４）に入力され且つ出力側に入力されるが、最後の一致信号（ＳＡ３）が発生すると、上記前置フリップフロップ（６，８）がリセットされて出力側への信号が消失し、出力側への影響が回避される。しかも、実際計測区間を指示する信号についてはＯＲゲート（７，９）を介して所属のデューティ決定回路（３，４）に確実に入力される。即ち、一つのデューティ決定回路を構成する共通の遅延ライン発振器（１１）等を、実際計測区間と発振照合区間とに確実に切り換えて動作を行わせることできる。従って、実際計測区間用と発振照合区間用の遅延ライン発振器等を２組用意する場合に比べ、構成が簡単である。
【０００６】
（２）請求項２に記載の周波数逓倍回路は、請求項１において、上記各デューティ決定回路（３，４）からの一致信号をフリップフロップ（６，８）に入力する各経路中に、実際計測区間中に発生する一致信号を禁止するＡＮＤゲート（３１，３２）を設けたものであり、安定した動作が保障される。
【０００７】
（３）請求項３に記載の周波数逓倍回路は、請求項１又は２において、上記遅延ライン発振器（１１）を、一方の入力端子を発振器の入力端子とするＮＡＮＤゲート（１２）と、該ＮＡＮＤゲート（１２）の出力端子に遅延素子として接続された奇数段のインバータ（１３）と、該インバータ（１３）の最終段の出力端子から上記ＮＡＮＤゲートの他方の入力端子へ戻る帰還ループ（１４）中に挿入されたインバータ（１５）とで構成したものである。
【０００８】
奇数段のインバータである結果、発振器の出力側に誤差が現れても、反転されて入力側に戻される結果、その誤差が相殺され、非常に精度及び安定度にすぐれた発振巡回が得られる。また、発振器の出力を利用する形態であるため、位相誤差も問題とならない結果、従来の位相分割によるタイミング位置の割り出しを行う場合に比べ、非常に少ない数の遅延素子によって精度の高い測定を行うことができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
図１の周波数逓倍回路１は、同一構成の２組のデューティ決定回路３，４を設け、両回路が、図２に動作サイクルＣ１，Ｃ２として示すように、互いに入力クロック信号ＣＫの２周期分だけずれて交互に動作するようにしたものである。なお、必要に応じ、第１のデューティ決定回路３をＡ側、第２のデューティ決定回路４をＢ側と称し、参照符号に添字Ａ，Ｂを付して区別する。
【００１０】
即ち、周波数逓倍回路１は、入力クロック信号ＣＫから、その１周期Ｔの長さとして計測すべき目標計測区間Ｔ１Ａ，Ｔ１Ｂを入力クロック信号ＣＫの１周期Ｔの整数倍の間隔をあけて指示する信号1/2ＣＫＡ，1/2ＣＫＢと、この目標計測区間より若干長く計測動作を持続させるための実際計測区間Ｔ３Ａ，Ｔ３Ｂを指示する信号ＷＣ-Ａ，ＷＣ-Ｂと、を含む所要のタイミング信号を作成するタイミング発生回路２を有する。また、上記タイミング信号を受けて、出力すべきクロック信号のデューティ５０％のタイミング位置を決定し指示するデューティ決定回路３，４であって、少なくとも互いに１周期分重なり合い且つ２周期分ずれて動作する第１のデューティ決定回路３及び第２のデューティ決定回路４を有する。
【００１１】
（１）デューティ決定回路３，４
両デューティ決定回路３，４は、それぞれ、遅延ライン発振器１１と、その発振巡回数を計数するカウンタ１７と、そのカウンタ１７の内容をラッチするラッチ回路１８と、その計数値の１／４の値、２／４の値及び３／４の値を算出する第１演算回路１９，第２演算回路２０及び第３演算回路２１と、そして各演算回路１９，２０，２１に１つ宛設けられた第１一致回路２２，第２一致回路２３及び第３一致回路２４とを有して構成されている。
【００１２】
（ａ）遅延ライン発振器１１
遅延ライン発振器１１は、一方の入力端子を発振器の入力端子とするＮＡＮＤゲート１２と、該ＮＡＮＤゲート１２の出力端子に遅延素子として接続された奇数段のＣ-ＭＯＳインバータ１３と、該インバータ１３の出力端子から上記ＮＡＮＤゲートの他方の入力端子への帰還ループ１４中に挿入された反転用の単なるインバータ１５とで構成されている。
【００１３】
遅延素子としてのインバータ１３には、Ｃ-ＭＯＳインバータの他に、ＥＣＬインバータ，ＩＩＬインバータなどが使用できる。
【００１４】
この遅延ライン発振器１１は、上記タイミング発生回路２からタイミング信号ＷＣ-Ａ，ＷＣ-Ｂ（実際計測区間Ｔ３Ａ，Ｔ３Ｂ）を受けて、その立ち上がりで計測のための発振を開始し、立ち下がりで発振を停止する。即ち、通常ＮＡＮＤゲート１２は、その一方の入力端子が論理レベルＬ、出力がＨ、インバータ１３はその出力がＬ、そしてインバータ１５はその出力（ＮＡＮＤゲート１２の他方の入力端子）がＨの状態にあり、発振を停止している。しかし、通常ＮＡＮＤゲート１２の一方の入力端子が論理レベルＨに替わると、ＮＡＮＤゲート１２の出力がＬ、インバータ１３の出力がＨ、インバータ１５の出力がＬ、ＮＡＮＤゲート１２の他方の入力がＨ、ＮＡＮＤゲート１２の出力がＬ…というように状態が変化し、発振する。そして、ＷＣ-Ａ，ＷＣ-Ｂ（実際計測区間Ｔ３Ａ，Ｔ３Ｂ）の立ち下がりで発振を停止する。
【００１５】
このＷＣ-Ａ，ＷＣ-Ｂ（実際計測区間Ｔ３Ａ，Ｔ３Ｂ）の立ち上がりは、上記タイミング信号1/2ＣＫ（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の立ち上がりと同時であり、立ち下がりは同タイミング信号1/2ＣＫの立ち下がりより少し遅れる。要するに、この遅延ライン発振器１１は、上記入力クロック信号ＣＫを1/2分周して得たタイミング信号1/2ＣＫの立ち上がり（目標計測区間Ｔ１Ａ，Ｔ１Ｂの始まり）で発振を開始し、同1/2ＣＫの立ち下がり後（目標計測区間Ｔ１Ａ，Ｔ１Ｂの終了後）に発振を停止する。
【００１６】
よって、タイミング信号1/2ＣＫの各奇数番目の１周期（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の間は発振が持続する。
【００１７】
（ｂ）カウンタ１７
カウンタ１７は、そのクロック入力端子ＣＫが上記遅延ライン発振器１１の出力端子に接続されており、上記遅延ライン発振器１１の出力ＤＬ−ＯＳＣ-Ａの変化、つまり発振の一巡回毎に１回発生する出力変化をカウントする。また、カウンタ１７のクリア端子ＣＬには上記遅延ライン発振器１１と同じ入力信号、つまりタイミング信号ＷＣ-Ａ，ＷＣ-Ｂ（実際計測区間Ｔ３Ａ，Ｔ３Ｂ）等が入力される。
【００１８】
従って、カウンタ１７は、遅延ライン発振器１１の発振及び停止の動作と同じく、上記タイミング信号1/2ＣＫ（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の立ち上がりでカウントを開始し、同タイミング信号1/2ＣＫ（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の立ち下がり後にカウントを停止する。よって、タイミング信号1/2ＣＫ（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の１周期区間の間は発振の巡回数のカウントが持続する。
【００１９】
（ｃ）ラッチ回路１８
ラッチ回路１８は、上記カウンタ１７の桁出力を入力としており、クロック入力端子ＣＫには上記タイミング発生回路２で作成されたタイミング信号1/2ＣＫ（目標計測区間Ｔ１）が入力されている。
【００２０】
従って、このラッチ回路１８は、タイミング信号1/2ＣＫ（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）が立ち下がった時点、つまり目標計測区間Ｔ１Ａ，Ｔ１Ｂが終了した時点で、カウンタ１７のカウント値（発振の巡回数）をラッチする。従って、ラッチ回路１８には、タイミング信号1/2ＣＫ（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の１周期区間の長さ（入力クロック信号ＣＫの１周期Ｔ）に対応する発振巡回数のカウント値がラッチされる。
【００２１】
（ｄ）演算回路
第１演算回路１９，第２演算回路２０及び第３演算回路２１は、それぞれ上記ラッチ回路１８のパラレル出力を受け、ラッチされている発振巡回数のカウント値の１／４の値、２／４の値及び３／４の値、つまり２５％，５０％，７５％のデューティ値を算出する。このうち、２５％のデューティ値は第１一致回路２２の一方の入力となり、５０％のデューティ値は第２一致回路２３の一方の入力となり、そして７５％のデューティ値は第３一致回路２４の一方の入力となる。
【００２２】
（ｅ）一致回路
第１一致回路２２，第２一致回路２３及び第３一致回路２４は、それぞれ、上記第１演算回路１９，第２演算回路２０及び第３演算回路２１のパラレル出力（演算結果１／４の値、２／４の値及び３／４の値）のうちの一つを一方の入力とし、上記カウンタ１７の出力を他方の入力としている。そして、これらの一致回路２２，２３，２４は、上記カウンタ１７の計数値が上記３つの演算結果に合致する値まで増加したとき、その都度、一致信号ＳＡ１，ＳＡ２，ＳＡ３又はＳＢ１，ＳＢ２，ＳＢ３を出力する。
【００２３】
（２）前置ＦＦ及び前置ＯＲゲート
第１のデューティ決定回路３及び上記第２のデューティ決定回路４の前には、それぞれにＳＲフリップフロップ（ＦＦと略す）６，８が前置されており、上記目標計測区間と次の目標計測区間との間の発振照合区間Ｔ６Ａ，Ｔ６Ｂにおいて、入力クロック信号ＣＫの１周期Ｔの前縁に同期して毎回セットされ、上記一致信号の最後のものＳＡ３，ＳＢ３でリセットされる。
【００２４】
また、第１のデューティ決定回路３及び第２のデューティ決定回路４毎にＯＲゲート７，９が前置されており、該ＯＲゲート７，９を通して、上記ＳＲ−ＦＦ６，８の出力と、上記実際計測区間Ｔ３Ａ，Ｔ３Ｂを指示する信号ＷＣ-Ａ，ＷＣ-Ｂとが、所属のデューティ決定回路３，４に入力されている。そして、入力クロック信号ＣＫの１周期Ｔの前縁に同期して毎回リセットされ、第１のデューティ決定回路３及び第２のデューティ決定回路４から得られる一致信号ＳＡ１，ＳＡ２，ＳＡ３又はＳＢ１，ＳＢ２，ＳＢ３により状態が切り替わる出力用のフリップフロップ５ｃを具備する。
【００２５】
詳述するに、第１のデューティ決定回路３にはＲＳ−ＦＦ６が前置されており、そのＱ出力は、ＯＲゲート７（ＯＲ-Ａ）を通してデューティ決定回路３の遅延ライン発振器１１に入力されると共に、ＡＮＤゲート３１の一方の入力端子に入力されている。そして、上記一致回路２４の出力、つまりデューティ７５％の一致出力は、これに前置されたＲＳ−ＦＦ６のリセット端子Ｒに入力されている。このＲＳ−ＦＦ６は出力用のＤ−ＦＦ５ｃと共に幅作成回路５の一部を構成する。
【００２６】
このＲＳ−ＦＦ６は、タイミング発生回路２内のＪＫ−ＦＦのＱＮ（図２の(8)）がＨのとき、つまりＡ側が発振照合区間である場合に入力クロック信号ＣＫの前縁で発生される短パルスＳＥＴ-Ａ（図２の(9)）によりセットされ、上記一致信号の最後のものＳＡ３（図２の(16)）によりリセットされる（図２の(11)参照）。
【００２７】
従って、第３周期目ｔ３，第４周期目ｔ４でＲＳ−ＦＦ６の出力端子Ｑに生じたパルスＰ１，Ｐ２はＡＮＤゲート３１の一方に加わり、パルスＰ１，Ｐ２が出力されている間、一致出力ＳＡ１，ＳＡ２，ＳＡ３はＯＲゲート３３（ＯＲ−２）を通してプリセット可能なＤ−ＦＦ５ｃのクロック入力端子ＣＫに加わる。
【００２８】
かかる構成の第１のデューティ決定回路３と全く同一に構成された第２のデューティ決定回路４には、ＲＳ−ＦＦ８及びＯＲゲート９が前置されており、そのＱ出力は、ＯＲゲート９（ＯＲ-Ｂ）を通してデューティ決定回路４の遅延ライン発振器１１に入力されると共に、ＡＮＤゲート３１の一方の入力端子に入力されている。そして、上記一致回路２８の出力、つまりデューティ決定回路４の出力は、これに前置されたＲＳ−ＦＦ８のリセット端子Ｒに入力されている。このＲＳ−ＦＦ８も、Ｄ−ＦＦ５ｃと共に幅作成回路５を構成する。
【００２９】
このＲＳ−ＦＦ８は、タイミング発生回路２内のＪＫ−ＦＦのＱ（図２の(7)）がＨのとき、つまりＢ側が発振照合区間である場合に入力クロック信号ＣＫの前縁で発生される短パルスＳＥＴ-Ｂ（図２の(16)）によりセットされ、上記一致信号ＳＢ（図２の(23)）の最後のもの（図示してないが図２の(16)のＳＡ３と同様のパルス）によりリセットされる（図２の(18)参照）。
【００３０】
従って、第５周期目ｔ５，第６周期目ｔ６でＲＳ−ＦＦ８の出力端子Ｑに生じたパルスＰ３，Ｐ４は、ＡＮＤゲート３２の一方に加わり、パルスＰ３，Ｐ４が出力されている間、一致出力ＳＢ１，ＳＢ２，ＳＢ３はＯＲゲート３３（ＯＲ−２）を通してプリセット可能なＤ−ＦＦ５ｃのクロック入力端子ＣＫに加わる。
【００３１】
（３）幅作成回路５
幅作成回路５は、プリセット可能なＤ−ＦＦ５ｃを有し、そのＱＮ端子とＤ端子は直結されている。また、プリセット入力端子ＰＲには、ＳＥＴ-Ａ，ＳＥＴ-Ｂの信号（即ちＳＥＴ-ＡＢ）をＯＲゲート５ｄを介して入力されると共に、Ｄ−ＦＦ５ｃのクロック入力端子ＣＫにはＯＲゲート３３を介して、一致出力ＳＡ１，ＳＡ２，ＳＡ３又はＳＢ１，ＳＢ２，ＳＢ３が入力されている。
【００３２】
なお、一致回路２２，２３，２４の一致出力端子ＳＡ１，ＳＡ２，ＳＡ３からＯＲゲート３３へのライン中には、測定期間中の一致出力を禁止するためＡＮＤゲート３１が設けられ、ＲＳ−ＦＦ６，８からのＱ出力とのＡＮＤがとられている。
【００３３】
同様に、一致回路２２，２３，２４の一致出力端子ＳＢ１，ＳＢ２，ＳＢ３からＯＲゲート３３へのライン中には、測定期間中の一致出力を禁止するためＡＮＤゲート３２が設けられ、ＲＳ−ＦＦ６，８からのＱ出力とのＡＮＤがとられている。
【００３４】
（４）タイミング発生回路２
タイミング発生回路２は、内部において、タイミング信号ＳＥＴ-ＡＢ，1/2ＣＫ，1/2ＣＫ-ＤＬ，ＷＣ，ＪＫ−ＦＦ-Ｑ，ＪＫ−ＦＦ-ＱＮを作り、更に、これらを用いてタイミング信号ＳＥＴ-Ａ，ＳＥＴ-Ｂ，1/2ＣＫＡ，1/2ＣＫＢ，ＷＣ-Ａ，ＷＣ-Ｂを作成し出力する。
【００３５】
ＳＥＴ-ＡＢ（図２の(3)）は、入力クロック信号ＣＫの前縁で発生される短パルスから成るタイミング信号である。
【００３６】
1/2ＣＫ（図２の(4)）は入力クロック信号ＣＫの１周期Ｔの長さとして計測すべき区間（目標計測区間）Ｔ１を確定するためのタイミング信号であり、具体的には、入力クロック信号ＣＫを１／２分周することにより得られる信号である。
【００３７】
ＷＣ（図２の(6)）は上記目標計測区間Ｔ１にわたって計測動作を持続させるための区間（実際計測区間）Ｔ３Ａ，Ｔ３Ｂを確立するためのタイミング信号である。このＷＣは、上記1/2ＣＫよりも立ち下がりが若干遅れた信号、つまり入力クロックＣＫと同時に立ち上がり幅が入力クロック信号ＣＫの１周期Ｔより若干長い信号である。このＷＣは、1/2ＣＫをその1/2周期の幅内で若干遅延させた信号1/2ＣＫ-ＤＬ（図２の(5)）を作り、これと1/2ＣＫとの論理和をとることにより得ている。
【００３８】
ＪＫ−ＦＦ-Ｑ（図２の(7)）は、タイミング発生回路２内のＪＫ−ＦＦの出力Ｑの信号であり、出力ＱがＨのとき、Ａ側が測定区間（Ｂ側が発振照合区間）であることを指示し、ＪＫ−ＦＦＱＮ（図２の(8)）は、タイミング発生回路２内のＪＫ−ＦＦの出力ＱＮがＨのとき、Ｂ側が測定区間（Ａ側が発振照合区間）であることを指示する。
【００３９】
ＳＥＴ-Ａ（図２の(9)）は、タイミング発生回路２内のＪＫ−ＦＦのＱＮ（図２の(8)）がＨのとき、つまりＡ側が発振照合区間である場合に入力クロック信号ＣＫの前縁で発生される短パルスから成るタイミング信号であり、Ａ側のＲＳ−ＦＦ６のセット入力となる。
【００４０】
ＳＥＴ-Ｂ（図２の(18)）は、タイミング発生回路２内のＪＫ−ＦＦのＱ（図２の(7)）がＨのとき、つまりＢ側が発振照合区間である場合に入力クロック信号ＣＫの前縁で発生される短パルスから成るタイミング信号であり、Ｂ側のＲＳ−ＦＦ８のセット入力となる。
【００４１】
1/2ＣＫＡ（図２の(14)）は、Ａ側の目標計測区間Ｔ１Ａを確立するための信号であり、タイミング発生回路２内のＪＫ−ＦＦのＱ（図２の(7)）がＨのとき、つまりＡ側が測定区間（Ｂ側が発振照合区間）にある間に、1/2ＣＫを取り出した信号である。
【００４２】
1/2ＣＫＢ（図２の(20)）は、Ｂ側の目標計測区間Ｔ１Ｂを確立するための信号であり、タイミング発生回路２内のＪＫ−ＦＦのＱＮ（図２の(8)）がＨのとき、つまりＢ側が測定区間（Ａ側が発振照合区間）にある間に、1/2ＣＫを取り出した信号である。
【００４３】
共に、入力クロック信号ＣＫから、その１周期Ｔの長さとして計測すべき目標計測区間Ｔ１Ａ，Ｔ１Ｂを入力クロック信号ＣＫの１周期Ｔの整数倍、ここでは３倍の間隔Ｔ６Ａ，Ｔ６Ｂをあけて指示するように生起される。
【００４４】
ＷＣ-Ａ，ＷＣ-Ｂは実際計測区間Ｔ３Ａ，Ｔ３Ｂのためのタイミング信号であり、Ｔ１より長いパルス幅を有する。
【００４５】
（５）動作
第１のデューティ決定回路３は、図２に示すように、入力クロック信号ＣＫの４周期（４Ｔ）づつを繰り返しの１単位（動作サイクルＣ１）として扱い、そのうちの前半の第１周期目（ｔ１）で入力クロック信号ＣＫの１周期の長さ（Ａ側の目標計測区間）Ｔ１Ａを計測し、この計測結果を用いて１周期の長さＴの１／４，２／４，３／４の値（デューティ２５％，５０％，７５％のタイミング位置）を算出し、これに基づいて、続く後半の第３周期目（ｔ３）及び第４周期目（ｔ４）において、それぞれ入力クロック信号ＣＫの前縁からこの算出値と合致するまで、即ちデューティ２５％，５０％，７５％のタイミング位置までの長さ（図２にはその最大の７５％のタイミング位置までの長さをＴ５Ａで示してある）を計測し、一致した時点でその都度デューティ２５％，５０％，７５％のタイミング位置である旨の一致信号ＳＡ１，ＳＡ２，ＳＡ３を出力する。
【００４６】
第２のデューティ決定回路４は、第１のデューティ決定回路３と２周期分だけずれたその動作サイクルＣ２を有する。即ち、第２のデューティ決定回路４は、図２にｔ３〜ｔ６として示す入力クロック信号ＣＫの４周期づつを繰り返しの１単位（動作サイクルＣ２）として扱い、そのうちの前半の第１周期目（ｔ３）で入力クロック信号ＣＫの１周期の長さ（Ｂ側の目標計測区間）Ｔ１Ｂを計測し、この計測結果を用いて１周期の長さＴの１／４，２／４，３／４の値（デューティ２５％，５０％，７５％のタイミング位置）を算出し、これに基づいて、続く後半の第３周期目（ｔ５）及び第４周期目（ｔ６）において、それぞれ入力クロック信号ＣＫの前縁からこの算出値と合致するまで、即ちデューティ２５％，５０％，７５％のタイミング位置までの長さ（図２にはその最大の７５％のタイミング位置までの長さをＴ５Ｂで示してある）を計測し、一致した時点でデューティ２５％，５０％，７５％のタイミング位置である旨の一致信号ＳＢ１，ＳＢ２，ＳＢ３を出力する。
【００４７】
図２に、図１の回路の主要要素の 動作を示す。
【００４８】
(i) Ａ側 第１周期目ｔ１
入力クロック信号ＣＫの第１周期目ｔ１でＳＥＴ-ＡＢが発生した時点（図２のａ）で、タイミング信号ＷＣ-Ａ（図２の(10)）がＯＲゲート７を通して遅延ライン発振器１１に入力されて発振が開始されると共に、カウンタ１７のクリア端子ＣＬに入力され、その立ち上がりで同カウンタ１７が発振の巡回数をカウント動作し始める。遅延ライン発振器１１の発振が、少なくとも第２周期目ｔ２のクロックが立ち上がりが完了するまで継続する。
【００４９】
遅延ライン発振器１１の発振は、ＷＣ-Ａの立ち下がり、つまり実際計測区間Ｔ３Ａが終わった時点（図２のｃ点）で終了となる。この間に、1/2ＣＫＡの目標計測区間Ｔ１Ａの終わりが到来し（図２のｂ点）、1/2ＣＫＡが立ち下がることで、ラッチ回路１８がカウンタ１７のカウント値（１周期の長さＴ＝Ｔ１Ａ）をラッチする。
【００５０】
ここで演算回路１９，２０，２１は、ラッチ回路１８の出力を受けて、１周期の長さＴのカウント値の１／４の値，２／４の値，３／４の値（２５％，５０％，７５％のデューティのタイミング位置）を演算し、その演算結果を出力し、一致回路２２，２３，２４の一方の入力端子Ｂ１〜Ｂｎに入力する。
【００５１】
(ii) Ａ側 第３周期目ｔ３
第３周期目ｔ３に入ると、ＳＥＴ-Ａ（図２の(9)）の到来によりＲＳ−ＦＦ６がセットされる（図２のｄ点）。ＲＳ−ＦＦ６のセット出力Ｑ（図２の(11)）はＡＮＤゲート３１に入力されると共に、ＯＲゲート７を通してＡ側の遅延ライン発振器１１に加わり、これを発振させる。
【００５２】
また、ＲＳ−ＦＦ６のセット出力Ｑは、ＯＲゲート７を通してＡ側のカウンタ１７のクリアＣＬに加わってクリア解除するので、発振の巡回数のカウントが開始される。
【００５３】
カウンタ１７の出力は、一致回路２２，２３，２４の他方の入力端子Ａ１〜Ａｎに入力されており、カウンタ１７のカウント値が歩進的に増加して行き、上記演算回路１９，２０，２１の出力している値（１周期の長さＴの１／４の値，２／４の値，３／４の値）に一致した瞬間（図２のｅ１，ｅ２，ｅ３点）、その都度、一致回路２２，２３，２４から一致出力ＳＡ１，ＳＡ２，ＳＡ３が発生される。
【００５４】
この一致出力ＳＡ１，ＳＡ２，ＳＡ３のうち最大のＳＡ３は、ＲＳ−ＦＦ６のリセット入力端子Ｒに入力され、同フリップフロップをリセットさせる。この一致出力ＳＡ３の発生した時点でＲＳ−ＦＦ６の出力Ｑ（図２の(11)）は立ち下がり、パルスＰ１の形でＡＮＤゲート３１の入力となる。
【００５５】
一方、一致信号はこのＳＡ３の以前にＳＡ１，ＳＡ２が発生している。従って、このパルスＰ１と一致出力ＳＡ１，ＳＡ２，ＳＡ３とを２入力としているＡＮＤゲート３１からは、パルスＰ１の幅内においてのみ、一致出力ＳＡ１，ＳＡ２，ＳＡ３が出力ＡＮＤ-Ａ-ＯＵＴ（図２の(17)）として発生され、ＯＲゲート３３を通してＤ−ＦＦ５ｃのクロック入力となる。
【００５６】
但し、正確には、ＳＡ３は一致出力ＳＡ３の前縁にて発生される短パルスである。
【００５７】
出力側のフリップフロップであるＤ−ＦＦ５ｃはＳＥＴ-Ａ又はＳＥＴ-Ｂ（即ちＳＥＴ-ＡＢ）により毎回プリセットされているので、上記一致出力ＳＡ１，ＳＡ２，ＳＡ３に対応する短パルスＡＮＤ-Ａ-ＯＵＴ（図２の(17)）がＤ−ＦＦ５ｃにクロック入力として加わると、その都度Ｄ−ＦＦ５ｃのＱ出力が反転し、出力端子ＯＵＴにパルスｘ1，ｘ2として現れる。当然、この出力パルスｘ1，ｘ2は、１周期がＴの外部入力クロックＣＫの前縁に同期して立ち上がりかつ周波数が２倍のディジタル信号となっており、出力波形は１周期の長さ（もとの１周期の半分１／２Ｔ）の丁度半分（デューティ５０％）の位置つまりもとの入力波形の周期の１／４Ｔの位置で立ち下がるパルスとなっている。
【００５８】
なお、第１周期目ｔ１で発生する一致パルスＳＡ１，ＳＡ２，ＳＡ３（図２の(15)）は、ＲＳ−ＦＦ６のＱ出力がＬに落ちている間に発生されるので、ＡＮＤゲート３１には出力が現れず、Ｄ−ＦＦ５ｃが切り替わらない。
【００５９】
従って、Ａ側が測定区間（ＪＫ−ＦＦのＱ端子がＨレベル）にあるとき発生する一致パルスＳＡ１の影響はＡＮＤゲート３１で除去されて、出力ＯＵＴ側には現れない。
【００６０】
(iii) Ａ側 第４周期目ｔ４
続いて、第４周期目ｔ４に入ると、再びＳＥＴ-Ａ（図２の(9)）が到来するので（図２のｆ点）、ＲＳ−ＦＦ６がセットされる。ＲＳ−ＦＦ６のセット出力Ｑ（図２の(11)）はＡＮＤゲート３１に入力されると共に、ＯＲゲート７を通してＡ側の遅延ライン発振器１１に加わり、これを発振させ、また、カウンタ１７をクリア解除して、発振巡回数のカウントを開始させる。
【００６１】
カウンタ１７のカウント値が、上記演算回路１９，２０，２１の出力値（１周期の長さＴの１／４の値，２／４の値，３／４の値）に一致すると（図２のｇ１，ｇ２，ｇ３点）、再び一致回路２２，２３，２４から一致出力ＳＡ１，ＳＡ２，ＳＡ３が発生される。
【００６２】
この一致出力ＳＡ３の発生した時点でＲＳ−ＦＦ６のＱ出力（図２の(11)）は立ち下がり、パルスＰ２の形でＡＮＤゲート３１の入力となる。一方、一致信号はこのＳＡ３の以前にＳＡ１，ＳＡ２が発生している。
【００６３】
従って、このパルスＰ１と一致出力ＳＡとを２入力とするＡＮＤゲート３１からは、パルスＰ１の幅内においてのみ、一致出力ＳＡ１，ＳＡ２，ＳＡ３が出力ＡＮＤ-Ａ-ＯＵＴ（図２の(17)）として発生され、ＯＲゲート３３を通してＤ−ＦＦ５ｃのクロック入力となる。
【００６４】
Ｄ−ＦＦ５ｃはＳＥＴ-ＡＢにより毎回プリセットされているので、上記一致出力ＳＡ１，ＳＡ２，ＳＡ３に対応する短パルスＡＮＤ-Ａ-ＯＵＴ（図２の(17)）がＤ−ＦＦ５ｃにクロック入力として加わると、その時点でＤ−ＦＦ５ｃのＱ出力が反転し、出力端子ＯＵＴにパルスｘ3，ｘ4として現れる。当然、この出力パルスｘ3，ｘ4も、１周期がＴの外部入力クロックＣＫの前縁に同期して立ち上がりかつ周波数が２倍のディジタル信号となっており、出力波形はその１周期の長さの丁度半分（デューティ５０％）の位置つまり元の入力波形の周期の１／４Ｔの位置で立ち下がるパルスとなっている。
【００６５】
(iv) Ｂ側 第３周期目ｔ３
上記Ａ側の動作に対し、Ｂ側でも２周期遅れて同じ動作が行われる。即ち、第３周期目ｔ３のＳＥＴ-ＡＢが発生した時点では、ＪＫ−ＦＦのＱＮ出力（図２の(8)）がＨレベルにあり、これによりＢ側のデューティ決定回路４が測定動作するように選択指示される。
【００６６】
従って、タイミング信号ＷＣ-Ｂ（図２の(19)）が立ち上がり（図２のｈ点）、ＯＲゲート９を通してＢ側の遅延ライン発振器１１に加わり発振が開始されると共に、カウンタ１７のクリア端子ＣＬに入力され、その立ち上がりで同カウンタ１７が発振巡回数のカウントを開始する。
【００６７】
(v) Ｂ側 第４周期目ｔ４
Ｂ側の遅延ライン発振器１１の発振は、少なくとも第４周期目ｔ４のクロックの立ち上がりが完了するまで、継続する。
【００６８】
Ｂ側の遅延ライン発振器１１の発振は、第５周期目ｔ５のクロックが立ち上がる前までに生ずるＷＣ-Ｂの立ち下がりにより、つまり入力クロックＣＫの１周期Ｔを若干経過した実際計測区間Ｔ３Ｂが終わった時点（図２のｊ点）で終了となる。この間に、丁度入力クロックＣＫの１周期Ｔ相当分の長さを持つ1/2ＣＫＡの目標計測区間Ｔ１Ｂの終わりが到来し（図２のｉ点）、ラッチ回路１８のクロック入力端子ＣＫに入力されている1/2ＣＫＢが立ち下がることで、ラッチ回路１８がカウンタ１７のカウント値（１周期の長さＴ＝Ｔ１Ｂ）をラッチする。
【００６９】
ここでＢ側の演算回路１９，２０，２１は、ラッチ回路１８の出力を受けて、１周期の長さＴのカウント値の１／４の値，２／４の値，３／４の値（２５％，５０％，７５％のデューティのタイミング位置）を演算し、その演算結果を出力し、一致回路２２，２３，２４の一方の入力端子Ｂ１〜Ｂｎに入力する。
【００７０】
(vi) Ｂ側 第５周期目ｔ５
第５周期目ｔ５に入ると、ＳＥＴ-Ｂ（図２の(18)）の到来によりＲＳ−ＦＦ８がセットされる（図２のｋ点）。ＲＳ−ＦＦ８のＱ出力（図２の(20)）はＡＮＤゲート３２に入力されると共に、ＯＲゲート９を通してＢ側の遅延ライン発振器１１に加わりこれを発振させ、また、Ｂ側のカウンタ１７のクリアＣＬに加わってカウント動作を開始させる。
【００７１】
Ｂ側のカウンタ１７の出力は、一致回路２２，２３，２４の他方の入力端子Ａ１〜Ａｎに入力されており、カウンタ１７のカウント値が歩進的に増加して行き、上記演算回路１９，２０，２１の出力している値（１周期の長さＴの１／４の値，２／４の値，３／４の値）に一致した瞬間（図２のｑ１，ｑ２，ｑ３点）、一致回路２８から一致出力ＳＢ１，ＳＢ２，ＳＢ３が発生される。
【００７２】
この一致出力ＳＢ１，ＳＢ２，ＳＢ３のうち最大のＳＢ３は、ＲＳ−ＦＦ８のリセット入力端子Ｒに入力され、同フリップフロップをリセットさせる。従って、この一致出力ＳＢ３の発生した時点でＲＳ−ＦＦ８のＱ出力（図２の(20)）は立ち下がり、パルスＰ３の形でＡＮＤゲート３２の入力となる。
【００７３】
一方、一致信号はこのＳＢ３の以前にＳＢ１，ＳＢ２が発生している。従って、このパルスＰ３と一致出力ＳＢ１，ＳＢ２，ＳＢ３とを２入力としているＡＮＤゲート３２からは、一致出力ＳＢ１，ＳＢ２，ＳＢ３が出力ＡＮＤ-Ｂ-ＯＵＴ（図２の(24)）として発生され、ＯＲゲート３３を通してＤ−ＦＦ５ｃのクロック入力となる。
【００７４】
但し、正確には、ＳＢ３は一致出力ＳＢ３の前縁にて発生される短パルスである。
【００７５】
Ｄ−ＦＦ５ｃはＳＥＴ-ＡＢにより毎回プリセットされているので、上記一致出力ＳＢ１，ＳＢ２，ＳＢ３に対応する短パルスＡＮＤ-Ｂ-ＯＵＴ（図２の(24)）がＤ−ＦＦ５ｃにクロック入力として加わると、その時点でＤ−ＦＦ５ｃのＱ出力が立ち下がり、出力端子ＯＵＴにパルスｙ1，ｙ2として現れる。当然、この出力パルスｙ1，ｙ2は、１周期がＴの外部入力クロックＣＫの前縁に同期して立ち上がりかつ周波数が２倍のディジタル信号となっており、出力波形は１周期の長さ（もとの１周期の半分１／２Ｔ）の丁度半分（デューティ５０％）の位置つまりもとの入力波形の周期の１／４Ｔの位置で立ち下がるパルスとなっている。
【００７６】
なお、第３周期目ｔ３で発生する一致パルスＳＢ１，ＳＢ２，ＳＢ３（図２の(23)）は、ＲＳ−ＦＦ８のＱ出力がＬに落ちている間に発生されるので、ＡＮＤゲート３２には出力が現れず、Ｄ−ＦＦ５ｃが切り替わらない。
【００７７】
従って、Ｂ側が測定区間（ＪＫ−ＦＦのＱ端子がＨレベル）にあるとき発生する一致パルスＳＢ１の影響はＡＮＤゲート３２で除去されて、出力ＯＵＴ側には現れない。
【００７８】
(vii)Ｂ側 第６周期目ｔ６
続いて、第６周期目ｔ６に入ると、再びＳＥＴ-Ｂ（図２の(18)）が到来するので（図２のｒ点）、ＲＳ−ＦＦ８がセットされる。ＲＳ−ＦＦ８のＱ出力（図２の(20)）はＡＮＤゲート３２の入力になると共に、ＯＲゲート９を通してＢ側の遅延ライン発振器１１に加わり、これを発振させ、また、カウンタ１７をクリア解除して、発振巡回数のカウントを開始させる。カウンタ１７のカウント値が、上記演算回路１９，２０，２１の出力値（１周期の長さＴの１／４の値，２／４の値，３／４の値）に一致すると（図２のｓ１，ｓ２，ｓ３点）、再び一致回路２２，２３，２４から一致出力ＳＢ１，ＳＢ２，ＳＢ３が発生される。
【００７９】
この一致出力ＳＢ１，ＳＢ２，ＳＢ３によりＲＳ−ＦＦ８がリセットされるので、ＲＳ−ＦＦ８のＱ出力（図２の(20)）が立ち下がり、パルスＰ４の形でＡＮＤゲート３２の入力となる。一方、一致信号はこのＳＢ３の以前にＳＢ１，ＳＢ２が発生している。
【００８０】
従って、このパルスＰ４と一致出力ＳＢ１，ＳＢ２，ＳＢ３とを２入力とするＡＮＤゲート３２からは、パルスＰ４の幅内においてのみ、一致出力ＳＢ１，ＳＢ２，ＳＢ３が出力ＡＮＤ-Ｂ-ＯＵＴ（図２の(24)）として発生され、ＯＲゲート３３を通してＤ−ＦＦ５ｃのクロック入力となる。
【００８１】
Ｄ−ＦＦ５ｃはＳＥＴ-ＡＢにより毎回プリセットされているので、上記一致出力ＳＢ１，ＳＢ２，ＳＢ３に対応する短パルスＡＮＤ-Ｂ-ＯＵＴ（図２の(24)）がＤ−ＦＦ５ｃにクロック入力として加わると、その時点でＤ−ＦＦ５ｃのＱ出力が反転し、出力端子ＯＵＴにパルスｙ3，ｙ4として現れる。当然、この出力パルスｙ3，ｙ4も、１周期がＴの外部入力クロックＣＫの前縁に同期して立ち上がりかつ周波数が２倍のディジタル信号となっており、出力波形はその１周期の長さの丁度半分（デューティ５０％）の位置つまり元の入力波形の周期の１／４Ｔの位置で立ち下がるパルスとなっている。
【００８２】
かくして、Ｄ−ＦＦ５ｃのＱ出力から、入力クロックＣＫに同期した２倍の周波数のディジタル信号であって、その出力波形のデューティが５０％である出力クロックｘ1，ｘ2，ｘ3，ｘ4，ｙ1，ｙ2，ｙ3，ｙ4…が得られる。上記の周波数逓倍とデューティ修正の作用効果は、入力クロックＣＫのデューティが５０％の前後で又はそれ以上にふらついている場合でも、得ることができる。従って、ディジタル波形の整形をもともなう周波数逓倍回路として非常に有効であり、半導体能動素子の動作可能領域を非常に高い周波数まで延ばすことができる。
【００８３】
【発明の効果】
以上説明したように本発明によれば、次のような優れた効果が得られる。
（１）請求項１に記載の周波数逓倍回路によれば、入力クロック信号がいかなる周波数又は周期長さを持つ場合でも、また、入力クロック信号がそのデューティが変動している波形のものであっても、常に、周波数が２倍でかつそのデューティが５０％であるパルス波形のクロック信号を出力することができる。よって、使用する半導体能動素子の周波数限界を見かけ上高めることができる。
遅延ライン発振器の出力を利用して計測する形態であるため、位相誤差も問題とならない。このため、非常に精度の高い測定を行うことができる。
この周波数逓倍回路においては、少なくとも互いに１周期分重なり合い且つ２周期分ずれて動作する第１及び第２のデューティ決定回路を用い、それぞれから、上記デューティ２５％，５０％，７５％のタイミング位置を示す一致信号を交互に得ているので、目標計測区間と実際計測区間を明確に区分し、目標計測区間の発振の動作を１周期の幅一杯まで確実に行わせることができる。また、実際計測区間用と発振照合区間用の遅延ライン発振器等を２組用意する場合に比べ、構成が簡単である。
（２）請求項２に記載の周波数逓倍回路によれば、実際計測区間中に発生する一致信号を禁止するＡＮＤゲートを設けているので、安定した動作が保障される。
（３）請求項３に記載の周波数逓倍回路は、請求項１又は２において、上記遅延ライン発振器を、一方の入力端子を発振器の入力端子とするＮＡＮＤゲートと、該ＮＡＮＤゲートの出力端子に遅延素子として接続された奇数段のインバータと、該インバータの最終段の出力端子から上記ＮＡＮＤゲートの他方の入力端子へ戻る帰還ループ中に挿入されたインバータとで構成したものである。従って、請求項３によれば、奇数段のインバータである結果、発振器の出力側に誤差が現れても、反転されて入力側に戻される結果、その誤差が相殺され、非常に精度及び安定度にすぐれた発振巡回が得られる。また、発振器の出力を利用する形態であるため、位相誤差も問題とならない結果、従来の位相分割によるタイミング位置の割り出しを行う場合に比べ、非常に少ない数の遅延素子によって精度の高い測定を行うことができる。
【図面の簡単な説明】
【図１】本発明の周波数逓倍回路の実施形態を示す図である。
【図２】図１の回路の主要部の動作を示すタイミングチャートである。
【図３】半導体能動素子の取り扱う周波数の変化の説明に供する図である。
【符号の説明】
１ デジタル波形整形回路
２ タイミング発生回路
３ デューティ決定回路
４ 第２のデューティ決定回路
５ 幅作成回路
５ｃ プリセット可能なＤ−ＦＦ
５ｄ ＯＲゲート
６ ＲＳ−ＦＦ
７ ＯＲゲート
８ ＲＳ−ＦＦ
９ ＯＲゲート
１１ 遅延ライン発振器
１２ ＮＡＮＤゲート
１３ Ｃ-ＭＯＳインバータ（遅延素子）
１４ 帰還ループ
１５ インバータ
１７ カウンタ
１８ ラッチ回路
１９，２０，２１ 演算回路
２２，２３，２４ 一致回路
２５ ＯＲゲート
３１，３２ ＡＮＤゲート
３３ ＯＲゲート
Ｃ１，Ｃ２ 動作サイクル
ＳＡ１，ＳＡ２，ＳＡ３ Ａ側の一致信号
ＳＢ，，ＳＢ２，ＳＢ３ Ｂ側の一致信号
ｔ１〜ｔ６ 第１周期目〜第６周期目
Ｔ 入力クロック信号ＣＫの１周期
1/2ＣＫ 目標計測区間Ｔ１のためのタイミング信号
Ｔ１Ａ，Ｔ１Ｂ 目標計測区間
Ｔ３Ａ，Ｔ３Ｂ 実際計測区間
Ｔ５Ａ，Ｔ５Ｂ デューティ７５％のタイミング位置までの長さ
Ｔ６Ａ，Ｔ６Ｂ 発振照合区間
1/2ＣＫＡ，1/2ＣＫＢ 目標計測区間（Ｔ１Ａ，Ｔ１Ｂ）のためのタイミング信号
ＷＣ-Ａ，ＷＣ-Ｂ 実際計測区間（Ｔ３Ａ，Ｔ３Ｂ）を指示する信号
ｘ１，ｘ２，ｘ３，ｘ４ 出力パルス
ｙ１，ｙ２，ｙ３，ｙ４ 出力パルス
【発明の属する技術分野】
本発明は、周波数逓倍回路に関するものである。
【０００２】
【従来の技術】
一般に、半導体能動素子の遮断周波数は有限であり、使用しうる最高周波数はその制約を受ける。
例えば、図３において、デジタル信号（１）と（２）の波形は繰り返し周波数ｆが同一のものである。しかし、信号（１）の波形は立ち上がっているＨレベル区間ＴＡと立ち下がっているＬレベル区間ＴＢとの比が１：１（デューティ５０％）であるのに対し、信号（２）の波形では区間ＴＡと区間ＴＢの比が１：１でなくなっているため、見かけ上の周波数ｆが上昇している。このため、半導体能動素子であるＩＣがデューティ５０％の信号（１）の入力波形を受けて動作可能範囲の上限一杯で動作していた場合に、入力信号の波形が、デューティ５０％の状態（信号（１））からそれより小さいデューティの波形（信号（２））にくずれたとすると、当該ＩＣにはその動作可能範囲を越える周波数の信号が入力されることになり、当該ＩＣは当該入力信号の周波数に応答した動作ができなくなる。
従って、取り扱うデジタル信号は、区間ＴＡと区間ＴＢとの比が１：１（デューティ５０％）である波形のものが好ましい。換言すれば、取り扱うデジタル信号がデューティ５０％の波形に常に整形されていれば、同じ半導体能動素子を用いてより高い周波数の信号を取り扱うことができることとなる。
とこで、５０％デューティの出力が得られる周波数逓倍器を構成する場合、一般的には、入力ディジタル信号（５０％デューティからずれているもの）を１／２分周し、９０度位相を遅延し、イクスクルーシブＯＲをとって出力としている。しかし、これだけでは、得られる周波数が最初の入力クロックのものと同じになってしまう。
そこで、４５度、９０度、１３５度の位相をずらせた信号を用いることが考えられる。
【０００３】
【発明が解決しようとする課題】
しかしながら、かかる位相をずらせる技術を用いた場合、周波数逓倍回路の構成が複雑となり、また、取り扱う周波数が変わると設計のやり直しとなる。このため、実際には、得ようとする周波数の２倍の周波数の発振器を用い、その周波数を分周することで、目的の周波数を得ているのが実状であった。
そこで、本発明の目的は、構成が簡単で、しかもデューティ５０％の波形に整形されて出力される実用的な周波数逓倍回路を提供することにある。
【０００４】
【課題を解決するための手段】
上記目的を達成するため、本発明は、次のように構成したものである。
（１）請求項１に記載の周波数逓倍回路は、入力クロック信号（ＣＫ）から、その１周期Ｔの長さとして計測すべき目標計測区間（Ｔ１Ａ，Ｔ１Ｂ）を入力クロック信号（ＣＫ）の１周期（Ｔ）の整数倍の間隔をあけて指示する信号（1/2ＣＫＡ，1/2ＣＫＢ）と、この目標計測区間より若干長く計測動作を持続させるための実際計測区間（Ｔ３Ａ，Ｔ３Ｂ）を指示する信号（ＷＣ-Ａ，ＷＣ-Ｂ）と、を含む所要のタイミング信号を作成するタイミング発生回路（２）と、
上記タイミング信号を受けて、出力すべきクロック信号のデューティ５０％のタイミング位置を決定し指示するデューティ決定回路（３，４）であって、少なくとも互いに１周期分重なり合い且つ２周期分ずれて動作する第１のデューティ決定回路（３）及び第２のデューティ決定回路（４）とを設け、
その際、両デューティ決定回路（３，４）は、それぞれ、遅延ライン発振器（１１）と、その発振巡回数を計数するカウンタ（１７）と、その計数値の１／４の値、２／４の値及び３／４の値を算出する演算回路（１９，２０，２１）と、そして該演算回路（１９，２０，２１）の上記３つの演算結果を一方の入力とし上記カウンタの出力を他方の入力として、上記カウンタの値が上記３つの演算結果に合致したときその都度一致信号（ＳＡ１，ＳＡ２，ＳＡ３）を出力する一致回路（２２，２３，２４）とを有して構成され、
上記第１のデューティ決定回路（３）及び上記第２のデューティ決定回路（４）の前にそれぞれに前置されたフリップフロップであって、上記目標計測区間と次の目標計測区間との間の発振照合区間（Ｔ６Ａ，Ｔ６Ｂ）において、入力クロック信号（ＣＫ）の１周期（Ｔ）の前縁に同期して毎回セットされ、上記一致信号の最後のものでリセットされるフリップフロップ（６，８）と、
上記第１のデューティ決定回路（３）及び第２のデューティ決定回路（４）毎に、上記フリップフロップの出力と上記実際計測区間（Ｔ３Ａ，Ｔ３Ｂ）を指示する信号（ＷＣ-Ａ，ＷＣ-Ｂ）とを所属のデューティ決定回路（３，４）に入力するＯＲゲート（７，９）と、
上記入力クロック信号（ＣＫ）の１周期（Ｔ）の前縁に同期して毎回リセットされ、上記第１のデューティ決定回路（３）及び上記第２のデューティ決定回路（４）から得られる一致信号（ＳＡ１，ＳＡ２，ＳＡ３）により状態が切り替わる出力用のフリップフロップ（５ｃ）と、を具備するものである。
入力クロック信号（ＣＫ）の１周期（Ｔ）の整数倍の間隔ごとに到来する第１の周期において、１周期の長さを計測する。この計測値を基に、演算回路（１９）が、その計数値の１／４の値、２／４の値及び３／４の値つまりデューティ２５％，５０％，７５％のタイミング値を算出する。そして、上記間隔内の第２の各周期においてその長さの計測が実行され、当該計測値が上記算出された３つの値（計数値の１／４、２／４及び３／４）と一致したとき一致信号（ＳＡ１，ＳＡ２，ＳＡ３）が一致回路（２２，２３，２４）から出力される。この一致信号は、上記デューティ２５％，５０％，７５％のタイミング位置を示すものである。
幅作成回路（５）において、入力クロック信号ＣＫの前縁に同期した信号でパルスを立ち上げ、上記デューティ決定回路（３）で決定指示されたタイミング位置つまりデューティ２５％，５０％，７５％のタイミング位置で順次に立ち下げと立ち上げを行わせることにより、周波数が２倍でかつそのデューティが５０％であるパルス波形のクロック信号を作成して出力することができる。
入力クロック信号（ＣＫ）がいかなる周波数又は周期長さを持つ場合でも、また、入力クロック信号（ＣＫ）がそのデューティが変動している波形のものであっても、常に出力としてデューティ５０％の波形の逓倍出力が得られる。
遅延ライン発振器の出力を利用して計測する形態であるため、位相誤差も問題とならない。このため、非常に精度の高い測定を行うことができる。
【０００５】
また、少なくとも互いに１周期分重なり合い且つ２周期分ずれて動作する第１及び第２のデューティ決定回路（３，４）が用いられ、それぞれにフリップフロップ（６，８）とＯＲゲート（７，９）が前置されている。このため、実際測定区間の発振時は、上記前置フリップフロップ（６，８）の出力が所属のデューティ決定回路（３，４）に入力され且つ出力側に入力されるが、最後の一致信号（ＳＡ３）が発生すると、上記前置フリップフロップ（６，８）がリセットされて出力側への信号が消失し、出力側への影響が回避される。しかも、実際計測区間を指示する信号についてはＯＲゲート（７，９）を介して所属のデューティ決定回路（３，４）に確実に入力される。即ち、一つのデューティ決定回路を構成する共通の遅延ライン発振器（１１）等を、実際計測区間と発振照合区間とに確実に切り換えて動作を行わせることできる。従って、実際計測区間用と発振照合区間用の遅延ライン発振器等を２組用意する場合に比べ、構成が簡単である。
【０００６】
（２）請求項２に記載の周波数逓倍回路は、請求項１において、上記各デューティ決定回路（３，４）からの一致信号をフリップフロップ（６，８）に入力する各経路中に、実際計測区間中に発生する一致信号を禁止するＡＮＤゲート（３１，３２）を設けたものであり、安定した動作が保障される。
【０００７】
（３）請求項３に記載の周波数逓倍回路は、請求項１又は２において、上記遅延ライン発振器（１１）を、一方の入力端子を発振器の入力端子とするＮＡＮＤゲート（１２）と、該ＮＡＮＤゲート（１２）の出力端子に遅延素子として接続された奇数段のインバータ（１３）と、該インバータ（１３）の最終段の出力端子から上記ＮＡＮＤゲートの他方の入力端子へ戻る帰還ループ（１４）中に挿入されたインバータ（１５）とで構成したものである。
【０００８】
奇数段のインバータである結果、発振器の出力側に誤差が現れても、反転されて入力側に戻される結果、その誤差が相殺され、非常に精度及び安定度にすぐれた発振巡回が得られる。また、発振器の出力を利用する形態であるため、位相誤差も問題とならない結果、従来の位相分割によるタイミング位置の割り出しを行う場合に比べ、非常に少ない数の遅延素子によって精度の高い測定を行うことができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
図１の周波数逓倍回路１は、同一構成の２組のデューティ決定回路３，４を設け、両回路が、図２に動作サイクルＣ１，Ｃ２として示すように、互いに入力クロック信号ＣＫの２周期分だけずれて交互に動作するようにしたものである。なお、必要に応じ、第１のデューティ決定回路３をＡ側、第２のデューティ決定回路４をＢ側と称し、参照符号に添字Ａ，Ｂを付して区別する。
【００１０】
即ち、周波数逓倍回路１は、入力クロック信号ＣＫから、その１周期Ｔの長さとして計測すべき目標計測区間Ｔ１Ａ，Ｔ１Ｂを入力クロック信号ＣＫの１周期Ｔの整数倍の間隔をあけて指示する信号1/2ＣＫＡ，1/2ＣＫＢと、この目標計測区間より若干長く計測動作を持続させるための実際計測区間Ｔ３Ａ，Ｔ３Ｂを指示する信号ＷＣ-Ａ，ＷＣ-Ｂと、を含む所要のタイミング信号を作成するタイミング発生回路２を有する。また、上記タイミング信号を受けて、出力すべきクロック信号のデューティ５０％のタイミング位置を決定し指示するデューティ決定回路３，４であって、少なくとも互いに１周期分重なり合い且つ２周期分ずれて動作する第１のデューティ決定回路３及び第２のデューティ決定回路４を有する。
【００１１】
（１）デューティ決定回路３，４
両デューティ決定回路３，４は、それぞれ、遅延ライン発振器１１と、その発振巡回数を計数するカウンタ１７と、そのカウンタ１７の内容をラッチするラッチ回路１８と、その計数値の１／４の値、２／４の値及び３／４の値を算出する第１演算回路１９，第２演算回路２０及び第３演算回路２１と、そして各演算回路１９，２０，２１に１つ宛設けられた第１一致回路２２，第２一致回路２３及び第３一致回路２４とを有して構成されている。
【００１２】
（ａ）遅延ライン発振器１１
遅延ライン発振器１１は、一方の入力端子を発振器の入力端子とするＮＡＮＤゲート１２と、該ＮＡＮＤゲート１２の出力端子に遅延素子として接続された奇数段のＣ-ＭＯＳインバータ１３と、該インバータ１３の出力端子から上記ＮＡＮＤゲートの他方の入力端子への帰還ループ１４中に挿入された反転用の単なるインバータ１５とで構成されている。
【００１３】
遅延素子としてのインバータ１３には、Ｃ-ＭＯＳインバータの他に、ＥＣＬインバータ，ＩＩＬインバータなどが使用できる。
【００１４】
この遅延ライン発振器１１は、上記タイミング発生回路２からタイミング信号ＷＣ-Ａ，ＷＣ-Ｂ（実際計測区間Ｔ３Ａ，Ｔ３Ｂ）を受けて、その立ち上がりで計測のための発振を開始し、立ち下がりで発振を停止する。即ち、通常ＮＡＮＤゲート１２は、その一方の入力端子が論理レベルＬ、出力がＨ、インバータ１３はその出力がＬ、そしてインバータ１５はその出力（ＮＡＮＤゲート１２の他方の入力端子）がＨの状態にあり、発振を停止している。しかし、通常ＮＡＮＤゲート１２の一方の入力端子が論理レベルＨに替わると、ＮＡＮＤゲート１２の出力がＬ、インバータ１３の出力がＨ、インバータ１５の出力がＬ、ＮＡＮＤゲート１２の他方の入力がＨ、ＮＡＮＤゲート１２の出力がＬ…というように状態が変化し、発振する。そして、ＷＣ-Ａ，ＷＣ-Ｂ（実際計測区間Ｔ３Ａ，Ｔ３Ｂ）の立ち下がりで発振を停止する。
【００１５】
このＷＣ-Ａ，ＷＣ-Ｂ（実際計測区間Ｔ３Ａ，Ｔ３Ｂ）の立ち上がりは、上記タイミング信号1/2ＣＫ（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の立ち上がりと同時であり、立ち下がりは同タイミング信号1/2ＣＫの立ち下がりより少し遅れる。要するに、この遅延ライン発振器１１は、上記入力クロック信号ＣＫを1/2分周して得たタイミング信号1/2ＣＫの立ち上がり（目標計測区間Ｔ１Ａ，Ｔ１Ｂの始まり）で発振を開始し、同1/2ＣＫの立ち下がり後（目標計測区間Ｔ１Ａ，Ｔ１Ｂの終了後）に発振を停止する。
【００１６】
よって、タイミング信号1/2ＣＫの各奇数番目の１周期（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の間は発振が持続する。
【００１７】
（ｂ）カウンタ１７
カウンタ１７は、そのクロック入力端子ＣＫが上記遅延ライン発振器１１の出力端子に接続されており、上記遅延ライン発振器１１の出力ＤＬ−ＯＳＣ-Ａの変化、つまり発振の一巡回毎に１回発生する出力変化をカウントする。また、カウンタ１７のクリア端子ＣＬには上記遅延ライン発振器１１と同じ入力信号、つまりタイミング信号ＷＣ-Ａ，ＷＣ-Ｂ（実際計測区間Ｔ３Ａ，Ｔ３Ｂ）等が入力される。
【００１８】
従って、カウンタ１７は、遅延ライン発振器１１の発振及び停止の動作と同じく、上記タイミング信号1/2ＣＫ（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の立ち上がりでカウントを開始し、同タイミング信号1/2ＣＫ（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の立ち下がり後にカウントを停止する。よって、タイミング信号1/2ＣＫ（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の１周期区間の間は発振の巡回数のカウントが持続する。
【００１９】
（ｃ）ラッチ回路１８
ラッチ回路１８は、上記カウンタ１７の桁出力を入力としており、クロック入力端子ＣＫには上記タイミング発生回路２で作成されたタイミング信号1/2ＣＫ（目標計測区間Ｔ１）が入力されている。
【００２０】
従って、このラッチ回路１８は、タイミング信号1/2ＣＫ（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）が立ち下がった時点、つまり目標計測区間Ｔ１Ａ，Ｔ１Ｂが終了した時点で、カウンタ１７のカウント値（発振の巡回数）をラッチする。従って、ラッチ回路１８には、タイミング信号1/2ＣＫ（目標計測区間Ｔ１Ａ，Ｔ１Ｂ）の１周期区間の長さ（入力クロック信号ＣＫの１周期Ｔ）に対応する発振巡回数のカウント値がラッチされる。
【００２１】
（ｄ）演算回路
第１演算回路１９，第２演算回路２０及び第３演算回路２１は、それぞれ上記ラッチ回路１８のパラレル出力を受け、ラッチされている発振巡回数のカウント値の１／４の値、２／４の値及び３／４の値、つまり２５％，５０％，７５％のデューティ値を算出する。このうち、２５％のデューティ値は第１一致回路２２の一方の入力となり、５０％のデューティ値は第２一致回路２３の一方の入力となり、そして７５％のデューティ値は第３一致回路２４の一方の入力となる。
【００２２】
（ｅ）一致回路
第１一致回路２２，第２一致回路２３及び第３一致回路２４は、それぞれ、上記第１演算回路１９，第２演算回路２０及び第３演算回路２１のパラレル出力（演算結果１／４の値、２／４の値及び３／４の値）のうちの一つを一方の入力とし、上記カウンタ１７の出力を他方の入力としている。そして、これらの一致回路２２，２３，２４は、上記カウンタ１７の計数値が上記３つの演算結果に合致する値まで増加したとき、その都度、一致信号ＳＡ１，ＳＡ２，ＳＡ３又はＳＢ１，ＳＢ２，ＳＢ３を出力する。
【００２３】
（２）前置ＦＦ及び前置ＯＲゲート
第１のデューティ決定回路３及び上記第２のデューティ決定回路４の前には、それぞれにＳＲフリップフロップ（ＦＦと略す）６，８が前置されており、上記目標計測区間と次の目標計測区間との間の発振照合区間Ｔ６Ａ，Ｔ６Ｂにおいて、入力クロック信号ＣＫの１周期Ｔの前縁に同期して毎回セットされ、上記一致信号の最後のものＳＡ３，ＳＢ３でリセットされる。
【００２４】
また、第１のデューティ決定回路３及び第２のデューティ決定回路４毎にＯＲゲート７，９が前置されており、該ＯＲゲート７，９を通して、上記ＳＲ−ＦＦ６，８の出力と、上記実際計測区間Ｔ３Ａ，Ｔ３Ｂを指示する信号ＷＣ-Ａ，ＷＣ-Ｂとが、所属のデューティ決定回路３，４に入力されている。そして、入力クロック信号ＣＫの１周期Ｔの前縁に同期して毎回リセットされ、第１のデューティ決定回路３及び第２のデューティ決定回路４から得られる一致信号ＳＡ１，ＳＡ２，ＳＡ３又はＳＢ１，ＳＢ２，ＳＢ３により状態が切り替わる出力用のフリップフロップ５ｃを具備する。
【００２５】
詳述するに、第１のデューティ決定回路３にはＲＳ−ＦＦ６が前置されており、そのＱ出力は、ＯＲゲート７（ＯＲ-Ａ）を通してデューティ決定回路３の遅延ライン発振器１１に入力されると共に、ＡＮＤゲート３１の一方の入力端子に入力されている。そして、上記一致回路２４の出力、つまりデューティ７５％の一致出力は、これに前置されたＲＳ−ＦＦ６のリセット端子Ｒに入力されている。このＲＳ−ＦＦ６は出力用のＤ−ＦＦ５ｃと共に幅作成回路５の一部を構成する。
【００２６】
このＲＳ−ＦＦ６は、タイミング発生回路２内のＪＫ−ＦＦのＱＮ（図２の(8)）がＨのとき、つまりＡ側が発振照合区間である場合に入力クロック信号ＣＫの前縁で発生される短パルスＳＥＴ-Ａ（図２の(9)）によりセットされ、上記一致信号の最後のものＳＡ３（図２の(16)）によりリセットされる（図２の(11)参照）。
【００２７】
従って、第３周期目ｔ３，第４周期目ｔ４でＲＳ−ＦＦ６の出力端子Ｑに生じたパルスＰ１，Ｐ２はＡＮＤゲート３１の一方に加わり、パルスＰ１，Ｐ２が出力されている間、一致出力ＳＡ１，ＳＡ２，ＳＡ３はＯＲゲート３３（ＯＲ−２）を通してプリセット可能なＤ−ＦＦ５ｃのクロック入力端子ＣＫに加わる。
【００２８】
かかる構成の第１のデューティ決定回路３と全く同一に構成された第２のデューティ決定回路４には、ＲＳ−ＦＦ８及びＯＲゲート９が前置されており、そのＱ出力は、ＯＲゲート９（ＯＲ-Ｂ）を通してデューティ決定回路４の遅延ライン発振器１１に入力されると共に、ＡＮＤゲート３１の一方の入力端子に入力されている。そして、上記一致回路２８の出力、つまりデューティ決定回路４の出力は、これに前置されたＲＳ−ＦＦ８のリセット端子Ｒに入力されている。このＲＳ−ＦＦ８も、Ｄ−ＦＦ５ｃと共に幅作成回路５を構成する。
【００２９】
このＲＳ−ＦＦ８は、タイミング発生回路２内のＪＫ−ＦＦのＱ（図２の(7)）がＨのとき、つまりＢ側が発振照合区間である場合に入力クロック信号ＣＫの前縁で発生される短パルスＳＥＴ-Ｂ（図２の(16)）によりセットされ、上記一致信号ＳＢ（図２の(23)）の最後のもの（図示してないが図２の(16)のＳＡ３と同様のパルス）によりリセットされる（図２の(18)参照）。
【００３０】
従って、第５周期目ｔ５，第６周期目ｔ６でＲＳ−ＦＦ８の出力端子Ｑに生じたパルスＰ３，Ｐ４は、ＡＮＤゲート３２の一方に加わり、パルスＰ３，Ｐ４が出力されている間、一致出力ＳＢ１，ＳＢ２，ＳＢ３はＯＲゲート３３（ＯＲ−２）を通してプリセット可能なＤ−ＦＦ５ｃのクロック入力端子ＣＫに加わる。
【００３１】
（３）幅作成回路５
幅作成回路５は、プリセット可能なＤ−ＦＦ５ｃを有し、そのＱＮ端子とＤ端子は直結されている。また、プリセット入力端子ＰＲには、ＳＥＴ-Ａ，ＳＥＴ-Ｂの信号（即ちＳＥＴ-ＡＢ）をＯＲゲート５ｄを介して入力されると共に、Ｄ−ＦＦ５ｃのクロック入力端子ＣＫにはＯＲゲート３３を介して、一致出力ＳＡ１，ＳＡ２，ＳＡ３又はＳＢ１，ＳＢ２，ＳＢ３が入力されている。
【００３２】
なお、一致回路２２，２３，２４の一致出力端子ＳＡ１，ＳＡ２，ＳＡ３からＯＲゲート３３へのライン中には、測定期間中の一致出力を禁止するためＡＮＤゲート３１が設けられ、ＲＳ−ＦＦ６，８からのＱ出力とのＡＮＤがとられている。
【００３３】
同様に、一致回路２２，２３，２４の一致出力端子ＳＢ１，ＳＢ２，ＳＢ３からＯＲゲート３３へのライン中には、測定期間中の一致出力を禁止するためＡＮＤゲート３２が設けられ、ＲＳ−ＦＦ６，８からのＱ出力とのＡＮＤがとられている。
【００３４】
（４）タイミング発生回路２
タイミング発生回路２は、内部において、タイミング信号ＳＥＴ-ＡＢ，1/2ＣＫ，1/2ＣＫ-ＤＬ，ＷＣ，ＪＫ−ＦＦ-Ｑ，ＪＫ−ＦＦ-ＱＮを作り、更に、これらを用いてタイミング信号ＳＥＴ-Ａ，ＳＥＴ-Ｂ，1/2ＣＫＡ，1/2ＣＫＢ，ＷＣ-Ａ，ＷＣ-Ｂを作成し出力する。
【００３５】
ＳＥＴ-ＡＢ（図２の(3)）は、入力クロック信号ＣＫの前縁で発生される短パルスから成るタイミング信号である。
【００３６】
1/2ＣＫ（図２の(4)）は入力クロック信号ＣＫの１周期Ｔの長さとして計測すべき区間（目標計測区間）Ｔ１を確定するためのタイミング信号であり、具体的には、入力クロック信号ＣＫを１／２分周することにより得られる信号である。
【００３７】
ＷＣ（図２の(6)）は上記目標計測区間Ｔ１にわたって計測動作を持続させるための区間（実際計測区間）Ｔ３Ａ，Ｔ３Ｂを確立するためのタイミング信号である。このＷＣは、上記1/2ＣＫよりも立ち下がりが若干遅れた信号、つまり入力クロックＣＫと同時に立ち上がり幅が入力クロック信号ＣＫの１周期Ｔより若干長い信号である。このＷＣは、1/2ＣＫをその1/2周期の幅内で若干遅延させた信号1/2ＣＫ-ＤＬ（図２の(5)）を作り、これと1/2ＣＫとの論理和をとることにより得ている。
【００３８】
ＪＫ−ＦＦ-Ｑ（図２の(7)）は、タイミング発生回路２内のＪＫ−ＦＦの出力Ｑの信号であり、出力ＱがＨのとき、Ａ側が測定区間（Ｂ側が発振照合区間）であることを指示し、ＪＫ−ＦＦＱＮ（図２の(8)）は、タイミング発生回路２内のＪＫ−ＦＦの出力ＱＮがＨのとき、Ｂ側が測定区間（Ａ側が発振照合区間）であることを指示する。
【００３９】
ＳＥＴ-Ａ（図２の(9)）は、タイミング発生回路２内のＪＫ−ＦＦのＱＮ（図２の(8)）がＨのとき、つまりＡ側が発振照合区間である場合に入力クロック信号ＣＫの前縁で発生される短パルスから成るタイミング信号であり、Ａ側のＲＳ−ＦＦ６のセット入力となる。
【００４０】
ＳＥＴ-Ｂ（図２の(18)）は、タイミング発生回路２内のＪＫ−ＦＦのＱ（図２の(7)）がＨのとき、つまりＢ側が発振照合区間である場合に入力クロック信号ＣＫの前縁で発生される短パルスから成るタイミング信号であり、Ｂ側のＲＳ−ＦＦ８のセット入力となる。
【００４１】
1/2ＣＫＡ（図２の(14)）は、Ａ側の目標計測区間Ｔ１Ａを確立するための信号であり、タイミング発生回路２内のＪＫ−ＦＦのＱ（図２の(7)）がＨのとき、つまりＡ側が測定区間（Ｂ側が発振照合区間）にある間に、1/2ＣＫを取り出した信号である。
【００４２】
1/2ＣＫＢ（図２の(20)）は、Ｂ側の目標計測区間Ｔ１Ｂを確立するための信号であり、タイミング発生回路２内のＪＫ−ＦＦのＱＮ（図２の(8)）がＨのとき、つまりＢ側が測定区間（Ａ側が発振照合区間）にある間に、1/2ＣＫを取り出した信号である。
【００４３】
共に、入力クロック信号ＣＫから、その１周期Ｔの長さとして計測すべき目標計測区間Ｔ１Ａ，Ｔ１Ｂを入力クロック信号ＣＫの１周期Ｔの整数倍、ここでは３倍の間隔Ｔ６Ａ，Ｔ６Ｂをあけて指示するように生起される。
【００４４】
ＷＣ-Ａ，ＷＣ-Ｂは実際計測区間Ｔ３Ａ，Ｔ３Ｂのためのタイミング信号であり、Ｔ１より長いパルス幅を有する。
【００４５】
（５）動作
第１のデューティ決定回路３は、図２に示すように、入力クロック信号ＣＫの４周期（４Ｔ）づつを繰り返しの１単位（動作サイクルＣ１）として扱い、そのうちの前半の第１周期目（ｔ１）で入力クロック信号ＣＫの１周期の長さ（Ａ側の目標計測区間）Ｔ１Ａを計測し、この計測結果を用いて１周期の長さＴの１／４，２／４，３／４の値（デューティ２５％，５０％，７５％のタイミング位置）を算出し、これに基づいて、続く後半の第３周期目（ｔ３）及び第４周期目（ｔ４）において、それぞれ入力クロック信号ＣＫの前縁からこの算出値と合致するまで、即ちデューティ２５％，５０％，７５％のタイミング位置までの長さ（図２にはその最大の７５％のタイミング位置までの長さをＴ５Ａで示してある）を計測し、一致した時点でその都度デューティ２５％，５０％，７５％のタイミング位置である旨の一致信号ＳＡ１，ＳＡ２，ＳＡ３を出力する。
【００４６】
第２のデューティ決定回路４は、第１のデューティ決定回路３と２周期分だけずれたその動作サイクルＣ２を有する。即ち、第２のデューティ決定回路４は、図２にｔ３〜ｔ６として示す入力クロック信号ＣＫの４周期づつを繰り返しの１単位（動作サイクルＣ２）として扱い、そのうちの前半の第１周期目（ｔ３）で入力クロック信号ＣＫの１周期の長さ（Ｂ側の目標計測区間）Ｔ１Ｂを計測し、この計測結果を用いて１周期の長さＴの１／４，２／４，３／４の値（デューティ２５％，５０％，７５％のタイミング位置）を算出し、これに基づいて、続く後半の第３周期目（ｔ５）及び第４周期目（ｔ６）において、それぞれ入力クロック信号ＣＫの前縁からこの算出値と合致するまで、即ちデューティ２５％，５０％，７５％のタイミング位置までの長さ（図２にはその最大の７５％のタイミング位置までの長さをＴ５Ｂで示してある）を計測し、一致した時点でデューティ２５％，５０％，７５％のタイミング位置である旨の一致信号ＳＢ１，ＳＢ２，ＳＢ３を出力する。
【００４７】
図２に、図１の回路の主要要素の 動作を示す。
【００４８】
(i) Ａ側 第１周期目ｔ１
入力クロック信号ＣＫの第１周期目ｔ１でＳＥＴ-ＡＢが発生した時点（図２のａ）で、タイミング信号ＷＣ-Ａ（図２の(10)）がＯＲゲート７を通して遅延ライン発振器１１に入力されて発振が開始されると共に、カウンタ１７のクリア端子ＣＬに入力され、その立ち上がりで同カウンタ１７が発振の巡回数をカウント動作し始める。遅延ライン発振器１１の発振が、少なくとも第２周期目ｔ２のクロックが立ち上がりが完了するまで継続する。
【００４９】
遅延ライン発振器１１の発振は、ＷＣ-Ａの立ち下がり、つまり実際計測区間Ｔ３Ａが終わった時点（図２のｃ点）で終了となる。この間に、1/2ＣＫＡの目標計測区間Ｔ１Ａの終わりが到来し（図２のｂ点）、1/2ＣＫＡが立ち下がることで、ラッチ回路１８がカウンタ１７のカウント値（１周期の長さＴ＝Ｔ１Ａ）をラッチする。
【００５０】
ここで演算回路１９，２０，２１は、ラッチ回路１８の出力を受けて、１周期の長さＴのカウント値の１／４の値，２／４の値，３／４の値（２５％，５０％，７５％のデューティのタイミング位置）を演算し、その演算結果を出力し、一致回路２２，２３，２４の一方の入力端子Ｂ１〜Ｂｎに入力する。
【００５１】
(ii) Ａ側 第３周期目ｔ３
第３周期目ｔ３に入ると、ＳＥＴ-Ａ（図２の(9)）の到来によりＲＳ−ＦＦ６がセットされる（図２のｄ点）。ＲＳ−ＦＦ６のセット出力Ｑ（図２の(11)）はＡＮＤゲート３１に入力されると共に、ＯＲゲート７を通してＡ側の遅延ライン発振器１１に加わり、これを発振させる。
【００５２】
また、ＲＳ−ＦＦ６のセット出力Ｑは、ＯＲゲート７を通してＡ側のカウンタ１７のクリアＣＬに加わってクリア解除するので、発振の巡回数のカウントが開始される。
【００５３】
カウンタ１７の出力は、一致回路２２，２３，２４の他方の入力端子Ａ１〜Ａｎに入力されており、カウンタ１７のカウント値が歩進的に増加して行き、上記演算回路１９，２０，２１の出力している値（１周期の長さＴの１／４の値，２／４の値，３／４の値）に一致した瞬間（図２のｅ１，ｅ２，ｅ３点）、その都度、一致回路２２，２３，２４から一致出力ＳＡ１，ＳＡ２，ＳＡ３が発生される。
【００５４】
この一致出力ＳＡ１，ＳＡ２，ＳＡ３のうち最大のＳＡ３は、ＲＳ−ＦＦ６のリセット入力端子Ｒに入力され、同フリップフロップをリセットさせる。この一致出力ＳＡ３の発生した時点でＲＳ−ＦＦ６の出力Ｑ（図２の(11)）は立ち下がり、パルスＰ１の形でＡＮＤゲート３１の入力となる。
【００５５】
一方、一致信号はこのＳＡ３の以前にＳＡ１，ＳＡ２が発生している。従って、このパルスＰ１と一致出力ＳＡ１，ＳＡ２，ＳＡ３とを２入力としているＡＮＤゲート３１からは、パルスＰ１の幅内においてのみ、一致出力ＳＡ１，ＳＡ２，ＳＡ３が出力ＡＮＤ-Ａ-ＯＵＴ（図２の(17)）として発生され、ＯＲゲート３３を通してＤ−ＦＦ５ｃのクロック入力となる。
【００５６】
但し、正確には、ＳＡ３は一致出力ＳＡ３の前縁にて発生される短パルスである。
【００５７】
出力側のフリップフロップであるＤ−ＦＦ５ｃはＳＥＴ-Ａ又はＳＥＴ-Ｂ（即ちＳＥＴ-ＡＢ）により毎回プリセットされているので、上記一致出力ＳＡ１，ＳＡ２，ＳＡ３に対応する短パルスＡＮＤ-Ａ-ＯＵＴ（図２の(17)）がＤ−ＦＦ５ｃにクロック入力として加わると、その都度Ｄ−ＦＦ５ｃのＱ出力が反転し、出力端子ＯＵＴにパルスｘ1，ｘ2として現れる。当然、この出力パルスｘ1，ｘ2は、１周期がＴの外部入力クロックＣＫの前縁に同期して立ち上がりかつ周波数が２倍のディジタル信号となっており、出力波形は１周期の長さ（もとの１周期の半分１／２Ｔ）の丁度半分（デューティ５０％）の位置つまりもとの入力波形の周期の１／４Ｔの位置で立ち下がるパルスとなっている。
【００５８】
なお、第１周期目ｔ１で発生する一致パルスＳＡ１，ＳＡ２，ＳＡ３（図２の(15)）は、ＲＳ−ＦＦ６のＱ出力がＬに落ちている間に発生されるので、ＡＮＤゲート３１には出力が現れず、Ｄ−ＦＦ５ｃが切り替わらない。
【００５９】
従って、Ａ側が測定区間（ＪＫ−ＦＦのＱ端子がＨレベル）にあるとき発生する一致パルスＳＡ１の影響はＡＮＤゲート３１で除去されて、出力ＯＵＴ側には現れない。
【００６０】
(iii) Ａ側 第４周期目ｔ４
続いて、第４周期目ｔ４に入ると、再びＳＥＴ-Ａ（図２の(9)）が到来するので（図２のｆ点）、ＲＳ−ＦＦ６がセットされる。ＲＳ−ＦＦ６のセット出力Ｑ（図２の(11)）はＡＮＤゲート３１に入力されると共に、ＯＲゲート７を通してＡ側の遅延ライン発振器１１に加わり、これを発振させ、また、カウンタ１７をクリア解除して、発振巡回数のカウントを開始させる。
【００６１】
カウンタ１７のカウント値が、上記演算回路１９，２０，２１の出力値（１周期の長さＴの１／４の値，２／４の値，３／４の値）に一致すると（図２のｇ１，ｇ２，ｇ３点）、再び一致回路２２，２３，２４から一致出力ＳＡ１，ＳＡ２，ＳＡ３が発生される。
【００６２】
この一致出力ＳＡ３の発生した時点でＲＳ−ＦＦ６のＱ出力（図２の(11)）は立ち下がり、パルスＰ２の形でＡＮＤゲート３１の入力となる。一方、一致信号はこのＳＡ３の以前にＳＡ１，ＳＡ２が発生している。
【００６３】
従って、このパルスＰ１と一致出力ＳＡとを２入力とするＡＮＤゲート３１からは、パルスＰ１の幅内においてのみ、一致出力ＳＡ１，ＳＡ２，ＳＡ３が出力ＡＮＤ-Ａ-ＯＵＴ（図２の(17)）として発生され、ＯＲゲート３３を通してＤ−ＦＦ５ｃのクロック入力となる。
【００６４】
Ｄ−ＦＦ５ｃはＳＥＴ-ＡＢにより毎回プリセットされているので、上記一致出力ＳＡ１，ＳＡ２，ＳＡ３に対応する短パルスＡＮＤ-Ａ-ＯＵＴ（図２の(17)）がＤ−ＦＦ５ｃにクロック入力として加わると、その時点でＤ−ＦＦ５ｃのＱ出力が反転し、出力端子ＯＵＴにパルスｘ3，ｘ4として現れる。当然、この出力パルスｘ3，ｘ4も、１周期がＴの外部入力クロックＣＫの前縁に同期して立ち上がりかつ周波数が２倍のディジタル信号となっており、出力波形はその１周期の長さの丁度半分（デューティ５０％）の位置つまり元の入力波形の周期の１／４Ｔの位置で立ち下がるパルスとなっている。
【００６５】
(iv) Ｂ側 第３周期目ｔ３
上記Ａ側の動作に対し、Ｂ側でも２周期遅れて同じ動作が行われる。即ち、第３周期目ｔ３のＳＥＴ-ＡＢが発生した時点では、ＪＫ−ＦＦのＱＮ出力（図２の(8)）がＨレベルにあり、これによりＢ側のデューティ決定回路４が測定動作するように選択指示される。
【００６６】
従って、タイミング信号ＷＣ-Ｂ（図２の(19)）が立ち上がり（図２のｈ点）、ＯＲゲート９を通してＢ側の遅延ライン発振器１１に加わり発振が開始されると共に、カウンタ１７のクリア端子ＣＬに入力され、その立ち上がりで同カウンタ１７が発振巡回数のカウントを開始する。
【００６７】
(v) Ｂ側 第４周期目ｔ４
Ｂ側の遅延ライン発振器１１の発振は、少なくとも第４周期目ｔ４のクロックの立ち上がりが完了するまで、継続する。
【００６８】
Ｂ側の遅延ライン発振器１１の発振は、第５周期目ｔ５のクロックが立ち上がる前までに生ずるＷＣ-Ｂの立ち下がりにより、つまり入力クロックＣＫの１周期Ｔを若干経過した実際計測区間Ｔ３Ｂが終わった時点（図２のｊ点）で終了となる。この間に、丁度入力クロックＣＫの１周期Ｔ相当分の長さを持つ1/2ＣＫＡの目標計測区間Ｔ１Ｂの終わりが到来し（図２のｉ点）、ラッチ回路１８のクロック入力端子ＣＫに入力されている1/2ＣＫＢが立ち下がることで、ラッチ回路１８がカウンタ１７のカウント値（１周期の長さＴ＝Ｔ１Ｂ）をラッチする。
【００６９】
ここでＢ側の演算回路１９，２０，２１は、ラッチ回路１８の出力を受けて、１周期の長さＴのカウント値の１／４の値，２／４の値，３／４の値（２５％，５０％，７５％のデューティのタイミング位置）を演算し、その演算結果を出力し、一致回路２２，２３，２４の一方の入力端子Ｂ１〜Ｂｎに入力する。
【００７０】
(vi) Ｂ側 第５周期目ｔ５
第５周期目ｔ５に入ると、ＳＥＴ-Ｂ（図２の(18)）の到来によりＲＳ−ＦＦ８がセットされる（図２のｋ点）。ＲＳ−ＦＦ８のＱ出力（図２の(20)）はＡＮＤゲート３２に入力されると共に、ＯＲゲート９を通してＢ側の遅延ライン発振器１１に加わりこれを発振させ、また、Ｂ側のカウンタ１７のクリアＣＬに加わってカウント動作を開始させる。
【００７１】
Ｂ側のカウンタ１７の出力は、一致回路２２，２３，２４の他方の入力端子Ａ１〜Ａｎに入力されており、カウンタ１７のカウント値が歩進的に増加して行き、上記演算回路１９，２０，２１の出力している値（１周期の長さＴの１／４の値，２／４の値，３／４の値）に一致した瞬間（図２のｑ１，ｑ２，ｑ３点）、一致回路２８から一致出力ＳＢ１，ＳＢ２，ＳＢ３が発生される。
【００７２】
この一致出力ＳＢ１，ＳＢ２，ＳＢ３のうち最大のＳＢ３は、ＲＳ−ＦＦ８のリセット入力端子Ｒに入力され、同フリップフロップをリセットさせる。従って、この一致出力ＳＢ３の発生した時点でＲＳ−ＦＦ８のＱ出力（図２の(20)）は立ち下がり、パルスＰ３の形でＡＮＤゲート３２の入力となる。
【００７３】
一方、一致信号はこのＳＢ３の以前にＳＢ１，ＳＢ２が発生している。従って、このパルスＰ３と一致出力ＳＢ１，ＳＢ２，ＳＢ３とを２入力としているＡＮＤゲート３２からは、一致出力ＳＢ１，ＳＢ２，ＳＢ３が出力ＡＮＤ-Ｂ-ＯＵＴ（図２の(24)）として発生され、ＯＲゲート３３を通してＤ−ＦＦ５ｃのクロック入力となる。
【００７４】
但し、正確には、ＳＢ３は一致出力ＳＢ３の前縁にて発生される短パルスである。
【００７５】
Ｄ−ＦＦ５ｃはＳＥＴ-ＡＢにより毎回プリセットされているので、上記一致出力ＳＢ１，ＳＢ２，ＳＢ３に対応する短パルスＡＮＤ-Ｂ-ＯＵＴ（図２の(24)）がＤ−ＦＦ５ｃにクロック入力として加わると、その時点でＤ−ＦＦ５ｃのＱ出力が立ち下がり、出力端子ＯＵＴにパルスｙ1，ｙ2として現れる。当然、この出力パルスｙ1，ｙ2は、１周期がＴの外部入力クロックＣＫの前縁に同期して立ち上がりかつ周波数が２倍のディジタル信号となっており、出力波形は１周期の長さ（もとの１周期の半分１／２Ｔ）の丁度半分（デューティ５０％）の位置つまりもとの入力波形の周期の１／４Ｔの位置で立ち下がるパルスとなっている。
【００７６】
なお、第３周期目ｔ３で発生する一致パルスＳＢ１，ＳＢ２，ＳＢ３（図２の(23)）は、ＲＳ−ＦＦ８のＱ出力がＬに落ちている間に発生されるので、ＡＮＤゲート３２には出力が現れず、Ｄ−ＦＦ５ｃが切り替わらない。
【００７７】
従って、Ｂ側が測定区間（ＪＫ−ＦＦのＱ端子がＨレベル）にあるとき発生する一致パルスＳＢ１の影響はＡＮＤゲート３２で除去されて、出力ＯＵＴ側には現れない。
【００７８】
(vii)Ｂ側 第６周期目ｔ６
続いて、第６周期目ｔ６に入ると、再びＳＥＴ-Ｂ（図２の(18)）が到来するので（図２のｒ点）、ＲＳ−ＦＦ８がセットされる。ＲＳ−ＦＦ８のＱ出力（図２の(20)）はＡＮＤゲート３２の入力になると共に、ＯＲゲート９を通してＢ側の遅延ライン発振器１１に加わり、これを発振させ、また、カウンタ１７をクリア解除して、発振巡回数のカウントを開始させる。カウンタ１７のカウント値が、上記演算回路１９，２０，２１の出力値（１周期の長さＴの１／４の値，２／４の値，３／４の値）に一致すると（図２のｓ１，ｓ２，ｓ３点）、再び一致回路２２，２３，２４から一致出力ＳＢ１，ＳＢ２，ＳＢ３が発生される。
【００７９】
この一致出力ＳＢ１，ＳＢ２，ＳＢ３によりＲＳ−ＦＦ８がリセットされるので、ＲＳ−ＦＦ８のＱ出力（図２の(20)）が立ち下がり、パルスＰ４の形でＡＮＤゲート３２の入力となる。一方、一致信号はこのＳＢ３の以前にＳＢ１，ＳＢ２が発生している。
【００８０】
従って、このパルスＰ４と一致出力ＳＢ１，ＳＢ２，ＳＢ３とを２入力とするＡＮＤゲート３２からは、パルスＰ４の幅内においてのみ、一致出力ＳＢ１，ＳＢ２，ＳＢ３が出力ＡＮＤ-Ｂ-ＯＵＴ（図２の(24)）として発生され、ＯＲゲート３３を通してＤ−ＦＦ５ｃのクロック入力となる。
【００８１】
Ｄ−ＦＦ５ｃはＳＥＴ-ＡＢにより毎回プリセットされているので、上記一致出力ＳＢ１，ＳＢ２，ＳＢ３に対応する短パルスＡＮＤ-Ｂ-ＯＵＴ（図２の(24)）がＤ−ＦＦ５ｃにクロック入力として加わると、その時点でＤ−ＦＦ５ｃのＱ出力が反転し、出力端子ＯＵＴにパルスｙ3，ｙ4として現れる。当然、この出力パルスｙ3，ｙ4も、１周期がＴの外部入力クロックＣＫの前縁に同期して立ち上がりかつ周波数が２倍のディジタル信号となっており、出力波形はその１周期の長さの丁度半分（デューティ５０％）の位置つまり元の入力波形の周期の１／４Ｔの位置で立ち下がるパルスとなっている。
【００８２】
かくして、Ｄ−ＦＦ５ｃのＱ出力から、入力クロックＣＫに同期した２倍の周波数のディジタル信号であって、その出力波形のデューティが５０％である出力クロックｘ1，ｘ2，ｘ3，ｘ4，ｙ1，ｙ2，ｙ3，ｙ4…が得られる。上記の周波数逓倍とデューティ修正の作用効果は、入力クロックＣＫのデューティが５０％の前後で又はそれ以上にふらついている場合でも、得ることができる。従って、ディジタル波形の整形をもともなう周波数逓倍回路として非常に有効であり、半導体能動素子の動作可能領域を非常に高い周波数まで延ばすことができる。
【００８３】
【発明の効果】
以上説明したように本発明によれば、次のような優れた効果が得られる。
（１）請求項１に記載の周波数逓倍回路によれば、入力クロック信号がいかなる周波数又は周期長さを持つ場合でも、また、入力クロック信号がそのデューティが変動している波形のものであっても、常に、周波数が２倍でかつそのデューティが５０％であるパルス波形のクロック信号を出力することができる。よって、使用する半導体能動素子の周波数限界を見かけ上高めることができる。
遅延ライン発振器の出力を利用して計測する形態であるため、位相誤差も問題とならない。このため、非常に精度の高い測定を行うことができる。
この周波数逓倍回路においては、少なくとも互いに１周期分重なり合い且つ２周期分ずれて動作する第１及び第２のデューティ決定回路を用い、それぞれから、上記デューティ２５％，５０％，７５％のタイミング位置を示す一致信号を交互に得ているので、目標計測区間と実際計測区間を明確に区分し、目標計測区間の発振の動作を１周期の幅一杯まで確実に行わせることができる。また、実際計測区間用と発振照合区間用の遅延ライン発振器等を２組用意する場合に比べ、構成が簡単である。
（２）請求項２に記載の周波数逓倍回路によれば、実際計測区間中に発生する一致信号を禁止するＡＮＤゲートを設けているので、安定した動作が保障される。
（３）請求項３に記載の周波数逓倍回路は、請求項１又は２において、上記遅延ライン発振器を、一方の入力端子を発振器の入力端子とするＮＡＮＤゲートと、該ＮＡＮＤゲートの出力端子に遅延素子として接続された奇数段のインバータと、該インバータの最終段の出力端子から上記ＮＡＮＤゲートの他方の入力端子へ戻る帰還ループ中に挿入されたインバータとで構成したものである。従って、請求項３によれば、奇数段のインバータである結果、発振器の出力側に誤差が現れても、反転されて入力側に戻される結果、その誤差が相殺され、非常に精度及び安定度にすぐれた発振巡回が得られる。また、発振器の出力を利用する形態であるため、位相誤差も問題とならない結果、従来の位相分割によるタイミング位置の割り出しを行う場合に比べ、非常に少ない数の遅延素子によって精度の高い測定を行うことができる。
【図面の簡単な説明】
【図１】本発明の周波数逓倍回路の実施形態を示す図である。
【図２】図１の回路の主要部の動作を示すタイミングチャートである。
【図３】半導体能動素子の取り扱う周波数の変化の説明に供する図である。
【符号の説明】
１ デジタル波形整形回路
２ タイミング発生回路
３ デューティ決定回路
４ 第２のデューティ決定回路
５ 幅作成回路
５ｃ プリセット可能なＤ−ＦＦ
５ｄ ＯＲゲート
６ ＲＳ−ＦＦ
７ ＯＲゲート
８ ＲＳ−ＦＦ
９ ＯＲゲート
１１ 遅延ライン発振器
１２ ＮＡＮＤゲート
１３ Ｃ-ＭＯＳインバータ（遅延素子）
１４ 帰還ループ
１５ インバータ
１７ カウンタ
１８ ラッチ回路
１９，２０，２１ 演算回路
２２，２３，２４ 一致回路
２５ ＯＲゲート
３１，３２ ＡＮＤゲート
３３ ＯＲゲート
Ｃ１，Ｃ２ 動作サイクル
ＳＡ１，ＳＡ２，ＳＡ３ Ａ側の一致信号
ＳＢ，，ＳＢ２，ＳＢ３ Ｂ側の一致信号
ｔ１〜ｔ６ 第１周期目〜第６周期目
Ｔ 入力クロック信号ＣＫの１周期
1/2ＣＫ 目標計測区間Ｔ１のためのタイミング信号
Ｔ１Ａ，Ｔ１Ｂ 目標計測区間
Ｔ３Ａ，Ｔ３Ｂ 実際計測区間
Ｔ５Ａ，Ｔ５Ｂ デューティ７５％のタイミング位置までの長さ
Ｔ６Ａ，Ｔ６Ｂ 発振照合区間
1/2ＣＫＡ，1/2ＣＫＢ 目標計測区間（Ｔ１Ａ，Ｔ１Ｂ）のためのタイミング信号
ＷＣ-Ａ，ＷＣ-Ｂ 実際計測区間（Ｔ３Ａ，Ｔ３Ｂ）を指示する信号
ｘ１，ｘ２，ｘ３，ｘ４ 出力パルス
ｙ１，ｙ２，ｙ３，ｙ４ 出力パルス
Claims (3)
- 入力クロック信号から、その１周期Ｔの長さとして計測すべき目標計測区間を入力クロック信号の１周期の整数倍の間隔をあけて指示する信号と、この目標計測区間より若干長く計測動作を持続させるための実際計測区間を指示する信号と、を含む所要のタイミング信号を作成するタイミング発生回路と、
上記タイミング信号を受けて、出力すべきクロック信号のデューティ５０％のタイミング位置を決定し指示するデューティ決定回路であって、少なくとも互いに１周期分重なり合い且つ２周期分ずれて動作する第１のデューティ決定回路及び第２のデューティ決定回路とを設け、
その際、両デューティ決定回路は、それぞれ、遅延ライン発振器と、その発振巡回数を計数するカウンタと、その計数値の１／４の値、２／４の値及び３／４の値を算出する演算回路と、そして該演算回路の上記３つの演算結果を一方の入力とし上記カウンタの出力を他方の入力として、上記カウンタの値が上記３つの演算結果に合致したときその都度一致信号を出力する一致回路とを有して構成され、
上記第１のデューティ決定回路及び上記第２のデューティ決定回路の前にそれぞれに前置されたフリップフロップであって、上記目標計測区間と次の目標計測区間との間の発振照合区間において、入力クロック信号の１周期の前縁に同期して毎回セットされ、上記一致信号の最後のものでリセットされるフリップフロップと、
上記第１のデューティ決定回路及び第２のデューティ決定回路毎に、上記フリップフロップの出力と上記実際計測区間を指示する信号とを所属のデューティ決定回路に入力するＯＲゲートと、
上記入力クロック信号の１周期の前縁に同期して毎回リセットされ、上記第１のデューティ決定回路及び上記第２のデューティ決定回路から得られる一致信号により状態が切り替わる出力用のフリップフロップと、
を具備することを特徴とする周波数逓倍回路。 - 請求項１記載の周波数逓倍回路において、上記各デューティ決定回路からの一致信号をフリップフロップに入力する各経路中に、実際計測区間中に発生する一致信号を禁止するＡＮＤゲートを設けたことを特徴とする周波数逓倍回路。
- 請求項１又は２記載の周波数逓倍回路において、上記遅延ライン発振器が、一方の入力端子を発振器の入力端子とするＮＡＮＤゲートと、該ＮＡＮＤゲートの出力端子に遅延素子として接続された奇数段のインバータと、該インバータの最終段の出力端子から上記ＮＡＮＤゲートの他方の入力端子へ戻る帰還ループ中に挿入されたインバータとで構成されていることを特徴とする周波数逓倍回路。
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