JP2009098019A - 時間計測回路 - Google Patents

Abstract

【課題】クロック信号の周期が制限されることなく、短い被測定パルス幅の時間を計測することができる時間計測回路を得る。
【解決手段】被測定パルス信号のロジックＨの間のクロック信号を計数するカウンタ３Ａ、３Ｂ、３Ｃを複数設け、各カウンタ３Ａ、３Ｂ、３Ｃには、クロック回路２によって生成されたクロック信号またはそれを遅延要素を経由することにより遅延したものを入力すると共に、被測定パルス信号をバッファ回路１により変換したロジック信号を入力することにより、各カウンタ３Ａ、３Ｂ、３Ｃは、ロジックＨの間のクロック信号を計数し、この計数値を演算回路５により演算して、時間を求めることで、短い被測定パルス幅の時間を計測することができるようにした。
【選択図】図１

Description

この発明は、被測定パルスのパルス幅あるいはパルス間隔の時間を計測する時間計測回路に関するものである。

従来の時間計測回路は、被測定パルスの波形整形を行うバッファ回路と、一定間隔のクロック信号を送出するクロック回路と、被測定パルス幅の時間分のクロックを計数するカウンタと、計測終了後にカウンタを初期状態に戻すためのリセット回路とにより構成されている。カウンタには、カウント動作を許可するＣＥ入力に、バッファ回路の出力が、また計数のためのＣＬＫ入力に、クロック回路の出力がそれぞれ入力される。
カウンタは、バッファ回路の出力信号がロジックＨ時にクロック信号を計数し、カウント計数値をクロック信号のロジックＨになる時点で加算する。また、ロジックＬになると、クロック信号のカウントを停止する。
被測定パルス幅の時間は、クロック信号の周期Ｔとカウント計数値ｎの積で次のように求められる。
被測定パルス幅の時間＝Ｔ×（ｎ−１）
この被測定パルス幅の時間を精度良く求めるには、クロック信号の周期Ｔを短くすることで可能である。
しかし、クロック信号の周期Ｔを短くするには、特許文献１のような遅延要素を使用したクロック合成器、特許文献２のディジタルＰＬＬ回路等により安定したクロック発振器と遅延要素で構成した回路を使用する必要がある。

特開平７−２０２６５５号公報（第４〜８頁、図４） 特開平１−２０９８１５号公報（第３〜６頁、図２）

従来の時間計測回路の構成は、被測定パルス幅の時間を計測するに当たって、クロック信号の周期Ｔで計数するため、短いパルス幅の時間を計測するためにはクロック合成器、ロジックＰＬＬ回路等を使用する必要があった。
また、これらの回路は、これらの回路を構成するロジック素子が応答する時間で制限を受けるため、クロック信号の周期Ｔが制限されることになるという問題があった。

この発明は、上記のような課題を解決するためになされたものであり、クロック信号の周期が制限されることなく、短い被測定パルス幅の時間を計測することができる時間計測回路を得ることを目的としている。

この発明に係わる時間計測回路においては、クロック信号を発生するクロック回路、このクロック回路によって発生されたクロック信号を遅延させる遅延要素、被測定パルス信号をロジック信号に変換するバッファ回路、クロック信号をクロック入力とし、バッファ回路によって変換されたロジック信号をカウント許可入力として、それぞれ被測定パルス信号のロジックＨのパルス幅の間、クロック信号の数をカウントする複数のカウンタ、この複数のカウンタの計数値を元にして被測定パルス信号のロジックＨのパルス幅の時間を演算する演算回路、及び計測後の複数のカウンタを初期状態にするリセット回路を備え、
カウンタに入力されるクロック信号は、カウンタごとに遅延量が異なるものである。

この発明は、以上説明したように、クロック信号を発生するクロック回路、このクロック回路によって発生されたクロック信号を遅延させる遅延要素、被測定パルス信号をロジック信号に変換するバッファ回路、クロック信号をクロック入力とし、バッファ回路によって変換されたロジック信号をカウント許可入力として、それぞれ被測定パルス信号のロジックＨのパルス幅の間、クロック信号の数をカウントする複数のカウンタ、この複数のカウンタの計数値を元にして被測定パルス信号のロジックＨのパルス幅の時間を演算する演算回路、及び計測後の複数のカウンタを初期状態にするリセット回路を備え、
カウンタに入力されるクロック信号は、カウンタごとに遅延量が異なるので、クロック信号の周期が制限されることなく、短い被測定パルス幅の時間を計測することができる。

実施の形態１．
以下、この発明の実施の形態１を図に基づいて説明する。
図１は、この発明の実施の形態１による被測定パルス信号のパルス幅の時間を計測する時間計測回路を示す構成図である。
図１において、バッファ回路１は、被測定パルス信号をロジック信号に変換する。クロック回路２は、一定間隔のクロック信号を発生する。カウンタ３Ａ、３Ｂ、３Ｃは、被測定パルス信号のロジック信号をカウント許可信号とし、クロック信号またはこれを遅延したものをクロック入力として、被測定パルス幅の時間分のクロック信号を計数する。リセット回路４は、時間計測完了後にカウンタ３Ａ、３Ｂ、３Ｃを初期状態にする。演算回路５は、カウンタ３Ａ、３Ｂ、３Ｃの計数値を演算し、被測定パルス幅の時間を求める。遅延要素６Ａ、６Ｂは、クロック信号を遅延する。

図２は、この発明の実施の形態１による時間計測回路の動作を示すタイミングチャートである。
図２において、クロック信号（ａ）、クロック信号の周期ＴからＴ／３時間の遅延要素を経た（１／３）Ｔ遅延クロック信号（ｂ）、さらにＴ／３時間の遅延要素を経た（２／３）Ｔ遅延クロック信号（ｃ）、パルス入力信号・カウント許可ＣＥ信号（ｄ）、カウンタ３Ａ出力信号（ｅ）、カウンタ３Ｂ出力信号（ｆ）、カウンタ３Ｃ出力信号（ｇ）の波形図が示されている。

次に、実施の形態１の時間計測回路の動作について図を参照しながら説明する。
時間計測回路の起動時は、リセット回路４からリセット信号を送出し、すべてのカウンタ３Ａ、３Ｂ、３Ｃの計数値を０にリセットする。
カウンタ３Ａ、３Ｂ、３Ｃのクロック入力には、クロック信号（ａ）、クロック信号の周期ＴからＴ／３時間の遅延要素を経た（１／３）Ｔ遅延クロック信号（ｂ）、さらにＴ／３時間の遅延要素を経た（２／３）Ｔ遅延クロック信号（ｃ）が、それぞれ入力される。
被測定パルス信号は、ロジック信号に変換され、パルス信号・カウント許可ＣＥ信号（ｄ）として、カウンタ３Ａ、３Ｂ、３Ｃに入力される。
カウンタ３Ａ、３Ｂ、３Ｃは、パルス信号・カウント許可ＣＥ信号（ｄ）がロジックＨ時に計数を開始し、それぞれクロック信号（ａ）、（ｂ）、（ｃ）の立ち上がりで計数する。
また、パルス信号・カウント許可ＣＥ信号（ｄ）がロジックＬ時は、カウンタ３Ａ、３Ｂ、３Ｃの計数を停止する。
カウンタ３Ａ、３Ｂ、３Ｃの計数値は、パルス信号・カウント許可ＣＥ信号（ｄ）がロジックＬになるまでのクロック信号（ａ）、（ｂ），（ｃ）の立ち上がり数保持している。

演算回路５は、パルス信号・カウント許可ＣＥ信号（ｄ）がロジックＬを検知して、カウンタ３Ａ、３Ｂ、３Ｃの計数値を読み込み、次の算式で時間を求める。
時間＝最小の計数値×Ｔ＋（最大の計数値のカウンタ数）×Ｔ／３
ここで、図２に示されるように、カウンタ３Ａ、３Ｂの計数値は３、カウンタ３Ｃの計数値は４であるから、
時間＝３×Ｔ＋１×Ｔ／３＝（１０／３）×Ｔ
となる。

なお、ここでは、Ｔ／３時間の遅れを持つ遅延要素６Ａ、６Ｂを２つ直列にしてクロック信号を生成しているが、より分解能が高い計測を行う場合は、Ｔ／（遅延要素数＋１）となるように遅延要素数と遅延要素数と同数のカウンタを構成することで可能である。

また、上述の実施の形態１の説明では、カウンタの計数許可をカウント許可ＣＥ信号で行っているが、クロック信号を発振／停止あるいはＡＮＤゲートを設けてゲートの開／閉で行っても同じ効果が得られる。

また、遅延要素としては、ディレイライン、プログラマブルディレイライン、ロジックＩＣ、プリントパターン、配線等がある。

実施の形態１によれば、以上説明したように、複数の立ち上がりの異なるクロック信号と、そのクロック信号に対応したカウンタで時間計測回路を構成することで、周期の短いクロック信号がクロック回路の素子の応答による制限により生成できない場合でも、周期の短いクロック信号を発生させることなく、周期の短いクロック信号を使用した場合と同じ効果が得られる。

実施の形態２．
図３は、この発明の実施の形態２による２入力の被測定パルス信号の時間差を計測する時間計測回路を示す構成図である。
図３において、Ｄ−Ｆ／Ｆ７Ａ（第一のＤ型フリップフロップ）は、被測定パルス信号Ｐ０（第一の被測定パルス信号）をラッチし、ロジック信号Ｌ０（第一のロジック信号）に変換する。Ｄ−Ｆ／Ｆ７Ｂ（第二のＤ型フリップフロップ）は、被測定パルス信号Ｐ１（第二の被測定パルス信号）をラッチし、ロジック信号Ｌ１（第二のロジック信号）に変換する。排他的論理和素子８は、被測定パルス信号Ｐ０、Ｐ１のロジック信号Ｌ０、Ｌ１の排他的論理和をとり、被測定パルス信号のロジック信号Ｌ０、Ｌ１のロジックレベルが一致しない場合にロジックＨとなる被測定ロジック信号を生成する。クロック回路２は、一定間隔のクロック信号を発生する。カウンタ３Ａ、３Ｂ、３Ｃは、被測定ロジック信号をカウント許可信号とし、クロック回路２が発生するクロック信号またはこれを遅延したものをクロック入力とする。リセット回路４は、時間計測完了後にＤ−Ｆ／Ｆ７Ａ、７Ｂとカウンタ３Ａ、３Ｂ、３Ｃを初期状態にする。演算回路５は、カウンタ３Ａ、３Ｂ、３Ｃの計数値を演算し、時間を求める。遅延要素６Ａ、６Ｂは、クロック信号を遅延する。

図４は、この発明の実施の形態２による時間計測回路の動作を示すタイミングチャートである。
図４において、クロック信号（ａ）、クロック信号の周期ＴからＴ／３時間の遅延要素を経た（１／３）Ｔ遅延クロック信号（ｂ）、さらにＴ／３時間の遅延要素を経た（２／３）Ｔ遅延クロック信号（ｃ）、パルス入力Ｐ０信号（ｄ）、パルス入力Ｐ１信号（ｅ）、ロジックＬ０信号（ｆ）、ロジックＬ１信号（ｇ）、カウント許可ＣＥ信号（ｈ）、カウンタ３Ａ出力信号（ｉ）、カウンタ３Ｂ出力信号（ｊ）、カウンタ３Ｃ出力信号（ｋ）の波形図が示されている。

次に、この実施の形態２に係わる時間計測回路の動作について図を参照しながら説明する。
時間計測回路の起動時は、リセット回路４からリセット信号を送出し、すべてのＤ−Ｆ／Ｆ７Ａ、７Ｂ及びカウンタ３Ａ、３Ｂ、３Ｃの計数値を０にリセットする。
クロック回路２からクロック信号（ａ）と、このクロック信号の周期ＴからＴ／３時間の遅延要素を経た（１／３）Ｔ遅延クロック信号（ｂ）と、さらにＴ／３時間の遅延要素を経た（２／３）Ｔ遅延クロック信号（ｃ）を生成し、それぞれカウンタ３Ａ、３Ｂ、３Ｃのクロック入力に入力させる。
被測定パルス信号のパルス入力Ｐ０信号（ｂ）は、Ｄ−Ｆ／Ｆ７Ａに入力し、ラッチしたロジックＬ０信号（ｆ）に変換され、被測定パルス信号のパルス入力Ｐ１信号（ｅ）は、Ｄ−Ｆ／Ｆ７Ｂに入力し、ラッチしたロジックＬ１信号（ｇ）に変換され、これらのロジックＬ０信号とロジックＬ１信号の排他的論理和で、カウント許可ＣＥ信号（ｈ）としてカウンタ３Ａ、３Ｂ、３Ｃに入力する。

カウンタ３Ａ、３Ｂ、３Ｃは、カウント許可ＣＥ信号（ｈ）がロジックＨ時に計数を開始し、それぞれクロック信号（ａ）、（ｂ）、（ｃ）の立ち上がりで計数する。
また、カウント許可ＣＥ信号（ｈ）がロジックＬ時はカウンタの計数を停止する。
カウンタＡ、Ｂ、Ｃの計数値は、カウント許可ＣＥ信号（ｈ）がロジックＬになるまでのクロック信号（ａ）、（ｂ）、（ｃ）の立ち上がり数を保持している。
演算回路５は、カウント許可ＣＥ信号（ｈ）のロジックＬを検知して、カウンタ３Ａ、３Ｂ、３Ｃの計数値を読み込み、次の算式で時間を求める。
時間＝最小の計数値×Ｔ＋（最大の計数値のカウンタ数）×Ｔ／３
ここで、図４に示すように、カウンタ３Ａ、３Ｂの計数値は３、カウンタ３Ｃの計数値は４であるから、
時間＝３×Ｔ＋１×Ｔ／３＝（１０／３）×Ｔ
となる。

実施の形態２によれば、以上説明したように、異なる入力パルス信号（被測定パルス入力信号）の時間差を計測する場合において、複数の立ち上がりの異なるクロック信号と、そのクロック信号に対応したカウンタにより時間計測回路を構成することで、周期の短いクロック信号がクロック回路の素子の応答による制限により生成できない場合でも、周期の短いクロック信号を発生させることなく、周期の短いクロック信号を使用した場合と同じ効果が得られる。

なお、上述では、カウント許可ＣＥ信号を生成するのに排他的論理和を使用したが、ロジックＬ０信号とロジックＬ１信号をＲＳ−Ｆ／Ｆに入力しても同様の効果が得られる。

実施の形態３．
図５は、この発明の実施の形態３による被測定パルス信号のパルス幅の時間を連続して計測する時間計測回路を示す構成図である。
図５において、バッファ回路１は、被測定パルス信号をロジック信号に変換する。クロック回路２は、一定間隔のクロック信号を発生する。カウンタ３Ａ、３Ｂ、３Ｃは、被測定ロジック信号のバッファ回路１によって変換されたロジック信号をカウント許可信号とし、また、カウンタ３Ｄ、３Ｅ、３Ｆは、反転論理のロジック信号をカウント許可信号とし、それぞれクロック信号またはこれを遅延したものをクロック入力に入力して、被測定パルス幅の時間分のクロック信号を計数する。リセット回路４Ａ、４Ｂは、時間計測完了後にカウンタ３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３Ｆを初期状態にする。演算回路５Ａ、５Ｂは、カウンタ３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３Ｆの計数値を演算し、時間を求める。遅延要素６Ａ、６Ｂは、クロック信号を遅延させる。ＮＯＴ回路９（第二のバッファ回路）は、被測定パルス信号を負論理のロジック信号に変換し、カウンタ３Ｄ、３Ｅ、３Ｆのカウント許可信号とする。

図６は、この発明の実施の形態３による時間計測回路の動作を示すタイミングチャートである。
図６において、クロック信号（ａ）、クロック信号の周期ＴからＴ／３時間の遅延要素を経た（１／３）Ｔ遅延クロック信号（ｂ）、さらにＴ／３時間の遅延要素を経た（２／３）Ｔ遅延クロック信号（ｃ）、パルス入力信号（ｄ）、カウンタ３Ａ出力信号（ｅ）、カウンタ３Ｂ出力信号（ｆ）、カウンタ３Ｃ出力信号（ｇ）、カウンタ３Ｄ出力信号（ｈ）、カウンタ３Ｅ出力信号（ｉ）、カウンタ３Ｆ出力信号（ｊ）の波形図が示されている。

次に、この実施の形態３に係わる時間計測回路の動作について図を参照しながら説明する。
時間計測回路の起動時は、リセット回路４Ａ、４Ｂからリセット信号を送出し、すべてのカウンタ３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３Ｆの計数値を０にリセットする。
クロック回路２から発生されるクロック信号（ａ）と、クロック信号の周期ＴからＴ／３時間の遅延要素を経た（１／３）Ｔ遅延クロック信号（ｂ）と、さらにＴ／３時間の遅延要素を経た（２／３）Ｔ遅延クロック信号（ｃ）を生成し、それぞれカウンタ３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３Ｆのクロック入力に入力させる。
被測定パルス信号は、バッファ回路１及びＮＯＴ回路９によりロジック信号に変換され、パルス入力信号（ｄ）としてカウンタ３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３Ｆに入力する。

カウンタ３Ａ、３Ｂ、３Ｃは、パルス入力信号（ｄ）がロジックＨ時に計数を開始し、クロック信号（ａ）、（ｂ）、（ｃ）の立ち上がりで計数し、パルス入力信号（ｄ）がロジックＬ時は、計数を停止する。
カウンタ３Ｄ、３Ｅ、３Ｆは、パルス入力信号（ｄ）がロジックＬ時に計数を開始し、クロック信号（ａ）、（ｂ）、（ｃ）の立ち上がりで計数し、パルス入力信号（ｄ）がロジックＨ時は計数を停止する。
カウンタ３Ａ、３Ｂ、３Ｃの計数値は、パルス入力信号（ｄ）がロジックＬになるまでのクロック信号（ａ）、（ｂ）、（ｃ）の立ち上がり数保持し、カウンタ３Ｄ、３Ｅ、３Ｆの計数値は、パルス入力信号（ｄ）がロジックＨになるまでのクロック信号（ａ）、（ｂ）、（ｃ）の立ち上がり数保持している。

演算回路５Ａは、パルス入力信号（ｄ）のロジックＬを検知して、カウンタ３Ａ、３Ｂ、３Ｃの計数値を読み込み、次の算式で時間を求める。
時間＝最小の計数値×Ｔ＋（最大の計数値のカウンタ数）×Ｔ／３
ここで、図６に示すように、最初のカウント計数値は、カウンタ３Ａ、３Ｂ、３Ｃの計数値が３から、
時間＝３×Ｔ＋０×Ｔ／３＝３Ｔ
となる。
算出結果は計測値出力し、リセット回路４Ａにより、カウンタ３Ａ、３Ｂ、３Ｃの計数値を０にリセットする。

演算回路５Ｂは、パルス入力信号（ｄ）がロジックＨを検知して、カウンタ３Ｄ、３Ｅ、３Ｆの計数値を読み込み、次の算式で時間を求める。
時間＝最小の計数値×Ｔ＋（最大の計数値のカウンタ数）×Ｔ／３
ここで、図６に示すように、カウンタ３Ｄ、３Ｆの計数値は３、カウンタ３Ｅの計数値は２であるから、
時間＝２×Ｔ＋２×Ｔ／３＝（８／３）×Ｔ
となる。
算出結果は、計測値出力し、リセット回路４Ｂにより、カウンタ３Ｄ、３Ｅ、３Ｆの計数値を０にリセットする。

実施の形態３によれば、以上説明したように、カウンタ回路３Ａ、３Ｂ、３Ｃ、演算回路５Ａ、リセット回路４Ａからなる１回路と、カウンタ回路３Ｄ、３Ｅ、３Ｆ、演算回路５Ｂ、リセット回路４Ｂからなる１回路の２回路を構成し、被測定パルスをバッファ回路１とＮＯＴ回路９によりロジック変換してカウンタ回路に供給するようにし、連続してパルスの幅の時間を計測することができる。
また、複数の立ち上がりの異なるクロック信号と、そのクロック信号にカウンタを対応させることにより、周期の短いクロック信号がクロック回路の素子の応答による制限により生成できない場合でも、周期の短いクロック信号を発生させることなく、周期の短いクロック信号を使用した場合と同じ効果が得られる。

この発明の実施の形態１による被測定パルス信号のパルス幅の時間を計測する時間計測回路を示す構成図である。 この発明の実施の形態１による時間計測回路の動作を示すタイミングチャートである。 この発明の実施の形態２による２入力の被測定パルス信号の時間差を計測する時間計測回路を示す構成図である。 この発明の実施の形態２による時間計測回路の動作を示すタイミングチャートである。 この発明の実施の形態３による被測定パルス信号のパルス幅の時間を連続して計測する時間計測回路を示す構成図である。 この発明の実施の形態３による時間計測回路の動作を示すタイミングチャートである。

符号の説明

１ バッファ回路
２ クロック回路
３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ、３Ｆ カウンタ
４、４Ａ、４Ｂ リセット回路
５、５Ａ、５Ｂ 演算回路
６Ａ、６Ｂ 遅延要素
７Ａ、７Ｂ Ｆ−Ｄ／Ｄ
８ 排他的論理和素子
９ ＮＯＴ回路

Claims (3)

1. クロック信号を発生するクロック回路、このクロック回路によって発生された上記クロック信号を遅延させる遅延要素、被測定パルス信号をロジック信号に変換するバッファ回路、上記クロック信号をクロック入力とし、上記バッファ回路によって変換されたロジック信号をカウント許可入力として、それぞれ上記被測定パルス信号のロジックＨのパルス幅の間、上記クロック信号の数をカウントする複数のカウンタ、この複数のカウンタの計数値を元にして上記被測定パルス信号のロジックＨのパルス幅の時間を演算する演算回路、及び計測後の上記複数のカウンタを初期状態にするリセット回路を備え、
   上記カウンタに入力されるクロック信号は、カウンタごとに遅延量が異なることを特徴とする時間計測回路。
2. クロック信号を発生するクロック回路、このクロック回路によって発生された上記クロック信号を遅延させる遅延要素、第一の被測定パルス信号を第一のロジック信号に変換し、この変換した第一のロジック信号をラッチする第一のＤ型フリップフロップ、第二の被測定パルス信号を第二のロジック信号に変換し、この変換した第二のロジック信号をラッチする第二のＤ型フリップフロップ、上記クロック信号をクロック入力とし、上記第一及び第二のＤ型フリップフロップによってラッチされた上記第一及び第二のロジック信号の排他的論理和をカウント許可入力として、それぞれ上記第一及び第二の被測定パルス信号の間、上記クロック信号の数をカウントする複数のカウンタ、この複数のカウンタの計数値を元にして上記第一及び第二の被測定パルス信号の間の時間を演算する演算回路、及び計測後の上記複数のカウンタを初期状態にするリセット回路を備え、
   上記カウンタに入力されるクロック信号は、カウンタごとに遅延量が異なることを特徴とする時間計測回路。
3. 請求項１記載の上記複数のカウンタ、上記演算回路及び上記リセット回路を二組備え、一組目の上記複数のカウンタは、上記バッファ回路によって変換されたロジック信号をカウント許可入力とし、二組目の上記複数のカウンタは、上記被測定パルス信号を反転論理のロジック信号に変換する第二のバッファ回路を介して、上記反転論理のロジック信号をカウント許可入力とすることにより、上記被測定パルス信号のロジックＨ及びロジックＬのパルス幅の時間を連続して計測するようにしたことを特徴とする時間計測回路。

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