CN113574473B - 时间测量电路 - Google Patents

Abstract

为了实现低耗电动作和准确的时间测量，本发明的时间测量电路具备：逻辑电路(22)，其利用停止信号(ROSC_STOP)分别掩蔽高速时钟(RCLK1)和使高速时钟(RCLK1)反相得到的高速时钟(RCLK2)；高速计数器(12a、12b)，其对被停止信号(ROSC_STOP)掩蔽的高速时钟(ROSC_CLK1、ROSC_CLK2)进行计数；选择器(20)，其选择高速计数器(12a、12b)的计数结果当中由未产生无法受理的时间宽度的时钟输入那一方计数器得到的计数结果；以及时间算出部(21)，其根据选择器(20)所选择的计数结果来算出开始信号(ROSC_START)的输入起到停止信号(ROSC_STOP)的输入为止的时间间隔。

Description

时间测量电路

技术领域

本发明涉及能进行高精度的时间测定的时间测量电路。

背景技术

在进行psec级高分辨率的时间测定的情况下，使用逻辑电路的门延迟的、称为TDC(Time-to-Digital Converter)的方法(参考非专利文献1)广为人知。该TDC通常采用以DLL(Delay Locked Loop)或PLL(Phase Locked Loop)为基础的构成。但DLL和PLL在时钟的振荡的稳定化上需要时间，在时间测量开始前就需要使TDC动作，从而存在难以实现低耗电化这一问题。

例如面向气量计的超声波流量计须以低耗电、高精度、高分辨率来测定超声波的传播时间差，因此须尽量缩短高速计数器的动作期间(高速时钟的振荡期间)。但如上所述，DLL方式的TDC和PLL方式的TDC在延迟电路的振荡稳定化上需要时间，所以高速时钟的振荡期间较长，在耗电方面较为不利。

在使TDC的动作时间(高速时钟的振荡时间)达到最小而实现低耗电动作的情况下，例如考虑专利文献1揭示的环形振荡器型构成。

图25为表示以往的环形振荡器型TDC的构成的电路图。环形振荡器型TDC由D触发器电路10、环形振荡器11以及高速计数器12构成。D触发器电路10以1比特的二进制数“1”(1'b1)为D输入，以振荡开始信号ROSC_START为时钟输入，以振荡停止信号ROSC_STOP为复位输入，输出振荡许可信号TDC_EN。环形振荡器11在振荡许可信号TDC_EN有效的期间内生成高速时钟TAP[2]。高速计数器12对高速时钟进行计数。

图26为说明图25的环形振荡器型TDC的动作的时序图。D触发器电路10以1比特的二进制数“1”(1'b1)为D输入，以振荡开始信号ROSC_START为时钟输入，以振荡停止信号ROSC_STOP为复位输入，输出像图26所示那样在振荡开始信号ROSC_START的上升时变得有效(High)、在振荡停止信号ROSC_STOP的上升时变得无效(Low)的振荡许可信号TDC_EN。

环形振荡器11由NAND电路110、缓冲电路111-1以及缓冲电路111-2构成，所述NAND电路110取振荡许可信号TDC_EN与高速时钟TAP[2]的否定逻辑积，所述缓冲电路111-1以NAND电路110的输出TAP[0]为输入，所述缓冲电路111-2以缓冲电路111-1的输出TAP[1]为输入，将其输出TAP[2]作为高速时钟输出。环形振荡器11在从D触发器电路10输出的振荡许可信号TDC_EN有效的期间内像图26所示那样生成速度比低速时钟(ROSC_STOP)高的时钟TAP[2]。

高速计数器12对高速时钟TAP[2]的上升进行计数而输出计数结果HS_CNT。

但在图25所示的环形振荡器型TDC中，在振荡停止信号ROSC_STOP的计时次序内，如图26的100处所示，环形振荡器11会输出构成高速计数器12的触发器无法受理的Low宽度的时钟，导致高速计数器12的计数结果HS_CNT的值变得不固定，从而存在无法测量正确的时间这一问题。以下，在本发明中，将该意外时刻上产生的微小宽度的脉冲称为假信号。

例如，若将环形振荡器11的输出即高速时钟TAP[2]的频率设为600MHz，则高速计数器12的计数值因假信号而增大“1”这一情况表示时间测量值成为比期待值大1.67nsec的值。专利文献1揭示的超声波流量计为实现微小流量测量而需要亚纳秒级精度下的时间测量，因此，流量测量值与期待值相比存在±1.67ns的差异的规格是无法满足产品技术要求的。

现有技术文献

专利文献

专利文献1：日本专利第4661714号公报

非专利文献

非专利文献1：Stephan Henzler,"Time-to-Digital Converters",Springer,2010

发明内容

发明要解决的问题

本发明是为了解决上述问题而完成的，其目的在于提供一种能够实现低耗电动作和准确的时间测量的时间测量电路。

解决问题的技术手段

本发明的时间测量电路(第1实施例)的特征在于，具备：触发器电路，其构成为输出在来自外部的开始信号的输入的时刻变得有效、在来自外部的停止信号的输入的时刻变得无效的振荡许可信号；振荡电路，其构成为在所述振荡许可信号有效的期间内生成第1时钟；逻辑电路，其构成为利用所述停止信号分别掩蔽所述第1时钟和使所述第1时钟反相得到的第2时钟；第1计数器，其构成为对被所述停止信号掩蔽的第1时钟进行计数；第2计数器，其构成为对被所述停止信号掩蔽的第2时钟进行计数；选择器，其构成为选择所述第1计数器、第2计数器的计数结果当中由未产生无法受理的时间宽度的时钟输入那一方计数器得到的计数结果；以及时间算出部，其构成为在所述停止信号的输入后根据所述选择器所选择的计数结果来算出所述开始信号的输入起到所述停止信号的输入为止的时间间隔。

此外，本发明的时间测量电路的一构成例的特征在于，所述选择器在所述第1时钟的相位为0°到小于规定的第1相位值的范围内选择所述第1计数器的计数结果，所述第1相位值为大于0°小于180°的值，在所述第1时钟的相位为所述第1相位值到小于规定的第2相位值的范围内选择所述第2计数器的计数结果，所述第2相位值为180°以上且小于360°的值，在所述第1时钟的相位为所述第2相位值以上不到360°的范围内选择所述第1计数器的计数结果。

此外，本发明的时间测量电路的一构成例的特征在于，所述逻辑电路由缓冲电路、反相器、第一OR电路以及第二OR电路构成，所述缓冲电路以从所述振荡电路输出的第1时钟为输入，所述反相器构成为生成使从所述振荡电路输出的第1时钟反相得到的所述第2时钟，所述第一OR电路构成为利用所述停止信号对从所述缓冲电路输出的第1时钟作OR掩蔽，所述第二OR电路构成为利用所述停止信号对从所述反相器输出的第2时钟作OR掩蔽。

此外，本发明的时间测量电路(第2实施例)特征在于，具备：触发器电路，其构成为输出在来自外部的开始信号的输入的时刻变得有效、在来自外部的停止信号的输入的时刻变得无效的振荡许可信号；振荡电路，其构成为在所述振荡许可信号有效的期间内生成第1时钟；逻辑电路，其构成为生成利用所述停止信号掩蔽所述第1时钟得到的第2时钟；第1计数器，其构成为对所述第1时钟进行计数；第2计数器，其构成为对所述第2时钟进行计数；选择器，其构成为选择所述第1计数器、第2计数器的计数结果当中由未产生无法受理的时间宽度的时钟输入那一方计数器得到的计数结果；以及时间算出部，其构成为在所述停止信号的输入后根据所述选择器所选择的计数结果来算出所述开始信号的输入起到所述停止信号的输入为止的时间间隔。

此外，本发明的时间测量电路的一构成例的特征在于，所述选择器在所述第1时钟的相位为0°到小于规定的第1相位值的范围内选择所述第2计数器的计数结果，所述第1相位值为大于0°小于180°的值，在所述第1时钟的相位为所述第1相位值到小于规定的第2相位值的范围内选择所述第1计数器的计数结果，所述第2相位值为180°以上且小于360°的值，在所述第1时钟的相位为所述第2相位值以上不到360°的范围内选择所述第2计数器的计数结果。

此外，本发明的时间测量电路的一构成例的特征在于，所述逻辑电路由OR电路构成，所述OR电路构成为生成利用所述停止信号对从所述振荡电路输出的第1时钟作OR掩蔽得到的所述第2时钟。

此外，本发明的时间测量电路(第3实施例)的特征在于，具备：测试执行部，其构成为进行时间测量电路的测试；动作设定电路，其构成为在平时选择并输出从外部输入的第1开始信号、第1停止信号，在执行测试时选择并输出从所述测试执行部输出的第2开始信号、第2停止信号，并且在测试结束时输出第3停止信号；触发器电路，其构成为输出在所述第1开始信号或所述第2开始信号的输入的时刻变得有效、在所述第1停止信号或所述第3停止信号的输入的时刻变得无效的振荡许可信号；振荡电路，其构成为在所述振荡许可信号有效的期间内生成第1时钟；逻辑电路，其构成为利用所述第1停止信号或所述第2停止信号分别掩蔽所述第1时钟和使所述第1时钟反相得到的第2时钟；第1计数器，其构成为对被所述第1停止信号或所述第2停止信号掩蔽的第1时钟进行计数；第2计数器，其构成为对被所述第1停止信号或所述第2停止信号掩蔽的第2时钟进行计数；选择器，其构成为选择所述第1计数器、第2计数器的计数结果当中由未产生无法受理的时间宽度的时钟输入那一方计数器得到的计数结果；以及时间算出部，其构成为平时在所述第1停止信号的输入后根据所述选择器所选择的计数结果来算出所述第1开始信号的输入起到所述第1停止信号的输入为止的时间间隔；所述测试执行部在执行测试时对所述第1计数器、第2计数器的计数结果进行比较，由此进行所述振荡电路的测试。

此外，本发明的时间测量电路的一构成例的特征在于，所述选择器在所述第1时钟的相位为0°到小于规定的第1相位值的范围内选择所述第1计数器的计数结果，所述第1相位值为大于0°小于180°的值，在所述第1时钟的相位为所述第1相位值到小于规定的第2相位值的范围内选择所述第2计数器的计数结果，所述第2相位值为180°以上且小于360°的值，在所述第1时钟的相位为所述第2相位值以上不到360°的范围内选择所述第1计数器的计数结果。

此外，本发明的时间测量电路的一构成例的特征在于，所述测试执行部获取并比较所述第1时钟的相位为紧接所述第1相位值之前的值时、为所述第1相位值时、或者为紧接所述第1相位值之后的值时的所述第1计数器的计数结果与所述第2计数器的计数结果，进而获取并比较所述第1时钟的相位为紧接所述第2相位值之前的值时、为所述第2相位值时、或者为紧接所述第2相位值之后的值时的所述第1计数器的计数结果与所述第2计数器的计数结果。

此外，本发明的时间测量电路的一构成例的特征在于，所述测试执行部在获取到的所述第1计数器的计数结果与所述第2计数器的计数结果一致的情况下判定所述振荡电路正常，在所述第1计数器的计数结果与所述第2计数器的计数结果不一致的情况下判定所述振荡电路发生了故障。

此外，本发明的时间测量电路的一构成例的特征在于，所述测试执行部在获取到所述第1时钟的相位为紧接所述第1相位值之前的值时、为所述第1相位值时、或者为紧接所述第1相位值之后的值时的所述第1计数器的计数结果和所述第2计数器的计数结果的情况下，将获取到的第2计数器的计数结果减1，之后对所述第1计数器的计数结果与所述第2计数器的计数结果进行比较。

此外，本发明的时间测量电路的一构成例的特征在于，所述逻辑电路具备：缓冲电路，其以从所述振荡电路输出的第1时钟为输入；反相器，其构成为生成使从所述振荡电路输出的第1时钟反相得到的所述第2时钟；掩蔽解除时刻控制电路，其构成为在执行测试时根据所述第2停止信号来生成第4停止信号和第5停止信号，所述第4停止信号用于以晚于所述第2时钟的方式掩蔽所述第1时钟并以晚于所述第2时钟的方式解除掩蔽，所述第5停止信号用于以先于所述第1时钟的方式掩蔽所述第2时钟并以先于所述第1时钟的方式解除掩蔽；第一OR电路，其构成为利用所述第1停止信号或所述第4停止信号对从所述缓冲电路输出的第1时钟作OR掩蔽；以及第二OR电路，其构成为利用所述第1停止信号或所述第5停止信号对从所述反相器输出的第2时钟作OR掩蔽；在所述振荡许可信号变成有效时，所述振荡电路、所述缓冲电路以及所述反相器以所述第2时钟先于所述第1时钟变得有效的方式进行动作。

此外，本发明的时间测量电路的一构成例的特征在于，在所述第1时钟的相位为所述第1相位值以上不到360°的范围时收取到了所述选择器所选择的计数结果的情况下，所述时间算出部将该计数结果减1，之后算出所述时间间隔。

此外，本发明的时间测量电路的一构成例的特征在于，进一步具备编码器，所述编码器输出表示所述振荡电路的输出的相位值的信号，所述选择器根据从所述编码器输出的信号来选择所述第1计数器、第2计数器的计数结果中的任一方。

发明的效果

根据本发明，通过设置逻辑电路、第1计数器、第2计数器以及选择器，所述逻辑电路利用停止信号分别掩蔽由振荡电路生成的第1时钟和使第1时钟反相得到的第2时钟，所述第1计数器对被停止信号掩蔽的第1时钟进行计数，所述第2计数器对被停止信号掩蔽的第2时钟进行计数，所述选择器选择第1计数器、第2计数器的计数结果当中由未产生无法受理的时间宽度的时钟输入那一方计数器得到的计数结果，由此，能够实现低耗电动作和不依赖于停止信号的输入时刻的准确的时间测量。

此外，在本发明中，通过设置逻辑电路、第1计数器、第2计数器以及选择器，所述逻辑电路生成利用停止信号掩蔽由振荡电路生成的第1时钟得到的第2时钟，所述第1计数器对第1时钟进行计数，所述第2计数器对第2时钟进行计数，所述选择器选择第1计数器、第2计数器的计数结果当中由未产生无法受理的时间宽度的时钟输入那一方计数器得到的计数结果，由此，能够实现低耗电动作和不依赖于停止信号的输入时刻的准确的时间测量。

此外，在本发明中，通过设置逻辑电路、第1计数器、第2计数器以及选择器，所述逻辑电路利用第1停止信号或第2停止信号分别掩蔽由振荡电路生成的第1时钟和使第1时钟反相得到的第2时钟，所述第1计数器对被第1停止信号或第2停止信号掩蔽的第1时钟进行计数，所述第2计数器对被第1停止信号或第2停止信号掩蔽的第2时钟进行计数，所述选择器选择第1计数器、第2计数器的计数结果当中由未产生无法受理的时间宽度的时钟输入那一方计数器得到的计数结果，由此，能够实现低耗电动作和不依赖于停止信号的输入时刻的准确的时间测量。此外，在本发明中，设置动作设定电路和测试执行部，由此能进行振荡电路的测试。

附图说明

图1为表示本发明的第1实施例的时间测量电路的构成的电路图。

图2为说明本发明的第1实施例的时间测量电路的动作的时序图。

图3为表示本发明的第1实施例的时间测量电路的边缘检测电路的构成的电路图。

图4为表示本发明的第1实施例中的高速时钟与时刻信号的关系的图。

图5为说明本发明的第1实施例中的高速时钟的计数结果的修正方法的时序图。

图6为说明本发明的第1实施例中的高速时钟的计数结果的修正方法的时序图。

图7为说明本发明的第1实施例中的高速时钟的计数结果的修正方法的时序图。

图8为说明本发明的第1实施例中的高速时钟的计数结果的修正方法的时序图。

图9为说明本发明的第1实施例中的高速时钟的计数结果的修正的需要与否的图。

图10为表示本发明的第2实施例的时间测量电路的构成的电路图。

图11为表示本发明的第2实施例中的高速时钟与时刻信号的关系的图。

图12为说明本发明的第2实施例中的高速时钟的计数结果的修正方法的时序图。

图13为说明本发明的第2实施例中的高速时钟的计数结果的修正方法的时序图。

图14为说明本发明的第2实施例中的高速时钟的计数结果的修正方法的时序图。

图15为说明本发明的第2实施例中的高速时钟的计数结果的修正方法的时序图。

图16为说明本发明的第2实施例中的高速时钟的计数结果的修正的需要与否的图。

图17为表示本发明的第3实施例的时间测量电路的构成的电路图。

图18为表示本发明的第3实施例的时间测量电路的动作设定电路的构成的电路图。

图19为表示本发明的第3实施例的时间测量电路的掩蔽解除时刻控制电路的构成的电路图。

图20为表示本发明的第3实施例的时间测量电路的时间算出部的构成的框图。

图21为说明本发明的第3实施例的时间测量电路的测试时的动作的时序图。

图22为说明本发明的第3实施例的时间测量电路的测试时的掩蔽解除时刻控制电路的动作的时序图。

图23为说明本发明的第3实施例的时间测量电路的测试时的掩蔽解除时刻控制电路的动作的时序图。

图24为表示实现本发明的第1实施例～第3实施例的时间测量电路的时间算出部的计算机的构成例的框图。

图25为表示以往的环形振荡器型TDC的构成例的电路图。

图26为说明以往的环形振荡器型TDC的动作的时序图。

具体实施方式

[第1实施例]

下面，参考附图，对本发明的实施例进行说明。图1为表示本发明的第1实施例的时间测量电路的构成的电路图。时间测量电路具备：D触发器电路10，其以1比特的二进制数“1”(1'b1)为D输入，以来自外部的振荡开始信号ROSC_START为时钟输入，以来自外部的振荡停止信号ROSC_STOP为复位输入，输出振荡许可信号TDC_EN；环形振荡器11a(振荡电路)，其在振荡许可信号TDC_EN有效的期间内生成高速时钟TAP[15](第1时钟)；缓冲电路13，其以高速时钟TAP[15]为输入，输出高速时钟RCLK1(第1时钟)；反相器14，其输出使高速时钟TAP[15]反相得到的高速时钟RCLK2(第2时钟)；OR电路15，其将缓冲电路13的输出RCLK1与振荡停止信号ROSC_STOP的逻辑和的结果作为高速时钟ROSC_CLK1输出；以及OR电路16，其将反相器14的输出RCLK2与振荡停止信号ROSC_STOP的逻辑和的结果作为高速时钟ROSC_CLK2输出。

此外，时间测量电路具备：高速计数器12a(第1计数器)，其对高速时钟ROSC_CLK1进行计数；高速计数器12b(第2计数器)，其对高速时钟ROSC_CLK2进行计数；边缘检测电路17，其根据振荡停止信号ROSC_STOP和低速时钟MCLK来检测振荡停止信号ROSC_STOP的上升边缘；D触发器电路18a，其锁存高速计数器12a的8比特的计数结果HS_CNT1[8:0]；D触发器电路18b，其锁存高速计数器12b的8比特的计数结果HS_CNT2[8:0]；编码器19，其输出表示环形振荡器11a的输出的相位值的5比特的时刻信号HS_PHASE[4:0]；选择器20，其选择D触发器电路18a、18b的8比特的输出LATCH1[8:0]、LATCH2[8:0]中的某一方；以及时间算出部21，其根据选择器20所选择的计数结果来算出从振荡开始信号ROSC_START的上升到振荡停止信号ROSC_STOP的上升为止的时间间隔。

缓冲电路13、反相器14以及OR电路15、16构成了逻辑电路22。

环形振荡器11a由NAND电路110、15个缓冲电路111-1～111-15以及16个D触发器电路112-1～112-16构成，所述NAND电路110取振荡许可信号TDC_EN与高速时钟TAP[15]的否定逻辑积，所述15个缓冲电路111-1～111-15串级连接于NAND电路110的输出，所述16个D触发器电路112-1～112-16将NAND电路110和各缓冲电路111-1～111-15的输出分别作为D输入，将振荡停止信号ROSC_STOP作为时钟输入。

下面，对本实施例的时间测量电路的动作进行说明。图2为说明时间测量电路的动作的时序图。

D触发器电路10以1比特的二进制数“1”(1'b1)为D输入，以振荡开始信号ROSC_START为时钟输入，以振荡停止信号ROSC_STOP为复位输入，输出在振荡开始信号ROSC_START的上升时变得有效(High)、在振荡停止信号ROSC_STOP的上升时变得无效(Low)的振荡许可信号TDC_EN。

环形振荡器11a在从D触发器电路10输出的振荡许可信号TDC_EN有效的期间内生成速度比低速时钟MCLK高的时钟TAP[15]。

缓冲电路13以从环形振荡器11a输出的高速时钟TAP[15]为输入，输出高速时钟RCLK1。反相器14输出将从环形振荡器11a输出的高速时钟TAP[15]加以逻辑反相得到的高速时钟RCLK2。再者，插入缓冲电路13是为了使高速时钟RCLK1与RCLK2的相位一致。

OR电路15将从缓冲电路13输出的高速时钟RCLK1与振荡停止信号ROSC_STOP的逻辑和的结果作为高速时钟ROSC_CLK1输出。OR电路16将从反相器14输出的高速时钟RCLK2与振荡停止信号ROSC_STOP的逻辑和的结果作为高速时钟ROSC_CLK2输出。

边缘检测电路17根据振荡停止信号ROSC_STOP和低速时钟MCLK来生成收取许可信号HS_CNT_LAT、高速计数器复位信号HS_CNT_CLR以及收取许可信号HS_CNT_EN，所述收取许可信号HS_CNT_LAT表示锁存高速计数器12a的8比特的计数结果HS_CNT1[8:0]以及高速计数器12b的8比特的计数结果HS_CNT2[8:0]的时刻，所述高速计数器复位信号HS_CNT_CLR用于复位高速计数器12a、12b，所述收取许可信号HS_CNT_EN表示存放有对D触发器电路18a、18b有效的数据。

图3为表示边缘检测电路17的构成的电路图。边缘检测电路17由D触发器电路170、反相器171、D触发器电路172、D触发器电路173、D触发器电路174、XOR电路175、D触发器电路176以及D触发器电路178构成。D触发器电路170以振荡停止信号ROSC_STOP为时钟输入。反相器171以使D触发器电路170的输出信号STOP_DET反相得到的信号为D触发器电路170的D输入。D触发器电路172以D触发器电路170的输出信号STOP_DET为D输入，以低速时钟MCLK为时钟输入。D触发器电路173以D触发器电路172的输出信号为D输入，以低速时钟MCLK为时钟输入。D触发器电路174以D触发器电路173的输出信号为D输入，以低速时钟MCLK为时钟输入。XOR电路175将D触发器电路173的输出信号与D触发器电路174的输出信号的异或的结果作为收取许可信号HS_CNT_LAT输出。D触发器电路176以收取许可信号HS_CNT_LAT为D输入，以低速时钟MCLK为时钟输入，输出收取许可信号HS_CNT_EN。D触发器电路178以收取许可信号HS_CNT_LAT为D输入，以使低速时钟MCLK反相得到的结果为时钟输入，输出高速计数器复位信号HS_CNT_CLR。

高速计数器12a在高速计数器复位信号HS_CNT_CLR无效(High)的期间内对高速时钟ROSC_CLK1的上升进行计数，输出8比特的计数结果HS_CNT1[8:0]。高速计数器12b在高速计数器复位信号HS_CNT_CLR无效(High)的期间内对高速时钟ROSC_CLK2的上升进行计数，输出8比特的计数结果HS_CNT2[8:0]。这些高速计数器12a、12b的计数结果HS_CNT1[8:0]、HS_CNT2[8:0]在高速计数器复位信号HS_CNT_CLR的下降时被初始化为0。

D触发器电路18a在收取许可信号HS_CNT_LAT的上升时锁存高速计数器12a的8比特的计数结果HS_CNT1[8:0]，并保持到收取许可信号HS_CNT_LAT下一次上升为止。D触发器电路18b在收取许可信号HS_CNT_LAT的上升时锁存高速计数器12b的8比特的计数结果HS_CNT2[8:0]，并保持到收取许可信号HS_CNT_LAT下一次上升为止。

编码器19根据从D触发器电路112-1～112-16输出的16比特的信号ROSC_PHASE[15:0]来输出表示环形振荡器11a的输出的相位值的5比特的时刻信号HS_PHASE[4:0]。时刻信号HS_PHASE[4:0]是将16比特的信号ROSC_PHASE[15:0]编码为5比特得到的信号。

选择器20根据从编码器19输出的5比特的时刻信号HS_PHASE[4:0]来选择被D触发器电路18a、18b锁存的8比特的计数结果LATCH1[8:0]、LATCH2[8:0]当中由未产生假信号(计数错误)那一方高速计数器得到的计数结果作为真值。

时间算出部21在收取许可信号HS_CNT_EN变成有效(High)的时间点上收取从选择器20输出的计数结果。时间算出部21根据收取到的计数结果来算出从振荡开始信号ROSC_START的上升到振荡停止信号ROSC_STOP的上升为止的时间间隔。

当环形振荡器型TDC受理到表示测量开始的振荡开始信号ROSC_START时，环形振荡器11a开始振荡，因此，在收到表示测量停止的振荡停止信号ROSC_STOP之前的期间内，使用高速计数器对环形振荡器11a的输出即TAP[15]的上升进行计数即可，但如前文所述，在振荡停止信号ROSC_STOP的计时次序内，环形振荡器11a的输出会产生假信号，有可能导致高速计数器作出误作动。

因此，在本实施例中，分别以不同高速计数器12a、12b对环形振荡器11a的输出TAP[15]及其反相信号进行计数，从得到的计数结果中选择未产生假信号那一方的计数结果，由此实现了低耗电动作和准确的时间测量。

更具体而言，将使从环形振荡器11a输出的高速时钟TAP[15]通过缓冲电路13得到的高速时钟RCLK1和利用反相器14将高速时钟TAP[15]加以逻辑反相得到的高速时钟RCLK2分别在OR电路15、16中以振荡停止信号ROSC_STOP作OR掩蔽，并分别利用不同高速计数器12a、12b对作该OR掩蔽得到的高速时钟ROSC_CLK1、ROSC_CLK2进行计数。

在受理振荡开始信号ROSC_START的计时次序内有可能产生前文所述的假信号，但振荡开始信号ROSC_START的上升边缘与高速时钟RCLK1、RCLK2的相位关系可以根据时刻信号HS_PHASE[4:0]来加以判定，因此选择由未产生假信号那一方高速计数器得到的计数结果作为真值即可。

高速时钟RCLK1、RCLK2与时刻信号HS_PHASE[4:0]的关系示于图4。图4中展示了高速计数器12a、12b无法受理的最低Low宽度(Min Error)和根据该Min Error决定的LATCH1[8:0]与LATCH2[8:0]的选择的交界。再者，图4的Δt表示环形振荡器11a的延迟电路(NAND电路110和缓冲电路111-1～111-15)的每1级的延迟时间。

在本实施例中，选择器20选择被D触发器电路18a、18b锁存的8比特的计数结果LATCH1[8:0]、LATCH2[8:0]当中由未产生假信号(计数错误)那一方高速计数器得到的计数结果作为真值。这样的选择可以根据5比特的时刻信号HS_PHASE[4:0]的值来进行。

在图4的例子中，选择器20在高速时钟RCLK1的相位为0°(时刻信号HS_PHASE[4:0]的值为0)到小于规定的第1相位值(本实施例中为101.25°，时刻信号HS_PHASE[4:0]的值为9)的范围内选择计数结果LATCH1[8:0]，所述第1相位值为大于0°小于180°的值。

此外，选择器20在高速时钟RCLK1的相位为第1相位值到小于规定的第2相位值(本实施例中为281.25°，时刻信号HS_PHASE[4:0]的值为25)的范围内选择计数结果LATCH2[8:0]，所述第2相位值为180°以上且小于360°的值，在高速时钟RCLK1的相位为第2相位值以上不到360°的范围内选择计数结果LATCH1[8:0]。

也就是说，选择器20在选择8比特的计数结果LATCH1[8:0]、LATCH2[8:0]中的任一方时，选择对高速时钟RCLK1、RCLK2当中从下降起的经过时间超过了最低Low宽度(MinError)加上规定富余宽度得到的时间那一方高速时钟进行计数得到的高速计数器的计数结果作为真值。

例如，在高速时钟RCLK2的从下降起的经过时间相对于最低Low宽度(Min Error)而言没有足够富余、高速时钟RCLK1的从下降起的经过时间相对于最低Low宽度而言有足够富余的期间内，选择器20选择计数结果LATCH1[8:0]，在高速时钟RCLK1的从下降起的经过时间相对于最低Low宽度而言没有足够富余、高速时钟RCLK2的从下降起的经过时间相对于最低Low宽度而言有足够富余的期间内，选择计数结果LATCH2[8:0]。

再者，在实际设计时，会根据IC(Integrated Circuit)制造公司的数据表和电路布局信息来决定违反Low宽度的HS_PHASE的范围和LATCH1[8:0]、LATCH2[8:0]的选择的交界。在图4的例子中，是在将构成高速计数器12a、12b的触发器的时钟的最低Low宽度保持期间(Min Error)设为250ps、将TDC的分辨率设为50ps这一前提下来决定交界的。

对于因振荡停止信号ROSC_STOP不同步地输入至环形振荡器11a而产生的假信号而言，能够通过使用以振荡停止信号ROSC_STOP对高速时钟RCLK1、RCLK2作OR掩蔽得到的高速时钟ROSC_CLK1、ROSC_CLK2作为高速计数器12a、12b的时钟来避免。

其中，在高速时钟ROSC_CLK1、ROSC_CLK2与振荡停止信号ROSC_STOP的某些相位关系下，时间算出部21须在将计数结果LATCH1[8:0]或LATCH2[8:0]的值减1之后算出从振荡开始信号ROSC_START的上升到振荡停止信号ROSC_STOP的上升为止的时间间隔。

例如图5的例子展示了在时刻信号HS_PHASE[4:0]的值为0(高速时钟RCLK1的相位为0°)的时刻收到振荡停止信号ROSC_STOP的上升这一情况。在图5的101处，高速时钟ROSC_CLK2产生了假信号。选择器20通过上述动作而选择计数结果LATCH1[8:0](HS_CNT1[8:0])。在收取许可信号HS_CNT_EN变成有效(High)的时间点上时刻信号HS_PHASE[4:0]的值为0的情况下，时间算出部21无须将收取到的计数结果LATCH1[8:0]减1。

图6的例子展示了在时刻信号HS_PHASE[4:0]的值为9(高速时钟RCLK1的相位为101.25°)的时刻收到振荡停止信号ROSC_STOP的上升这一情况。选择器20通过上述动作而选择计数结果LATCH2[8:0](HS_CNT2[8:0])。在收取许可信号HS_CNT_EN变成有效(High)的时间点上时刻信号HS_PHASE[4:0]的值为9的情况下，时间算出部21在将收取到的计数结果LATCH2[8:0]减1之后算出时间间隔。

图7的例子展示了在时刻信号HS_PHASE[4:0]的值为16(高速时钟RCLK1的相位为180°)的时刻收到振荡停止信号ROSC_STOP的上升这一情况。在图7的102处，高速时钟ROSC_CLK1产生了假信号。选择器20通过上述动作而选择计数结果LATCH2[8:0](HS_CNT2[8:0])。在收取许可信号HS_CNT_EN变成有效(High)的时间点上时刻信号HS_PHASE[4:0]的值为16的情况下，时间算出部21在将收取到的计数结果LATCH2[8:0]减1之后算出时间间隔。

图8的例子展示了在时刻信号HS_PHASE[4:0]的值为25(高速时钟RCLK1的相位为281.25°)的时刻收到振荡停止信号ROSC_STOP的上升这一情况。选择器20通过上述动作而选择计数结果LATCH1[8:0](HS_CNT1[8:0])。在收取许可信号HS_CNT_EN变成有效(High)的时间点上时刻信号HS_PHASE[4:0]的值为25的情况下，时间算出部21在将收取到的计数结果LATCH1[8:0]减1之后算出时间间隔。

若将以上的计数结果的修正的需要与否记述在图4中，则变为图9的样子。在高速时钟RCLK1的相位为第1相位值以上不到360°的范围时收取到选择器20所选择的计数结果的情况下，时间算出部21在将该计数结果减1之后算出时间间隔即可。

再者，本实施例中是将环形振荡器11a的延迟电路(NAND电路110和缓冲电路111-1～111-15)的级数设为16级(TAP[0]～TAP[15])，但对于本发明而言，该级数即便为16以外也不是问题。其中，若级数设为2的幂，则可以简化高速计数器12a、12b的计数值(LATCH1[8:0]、LATCH2[8:0])与环形振荡器11a的相位值(HS_PHASE[4:0])的结合。

例如，选择LATCH1[8:0]的情况下的时间测量值是像{LATCH1[8:0],HS_PHASE[4:0]}这样通过将HS_PHASE连接至下位比特侧、将LATCH1连接至上位比特侧来获得。环形振荡器11a的级数不是2的幂的情况下的计数值与相位值的结合的简化方案例如在日本专利第2868266号中有叙述。

[第2实施例]

接着，对本发明的第2实施例进行说明。在第1实施例中，是对使从环形振荡器11a输出的高速时钟TAP[15]通过缓冲电路13得到的信号RCLK1和利用反相器14将高速时钟TAP[15]加以逻辑反相得到的信号RCLK2两方进行基于振荡停止信号ROSC_STOP的掩蔽，但也可不准备环形振荡器11a的输出的反相信号而是准备对从环形振荡器11a输出的高速时钟TAP[15]不进行掩蔽的信号和进行掩蔽的信号，利用不同高速计数器对各信号进行计数，之后选择由未产生假信号那一方高速计数器得到的计数结果。

图10为表示本实施例的时间测量电路的构成的电路图，对与图1相同的构成标注有同一符号。本实施例的时间测量电路由D触发器电路10、环形振荡器11a(振荡电路)、高速计数器12a、12b(第1计数器、第2计数器)、边缘检测电路17、D触发器电路18a、18b、编码器19、选择器20a、时间算出部21以及OR电路23(逻辑电路)构成，所述OR电路23(逻辑电路)将从环形振荡器11a输出的高速时钟ROSC_CLK1(TAP[15])与振荡停止信号ROSC_STOP的逻辑和的结果作为高速时钟ROSC_CLK2输出。

D触发器电路10和环形振荡器11a的构成及动作与第1实施例中说明过的一致。

本实施例的高速计数器12a在高速计数器复位信号HS_CNT_CLR无效(High)的期间内对从环形振荡器11a输出的高速时钟ROSC_CLK1(TAP[15])的上升进行计数，输出8比特的计数结果HS_CNT1[8:0]。

另一方面，OR电路23将高速时钟ROSC_CLK1(TAP[15])与振荡停止信号ROSC_STOP的逻辑和的结果作为高速时钟ROSC_CLK2输出。高速计数器12b在高速计数器复位信号HS_CNT_CLR无效(High)的期间内对高速时钟ROSC_CLK2的上升进行计数，输出8比特的计数结果HS_CNT2[8:0]。

边缘检测电路17、D触发器电路18a、18b以及编码器19的动作与第1实施例中说明过的一致。

在本实施例中，选择器20a也选择被D触发器电路18a、18b锁存的8比特的计数结果LATCH1[8:0]、LATCH2[8:0]当中由未产生假信号(计数错误)那一方高速计数器得到的计数结果作为真值，但由于不使用缓冲电路13及反相器14，因此成为选择的切换交界的高速时钟ROSC_CLK1(TAP[15])的相位(时刻信号HS_PHASE[4:0]的值)不同于第1实施例。

ROSC_CLK1(TAP[15])与时刻信号HS_PHASE[4:0]的关系示于图11。在图11的例子中，选择器20a在输入至高速计数器12a的高速时钟ROSC_CLK1(TAP[15])的相位为0°(时刻信号HS_PHASE[4:0]的值为0)到小于规定的第1相位值(本实施例中为123.75°，时刻信号HS_PHASE[4:0]的值为11)的范围内选择计数结果LATCH2[8:0]，所述第1相位值为大于0°小于180°的值。

此外，选择器20a在高速时钟ROSC_CLK1(TAP[15])的相位为第1相位值到小于规定的第2相位值(本实施例中为303.75°，时刻信号HS_PHASE[4:0]的值为27)的范围内选择计数结果LATCH1[8:0]，所述第2相位值为180°以上且小于360°的值，在高速时钟ROSC_CLK1(TAP[15])的相位为第2相位值以上不到360°的范围内选择计数结果LATCH2[8:0]。

在图11的例子中，与图4一样，是在将构成高速计数器12a、12b的触发器的时钟的最低Low宽度保持期间(Min Error)设为250ps、将TDC的分辨率设为50ps这一前提下来决定交界的。

与第1实施例一样，时间算出部21在收取许可信号HS_CNT_LAT的上升时收取从选择器20a输出的计数结果，算出从振荡开始信号ROSC_START的上升到振荡停止信号ROSC_STOP的上升为止的时间间隔。

如此，本实施例能够获得与第1实施例同样的效果。

再者，在本实施例中，在高速时钟ROSC_CLK2与振荡停止信号ROSC_STOP的某些相位关系下，时间算出部21也须在将计数结果LATCH1[8:0]或LATCH2[8:0]的值减1之后算出从振荡开始信号ROSC_START的上升到振荡停止信号ROSC_STOP的上升为止的时间间隔。

但像上文中说明过的那样，在本实施例中，成为选择器20a的选择的切换交界的高速时钟ROSC_CLK1(TAP[15])的相位(时刻信号HS_PHASE[4:0]的值)不同于第1实施例，因此，是否修正计数结果的判定也不同于第1实施例。

例如，图12的例子展示了在时刻信号HS_PHASE[4:0]的值为0(ROSC_CLK1(TAP[15])的相位为0°)的时刻收到振荡停止信号ROSC_STOP的上升这一情况。在图12的103处，高速时钟ROSC_CLK1产生了假信号。选择器20通过上述动作而选择计数结果LATCH2[8:0](HS_CNT2[8:0])。在收取许可信号HS_CNT_EN变成有效(High)的时间点上时刻信号HS_PHASE[4:0]的值为0的情况下，时间算出部21无须将收取到的计数结果LATCH2[8:0]减1。

图13的例子展示了在时刻信号HS_PHASE[4:0]的值为11(高速时钟ROSC_CLK1(TAP[15])的相位为123.75°)的时刻收到振荡停止信号ROSC_STOP的上升这一情况。选择器20通过上述动作而选择计数结果LATCH1[8:0](HS_CNT1[8:0])。在收取许可信号HS_CNT_EN变成有效(High)的时间点上时刻信号HS_PHASE[4:0]的值为11的情况下，时间算出部21在将收取到的计数结果LATCH1[8:0]减1之后算出时间间隔。

图14的例子展示了在时刻信号HS_PHASE[4:0]的值为16(高速时钟ROSC_CLK1(TAP[15])的相位为180°)的时刻收到振荡停止信号ROSC_STOP的上升这一情况。在图14的104处，高速时钟ROSC_CLK2产生了假信号。选择器20通过上述动作而选择计数结果LATCH1[8:0](HS_CNT1[8:0])。在收取许可信号HS_CNT_EN变成有效(High)的时间点上时刻信号HS_PHASE[4:0]的值为16的情况下，时间算出部21在将收取到的计数结果LATCH1[8:0]减1之后算出时间间隔。

图15的例子展示了在时刻信号HS_PHASE[4:0]的值为27(高速时钟ROSC_CLK1(TAP[15])的相位为303.75°)的时刻收到振荡停止信号ROSC_STOP的上升这一情况。选择器20通过上述动作而选择计数结果LATCH2[8:0](HS_CNT2[8:0])。在收取许可信号HS_CNT_EN变成有效(High)的时间点上时刻信号HS_PHASE[4:0]的值为27的情况下，时间算出部21在将收取到的计数结果LATCH2[8:0]减1之后算出时间间隔。

若将以上的计数结果的修正的需要与否记述在图11中，则变为图16的样子。与第1实施例一样，在高速时钟RCLK1的相位为第1相位值以上不到360°的范围时收取到选择器20所选择的计数结果的情况下，时间算出部21在将该计数结果减1之后算出时间间隔即可。

[第3实施例]

接着，对本发明的第3实施例进行说明。图17为表示本实施例的时间测量电路的构成的电路图，对与图1、图10相同的构成标注有同一符号。本实施例的时间测量电路具备D触发器电路10、环形振荡器11a(振荡电路)、高速计数器12a、12b(第1计数器、第2计数器)、缓冲电路13、反相器14、边缘检测电路17a、D触发器电路18a、18b、编码器19、选择器20、时间算出部21a以及动作设定电路24，所述动作设定电路24在平时选择并输出从外部输入的振荡开始信号ROSC_START(第1开始信号)、振荡停止信号ROSC_STOP(第1停止信号)，在执行测试时选择并输出从后文叙述的测试执行部输出的开始信号DBG_START(第2开始信号)、停止信号DBG_STOP(第2停止信号)，并且在测试结束时输出停止信号ROSC_STOPb(第3停止信号)。

此外，本实施例的时间测量电路具备：掩蔽解除时刻控制电路25，其在执行测试时根据从动作设定电路24输出的停止信号ROSC_STOPa来生成用于以晚于高速时钟RCLK2的方式掩蔽高速时钟RCLK1并以晚于高速时钟RCLK2的方式解除掩蔽的停止信号和用于以先于高速时钟RCLK1的方式掩蔽高速时钟RCLK2并以先于高速时钟RCLK1的方式解除掩蔽的停止信号；OR电路26，其将高速时钟RCLK1与从掩蔽解除时刻控制电路25输出的停止信号的逻辑和的结果作为高速时钟ROSC_CLK1输出；以及OR电路27，其将高速时钟RCLK2与从掩蔽解除时刻控制电路25输出的停止信号的逻辑和的结果作为高速时钟ROSC_CLK2输出。

缓冲电路13、反相器14、掩蔽解除时刻控制电路25以及OR电路26、27构成了逻辑电路28。

如图17所示，本实施例是对第1实施例追加动作设定电路24、掩蔽解除时刻控制电路25以及OR电路26、27得到的，所述动作设定电路24可以根据来自时间测量电路21a的START、STOP信号(DBG_START、DBG_STOP)来启动环形振荡器11a，所述掩蔽解除时刻控制电路25用于控制高速时钟RCLK1、RCLK2的掩蔽解除时刻。

图18为表示动作设定电路24的构成的电路图。图19为表示掩蔽解除时刻控制电路25的构成的电路图。如图18所示，动作设定电路24由选择器240、选择器241以及AND电路242构成。选择器240根据从时间算出部21a输出的选择指示信号ROSC_SEL来选择振荡停止信号ROSC_STOP和从时间算出部21a输出的停止信号DBG_STOP中的某一方，并作为停止信号ROSC_STOPa输出。选择器241根据选择指示信号ROSC_SEL来选择振荡开始信号ROSC_START和从时间算出部21a输出的开始信号DBG_START中的某一方，并作为开始信号ROSC_STARTa输出。AND电路242将从选择器240输出的停止信号ROSC_STOPa与从时间算出部21a输出的测试指示信号ROSC_TEST的否定的逻辑积的结果作为停止信号ROSC_STOPb输出。

本实施例的D触发器电路10以从动作设定电路24输出的开始信号ROSC_STARTa而不是振荡开始信号ROSC_START为时钟输入，以从动作设定电路24输出的停止信号ROSC_STOPb而不是振荡停止信号ROSC_STOP为复位输入。

本实施例的环形振荡器11a的D触发器电路112-1～112-16以停止信号ROSC_STOPb而不是振荡停止信号ROSC_STOP为时钟输入。

本实施例的边缘检测电路17a以停止信号ROSC_STOPa而不是振荡停止信号ROSC_STOP为输入，根据该停止信号ROSC_STOPa、低速时钟MCLK以及测试指示信号ROSC_TEST来生成收取许可信号HS_CNT_LAT、高速计数器复位信号HS_CNT_CLR以及收取许可信号HS_CNT_EN，所述收取许可信号HS_CNT_LAT在紧接停止信号ROSC_STOPa上升后的低速时钟MCLK的下降时变得有效(High)，所述高速计数器重置信号HS_CNT_CLR在收取许可信号HS_CNT_LAT的下降时变得有效(Low)，所述收取许可信号HS_CNT_EN是使振荡停止信号ROSC_STOPa作低速时钟MCLK的1/2时钟程度的延迟得到的。

图20为表示本实施例的时间算出部21a的构成的框图。时间算出部200实现与第1实施例、第2实施例的时间算出部21相同的功能。测试执行部201进行环形振荡器11a的延迟电路(NAND电路110和缓冲电路111-1～111-15)的测试。

下面，对本实施例的时间测量电路的动作进行说明。图21为说明本实施例的时间测量电路的测试时的动作的时序图。

在执行测试时，测试执行部201例如根据来自用户的指示像图21所示那样将测试指示信号ROSC_TEST设为有效的High电平、将选择指示信号ROSC_SEL设为High电平。

由于选择指示信号ROSC_SEL为High电平，动作设定电路24的选择器240选择振荡停止信号ROSC_STOP和从测试执行部201输出的停止信号DBG_STOP中的停止信号DBG_STOP作为停止信号ROSC_STOPa输出。

由于选择指示信号ROSC_SEL为High电平，动作设定电路24的选择器241选择振荡开始信号ROSC_START和从测试执行部201输出的开始信号DBG_START中的开始信号DBG_START作为开始信号ROSC_STARTa输出。

动作设定电路24的AND电路242将从选择器240输出的停止信号ROSC_STOPa与从测试执行部201输出的测试指示信号ROSC_TEST的否定的逻辑积的结果作为停止信号ROSC_STOPb输出。结果，在测试中测试指示信号ROSC_TEST为High电平的期间内，停止信号ROSC_STOPb无效(Low)。此外，例如在根据来自用户的指示结束测试后测试指示信号ROSC_TEST变成Low的情况下，停止信号ROSC_STOPb在停止信号DBG_STOP上升的时间点变得有效(High)。

因而，D触发器电路10在测试中的最初的开始信号ROSC_STARTa(DBG_START)的上升时将振荡许可信号TDC_EN设为有效(High)、在停止信号ROSC_STOPb的上升时将振荡许可信号TDC_EN设为无效(Low)，因此在该振荡许可信号TDC_EN有效(High)的期间内，环形振荡器11a以自由运行的方式进行动作。

再者，在平时，测试指示信号ROSC_TEST变为Low，在得到了振荡停止信号ROSC_STOP的输入时，以停止信号ROSC_STOPb的形式输出振荡停止信号ROSC_STOP。

在执行测试时，测试执行部201以与低速时钟MCLK同步的方式定期发出停止信号DBG_STOP，但即便停止信号DBG_STOP变为High电平，环形振荡器11a也不会停止。

继而，测试执行部201在停止信号DBG_STOP的上升时获取从编码器19输出的5比特的时刻信号HS_PHASE[4:0]，根据该时刻信号HS_PHASE[4:0]的值来获取被D触发器电路18a、18b锁存的8比特的计数结果LATCH1[8:0]、LATCH2[8:0]。

由于环形振荡器11a频率不固定、与低速时钟MCLK不同步，因此，即便测试执行部201定期获取到时刻信号HS_PHASE[4:0]，所获得的值也会随机变化。

测试执行部201根据该时刻信号HS_PHASE[4:0]的值，在高速时钟RCLK1的相位为紧接第1相位值(101.25°，时刻信号HS_PHASE[4:0]的值为9)之前的值(时刻信号HS_PHASE[4:0]的值为8)时获取并比较计数结果LATCH1[8:0]、LATCH2[8:0]。此外，测试执行部201也可在高速时钟RCLK1的相位为第1相位值时获取并比较计数结果LATCH1[8:0]、LATCH2[8:0]。此外，测试执行部201也可在高速时钟RCLK1的相位为紧接第1相位值之后的值(时刻信号HS_PHASE[4:0]的值为10)时获取并比较计数结果LATCH1[8:0]、LATCH2[8:0]。图21中，以Phase1表示这些时刻。

此外，测试执行部201在高速时钟RCLK1的相位为紧接第2相位值(281.25°，时刻信号HS_PHASE[4:0]的值为25)之前的值(时刻信号HS_PHASE[4:0]的值为24)时获取并比较计数结果LATCH1[8:0]、LATCH2[8:0]。此外，测试执行部201也可在高速时钟RCLK1的相位为第2相位值时获取并比较计数结果LATCH1[8:0]、LATCH2[8:0]。此外，测试执行部201也可在高速时钟RCLK1的相位为紧接第2相位值之后的值(时刻信号HS_PHASE[4:0]的值为26)时获取并比较计数结果LATCH1[8:0]、LATCH2[8:0]。图21中，以Phase2表示这些时刻。

在这些Phase1、Phase2的时刻的时候，计数结果LATCH1[8:0]、LATCH2[8:0]的值都应该是在高速计数器12a、12b中不违反Low宽度的计数值，因此，测试执行部201对Phase1的时刻上获取到的计数结果LATCH1[8:0]与LATCH2[8:0]进行比较，同样地，对Phase2的时刻上获取到的计数结果LATCH1[8:0]与LATCH2[8:0]进行比较。

继而，在计数结果LATCH1[8:0]与LATCH2[8:0]一致的情况下，测试执行部201判定环形振荡器11a的延迟电路(NAND电路110和缓冲电路111-1～111-15)正常，在计数结果LATCH1[8:0]与LATCH2[8:0]不一致的情况下，测试执行部201判定延迟电路发生了故障。作为判定结果的输出方法，例如有显示告知判定结果的内容或者将告知判定结果的信息发送至外部等方法。

再者，由于高速时钟RCLK1、RCLK2与振荡停止信号ROSC_STOP的相位关系不同步，因此，在进行本实施例这样的测试的情况下，须利用掩蔽解除时刻控制电路25来控制基于振荡停止信号ROSC_STOP的掩蔽解除时刻。

如图19所示，掩蔽解除时刻控制电路25由AND电路250、AND电路251、D触发器电路252、D触发器电路253以及D触发器电路254构成。AND电路250输出从缓冲电路13输出的高速时钟RCLK1与从时间算出部21a输出的测试指示信号ROSC_TEST的逻辑积的结果。AND电路251输出从反相器14输出的高速时钟RCLK2与测试指示信号ROSC_TEST的逻辑积的结果。D触发器电路252以从动作设定电路24输出的停止信号ROSC_STOPa为D输入，以AND电路251的输出为时钟输入。D触发器电路253以D触发器电路252的输出STOP_RCLK2_D1为D输入，以停止信号ROSC_STOPa为时钟输入。D触发器电路254以D触发器电路253的输出STOP_RCLK2_D2为D输入，以AND电路250的输出为时钟输入。

OR电路26将高速时钟RCLK1、掩蔽解除时刻控制电路25的D触发器电路254的输出STOP_RCLK1_D3(第4停止信号)以及停止信号ROSC_STOPa的逻辑和的结果作为高速时钟ROSC_CLK1输出。

OR电路27将高速时钟RCLK2、掩蔽解除时刻控制电路25的D触发器电路253的输出STOP_RCLK2_D2(第5停止信号)以及停止信号ROSC_STOPa的逻辑和的结果作为高速时钟ROSC_CLK2输出。

图22为说明掩蔽解除时刻控制电路25的动作的时序图。再者，图22展示的是时刻信号HS_PHASE[4:0]的值为24或25的情况。第1实施例～第3实施例的环形振荡器11a、缓冲电路13以及反相器14在振荡许可信号TDC_EN变成有效(High)时像高速时钟RCLK2的上升→高速时钟RCLK1的上升→高速时钟RCLK2的上升→高速时钟RCLK1的上升这样进行使高速时钟RCLK2、RCLK1交替上升的动作。

因此，如图22的105处所示，在动作开始时，按高速计数器12b(HS_CNT2[8:0])、高速计数器12a(HS_CNT1[8:0])的顺序开始递增计数。因而，在掩蔽解除时，也像图22的时序图那样以变为高速时钟RCLK2的上升→高速时钟RCLK1的上升→高速时钟RCLK2的上升→高速时钟RCLK1的上升这一顺序的方式控制掩蔽解除的时刻。

图22的STOP_RCLK2_D1表示D触发器电路252的输出，STOP_RCLK2_D2表示D触发器电路253的输出，STOP_RCLK1_D3表示D触发器电路254的输出。D触发器电路253的输出STOP_RCLK2_D2在OR电路27中用于高速时钟RCLK2的掩蔽。此外，D触发器电路254的输出STOP_RCLK1_D3在OR电路26中用于高速时钟RCLK1的掩蔽。

如此，D触发器电路253的输出STOP_RCLK2_D2先于D触发器电路254的输出STOP_RCLK1_D3下降，高速时钟RCLK2先于高速时钟RCLK1解除掩蔽，因此如图22的106处所示，在掩蔽解除时也是按高速计数器12b(HS_CNT2[8:0])、高速计数器12a(HS_CNT1[8:0])的顺序恢复递增计数。

在本实施例中，如上所述，在Phase1、Phase2的时刻对计数结果LATCH1[8:0]与LATCH2[8:0]进行比较，而在时刻信号HS_PHASE[4:0]的值为24、25或26的情况(高速时钟RCLK1的相位为紧接第2相位值之前的值、第2相位值或者紧接第2相位值之后的值的情况)下，若环形振荡器11a的延迟电路无故障，则如图22的107处所示，计数结果LATCH1[8:0]与LATCH2[8:0]必定一致。

另一方面，在时刻信号HS_PHASE[4:0]的值为8、9或10的情况(高速时钟RCLK1的相位为紧接第1相位值之前的值、第1相位值或者紧接第1相位值之后的值的情况)下，如图23所示，高速时钟ROSC_CLK2一方比ROSC_CLK1多上升1次，因此如图23的108处所示，LATCH2[8:0]一方的计数值比计数结果LATCH1[8:0]大1。

因此，在时刻信号HS_PHASE[4:0]的值为8、9或10的情况下，测试执行部201在将计数结果LATCH2[8:0]减1之后对计数结果LATCH1[8:0]与减法运算后的LATCH2[8:0]进行比较，在计数结果LATCH1[8:0]与LATCH2[8:0]一致的情况下，判定环形振荡器11a的延迟电路正常，在计数结果LATCH1[8:0]与LATCH2[8:0]不一致的情况下，判定延迟电路发生了故障。

平时的动作与第1实施例相同。如上所述，在执行测试时测试指示信号ROSC_TEST变为High电平，因此借助掩蔽解除时刻控制电路25的AND电路250、251而使得掩蔽解除时刻控制电路25的动作变得有效。另一方面，由于测试指示信号ROSC_TEST在平时变为Low电平，因此掩蔽解除时刻控制电路25的动作变得无效(AND电路250、251的输出始终为Low电平)。

在平时，OR电路26与第1实施例的OR电路15同样地将从缓冲电路13输出的高速时钟RCLK1与停止信号ROSC_STOPa(ROSC_STOP)的逻辑和的结果作为高速时钟ROSC_CLK1输出。OR电路27与OR电路16同样地将从反相器14输出的高速时钟RCLK2与停止信号ROSC_STOPa(ROSC_STOP)的逻辑和的结果作为高速时钟ROSC_CLK2输出。

通过使用本实施例的自我测试功能，无须再选择能以几十ps的分辨率控制振荡开始信号ROSC_START与振荡停止信号ROSC_STOP之间的测试器作为IC出厂检查用测试器，无须从外部输入振荡开始信号ROSC_START和振荡停止信号ROSC_STOP便能进行测试，因此搭载有时间测量电路的IC的测试时间也能缩短。结果，本实施例可以对IC的成本削减做出贡献。

第1实施例～第3实施例中说明过的时间测量电路的时间算出部21、21a可以借助具备CPU(Central Processing Unit)、存储装置以及接口的电脑和控制这些硬件资源的程序来实现。该电脑的构成例示于图24。电脑具备CPU 300、存储装置301以及接口装置(以下简记作I/F)302。选择器20、边缘检测电路17、17a、D触发器电路18a、18b、编码器19、动作设定电路24以及掩蔽解除时刻控制电路25连接至I/F 302。在这样的电脑中，用于实现本发明的程序存放在存储装置301中。CPU 300按照存储装置301中存放的程序来执行第1实施例～第3实施例中说明过的处理。

产业上的可利用性

本发明可以运用于测量psec级时间的技术。

符号说明

10、18a、18b、112-1～112-16、252～254…D触发器电路，11a…环形振荡器，12a、12b…高速计数器，13、111-1～111-15…缓冲电路，14…反相器，15、16、23、26、27…OR电路，17、17a…边缘检测电路，19…编码器，20、20a、240、241…选择器，21、21a、200…时间算出部，22、28…逻辑电路，24…动作设定电路，25…掩蔽解除时刻控制电路，110…NAND电路，201…测试执行部，242、250、251…AND电路。

Claims (14)

1.一种时间测量电路，其特征在于，具备：

触发器电路，其构成为输出在来自外部的开始信号的输入的时刻变得有效、在来自外部的停止信号的输入的时刻变得无效的振荡许可信号；

振荡电路，其构成为在所述振荡许可信号有效的期间内生成第1时钟；

逻辑电路，其构成为利用所述停止信号分别掩蔽所述第1时钟和使所述第1时钟反相得到的第2时钟；

第1计数器，其构成为对被所述停止信号掩蔽的第1时钟进行计数；

第2计数器，其构成为对被所述停止信号掩蔽的第2时钟进行计数；

选择器，其构成为选择所述第1计数器、所述第2计数器的计数结果当中由未产生无法受理的时间宽度的时钟输入那一方计数器得到的计数结果；以及

时间算出部，其构成为在所述停止信号的输入后根据所述选择器所选择的计数结果来算出所述开始信号的输入起到所述停止信号的输入为止的时间间隔。

2.根据权利要求1所述的时间测量电路，其特征在于，

所述选择器在所述第1时钟的相位为0°到小于规定的第1相位值的范围内选择所述第1计数器的计数结果，所述第1相位值为大于0°小于180°的值，在所述第1时钟的相位为所述第1相位值到小于规定的第2相位值的范围内选择所述第2计数器的计数结果，所述第2相位值为180°以上且小于360°的值，在所述第1时钟的相位为所述第2相位值以上不到360°的范围内选择所述第1计数器的计数结果。

3.根据权利要求1或2所述的时间测量电路，其特征在于，

所述逻辑电路由缓冲电路、反相器、第一OR电路以及第二OR电路构成，

所述缓冲电路以从所述振荡电路输出的第1时钟为输入，

所述反相器构成为生成使从所述振荡电路输出的第1时钟反相得到的所述第2时钟，

所述第一OR电路构成为利用所述停止信号对从所述缓冲电路输出的第1时钟作OR掩蔽，

所述第二OR电路构成为利用所述停止信号对从所述反相器输出的第2时钟作OR掩蔽。

4.根据权利要求2所述的时间测量电路，其特征在于，

在所述第1时钟的相位为所述第1相位值以上不到360°的范围时收取到了所述选择器所选择的计数结果的情况下，所述时间算出部将该计数结果减1，之后算出所述时间间隔。

5.根据权利要求1所述的时间测量电路，其特征在于，

进一步具备编码器，所述编码器输出表示所述振荡电路的输出的相位值的信号，

所述选择器根据从所述编码器输出的信号来选择所述第1计数器、所述第2计数器的计数结果中的某一方。

6.一种时间测量电路，其特征在于，具备：

触发器电路，其构成为输出在来自外部的开始信号的输入的时刻变得有效、在来自外部的停止信号的输入的时刻变得无效的振荡许可信号；

振荡电路，其构成为在所述振荡许可信号有效的期间内生成第1时钟；

逻辑电路，其构成为生成利用所述停止信号掩蔽所述第1时钟得到的第2时钟；

第1计数器，其构成为对所述第1时钟进行计数；

第2计数器，其构成为对所述第2时钟进行计数；

选择器，其构成为选择所述第1计数器、所述第2计数器的计数结果当中由未产生无法受理的时间宽度的时钟输入那一方计数器得到的计数结果；以及

时间算出部，其构成为在所述停止信号的输入后根据所述选择器所选择的计数结果来算出所述开始信号的输入起到所述停止信号的输入为止的时间间隔。

7.根据权利要求6所述的时间测量电路，其特征在于，

所述选择器在所述第1时钟的相位为0°到小于规定的第1相位值的范围内选择所述第2计数器的计数结果，所述第1相位值为大于0°小于180°的值，在所述第1时钟的相位为所述第1相位值到小于规定的第2相位值的范围内选择所述第1计数器的计数结果，所述第2相位值为180°以上且小于360°的值，在所述第1时钟的相位为所述第2相位值以上不到360°的范围内选择所述第2计数器的计数结果。

8.根据权利要求6或7所述的时间测量电路，其特征在于，

所述逻辑电路由OR电路构成，所述OR电路构成为生成利用所述停止信号对从所述振荡电路输出的第1时钟作OR掩蔽得到的所述第2时钟。

9.一种时间测量电路，其特征在于，具备：

测试执行部，其构成为进行时间测量电路的测试；

动作设定电路，其构成为在平时选择并输出从外部输入的第1开始信号、第1停止信号，在执行测试时选择并输出从所述测试执行部输出的第2开始信号、第2停止信号，并且在测试结束时输出第3停止信号；

触发器电路，其构成为输出在所述第1开始信号或所述第2开始信号的输入的时刻变得有效、在所述第1停止信号或所述第3停止信号的输入的时刻变得无效的振荡许可信号；

振荡电路，其构成为在所述振荡许可信号有效的期间内生成第1时钟；

逻辑电路，其构成为利用所述第1停止信号或所述第2停止信号分别掩蔽所述第1时钟和使所述第1时钟反相得到的第2时钟；

第1计数器，其构成为对被所述第1停止信号或所述第2停止信号掩蔽的第1时钟进行计数；

第2计数器，其构成为对被所述第1停止信号或所述第2停止信号掩蔽的第2时钟进行计数；

选择器，其构成为选择所述第1计数器、所述第2计数器的计数结果当中由未产生无法受理的时间宽度的时钟输入那一方计数器得到的计数结果；以及

时间算出部，其构成为平时在所述第1停止信号的输入后根据所述选择器所选择的计数结果来算出所述第1开始信号的输入起到所述第1停止信号的输入为止的时间间隔；

所述测试执行部在执行测试时对所述第1计数器、第2计数器的计数结果进行比较，由此进行所述振荡电路的测试。

10.根据权利要求9所述的时间测量电路，其特征在于，

所述选择器在所述第1时钟的相位为0°到小于规定的第1相位值的范围内选择所述第1计数器的计数结果，所述第1相位值为大于0°小于180°的值，在所述第1时钟的相位为所述第1相位值到小于规定的第2相位值的范围内选择所述第2计数器的计数结果，所述第2相位值为180°以上且小于360°的值，在所述第1时钟的相位为所述第2相位值以上不到360°的范围内选择所述第1计数器的计数结果。

11.根据权利要求10所述的时间测量电路，其特征在于，

所述测试执行部获取并比较所述第1时钟的相位为紧接所述第1相位值之前的值时、为所述第1相位值时、或者为紧接所述第1相位值之后的值时的所述第1计数器的计数结果与所述第2计数器的计数结果，进而获取并比较所述第1时钟的相位为紧接所述第2相位值之前的值时、为所述第2相位值时、或者为紧接所述第2相位值之后的值时的所述第1计数器的计数结果与所述第2计数器的计数结果。

12.根据权利要求11所述的时间测量电路，其特征在于，

所述测试执行部在获取到的所述第1计数器的计数结果与所述第2计数器的计数结果一致的情况下判定所述振荡电路正常，在所述第1计数器的计数结果与所述第2计数器的计数结果不一致的情况下判定所述振荡电路发生了故障。

13.根据权利要求11或12所述的时间测量电路，其特征在于，

所述测试执行部在获取到所述第1时钟的相位为紧接所述第1相位值之前的值时、为所述第1相位值时、或者为紧接所述第1相位值之后的值时的所述第1计数器的计数结果和所述第2计数器的计数结果的情况下，将获取到的第2计数器的计数结果减1，之后对所述第1计数器的计数结果与所述第2计数器的计数结果进行比较。

14.根据权利要求9至12中任一项所述的时间测量电路，其特征在于，

所述逻辑电路具备：

缓冲电路，其以从所述振荡电路输出的第1时钟为输入；

反相器，其构成为生成使从所述振荡电路输出的第1时钟反相得到的所述第2时钟；

掩蔽解除时刻控制电路，其构成为在执行测试时根据所述第2停止信号来生成第4停止信号和第5停止信号，所述第4停止信号用于以晚于所述第2时钟的方式掩蔽所述第1时钟并以晚于所述第2时钟的方式解除掩蔽，所述第5停止信号用于以先于所述第1时钟的方式掩蔽所述第2时钟并以先于所述第1时钟的方式解除掩蔽；

第一OR电路，其构成为利用所述第1停止信号或所述第4停止信号对从所述缓冲电路输出的第1时钟作OR掩蔽；以及

第二OR电路，其构成为利用所述第1停止信号或所述第5停止信号对从所述反相器输出的第2时钟作OR掩蔽；

在所述振荡许可信号变成有效时，所述振荡电路、所述缓冲电路以及所述反相器以所述第2时钟先于所述第1时钟变得有效的方式进行动作。

Images