JP6433955B2 - 高分解能の時間−ディジタル変換器 - Google Patents

Description

本発明は、時間−ディジタル変換器に関し、特に環境妨害を緩和し得るフルディジタル応用の時間−ディジタル変換器に関する。

集積回路の発達につれて、センサにより得られた検出情報をディジタル符号に変換することによってより広範な使用が達成可能である。時間測定システムに関しては、時間−ディジタル変換器は検出情報を表すために時間幅を採用し、時間幅を発振器で計数して検出情報をディジタル出力に変換する。

既存の技術では、時間−ディジタル変換器は一般的に、前段に比較器を構成するだけで時間検出信号の雑音部分を除去している。しかしながら、製造プロセス、電圧、温度等に関連する環境変化が計数プロセスに妨害を生じるかもしれない。更に、高いエネルギー変換効率及び高い精度に対する要求が次第に増している。それゆえ、上記の問題を有効に解決することが時間−ディジタル変換器の重要技術になっている。

本発明は、環境妨害に起因する不正確な計数結果の問題を緩和し、高い分解能を実現するとともに低い電力消費の利点をもたらすように構成された、高分解能の時間−ディジタル変換器を提供することを目的とする。

本発明は、カウンタと、基準値発生器と、比較器とを含む、高い分解能の時間−ディジタル変換器を提供する。前記カウンタは、入力信号のパルス幅を計算するために入力信号をクロック信号に基づいてサンプリングする。前記基準値発生器は、基準値を発生するためにルーラー信号を前記クロック信号に基づいてサンプリングする。前記クロック信号の周波数は前記ルーラー信号の周波数より大きく、前記ルーラー信号の周波数は前記入力信号の周波数より大きい。前記比較器は、前記カウンタ及び前記基準値発生器に結合され、計数結果を発生するために前記入力信号のパルス幅と前記基準値とを比較する。

本発明は更に、位相ロックループ装置と、ダブルエッジ検出回路と、カウンタとを含む、高い分解能の時間−ディジタル変換器を提供する。前記位相ロックループ装置はクロック信号を供給する。前記ダブルエッジ検出回路は、前記位相ロックループ装置に結合され、前記クロック信号の論理レベルを入力信号の立上りエッジ及び立下りエッジに基づいて検出し、前記クロック信号の検出した論理レベルに応答して制御信号を発生する。前記カウンタは、前記位相ロックループ装置と前記ダブルエッジ検出回路とに結合され、前記制御信号に基づいて計数動作を実行するかどうかを決定する。前記カウンタが計数動作を実行するとき、前記カウンタは前記入力信号を前記クロック信号に基づいてサンプリングして前記入力信号に対応する計数結果を出力する。

上記の説明によれば、本発明の実施形態では、クロックの信号の周波数変化を表すためにルーラー信号に基づいて発生される基準値を使用し、入力信号に対応する計数結果を得るために、入力信号のパルス幅と基準値とを比較してその相対的比率を計算する。このようにすると、環境変化に起因する計数精度への影響を効果的に除去することができ、高い分解能の要件を達成するとともに、良好なエネルギー使用率を達成することができる。

本発明の一実施形態による高分解能ＴＤＣのブロック略図である。 本発明の別の実施形態による高分解能ＴＤＣのブロック略図である。 本発明の一実施形態による高分解能ＴＤＣの信号波形図である。 本発明の別の実施形態による高分解能ＴＤＣのブロック略図である。 本発明の別の実施形態による高分解能ＴＤＣの信号波形図である。 本発明の別の実施形態による高分解能ＴＤＣのブロック略図である。

高分解能でフルディジタルの時間−ディジタル変換器（ＴＤＣ）を実現するために、本発明の一実施形態では、クロック信号の周波数変化を示すためにルーラー信号を供給して基準値を発生させ、入力信号に対応する計数結果を得るために、入力信号のパルス幅と基準値を比較してその相対的比率を計算する。この相対的比率を計算することによって、環境変化に起因する計数精度への影響を有効に除去することができる。その上、上記のアーキテクチャは分数部分の計数機能も提供するため、分解能が有効に改善され、良好なエネルギー使用率が達成される。他方、入力信号のエッジ検出に基づいて、入力信号の立上りエッジの検出時に計数機能が活性化されるのに加えて、計数動作を実行するかどうかを、入力信号の立下りエッジの検出時にクロック信号の論理レベルに基づいて決定することができるため、最終ビットの計数精度が改善される。従って、ＴＤＣの総合分解能を向上させることができる。

図１を参照すると、図１は本発明による高分解能ＴＤＣのブロック略図である。ＴＤＣ１００は、カウンタ１１０と、基準値発生器１２０と、比較器１３０とを備える。比較器１３０はカウンタ１１０と基準値発生器１２０とに結合される。カウンタ１１０は入力信号ＳＩＮをクロック信号ＣＬＫに基づいてサンプリングして入力信号ＳＩＮのパルス幅ＰＷ１を計算する。基準値発生器１２０はルーラー信号ＳＲＵをクロック信号ＣＬＫに基づいてサンプリングして基準値Ｒを発生する。比較器１３０は入力信号ＳＩＮのパルス幅ＳＷ１と基準値Ｒを比較して計数結果ＣＲＥを発生する。

本実施形態では、クロック信号ＣＬＫの周波数はルーラー信号ＳＲＵの周波数より大きくし、ルーラー信号ＳＲＵの周波数は入力信号ＳＩＮの周波数より大きくすることができる。従って、本実施形態では、ルーラー信号ＳＲＵと入力信号ＳＩＮはそれぞれクロック信号に基づいてサンプリングすることができ、基準値Ｒに対する入力信号ＳＩＮのパルス幅ＰＷ１の比率（この比率は以後相対的比率と言う）を計算して入力信号ＳＩＮの計数結果ＣＲＥとして出力することができる。

基準値発生器１２０は、ルーラー信号ＳＲＵをクロック信号ＣＬＫに基づいてサンプリングしてルーラー信号ＳＲＵのパルス幅を計算し、ルーラー信号ＳＲＵのパルス幅をルーラー信号ＳＲＵに従って周期的にラッチして基準値Ｒを発生することに留意されたい。即ち、環境パラメータとともに変化されるクロック信号ＣＬＫの変化が基準値Ｒにリアルタイムに反映され得る。その後、比較器１３０が入力信号ＳＩＮのパルス幅ＰＷ１を調整された基準値Ｒに基づいて計数するため、環境変化に起因する計数精度への妨害を有効に除去することができる。

更に、ルーラー信号ＳＲＵのパルス幅は、例えば所定の容量変化に基づいて決定される。所定の容量変化は所定値としてもよく、またユーザにより設定可能にしてもよい。このようなアーキテクチャの下では、ルーラー信号ＳＲＵは差分容量検出回路及び容量−時間変換器によって発生させることができる。具体的に言うと、差分容量検出回路を用いて上述した所定の容量変化を検出し、所定の容量変化に対応する検出信号をディジタルフォーマットで出力することができる。その後、容量−時間変換器は上述した検出信号をルーラー信号ＳＲＵのパルス幅に変換し、発生したルーラー信号ＳＲＵをＴＤＣ１００に供給する。同様に、入力信号ＳＩＮも、例えば差分容量検出回路によって検出される容量変化に基づいて決定される。それゆえ、別の態様では、本実施形態のＴＤＣ１００は容量読取回路とみなすこともでき、ルーラー信号ＳＲＵの上記の実装はほんの一例にすぎず、本発明はこれに限定されない。

ところで、実際の応用では、クロック信号ＣＬＫは全ディジタル位相ロックループ装置又は他の周波数発生器によって供給することができるが、これは本発明によって限定されない。

図２を参照すると、図２は本発明の別の実施形態による高分解能ＴＤＣのブロック略図である。ＴＤＣ２００は、カウンタ２１０と、基準値発生器と、比較器と、ＡＮＤゲート２４０，２５０とを含む。ＡＮＤゲート２４０はカウンタ２１０に結合され、ＡＮＤゲート２５０は基準値発生器に結合される。更に、基準値発生器は、カウンタ２２２と、ラッチ２２４と、遅延回路２２６とを含み、比較器は比較回路２３２とカウンタ２３４及び２３６とを含むことができる。

本実施形態では、ＡＮＤゲート２４０はクロック信号ＣＬＫと入力信号ＳＩＮを受信し、サンプリング結果ＳＳ１を出力し、カウンタ２１０のクロック入力端子ＣＫに供給する。従って、カウンタ２１０はサンプリング結果ＳＳ１に含まれる複数のパルスに基づいて入力信号ＳＩＮのパルス幅ＰＷ１を決定することができる。入力信号ＳＩＮのパルス幅ＰＷ１は、例えばサンプリング結果ＳＳ１に含まれるパルスの数により決定される。

他方、ＡＮＤゲート２５０はクロック信号ＣＬＫとルーラー信号ＳＲＵを受信し、サンプリング結果ＳＳ２を出力し、基準値発生器のクロック入力端子（例えば、カウンタ２２２のクロック入力端子）に供給する。従って、基準値発生器はサンプリング結果ＳＳ２に含まれる複数のパルスに基づいて基準値Ｒを計算し、発生する。同様に、基準値Ｒの値もサンプリング結果ＳＳ２に含まれるパルスの数に基づいて決定される。

基準値発生器の詳細な回路に関して言えば、本実施形態では、カウンタ２２２がＡＮＤゲート２５０に結合され、ラッチ２２４がカウンタ２２２と比較回路２３２との間に結合され、遅延回路２２６がカウンタ２２２とラッチ２２４に結合される。

具体的に言うと、カウンタ２２２はＡＮＤゲート２５０により出力されるサンプリング結果ＳＳ２をクロック入力端子ＣＫに受信し、ルーラー信号ＳＲＵをクロック信号ＣＬＫに基づいてサンプリングしてルーラー信号ＳＲＵのパルス幅ＰＷ２を計算する。更に、カウンタ２２２はルーラー信号ＳＲＵの反転信号に従ってリセット動作を実行する。

ラッチ２２４は、ルーラー信号ＳＲＵのパルス幅ＰＷ２を基準値Ｒとして機能するように送信することを決定すること、即ちルーラー信号ＳＲＵのパルス幅ＰＷ２をラッチして基準値Ｒをルーラー信号ＳＲＵの論理レベルに従って発生させることを決定することができる。

遅延回路２２６はルーラー信号ＳＲＵを受信し、ルーラー信号ＳＲＵを連続的に遅延してラッチイネーブル信号ＬＡＴＥＮ及びカウンタリセット信号ＣＴＲＥＳをそれぞれ発生する。遅延回路２２６はラッチイネーブル信号ＬＡＴＥＮをラッチ２２４のイネーブル端子ＥＮに出力し、カウンタリセット信号ＣＴＲＥＳをカウンタ２２２のリセット端子ＲＮに出力する。本実施形態では、遅延回路２２６は互いに直列に接続されたバッファＢＵＦ１及びＢＵＦ２を含み得る。バッファＢＵＦ１の入力端子はルーラー信号ＳＲＵを受信し、バッファＢＵＦ１の出力端子はラッチイネーブル信号ＬＡＴＥＮを発生する。更に、バッファＢＵＦ２の入力端子はバッファＢＵＦ１の出力端子に結合され、バッファＢＵＦ２出力端子はカウンタリセット信号ＣＴＲＥＳを発生する。

実際の応用では、ラッチ２２４は、例えばＤ型フリップフロップである。更に、他の実施形態では、ラッチ２２４はデータラッチ機能を有する他の回路装置で実装することもでき、遅延回路２２６により発生されるラッチイネーブル信号ＬＡＴＥＮ及びカウンタリセット信号ＣＴＲＥＳはラッチ２２４の実装に適応して調整することができる。

比較器の詳細な回路に関しては、本実施形態では、比較回路２３２がカウンタ２１０と基準値発生器とに結合され、カウンタ２３４が比較回路２３２に結合され、カウンタ２３６が比較回路２３２と基準値発生器とに結合される。

更に、比較回路２３２は基準値Ｒとパルス幅ＰＷ１を比較して比較結果ＣＯＭＰを出力し、カウンタ２３４は比較結果ＣＯＭＰをそのクロック入力端子ＣＫから受信し、比較結果ＣＯＭＰを計数して、パルス幅ＰＷ１に対して基準値Ｒによって除算演算を実行することによって得られた商Ｑを発生する。商Ｑは計数結果ＣＲＥの整数部である。更に、パルス幅ＰＷ１に対して基準値Ｒによって除算演算を実行することによって得られた余りが０でないとき、カウンタ２３６がイネーブルされる。カウンタ２３６がイネーブルされると、カウンタ２３６は余りと基準値Ｒを比較することによって計数結果ＣＲＥの分数部分Ｆを決定する。本実施形態では、カウンタ２３６は、例えば、余りが基準値Ｒの半分より大きいかどうかを比較して計数結果ＣＲＥの分数部分Ｆを決定する。言い換えれば、カウンタ２３６は計数結果の１０分の１の単位（即ち小数点以下の数）を丸め方法で決定することができる。また、他の実施形態では、カウンタ２３６は余りと基準値Ｒとの比を計算して計数結果ＣＲＥの分数部分Ｆの値を決定することもできる。分数部分の計算の実装例は当業者に知られているので、その詳細な説明は省略する。

余りが０であるかどうかを決定するステップは比較回路２３２で実行できることに留意されたい。また、他の実施形態では、余りが０であるかどうかを決定するステップはカウンタ２３６で実行することもでき、これは本発明により限定されない。

また、ＴＤＣ２００は更にバッファＢＵＦ３を含むことができる。バッファＢＵＦ３の入力端子は比較回路２３２の出力端子に結合し、バッファＢＵＦ３の出力端子はカウンタ２１０のリセット入力端子ＲＮに結合して、カウンタ２１０はリセット動作を比較回路２３２により出力される比較結果ＣＯＭＰに従って実行するようにし得る。本実施形態では、リセット端子ＲＮは、例えば比較結果ＣＯＭＰの反転信号を受信する。

ＴＤＣ２００の動作の詳細は図２及び図３を参照して以下に詳細に説明される。図３は、本発明の一実施形態による高分解能ＴＤＣの信号波形図である。入力信号ＳＩＮはパルスＰ１を含むことができ、パルスＰ１の幅はパルス幅ＰＷ１である。ルーラー信号ＳＲＵはパルスＰ２及びＰ３を含むことができ、パルスＰ２及びＰ３の幅はそれぞれパルス幅ＰＷ２１及びＰＷ２２である。パルス期間中は、入力信号ＳＩＮ及びルーラー信号ＳＲＵの論理レベルは、例えば高論理レベルであり、非パルス期間中は、入力信号ＳＩＮ及びルーラー信号ＳＲＵの論理レベルは、例えば低論理レベルである。

更に、サンプリング結果ＳＳ１は、ＡＮＤゲート２４０により入力信号ＳＩＮをクロック信号ＣＬＫに従ってサンプリングすることによって発生され、サンプリング結果ＳＳ２は、ＡＮＤゲート２５０によりルーラー信号ＳＲＵをクロック信号ＣＬＫに基づいてサンプリングすることによって発生される。環境パラメータの変化はクロック信号ＣＬＫの周波数に反映されるため、サンプリング結果ＳＳ１及びＳＳ２の周波数もそれに応じて変化される。例えば、パルス幅ＰＷ１の区分Ｔ１内のサンプリング結果ＳＳ１の周波数はパルス幅ＰＷ１の区分Ｔ２内のサンプリング結果ＳＳ１の周波数と異なり、パルス幅ＰＷ２１内のサンプリング結果ＳＳ２の周波数はパルス幅ＰＷ２２内のサンプリング結果ＳＳ２の周波数と異なる。更に、区分Ｔ１内のサンプリング結果ＳＳ１の周波数はパルス幅ＰＷ２１内のサンプリング結果ＳＳ２の周波数に同一であり、区分Ｔ２内のサンプリング結果ＳＳ１の周波数はパルス幅ＰＷ２２内のサンプリング結果ＳＳ２の周波数に同一であり得る。従って、本実施形態では、クロック信号ＣＬＫの周波数変化をリアルタイムに反映するために、ルーラー信号ＳＲＵのパルス幅ＰＷ２１及びＰＷ２２に従ってそれぞれ計算される基準値Ｒ１及びＲ２を採用することができ、入力信号ＳＩＮのパルス幅ＰＷ１に対応する計数結果を得るために、区分Ｔ１及び区分Ｔ２の幅をそれぞれ基準値Ｒ１及びＲ２を用いて相対的比率の形で計算する。

具体的に言うと、サンプリング結果ＳＳ１はパルス幅ＰＷ１を計算するためにカウンタ２１０に送信され、サンプリング結果ＳＳ２はパルス幅ＰＷ２１及びＰＷ２２を計算するためにカウンタ２２２に送信され、パルス幅ＰＷ２１及びＰＷ２２は基準値Ｒ１及びＲ２を発生するためにラッチ２２４に送信される。基準値Ｒ１及びＲ２はそれぞれパルス幅ＰＷ２１及びＰＷ２２内に含まれるサンプリング結果ＳＳ２のパルスの数に基づいて決定されるため、本実施形態では、基準値Ｒ１は例えば３であり、基準値Ｒ２は例えば２である。

更に、基準値Ｒ１及びＲ２はルーラー信号ＳＲＵのパルス幅を周期的にラッチすることによって発生させることができる。図２の実施形態によれば、ルーラー信号ＳＲＵは遅延回路２２６のバッファＢＵＦ１に送信することができ、バッファＢＵＦ１はルーラー信号ＳＲＵを遅延してラッチ２２４のラッチイネーブル信号ＬＡＴＥＮを発生し、バッファＢＵＦ２はラッチイネーブル信号ＬＡＴＥＮを遅延してカウンタ２２２のカウンタリセット信号ＣＴＲＥＳを発生する。従って、ルーラー信号ＳＲＵのパルスＰ２を例に取ると、ラッチ２２４はカウンタ２２２により計算されたパルス幅ＰＷ２１に対してラッチ動作を実行して基準値Ｒ１を発生し、基準値Ｒ１を比較回路２３２に供給し続けるため、比較回路２３２は基準値Ｒ１に基づいてパルス幅ＰＷ１の区分Ｔ１に対して比較動作を実行することができる。同様に、ルーラー信号ＳＲＵのパルスＰ３に関しては、ラッチ２２４はカウンタ２２２により計算されたパルス幅ＰＷ２２に対してラッチ動作を実行して基準値Ｒ２を発生し、基準値Ｒ２を比較回路２３２に供給し続けるため、比較回路２３２は基準値Ｒ２に基づいてパルス幅ＰＷ１の区分Ｔ２に対して比較動作を実行することができる。

カウンタ２２２はリセット信号ＣＴＲＥＳの反転信号に基づいてリセット動作を実行することができる。即ち、ルーラー信号ＳＲＵが高論理レベルから低論理レベルへ変化すると、カウンタ２２２はルーラー信号ＳＲＵの計算されたパルス幅をクリアし、ルーラー信号ＳＲＵが次のパルスを入力するとき、ルーラー信号ＳＲＵのパルス幅を再計算することができる。

本実施形態では、基準値Ｒ１がパルス幅ＰＷ１の区分Ｔ１との比較に使用され、得られる区分Ｔ１と基準値Ｒ１の相対的比率は４である。また、基準値Ｒ２がパルス幅ＰＷ１の区分Ｔ２との比較に使用され、得られる区分Ｔ２と基準値Ｒ２の相対的比率は３と４の間である。上記の動作は除算演算に相当し、カウンタ２３４は比較回路２３２の比較結果ＣＯＭＰに従って上記の除算演算の商Ｑ（例えば７）を計数結果ＣＲＥの整数部として出力する。計数結果ＣＲＥの分数部分Ｆに関しては、基準値Ｒ２を上記の除算演算の余りに対応する区分ＴＳと比較することができる。本実施形態では、区分ＴＳは基準値Ｒ２の半分より大きいため、カウンタ２３６は計数結果ＣＲＥの小数点以下の数に従って５を計数結果ＣＲＥの分数部分Ｆとして出力する。他方、区分ＴＳが基準値Ｒ２の半分より小さい場合には、カウンタ２３６は計数結果ＣＲＥの分数部分Ｆとして０を出力する。言い換えれば、上記の決定メカニズムは小数点以下の数の計数機能を実現するために丸めを採用することができる。

図４を参照すると、図４は本発明の別の実施形態による高分解能ＴＤＣのブロック略図である。ＴＤＣ４００は、位相ロックループ装置４１０と、ダブルエッジ検出回路４２０と、カウンタ４３０とを含む。ダブルエッジ検出回路４２０は位相ロックループ装置４１０に結合され、カウンタ４３０は位相ロックループ装置４２０とダブルエッジ検出回路４２０とに結合される。

本実施形態では、位相ロックループ装置４１０はクロック信号ＣＬＫを供給し得る。ダブルエッジ検出回路４２０は、クロック信号の論理レベルを入力信号ＳＩＮの立上りエッジ及び立下りエッジに従って検出し、クロック信号ＣＬＫの検出論理レベルに応答して制御信号ＣＴＬを発生する。カウンタ４３０は制御信号ＣＴＬに基づいて計数動作を実行するかどうかを決定することができる。カウンタ４３０が計数動作を実行するとき、カウンタ４３０は入力信号ＳＩＮをクロック信号ＣＬＫに従ってサンプリングして入力信号ＳＩＮに対応する計数結果ＣＲＥを出力する。

具体的に言うと、ダブルエッジ検出回路４２０は、例えばＤ型フリップフロップで実装される。このようなアーキテクチャの下では、Ｄ型フリップフロップのクロック入力端子が入力信号ＳＩＮを受信し、Ｄ型フリップフロップの出力端子が制御信号ＣＴＬを出力する。もちろん、ダブルエッジ検出回路４２０は他のタイプのフリップフロップ又は信号遷移を検出し得る他の回路で実装してもよいが、本発明はこれに限定されない。

ＴＤＣ４００の動作の詳細は図４及び図５を参照して説明される。図５は本発明の別の実施形態による高分解能ＴＤＣの信号波形図である。本実施形態では、入力信号ＳＩＮはパルスＰ１を含み、パルスＰ１は、例えば高論理レベルを有する。更に、クロック信号ＣＬＫ１及びＣＬＫ２はそれぞれ複数のパルスを含み得る。

ここでクロック信号ＣＬＫ１について説明する。ダブルエッジ検出回路４２０が入力信号ＳＩＮの立上りエッジを時点ＴＰ１で検出した後で、入力信号ＳＩＮが高論理レベルを有する期間の間、ダブルエッジ検出回路４２０はそれに対応して制御信号ＣＴＬをクロック信号ＣＬＫ１の論理レベルに従って発生し始める。カウンタ４３０はそのイネーブル入力端子ＥＮに制御信号ＣＴＬを受信し、制御信号ＣＴＬの論理レベルに従ってイネーブルされる。例えば、カウンタ４３０は、制御信号ＣＴＬが高論理レベルを有するときにイネーブルされ、カウンタ４３０がイネーブルされるとき、カウンタ４３０はクロック信号ＣＬＫの論理レベルに応じて計数動作を実行する。

他方、ダブルエッジ検出回路４２０が入力信号ＳＩＮの立下りエッジを時点ＴＰ２で検出するとき、ダブルエッジ検出回路４２０はそれに対応して制御信号ＣＴＬをクロック信号ＣＬＫ１の論理レベルに従って発生する。本実施形態では、クロック信号ＣＬＫ１の一周期ＴＣＫは２つの隣接するパルスの立上りエッジに基づいて決定し得る。上記の状態下において、時点ＴＰ２において、クロック信号ＣＬＫ１が高論理レベルを有する場合には、時点ＴＰ１とＴＰ２との間のクロック信号ＣＬＫ１の最終区分ＴＬＡＳＴ１はクロック信号ＣＬＫ１の一周期ＴＣＫの半分より小さいことを意味するため、区分ＴＬＡＳＴ１を計数する必要はない。このとき、ダブルエッジ検出回路４２０により出力される制御信号ＣＴＬは、例えば低論理レベルを有する。

クロック信号ＣＬＫ２を例として取ると、時点ＴＰ２において、クロック信号ＣＬＫ２は低レベルを有する。即ち、時点ＴＰ１とＴＰ２との間のクロック信号ＣＬＫ２の最終区分ＴＬＡＳＴ２はクロック信号ＣＬＫ１の一周期の半分以上であるため、区分ＴＬＡＳＴ２に従って計数動作を実行することができる。

このように、入力信号ＳＩＮの立上りエッジＲＥが検出されるときに計数動作を実行するのに加えて、入力信号ＳＩＮの立下りエッジＦＥに対応するクロック信号の論理レベルを更に決定し、計数動作を実行するかどうかを決定することができる。このようにすると、ＴＤＣ４００の計数精度を効果的に向上させることができる。

本発明のいくつかの実施形態では、上述のダブルエッジ検出回路は図１及び図２の実施形態に適用することもできる。図６を参照すると、図６は本発明の別の実施形態による高分解能ＴＤＣのブロック略図である。本実施形態のＴＤＣ６００は図１の実施形態のアーキテクチャに基づいており、その動作の詳細は上記の実施形態に類似するため、その詳細は省略する。本実施形態のＴＤＣ６００は更にダブルエッジ検出回路６４０及び６５０を含む。ダブルエッジ検出回路６４０はカウンタ６１０に結合され、ダブルエッジ検出回路６５０は基準値発生器６２０に結合される。ダブルエッジ検出回路６４０はクロック信号ＣＬＫの論理レベルを入力信号ＳＩＮの立上りエッジ及び立下りエッジで検出し、クロック信号ＣＬＫの検出論理レベルに応答して制御信号ＣＴＬ１を発生するため、カウンタ６１０は制御信号ＣＴＬ１に従って計数動作を実行するかどうかを決定する。例えば、ダブルエッジ検出回路６４０は制御信号ＣＴＬ１をカウンタ６１０のイネーブル端子に供給してカウンタ６１０の動作を制御し、パルス幅ＰＷ１を計算する精度を効果的に改善することができる。ダブルエッジ検出回路６４０は、例えばＤ型フリップフロップで実装される。

他方、ダブルエッジ検出回路６５０はクロック信号ＣＬＫの論理レベルをルーラー信号ＳＲＵの立上りエッジ及び立下りエッジで検出し、クロック信号ＣＬＫの検出論理レベルに応答して制御信号ＣＴＬ２を発生するため、基準値発生器６２０は制御信号ＣＴＬ２に従って計数動作を実行するかどうかを決定することができる。例えば、ダブルエッジ検出回路６５０は制御信号ＣＴＬ２を基準値発生器６２０内のカウンタのイネーブル端子に供給してそのカウンタの動作を制御し、基準値Ｒを計算する精度を効果的に改善することができる。ダブルエッジ検出回路６５０は、例えばＤ型フリップフロップで実装される。

要するに、本発明の実施形態では、環境変化に起因する計数精度への影響を除去し、良好なエネルギー使用率を達成するために、ルーラー信号に基づいて発生される基準値を用いてクロック信号の周波数変化を表し、入力信号のパルス幅と基準値を比較してその相対的比率を計算する。更に、本発明の実施形態では、入力信号の立下りエッジに対応するクロック信号の論理レベルを検出し、計数動作を入力信号に対して実行するかどうかを決定することによって、計数精度が効果的に改善される。このように、本発明のＴＤＣは高い分解能の要件を達成することができる。

本発明は電子装置に使用される時間−ディジタル変換器を対象とする。

１００，２００，４００，６００ 時間−ディジタル変換器（ＴＤＣ）
１１０，２１０，２２２，２３４，２３６，４３０，６１０ カウンタ
１２０，６２０ 基準値発生器
１３０，６３０ 比較器
２２４ ラッチ
２２６ 遅延回路
２３２ 比較回路
２４０，２５０ ＡＮＤゲート
４２０，６４０，６５０ ダブルエッジ検出回路
ＢＵＦ１，ＢＵＦ２，ＢＵＦ３ バッファ
ＣＬＫ，ＣＬＫ１，ＣＬＫ２ クロック信号
ＣＫ クロック入力端子
ＣＯＭＰ 比較結果
ＣＲＥ 計数結果
ＣＴＬ，ＣＴＬ１，ＣＴＬ２ 制御信号
ＣＴＲＥＳ カウンタリセット信号
ＥＮ イネーブル端子
Ｆ 分数部分
ＦＥ 立下りエッジ
ＬＡＴＥＮ ラッチイネーブル信号
ＯＷ１，ＰＷ２，ＰＷ２１，ＰＷ２２ パルス幅
Ｐ１，Ｐ２，Ｐ３ パルス
Ｑ 商
Ｒ，Ｒ１，Ｒ２ 基準値
ＲＥ 立上りエッジ
ＲＮ リセット端子
ＳＩＮ 入力信号
ＳＲＵ ルーラー信号
Ｔ１，Ｔ２，ＴＳ，ＴＬＡＳＴ１，ＴＬＡＳＴ２ 区分
ＴＰ１，ＴＰ２ 時点
ＴＣＫ 周期

Claims (12)

1. 入力信号の第１のパルス幅を計算するために前記入力信号をクロック信号に基づいてサンプリングする第１のカウンタと、
   基準値を発生するためにルーラー信号を前記クロック信号に基づいてサンプリングする基準値発生器と、
   前記第１のカウンタと前記基準値発生器とに結合され、計数結果を発生するために前記入力信号の前記第１のパルス幅と前記基準値とを比較する比較器とを備え、
   前記入力信号の前記第１のパルス幅と前記基準値とを比較してその相対的比率を計算し、
   前記クロック信号の周波数は前記ルーラー信号の周波数より大きく、前記ルーラー信号の周波数は前記入力信号の周波数より大きい、
   高分解能の時間−ディジタル変換器。
2. 前記基準値発生器は、前記ルーラー信号の第２のパルス幅を計算するために前記ルーラー信号を前記クロック信号に基づいてサンプリングし、前記基準値を発生させるために前記第２のパルス幅を前記ルーラー信号に基づいて周期的にラッチするように構成されている、請求項１に記載の高分解能の時間−ディジタル変換器。
3. 前記基準値発生器は、
   前記ルーラー信号の前記第２のパルス幅を計算するために前記ルーラー信号を前記クロック信号に基づいてサンプリングするとともに、前記ルーラー信号の反転信号に基づいてリセット動作を実行する第２のカウンタと、
   前記第２のカウンタと前記比較器との間に結合され、前記ルーラー信号の前記第２のパルス幅を前記基準値として機能するように送信することを決定する、即ち前記ルーラー信号の前記第２のパルス幅をラッチして前記基準値を前記ルーラー信号の論理レベルに基づいて発生することを決定する、ラッチと、
   を備える、請求項２に記載の高分解能の時間−ディジタル変換器。
4. 前記基準値発生器は更に、
   前記第２のカウンタと前記ラッチとに結合され、前記ルーラー信号を受信し、その後前記ルーラー信号をラッチしてラッチイネーブル信号及びカウンタリセット信号をそれぞれ発生する遅延回路を備え、前記遅延回路は前記ラッチイネーブル信号を前記ラッチのイネーブル端子に出力し、前記カウンタリセット信号を前記第２のカウンタのリセット端子に出力するように構成されている、請求項３に記載の高分解能の時間−ディジタル変換器。
5. 前記遅延回路は互いに直列に結合された第１のバッファ及び第２のバッファを備える、請求項４に記載の高分解能の時間−ディジタル変換器。
6. 前記ルーラー信号の前記第２のパルス幅は所定の容量変化に従って決定されるように構成されている、請求項２に記載の高分解能の時間−ディジタル変換器。
7. 前記比較器は、
   前記第１のカウンタと前記基準値発生器とに結合され、前記基準値と前記第１のパルス幅とを比較して比較結果を出力する比較回路と、
   前記比較回路に結合され、前記第１のパルス幅に対して前記基準値によって除算演算を実行することによって得られた商を発生するために前記比較結果を計数する第３のカウンタと、
   前記比較回路と前記基準値発生器とに結合され、前記第１のパルス幅に対して前記基準値によって除算演算を実行することによって得られた余りが０でないときイネーブルされる第４のカウンタとを備え、
   前記第４のカウンタがイネーブルされたとき、前記第４のカウンタは前記余りを前記基準値と比較することによって前記計数結果の分数部分を決定するように構成されている、請求項１に記載の高分解能の時間−ディジタル変換器。
8. 前記第１のカウンタは前記比較回路により出力される比較結果に基づいてリセット動作を実行するように構成されている、請求項７に記載の高分解能の時間−ディジタル変換器。
9. 前記第１のカウンタに結合され、前記クロック信号及び前記入力信号を受信し、第１のサンプリング結果を出力し前記第１のカウンタのクロック入力端子に供給する第１のＡＮＤゲートと、
   前記基準値発生器に結合され、前記クロック信号及び前記ルーラー信号を受信し、第２のサンプリング結果を出力し前記基準値発生器のクロック入力端子に供給する第２のＡＮＤゲートと、
   を更に備える、請求項１に記載の高分解能の時間−ディジタル変換器。
10. 前記第１のカウンタに結合され、前記入力信号の立上りエッジ及び立下りエッジに基づいて前記クロック信号の第１の論理レベルを検出し、前記クロック信号の検出した第１の論理レベルに応答して第１の制御信号を発生する第１のダブルエッジ検出回路を更に備え、前記第１のカウンタは前記第１の制御信号に基づいて計数動作を実行するかどうかを決定するように構成されている、請求項１に記載の高分解能の時間−ディジタル変換器。
11. 前記基準値発生器に結合され、前記ルーラー信号の立上りエッジ及び立下りエッジに基づいて前記クロック信号の第２の論理レベルを検出し、前記クロック信号の検出した第２の論理レベルに応答して第２の制御信号を発生する第２のダブルエッジ検出回路を更に備え、前記基準値発生器は前記第２の制御信号に基づいて計数動作を実行するかどうかを決定するように構成されている、請求項１０に記載の高分解能の時間−ディジタル変換器。
12. 前記ダブルエッジ検出回路はＤ型フリップフロップであり、前記Ｄ型フリップフロップのクロック入力端子は前記入力信号を受信し、前記Ｄ型フリップフロップの信号入力端子は前記クロック信号を受信し、前記Ｄ型フリップフロップの出力端子は前記制御信号を前記カウンタのイネーブル端子に出力するように構成されている、請求項１０に記載の高分解能の時間−ディジタル変換器。