TWI466449B

TWI466449B - 訊號生成裝置及頻率合成器

Info

Publication number: TWI466449B
Application number: TW101111439A
Authority: TW
Inventors: Kazuo Akaike; Tsukasa Kobata
Original assignee: Nihon Dempa Kogyo Co
Priority date: 2011-03-31
Filing date: 2012-03-30
Publication date: 2014-12-21
Also published as: CN102739249A; JP5549700B2; US8395429B2; US20120249196A1; TW201246796A; CN102739249B; JP2012217171A

Description

訊號生成裝置及頻率合成器

發明領域

本發明係關於一種訊號生成裝置及頻率合成器。

發明背景

作為標準訊號產生器之一，已知有一種使用PLL(Phase Locked Loop，鎖相迴路)之頻率合成器，作為其應用例如可列舉移動電台中之局部振盪部、無線通訊機器之測試用訊號源或廣播機器等。於通訊領域中應用頻率合成器之情形時，較理想的是為避免與其他頻道之干擾而要求雜訊較少，且於電波過密化之狀況下可將頻率設定地儘量細微。

因此，本案申請人為滿足此種要求而開發電路構成簡單之頻率合成器，且此技術業已揭示於專利文獻1等中。例如於專利文獻1之方法中，將電壓控制振盪器之輸出訊號進行A/D(類比/數位)轉換，處理其數位訊號後進行D/A轉換，且將所得之類比訊號作為控制電壓而輸入至電壓控制振盪器。

然而，此種裝置存在如下問題，由於進行A/D(類比/數位)轉換後處理其數位訊號而進行D/A轉換，故雜散特性(spurious characteristic)之良好化存在限度，且由於進行A/D、D/A此兩個轉換，故而難以實現充分之電路之簡化。

於專利文獻2中揭示有如下方法，即，生成與數位資料相應之頻率之三角波，使用比較器求出類比之三角波之跨零時序而獲得與三角波之頻率對應之頻率的脈波訊號。於該技術中，係對數位資料進行D/A轉換之後，對類比之三角波進行線性插值。線性插值之目的在於，因類比之三角波於跨越零點之時序之精度無法高於數位訊號之採樣時序之精度，故而將跨零時序固定為與頻率相應的時序(段落0019~0023)。然而，使用該訊號產生器生成參照訊號而組合PLL之情形中，由於無法準確地檢測三角波之跨零，故而無法充分減少相位雜訊。

若總結以上內容，則要求製作電路構成簡單之頻率合成器，並且例如構建應對此要求之頻率合成器時，亦要求針對用於參照訊號等之基準訊號例如時鐘訊號以簡單電路構成生成低雜訊之優質訊號。

[先前技術文獻] [專利文獻]

[專利文獻1]日本專利特開2007-74291號公報

[專利文獻2]日本專利特開平5-206732號公報

[發明概要]

本發明係於此種狀況之下形成者，本發明之目的在於提供一種能夠生成可利用於例如頻率合成器之參照訊號等的低雜訊之頻率訊號之技術。本發明之其他目的在於提供一種於使用PLL之頻率合成器中、構成簡單且雜散特性良好之頻率合成器。

本發明之訊號生成裝置係基於鋸齒狀之積分波形跨過預定之閾值的時序而輸出脈波訊號者，其特徵在於包括：時鐘源，其輸出時鐘訊號；積分波形生成部，其輸入有具與設定頻率相應之數位值之數位訊號，且基於上述時鐘訊號而對該數位值進行積分，藉此生成鋸齒狀之積分波形；時鐘資訊輸出部，其輸出前端時鐘訊號及後方時鐘訊號，該前端時鐘訊號及後方時鐘訊號係分別讀出於自上述積分波形生成部輸出之上述數位值於一方向上變化的區域內，包含預定之閾值前後之數位值的等間隔之奇數個數位值列之前端之數位值及最後部之數位值者；電路部，其輸出與上述前端之數位值和閾值之差分、及最後部之數位值和上述閾值之差分之比率相應的係數值；使用比率決定部，其基於上述係數值，輸出與僅預定時間被視作上述積分波形之數位值變成上述閾值之時刻的前端時鐘訊號及後方時鐘訊號之使用比率相對應之訊號；時鐘選擇部，其僅於預定時間內，藉由自上述使用比率決定部輸出的使用比率所對應之訊號而選擇自上述時鐘資訊輸出部輸出之前端時鐘訊號及後方時鐘訊號之一方並予以輸出；以及訊號輸出部，其針對自該時鐘選擇部輸出之每個時鐘訊號進行雙態觸變，且輸出經雙態觸變所得之脈波訊號。

上述預定之閾值例如為零。

若列舉具體例，則將讀出前端之數位值及最後部之數位值之時鐘訊號分別設為P1及P3、將讀出奇數個之數位值列之中央之數位值的時鐘訊號設為P2時，上述時鐘資訊輸出部構成為輸出時鐘訊號P1及P3，於上述使用比率決定部中，僅預定時間被視作上述積分波形之數位值變成上述閾值之時刻的前端時鐘訊號及後方時鐘訊號分別為時鐘訊號P1及P3。

又，上述時鐘選擇部構成為根據作為選擇訊號之脈波訊號之訊號位準為「H」及「L」之一方選擇前端時鐘訊號，且根據另一方而選擇後方時鐘訊號，上述使用比率決定部係輸出佔空比之平均變成與上述閾值之前一個數位值及後一個數位值之比率對應的值、且形成上述選擇訊號之PWM脈波列之△Σ電路。

本發明之頻率合成器係將自電壓控制振盪器輸出之頻率訊號經由分頻器而反饋至相位比較部，藉由相位比較部對反饋之頻率訊號與和設定頻率對應的參照頻率訊號進行比較，且將此比較結果輸入至上述電壓控制振盪器者，其特徵在於：作為上述參照頻率訊號係使用自本發明之訊號生成裝置輸出之訊號。

本發明係著眼於基於由數位訊號形成之鋸齒形波之預定之閾值例如檢測出跨零點時之時鐘來生成例如使用PLL 之頻率合成器所使用之參照頻率訊號時，由於數位值為分散值故而數位值並不限於變成上述閾值。因此，於上述數位值逐漸變化之區域內係以與數位值跨過上述閾值之前一個數位值及後一個數位值之比率對應的比率，使用上述閾值之前後之2個時鐘訊號。因此，若與一律使用上述閾值之前一個或後一個時鐘訊號之方法相比，可獲得低雜訊之頻率訊號。而且，若利用該頻率訊號構成頻率合成器，則有雜散特性得以改善之效果。

圖式簡單說明

第1圖係表示本發明之頻率合成器之實施形態之全體構成的方塊圖。

第2圖係表示積分波形生成部之電路之方塊圖。

第3圖係表示積分波形生成部之動作之說明圖。

第4圖係表示積分波形生成部之輸出波形之波形圖。

第5圖係表示跨零資訊輸出部之方塊圖。

第6圖係表示作為積分波形之鋸齒形波於零點交叉之情形的說明圖。

第7圖係表示作為積分波形之鋸齒形波於零點交叉之情形的說明圖。

第8(a)~(c)圖係用以說明與作為積分波形之鋸齒形波之跨零時之前一個數位值及後一個數位值之比率對應的係數值之說明圖。

第9圖係將第1圖所示之一部分電路要素與構成鋸齒形波之數位資料建立關聯而表示的說明圖。

第10圖係表示時鐘選擇部之電路圖。

第11圖係表示根據與作為積分波形之鋸齒形波之跨零時之前一個數位值及後一個數位值之比率對應的係數值，選擇時鐘訊號P1、P3之情形之時序圖。

第12圖係僅時鐘訊號P1作為跨零之時序被捕捉時之頻率特性與本發明之頻率特性進行比較而表示的特性圖。

用以實施發明之形態

若對將本發明之訊號生成裝置應用於頻率合成器之實施形態進行說明，則第1圖係表示該實施之全體構成之方塊圖，1係積分波形生成電路部。該積分波形生成電路部1構成為具有將與輸入之數位值(頻率資料)相應之頻率之鋸齒形波以數位資料輸出的功能，且如第2圖所示，構成為於加算部11之後段設置正反器電路12，藉由加算部11將正反器電路12之輸出與輸入值相加。正反器電路12中自時鐘產生源10輸入有時鐘訊號，且根據時鐘訊號之輸入之時序而輸出來自加算部11之輸入資料。時鐘訊號之頻率於作為由輸出之數位值群所特定之鋸齒形波之頻率例如欲獲得5 MHz之情形時，例如設為20 MHz左右。

關於積分波形生成電路部1之動作，為便於說明列舉利用4位元之數位值動作之情形為例，一面參照第3圖一面進行說明。數位值係作為「2」之補數而處理，例如令為輸入至該電路部1之頻率資料的輸入值例如為「0001」，則將加算部11與輸入值相加而使得加算值漸漸增加，而加算值變成「0111」，繼而若輸入「0001」則變成「1000」，十進制值變成負值。因此，輸入至正反器電路12之時鐘訊號之脈波編號(方便起見設為編號)、頻率資料(輸入值)、輸出值之關係變成如第3圖所示者，且如第4圖所示，輸出波形變成作為輸入值之積分波形之鋸齒形波。而且，該鋸齒形波之頻率係根據作為設定之頻率資料之輸入值而決定，故該頻率資料如下所述變成決定訊號產生器之設定頻率的資料。然而，積分波形生成電路部1之數位訊號係以4位元進行說明，但實際上係使用例如32位元之訊號。

於積分波形生成電路部1之後段設有跨零資訊輸出部2，且於該跨零資訊輸出部2之後段設有作為使用比率決定部之△Σ電路3及訊號選擇部4。為便於理解，於說明跨零資訊輸出部2、△Σ電路3及訊號選擇部4之構成之前，對使用該等電路之目的、作用進行敍述。

若將讀出構成自積分波形生成電路部1輸出之鋸齒形波之數位值逐漸變化之區域內，數位值之符號自負反轉為正之跨零時之前一個數位值的時鐘訊號設為P1，跨零時之後一個數位值之時鐘訊號設為P2，且將較上述時鐘訊號P1延遲2個時鐘之時鐘訊號設為P3，則時鐘訊號P1~P3與鋸齒形波之數位值之關係係如第6圖所示般表示。再者，上述鋸齒形波之實際之波形圖係對應各數位值而呈階段狀變化。

第3圖所示之例中之鋸齒形波由於輸入至積分波形生成電路部1之作為頻率設定資料的輸入值(數位值)為「1」(0001)，故十進制值逐次增加「1」，因此每當鋸齒形波重複時存在數位值變成作為第1閾值之「1」之時序。然而，於上述輸入值為「3」(0011)之情形時，數位值係例如於「-7」、「-4」、「-1」、「2」之狀況中漸漸增加，故準確之跨零點、即檢測「0」之時鐘訊號變得不存在。

另一方面，輸入至積分波形生成電路部1之頻率設定資料係用以最終設定自下述電壓控制振盪器輸出之頻率的設定訊號。例如若自時鐘產生源10輸出之時鐘訊號之頻率為16 MHz，則若頻率設定資料設為「1」則鋸齒形波之頻率變成1 MHz(參照第3圖)，若頻率設定資料設為「2」則鋸齒形波之頻率變成2 MHz。第3圖之例係說明用之示意性一例，實際上數位訊號係由例如32位元構成，數位值很少採用「0」。

因此，於大多情形時，數位值自負轉向正時會跨過「0」，故無法檢測準確的跨零點。該情形時，考慮將作為讀取跨越零之前一個數位值之時鐘訊號的P1視作跨零點，但若如此就頻率合成器之雜散特性而言難以獲得良好之特性。因此，於本實施形態中，係將時鐘訊號P1與P3之其中一者視作跨零點，基於P1中之數位值(於P1讀出之數位值)與P2中之數位值，決定作為跨零點處理之時鐘訊號P1與P3之使用比率、亦即，使用時鐘訊號P1作為跨零點之態樣、與使用時鐘訊號P2作為跨零點之態樣的選擇比率。再者，以下之說明中將與時鐘訊號P1(P2、P3)對應之數位值之表現簡稱為「P1(P2、P3)之值」。

即，由於頻率設定資料為已決定者，故第7圖中當P2 為作為第1閾值之「0」時之P1之值係預先已知。為便於說明若將此時之P1之值設為作為第2閾值之「-50」，則若P1之值為「-50」，準確之跨零點係處於時鐘訊號P1與P3之中間位置。此時之時鐘訊號P1與P3之使用比率為50%，預定時間內作為跨零脈波使用之時鐘訊號P1之數與時鐘訊號P3之數變成1：1。更一般而言，如第7圖所示若將上述使用比率設為α，則P1之值為Y時，係以α=1-(Y/Ym)表示。Ym係P3為跨零點時之P1之值，Y為0.5Ym時，α為0.5(50%)。又，當Y為0時α變成1(100%)，該情形時預定時間內作為跨零脈波使用之時鐘訊號變成僅P1。又，Y為Ym/3時α變成2/3(66.7%)，該情形時預定時間內作為跨零脈波使用之時鐘訊號P1之數與時鐘訊號P3之數變成2：1。

第8圖係將P1~P3之值及時間上之位置、與時鐘訊號P1、P3之使用比率(%)之一例建立關聯而表示之圖。如此當時鐘訊號P2為跨零點時(P2之值為0時)，既定時間內時鐘訊號P1、P3各使用一半，自該狀態起P1之值越接近0則時鐘訊號P1之使用次數越增加。即，即便無法獲得準確的跨零點，既定時間內P1之值與P2之值之比率亦不會過於變動，因此若將既定時間內視作跨零點之數位值之值平均，則推測變成接近0之值。該推測根據下述實驗例而被證明為係恰當的。

若對進行此種所謂跨零點之模擬處理之電路部分予以說明，則跨零資訊檢測部2如第5圖所示般具備P1檢測部21。該P1檢測部21係用以檢測出構成鋸齒形波之數位值變成第2閾值以上之時序者，且構成為對上述數位值與第2閾值進行比較，當數位值自小於第2閾值之值變成第2閾值以上之值時輸出P1檢測脈波。第2閾值如上述般係當P2為作為第1閾值之「0」時之P1之值，於下述第7圖之例中相當於Ym/2。以此方式設定第2閾值之理由在於，P1係存在於第2閾值與第1閾值之間。

第5圖中22係用以輸出作為跨零點之候補之2個時鐘訊號P1、P3的電路部，且包含：取得跨零檢測脈波與時鐘訊號之AND之2個AND電路22a、22b；以及使輸入至一方之AND電路22b之跨零檢測脈波延遲2個時鐘的延遲電路22c。

又，221係將上述跨零檢測脈波作為鎖存賦能訊號且將鋸齒形波資料(數位值)作為P1之值而輸出的正反器電路，223係將藉由延遲電路222使上述跨零檢測脈波延遲1個時鐘後之脈波作為鎖存賦能訊號，且將鋸齒形波資料作為P2之值輸出的正反器電路。於本實施形態中僅使用P1之值求出比率α，但例如鋸齒形波之週期未知時即相互連續之數位值之分散值未知的情形時，由於P1之值之下一P2之值未知，故P2之值亦為必需。

返回至第1圖中，將藉由跨零資訊輸出部2所得之P1之值，取入至演算時鐘訊號P1、P3之使用比率之α的電路部24，藉由該電路部24而進行上述演算(α=1-(Y/Ym))。△Σ電路3係獲取上述作為使用比率之α，僅於預定時間內輸出佔空比之平均值變成α之PWM(脈寬調制)脈波列的電路部分。又，△Σ電路3獲取使用比率α，藉由△Σ調制而生成P1、 P3之比率，藉此減少附近量化雜訊。30係參數輸出部，其係輸出上述電路部24及△Σ電路3所需之參數、△Σ電路3之回饋增益(根據頻率而可變)的部分。再者，上述電路部24亦可作為跨零資訊輸出部2之一部分而處理。

訊號選擇部4具有如下功能，即，將自跨零資訊檢測部2輸出之時鐘訊號P1、P3中，根據自△Σ電路3輸出之P1、P3選擇訊號選擇其中一者且視作跨零點的時鐘訊號之列(模擬跨零點之列)輸出。第9圖係將構成鋸齒形波之數位資料與△Σ電路3及訊號選擇部4建立關聯而表示之說明圖。訊號選擇部4包含：AND電路41，其取得脈波訊號P1與來自△Σ電路3之訊號之AND條件；AND電路42，其取得脈波訊號P3與藉由反相電路43使來自△Σ電路3之訊號反轉後所得之訊號的AND條件；及OR電路44，其取得該等AND電路41、42之OR條件。

於訊號選擇部4之後段設有參照訊號生成部5，該參照訊號生成部5生成作為下述PLL使用之參照頻率訊號的參照訊號。該參照訊號生成部5具有如下功能，即，將根據自訊號選擇部4輸出之被視作跨零點之脈波訊號而經雙態觸變後之脈波作為參照訊號輸出。

於參照訊號生成部5之後段設有構成PLL之相位比較部61、低通濾波器(LPF，Low-Pass Filter)62、電壓控制振盪器(VCO，voltage controlled oscillator)63、及分頻電路64。

此處，已對第1圖之電路之一部分之作用進行了詳細說明，將上述實施形態之全體作用簡單匯總後進行敍述。自該頻率合成器欲獲得之頻率之設定係藉由未圖示之設定部進行，自該設定部將與設定頻率相應的頻率資料輸入至積分波形生成部1，例如，如第4圖及第6圖中模式性之例所示般，生成包含數位訊號之鋸齒形波。該鋸齒形波係用以決定下述PLL中之相位者。而且，根據來自時鐘產生源10之時鐘訊號，藉由跨零資訊輸出部2讀出形成鋸齒形波之數位值，且輸出讀出於上述數位值逐漸變化之區域內正、負符號反轉之跨零時、該例中係自負反轉為正之跨零時之前一個數位值的時鐘訊號P1、以及較該時鐘訊號P1延遲2個時鐘之時鐘訊號P3。又，自跨零資訊輸出部2輸出由時鐘訊號P1讀出之數位值(P1之值)。

進而，基於P1之值，如業已使用第7圖及第8圖等詳細敍述般，決定被視作跨零點之時鐘訊號P1及P3以何種比率使用，且輸出與該比率(使用比率)對應之P1、P3選擇訊號。該一系列決定係藉由電路部24及△Σ電路3而進行。

第11圖係將自跨零資訊檢測部2輸出之時鐘訊號P1及P3、自△Σ電路3輸出之PWM脈波列、及由參照生成部5生成之參照訊號建立關聯而表示的時序圖。再者，受到紙面之限制，時間軸之長度係模式性大小。如第10圖中對訊號選擇部4之所示般，根據△Σ電路3之輸出之「H」而選擇時鐘訊號P1，且根據△Σ電路3之輸出之「L」而選擇時鐘訊號P3。因此，當上述使用比率為50%(α為0.5)時根據△Σ電路3之輸出而輸出佔空比50%之脈波列，交替選擇時鐘訊號P1、P2。

又，上述使用比率為66.7%時之時鐘訊號之選擇之狀況實際上難以表示，故繪出根據△Σ電路3之輸出而輸出佔空比為2/3之脈波者。該情形時，時鐘訊號P1被選擇2次，時鐘訊號P2被選擇1次。實際上，根據PWM脈波列進行選擇之後，設定時間內之時鐘訊號P1與P2之選擇次數變成2：1。如上所述，係以較短設定時間內準確的跨零點並不過於變化作為前提而進行此種處理。

而且，根據所選擇之時鐘訊號P1或P2之脈波列進行雙態觸變而獲得參照訊號，藉由相位比較部61對自電壓控制振盪器63經由分頻電路64而發送之頻率訊號與該參照訊號的相位進行比較，其結果變成電壓控制振盪器63之控制電壓而構成PLL迴路，且當PLL鎖住時，獲得由電壓控制振盪器63設定之頻率即頻率訊號。

根據上述實施形態，於使用PLL之頻率合成器中係基於作為數位訊號之頻率設定資料而生成鋸齒形波，且概略檢測該鋸齒形波之跨零點而生成參照訊號。因此，並不如先前之專利文獻1之方法般進行A/D轉換及D/A轉換，故電路構成簡化。而且，著眼於基於檢測出包含數位訊號之鋸齒形波之跨零點時之時鐘而生成使用PLL之頻率合成器所用之參照頻率訊號時，由於數位值為分散值故正負符號逆轉時數位值並不限於變成零。

因此，將讀出上述數位值逐漸變化之區域內正、負符號逆轉之跨零時之前後之數位值的時鐘訊號P1、P3作為模擬跨零點之候補，基於跨零時之正前、正後之數位值(其中若一方之值已知則另一方之值亦可知)，而決定時鐘訊號 P1、P3之使用比率。進而，推測若使時鐘訊號P1、P3之時序時間上平均，則取得接近準確的跨零點之時鐘，且藉由所選擇之時鐘訊號P1、P3進行雙態觸變而獲得參照訊號。因此，頻率合成器之輸出之雜散特性良好。

本發明中，亦可為鋸齒形波之數位值自正朝向負逐漸減少，該情形時數位值自正反轉為負之時刻變成跨零時。又，為決定時鐘訊號P1、P3之使用比率，上述之例中係使用P1之值，但亦可使用P2之值，還可為使用P1、P2之兩方之值例如求出該等之比的方法。

進而，作為被視作跨零點之時鐘訊號並不限於P1、P3，例如只要構成鋸齒形波之點(符號反轉之點除外)為滿足P1、P3之條件之部位則可為任意者。亦即，即便於鋸齒形波之資料自負變成正後一定個數之後的資料例如5個之後之資料設為P1，亦係與之前的實施形態實質上相同。該情形時例如若構成資料之數位值為零，則P1、P3之脈波分別使用50%。又，針對P1而言若為奇數個之後之脈波，則由於資料係位於兩脈波之正中故亦可使用例如P1、P5之組。

換言之，本發明係採用每當鋸齒形波取某個值(第1閾值)時自訊號輸出部輸出脈波訊號之方法，故第1閾值並不限於零。例如，第5圖所示之P1檢測部21亦可作為跨零檢測部(檢測數位值自負變成正時、例如MSB自1變成0時之檢測部)而構成。該情形時，如將P3之時鐘之下一時鐘設為P4，則係使用例如P2、P3、P4之3個時鐘，P2變成前端時鐘訊號，P4變成最後部時鐘訊號。而且，例如若將形成鋸齒形波之前後之數位值之差設為「50」，則第1閾值為「50」，第2閾值為零。又，例如若已知P2之值，則可知P2與第2閾值之差分、及P4與第2閾值之差分，故可決定比率α。

作為跨零檢測部21，可使用當鋸齒形波資料(鋸齒形波之數位值)超過零以外之閾值時輸出脈波之電路。該情形時，若使時間軸偏移則亦與檢測跨零實質上相同。

又，例如使用40 MHz之時鐘而如上述實施形態般使用作為前端時鐘訊號之P1與作為後方時鐘訊號之P3者，係與使用80 MHz之時鐘將連續排列5個之P1至P5為止之時鐘訊號中的P1、P5分別作為前端時鐘訊號及後方時鐘訊號者實質上相同。因此，為輸出分別讀出等間隔之奇數個數位值列之前端之數位值及最後部之數位值的前端時鐘訊號及後方時鐘訊號，上述數位值列之數並不限於3個，亦可為5個以上。

[實施例]

為確認本發明之效果，於使用第1圖所示之電路之情形時(實施例)、與僅使用時鐘訊號P3作為跨零點之情形時(比較例)分別檢查自參照訊號生成部5所得之頻率訊號之雜散特性。參照訊號生成部5係由DDS(Direct Digital Synthesizer，直接數位合成器)構成，設定輸出頻率為312.5 kHz。再者，後者之比較例係使第1圖所示之電路中停止△Σ電路3而進行。第12圖係表示雜散特性之圖，A係實施例、B係比較例。根據該結果可知，根據本發明可獲得良好雜散特性。

1‧‧‧積分波形生成電路部

2‧‧‧跨零資訊輸出部

3‧‧‧△Σ電路部

4‧‧‧訊號選擇部

5‧‧‧參照生成部

10‧‧‧時鐘產生源

11‧‧‧加算部

12‧‧‧正反器電路

21‧‧‧跨零檢測部

22‧‧‧輸出時鐘訊號P1、P3之電路部

22a‧‧‧AND電路

22b‧‧‧AND電路

22c‧‧‧延遲電路

23‧‧‧P1值輸出部

24‧‧‧電路部

30‧‧‧參數輸出部

41‧‧‧AND電路

42‧‧‧AND電路

43‧‧‧反相電路

44‧‧‧OR電路

61‧‧‧相位比較部

62‧‧‧低通濾波器

63‧‧‧電壓控制振盪器

64‧‧‧分頻電路

221‧‧‧正反器電路

222‧‧‧延遲電路

223‧‧‧正反器電路

P1、P2、P3‧‧‧時鐘訊號