JPH11150479A - パルス幅信号変換回路 - Google Patents
パルス幅信号変換回路Info
- Publication number
- JPH11150479A JPH11150479A JP31368297A JP31368297A JPH11150479A JP H11150479 A JPH11150479 A JP H11150479A JP 31368297 A JP31368297 A JP 31368297A JP 31368297 A JP31368297 A JP 31368297A JP H11150479 A JPH11150479 A JP H11150479A
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- Japan
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- pulse width
- width signal
- clock
- timing
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Abstract
(57)【要約】
【課題】 画一的にかつ確実にパルス幅信号を変換可能
なパルス幅信号変換回路を提供することを目的とする。 【解決手段】 ロード信号発生回路１０２によってＰＷ
Ｍ信号Ｄｉに相当する周期で計数期間を規定するタイミ
ングパルスを生成して、該タイミングパルスの立上がり
エッジのタイミングでアップ／ダウンカウンタ１０１を
リセットした後、ＰＷＭ信号Ｄｉがクロックをアップカ
ウントまたはダウンカウントし、シフトレジスタ１０４
によってアップ／ダウンカウンタ１０１の出力をｎビッ
ト右シフトする。
なパルス幅信号変換回路を提供することを目的とする。 【解決手段】 ロード信号発生回路１０２によってＰＷ
Ｍ信号Ｄｉに相当する周期で計数期間を規定するタイミ
ングパルスを生成して、該タイミングパルスの立上がり
エッジのタイミングでアップ／ダウンカウンタ１０１を
リセットした後、ＰＷＭ信号Ｄｉがクロックをアップカ
ウントまたはダウンカウントし、シフトレジスタ１０４
によってアップ／ダウンカウンタ１０１の出力をｎビッ
ト右シフトする。
Description
【０００１】
【発明の属する技術分野】本発明は、パルス幅信号をパ
ラレルのデジタルデータに変換するパルス幅信号変換回
路に係り、特に、パルス幅信号を生成するためのクロッ
クと該パルス幅信号をパラレルのデジタルデータに変換
するためのクロックとの間に差があっても画一的にかつ
確実に変換可能なパルス幅信号変換回路に関する。
ラレルのデジタルデータに変換するパルス幅信号変換回
路に係り、特に、パルス幅信号を生成するためのクロッ
クと該パルス幅信号をパラレルのデジタルデータに変換
するためのクロックとの間に差があっても画一的にかつ
確実に変換可能なパルス幅信号変換回路に関する。
【０００２】
【従来の技術】従来より、パルス幅変調（以下、ＰＷＭ
（Pulse Wide Modulation ）と略記する）による信号伝
送は、ディジタルデータを簡単に伝えるために、しばし
ば用いられている。すなわち、ＰＷＭ信号を生成する側
では、生成用のクロックに基づき、データに比例した一
定周期のＰＷＭ信号を生成し、該ＰＷＭ信号を受け取っ
て使用する側では、これをＰＷＭ信号変換回路でパラレ
ルのデジタルデータに変換して使用する。従来のパルス
幅信号変換回路としては、例えば、図３に示すようなも
のがある。同図に示す従来のパルス幅変調変換回路は、
ロード信号発生回路３０２およびアップ／ダウンカウン
タ３０１を備えた構成である。図中、Ｄｉは入力される
ＰＷＭ信号であり、ＣＬＫは変換用のクロックでＰＷＭ
信号生成用のクロックに相当する周波数を持つものであ
る。ロード信号発生回路３０２では、ＰＷＭ信号Ｄｉに
相当するロード信号Ｌｄ（タイミングパルス）を生成す
る。また、アップ／ダウンカウンタ３０１では、ロード
信号ＬｄがカウンタのＬＤに供給されて、該ロード信号
Ｌｄのタイミングパルスの立上がりエッジのタイミング
でリセット（０値をロード）され、クロックＣＬＫを計
数する。この時、ＰＷＭ信号ＤｉがカウンタのＵ／Ｄに
供給されており、ＰＷＭ信号Ｄｉがハイレベルの時にク
ロックＣＬＫをアップカウントし、ＰＷＭ信号Ｄｉがロ
ウレベルの時にクロックＣＬＫをダウンカウントする。
すなわちアップ／ダウンカウンタ３０１の出力Ｄｏ’が
パラレルのデジタルデータとなる。
（Pulse Wide Modulation ）と略記する）による信号伝
送は、ディジタルデータを簡単に伝えるために、しばし
ば用いられている。すなわち、ＰＷＭ信号を生成する側
では、生成用のクロックに基づき、データに比例した一
定周期のＰＷＭ信号を生成し、該ＰＷＭ信号を受け取っ
て使用する側では、これをＰＷＭ信号変換回路でパラレ
ルのデジタルデータに変換して使用する。従来のパルス
幅信号変換回路としては、例えば、図３に示すようなも
のがある。同図に示す従来のパルス幅変調変換回路は、
ロード信号発生回路３０２およびアップ／ダウンカウン
タ３０１を備えた構成である。図中、Ｄｉは入力される
ＰＷＭ信号であり、ＣＬＫは変換用のクロックでＰＷＭ
信号生成用のクロックに相当する周波数を持つものであ
る。ロード信号発生回路３０２では、ＰＷＭ信号Ｄｉに
相当するロード信号Ｌｄ（タイミングパルス）を生成す
る。また、アップ／ダウンカウンタ３０１では、ロード
信号ＬｄがカウンタのＬＤに供給されて、該ロード信号
Ｌｄのタイミングパルスの立上がりエッジのタイミング
でリセット（０値をロード）され、クロックＣＬＫを計
数する。この時、ＰＷＭ信号ＤｉがカウンタのＵ／Ｄに
供給されており、ＰＷＭ信号Ｄｉがハイレベルの時にク
ロックＣＬＫをアップカウントし、ＰＷＭ信号Ｄｉがロ
ウレベルの時にクロックＣＬＫをダウンカウントする。
すなわちアップ／ダウンカウンタ３０１の出力Ｄｏ’が
パラレルのデジタルデータとなる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のパルス幅信号変換回路にあっては、ＰＷＭ信号を生
成するためのクロックと該ＰＷＭ信号をパラレルのデジ
タルデータに変換するためのクロックＣＬＫとで差があ
る場合、同じデータであっても異なる結果を生成してし
まうという問題点があった。本発明は、上記従来の問題
点に鑑みてなされたものであって、ＰＷＭ信号を生成す
るためのクロックと該ＰＷＭ信号をパラレルのデジタル
データに変換するためのクロックに差があっても画一的
にかつ確実に変換可能なパルス幅信号変換回路を提供す
ることを目的としている。
来のパルス幅信号変換回路にあっては、ＰＷＭ信号を生
成するためのクロックと該ＰＷＭ信号をパラレルのデジ
タルデータに変換するためのクロックＣＬＫとで差があ
る場合、同じデータであっても異なる結果を生成してし
まうという問題点があった。本発明は、上記従来の問題
点に鑑みてなされたものであって、ＰＷＭ信号を生成す
るためのクロックと該ＰＷＭ信号をパラレルのデジタル
データに変換するためのクロックに差があっても画一的
にかつ確実に変換可能なパルス幅信号変換回路を提供す
ることを目的としている。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１に係るパルス幅信号変換回路はパ
ルス幅信号に相当する周期のタイミングパルスを生成す
るタイミング生成回路と、前記パルス幅信号を生成する
ためのクロックに相当する周波数より２n （ｎは整数）
倍早いクロックと、前記タイミングパルスの立上がりエ
ッジのタイミングでリセットされ、前記パルス幅信号が
２n 倍早いクロックでアップカウントまたはダウンカウ
ントするアップ／ダウンカウンタと、前記アップ／ダウ
ンカウンタの出力をｎビット右シフトするシフト手段
と、とを具備するものである。また、請求項２に係るパ
ルス幅信号変換回路は、パルス幅信号に相当する周期の
タイミングパルスを生成するタイミング生成回路と、前
記パルス幅信号を生成するためのクロックに相当する周
波数より２m 倍（ｍは整数）して２m 逓倍クロックを生
成する逓倍回路と、前記タイミングパルスの立上がりエ
ッジのタイミングでリセットされ、前記パルス幅信号
が、それぞれ前記２m 逓倍クロックでアップカウントま
たはダウンカウントするアップ／ダウンカウンタと、前
記アップ／ダウンカウンタの出力をｍビット右シフトす
るシフト手段とを具備するものである。 本発明の請求
項１に係るパルス幅信号変換回路では、タイミング生成
回路によってパルス幅信号に相当する周期で計数期間を
規定するタイミングパルスを生成し、該タイミングパル
スの立上がりエッジのタイミングでアップ／ダウンカウ
ンタをリセットした後、アップ／ダウンカウンタにおい
て、パルス幅信号をアップカウントまたはダウンカウン
トして、シフト手段によってアップ／ダウンカウンタの
出力をｎビット右シフトする。このように２n 倍早いク
ロックで計数した後にｎビット右シフトして戻すように
したので、パルス幅信号を生成するためのクロックと該
パルス幅信号をパラレルのデジタルデータに変換するた
めのクロックとに差があっても、シフト操作で破棄され
るビット部分に吸収されるので、結果として、画一的に
かつ確実にパルス幅信号を変換することができる。ま
た、請求項２に係るパルス幅信号変換回路では、タイミ
ング生成回路によってパルス幅信号に相当する周期で計
数期間を規定するタイミングパルスを生成し、該タイミ
ングパルスの立上がりエッジのタイミングでアップ／ダ
ウンカウンタをリセットした後、アップ／ダウンカウン
タにおいて、それぞれ逓倍回路で生成した２m 逓倍クロ
ックでアップカウントまたはダウンカウントして、シフ
ト手段によってアップ／ダウンカウンタの出力をｍビッ
ト右シフトする。このように２m 逓倍したクロックで計
数した後にｍビット右シフトして戻すようにしたので、
パルス幅信号を生成するためのクロックと該パルス幅信
号をパラレルのデジタルデータに変換するためのクロッ
クとに差があっても、逓倍したｍビットの部分に吸収さ
れるので、結果として、画一的にかつ確実にパルス幅信
号を変換することができる。
に、本発明の請求項１に係るパルス幅信号変換回路はパ
ルス幅信号に相当する周期のタイミングパルスを生成す
るタイミング生成回路と、前記パルス幅信号を生成する
ためのクロックに相当する周波数より２n （ｎは整数）
倍早いクロックと、前記タイミングパルスの立上がりエ
ッジのタイミングでリセットされ、前記パルス幅信号が
２n 倍早いクロックでアップカウントまたはダウンカウ
ントするアップ／ダウンカウンタと、前記アップ／ダウ
ンカウンタの出力をｎビット右シフトするシフト手段
と、とを具備するものである。また、請求項２に係るパ
ルス幅信号変換回路は、パルス幅信号に相当する周期の
タイミングパルスを生成するタイミング生成回路と、前
記パルス幅信号を生成するためのクロックに相当する周
波数より２m 倍（ｍは整数）して２m 逓倍クロックを生
成する逓倍回路と、前記タイミングパルスの立上がりエ
ッジのタイミングでリセットされ、前記パルス幅信号
が、それぞれ前記２m 逓倍クロックでアップカウントま
たはダウンカウントするアップ／ダウンカウンタと、前
記アップ／ダウンカウンタの出力をｍビット右シフトす
るシフト手段とを具備するものである。 本発明の請求
項１に係るパルス幅信号変換回路では、タイミング生成
回路によってパルス幅信号に相当する周期で計数期間を
規定するタイミングパルスを生成し、該タイミングパル
スの立上がりエッジのタイミングでアップ／ダウンカウ
ンタをリセットした後、アップ／ダウンカウンタにおい
て、パルス幅信号をアップカウントまたはダウンカウン
トして、シフト手段によってアップ／ダウンカウンタの
出力をｎビット右シフトする。このように２n 倍早いク
ロックで計数した後にｎビット右シフトして戻すように
したので、パルス幅信号を生成するためのクロックと該
パルス幅信号をパラレルのデジタルデータに変換するた
めのクロックとに差があっても、シフト操作で破棄され
るビット部分に吸収されるので、結果として、画一的に
かつ確実にパルス幅信号を変換することができる。ま
た、請求項２に係るパルス幅信号変換回路では、タイミ
ング生成回路によってパルス幅信号に相当する周期で計
数期間を規定するタイミングパルスを生成し、該タイミ
ングパルスの立上がりエッジのタイミングでアップ／ダ
ウンカウンタをリセットした後、アップ／ダウンカウン
タにおいて、それぞれ逓倍回路で生成した２m 逓倍クロ
ックでアップカウントまたはダウンカウントして、シフ
ト手段によってアップ／ダウンカウンタの出力をｍビッ
ト右シフトする。このように２m 逓倍したクロックで計
数した後にｍビット右シフトして戻すようにしたので、
パルス幅信号を生成するためのクロックと該パルス幅信
号をパラレルのデジタルデータに変換するためのクロッ
クとに差があっても、逓倍したｍビットの部分に吸収さ
れるので、結果として、画一的にかつ確実にパルス幅信
号を変換することができる。
【０００５】
【発明の実施の形態】以下、本発明のパルス幅信号変換
回路の実施の形態について、図面を参照して詳細に説明
する。図１は本発明の一実施形態に係るパルス幅信号変
換回路の構成図である。同図において、本実施形態のパ
ルス幅信号変換回路は、アップ／ダウンカウンタ１０
１、ロード信号発生回路（タイミング生成回路）１０
２、シフトレジスタ（シフト手段）１０４とを備えて構
成されている。図中、Ｄｉは入力されるＰＷＭ信号であ
り、ＣＬＫは変換用のクロックでＰＷＭ信号Ｄｉを生成
するためのクロックに相当する周波数より２n 倍早い周
波数を持つものである。ロード信号発生回路（タイミン
グ生成回路）１０２は、ＰＷＭ信号Ｄｉに相当する周期
のタイミングパルスをロード信号Ｌｄとして生成する。
また、アップ／ダウンカウンタ１０１では、ロード信号
ＬｄがカウンタのＬＤに供給されて、該ロード信号Ｌｄ
のタイミングパルスの立上がりエッジのタイミングでリ
セット（例として、データ "１”をロード）され、クロ
ックで計数する。この時、ＰＷＭ信号Ｄｉがカウンタの
Ｕ／Ｄに供給されており、ＰＷＭ信号Ｄｉがハイレベル
の時にクロックをアップカウントし、ＰＷＭ信号Ｄｉが
ロウレベルの時にクロックをダウンカウントする。さら
に、シフトレジスタ１０４では、アップ／ダウンカウン
タ１０１の出力をｎビットだけ右シフトして２n 倍の計
数結果を１／２n にして元に戻す。すなわち、シフトレ
ジスタ１０４の出力Ｄｏがパラレルのデジタルデータと
なる。 図２は、本実施形態のパルス幅信号変換回路の
動作を説明するタイミングチャートである。尚、ここで
は、図２（ａ）は入力となるＰＷＭ信号Ｄｉ、図２
（ｂ）はクロックが早い場合、図２（ｃ）は同じ場合、
図２（ｄ）はクロックが遅い場合、図２（ｅ）はロード
信号Ｌｄのそれぞれ信号波形を示す。すなわち、図２
（ｂ）に示すように、クロックが早い場合に、アップダ
ウン／カウンタ１０１の計数結果は、本来予定されてい
る計数値よりも”１”多い値となってしまうが、加算さ
れて”２”となり、該”＋２”は、シフトレジスタ１０
４による２ビット右シフトで破棄されることとなって、
データＤｏに影響が及ぶことはない。また、図２（ｄ）
に示すようにクロックが遅い場合でも、アップダウン／
カウンタ１０１の計数結果は、本来予定されている計数
値よりも”１”少ない値となってしまうが、加算され
て”０”となり、該”０”は、シフトレジスタ１０４に
よる２ビット右シフトで破棄されることとなって、デー
タＤｏに影響が及ぶことはない。このように本実施形態
のパルス幅信号変換回路では、ＰＷＭ信号Ｄｉを生成す
るためのクロックと該ＰＷＭ信号Ｄｉをパラレルのデジ
タルデータに変換するためのクロックＣＬＫとの間に差
があっても、シフトレジスタ１０４によってｎビット右
シフトするので、差がシフト操作で破棄されるビット部
分に吸収されるので、結果として、画一的にかつ確実に
パルス幅信号を変換することができる。また、本実施形
態のパルス幅信号変換回路において、クロックＣＬＫを
パルス幅信号を生成するためのクロックに相当する周波
数より２m 逓倍（ｍは整数）して２m 逓倍クロックを生
成する逓倍回路に置き換えても構わない。この場合、シ
フトレジスタ１０４では、アップ／ダウンカウンタ１０
１の出力をｍビットだけ右シフトして２m の計数結果を
１／２m 倍して元に戻すことになる。したがって、この
変形された形態においても、ＰＷＭ信号Ｄｉを生成する
ためのクロックと該ＰＷＭ信号Ｄｉをパラレルのデジタ
ルデータに変換するためのクロックＣＬＫとの間に差が
ある場合でも、クロックＣＬＫを逓倍回路により２
m逓倍された２ m 逓倍クロックにより計数した後、シフ
トレジスタ１０４によってｍビット右シフトするので、
該差が逓倍したｍビットの部分に吸収されるので、結果
として画一的にかつ確実にパルス幅信号を変換すること
ができる。
回路の実施の形態について、図面を参照して詳細に説明
する。図１は本発明の一実施形態に係るパルス幅信号変
換回路の構成図である。同図において、本実施形態のパ
ルス幅信号変換回路は、アップ／ダウンカウンタ１０
１、ロード信号発生回路（タイミング生成回路）１０
２、シフトレジスタ（シフト手段）１０４とを備えて構
成されている。図中、Ｄｉは入力されるＰＷＭ信号であ
り、ＣＬＫは変換用のクロックでＰＷＭ信号Ｄｉを生成
するためのクロックに相当する周波数より２n 倍早い周
波数を持つものである。ロード信号発生回路（タイミン
グ生成回路）１０２は、ＰＷＭ信号Ｄｉに相当する周期
のタイミングパルスをロード信号Ｌｄとして生成する。
また、アップ／ダウンカウンタ１０１では、ロード信号
ＬｄがカウンタのＬＤに供給されて、該ロード信号Ｌｄ
のタイミングパルスの立上がりエッジのタイミングでリ
セット（例として、データ "１”をロード）され、クロ
ックで計数する。この時、ＰＷＭ信号Ｄｉがカウンタの
Ｕ／Ｄに供給されており、ＰＷＭ信号Ｄｉがハイレベル
の時にクロックをアップカウントし、ＰＷＭ信号Ｄｉが
ロウレベルの時にクロックをダウンカウントする。さら
に、シフトレジスタ１０４では、アップ／ダウンカウン
タ１０１の出力をｎビットだけ右シフトして２n 倍の計
数結果を１／２n にして元に戻す。すなわち、シフトレ
ジスタ１０４の出力Ｄｏがパラレルのデジタルデータと
なる。 図２は、本実施形態のパルス幅信号変換回路の
動作を説明するタイミングチャートである。尚、ここで
は、図２（ａ）は入力となるＰＷＭ信号Ｄｉ、図２
（ｂ）はクロックが早い場合、図２（ｃ）は同じ場合、
図２（ｄ）はクロックが遅い場合、図２（ｅ）はロード
信号Ｌｄのそれぞれ信号波形を示す。すなわち、図２
（ｂ）に示すように、クロックが早い場合に、アップダ
ウン／カウンタ１０１の計数結果は、本来予定されてい
る計数値よりも”１”多い値となってしまうが、加算さ
れて”２”となり、該”＋２”は、シフトレジスタ１０
４による２ビット右シフトで破棄されることとなって、
データＤｏに影響が及ぶことはない。また、図２（ｄ）
に示すようにクロックが遅い場合でも、アップダウン／
カウンタ１０１の計数結果は、本来予定されている計数
値よりも”１”少ない値となってしまうが、加算され
て”０”となり、該”０”は、シフトレジスタ１０４に
よる２ビット右シフトで破棄されることとなって、デー
タＤｏに影響が及ぶことはない。このように本実施形態
のパルス幅信号変換回路では、ＰＷＭ信号Ｄｉを生成す
るためのクロックと該ＰＷＭ信号Ｄｉをパラレルのデジ
タルデータに変換するためのクロックＣＬＫとの間に差
があっても、シフトレジスタ１０４によってｎビット右
シフトするので、差がシフト操作で破棄されるビット部
分に吸収されるので、結果として、画一的にかつ確実に
パルス幅信号を変換することができる。また、本実施形
態のパルス幅信号変換回路において、クロックＣＬＫを
パルス幅信号を生成するためのクロックに相当する周波
数より２m 逓倍（ｍは整数）して２m 逓倍クロックを生
成する逓倍回路に置き換えても構わない。この場合、シ
フトレジスタ１０４では、アップ／ダウンカウンタ１０
１の出力をｍビットだけ右シフトして２m の計数結果を
１／２m 倍して元に戻すことになる。したがって、この
変形された形態においても、ＰＷＭ信号Ｄｉを生成する
ためのクロックと該ＰＷＭ信号Ｄｉをパラレルのデジタ
ルデータに変換するためのクロックＣＬＫとの間に差が
ある場合でも、クロックＣＬＫを逓倍回路により２
m逓倍された２ m 逓倍クロックにより計数した後、シフ
トレジスタ１０４によってｍビット右シフトするので、
該差が逓倍したｍビットの部分に吸収されるので、結果
として画一的にかつ確実にパルス幅信号を変換すること
ができる。
【０００６】
【発明の効果】以上説明したように、本発明の請求項１
に係るパルス幅信号変換回路によれば、タイミング生成
回路によってパルス幅信号に相当する周期で計数期間を
規定するタイミングパルスを生成し、該タイミングパル
スの立上がりエッジのタイミングでアップ／ダウンカウ
ンタをリセットした後、アップ／ダウンカウンタにおい
て、クロックをアップカウントまたはダウンカウント
し、さらに、シフト手段によってアップ／ダウンカウン
タの出力をｎビット右シフトして戻すこととしたので、
パルス幅信号を生成するためのクロックと該パルス幅信
号をパラレルのデジタルデータに変換するためのクロッ
クとの間に差があっても、該差がシフト操作で破棄され
るビット部分に吸収されるので、結果として、画一的に
かつ確実にパルス幅信号を変換し得るパルス幅信号変換
回路を提供することができる。また、請求項２に係るパ
ルス幅信号変換回路によれば、タイミング生成回路によ
ってパルス幅信号に相当する周期で計数期間を規定する
タイミングパルスを生成し、該タイミングパルスの立上
がりエッジのタイミングでアップ／ダウンカウンタをリ
セットした後、アップ／ダウンカウンタにおいて、それ
ぞれ逓倍回路で生成した２m 逓倍クロックでアップカウ
ントまたはダウンカウントし、さらに、シフト手段によ
ってアップ／ダウンカウンタの出力をｍビット右シフト
することとしたので、パルス幅信号を生成するためのク
ロックと該パルス幅信号をパラレルのデジタルデータに
変換するためのクロックとの間に差があっても、該差が
逓倍したｍビットの部分に吸収されるので、結果とし
て、画一的にかつ確実にパルス幅信号を変換し得るパル
ス幅信号変換回路を提供することができる。
に係るパルス幅信号変換回路によれば、タイミング生成
回路によってパルス幅信号に相当する周期で計数期間を
規定するタイミングパルスを生成し、該タイミングパル
スの立上がりエッジのタイミングでアップ／ダウンカウ
ンタをリセットした後、アップ／ダウンカウンタにおい
て、クロックをアップカウントまたはダウンカウント
し、さらに、シフト手段によってアップ／ダウンカウン
タの出力をｎビット右シフトして戻すこととしたので、
パルス幅信号を生成するためのクロックと該パルス幅信
号をパラレルのデジタルデータに変換するためのクロッ
クとの間に差があっても、該差がシフト操作で破棄され
るビット部分に吸収されるので、結果として、画一的に
かつ確実にパルス幅信号を変換し得るパルス幅信号変換
回路を提供することができる。また、請求項２に係るパ
ルス幅信号変換回路によれば、タイミング生成回路によ
ってパルス幅信号に相当する周期で計数期間を規定する
タイミングパルスを生成し、該タイミングパルスの立上
がりエッジのタイミングでアップ／ダウンカウンタをリ
セットした後、アップ／ダウンカウンタにおいて、それ
ぞれ逓倍回路で生成した２m 逓倍クロックでアップカウ
ントまたはダウンカウントし、さらに、シフト手段によ
ってアップ／ダウンカウンタの出力をｍビット右シフト
することとしたので、パルス幅信号を生成するためのク
ロックと該パルス幅信号をパラレルのデジタルデータに
変換するためのクロックとの間に差があっても、該差が
逓倍したｍビットの部分に吸収されるので、結果とし
て、画一的にかつ確実にパルス幅信号を変換し得るパル
ス幅信号変換回路を提供することができる。
【図１】本発明の一実施形態に係るパルス幅信号変換回
路の構成図である。
路の構成図である。
【図２】実施形態のパルス幅信号変換回路の動作を説明
するタイミングチャートである。
するタイミングチャートである。
【図３】従来のパルス幅信号変換回路の構成図である。
１０１，３０１ アップ／ダウンカウンタ １０２，３０２ ロード信号発生回路（タイミング生
成回路） １０４ シフトレジスタ（シフト手段） Ｄｉ ＰＷＭ信号 ＣＬＫ 読取り用クロック Ｌｄ ロード信号 Ｄｏ，Ｄｏ’ 出力データ（変換したパラレルのデジタ
ルデータ）
成回路） １０４ シフトレジスタ（シフト手段） Ｄｉ ＰＷＭ信号 ＣＬＫ 読取り用クロック Ｌｄ ロード信号 Ｄｏ，Ｄｏ’ 出力データ（変換したパラレルのデジタ
ルデータ）
Claims (2)
- 【請求項１】 パルス幅信号に相当する周期のタイミン
グパルスを生成するタイミング生成回路と、 前記パルス幅信号を生成するためのクロックに相当する
周波数より２n （ｎは整数）倍早いクロックと、 前記タイミングパルスの立上がりエッジのタイミングで
リセットされ、前記パルス幅信号が２n 倍早いクロック
でアップカウントまたはダウンカウントするアップ／ダ
ウンカウンタと、 前記アップ／ダウンカウンタの出力をｎビット右シフト
するシフト手段と、を有することを特徴とするパルス幅
信号変換回路。 - 【請求項２】 パルス幅信号に相当する周期のタイミン
グパルスを生成するタイミング生成回路と、 前記パルス幅信号を生成するためのクロックに相当する
周波数より２m 倍（ｍは整数）して２m 逓倍クロックを
生成する逓倍回路と、 前記タイミングパルスの立上がりエッジのタイミングで
リセットされ、前記パルス幅信号が、それぞれ前記２m
逓倍クロックでアップカウントまたはダウンカウントす
るアップ／ダウンカウンタと、 前記アップ／ダウンカウンタの出力をｍビット右シフト
するシフト手段と、を有することを特徴とするパルス幅
信号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31368297A JPH11150479A (ja) | 1997-11-14 | 1997-11-14 | パルス幅信号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31368297A JPH11150479A (ja) | 1997-11-14 | 1997-11-14 | パルス幅信号変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150479A true JPH11150479A (ja) | 1999-06-02 |
Family
ID=18044251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31368297A Pending JPH11150479A (ja) | 1997-11-14 | 1997-11-14 | パルス幅信号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150479A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014110610A (ja) * | 2012-12-04 | 2014-06-12 | Nec Engineering Ltd | デジタル復調回路、デジタル復調方法及びデジタル復調用プログラム |
| CN107219385A (zh) * | 2017-04-20 | 2017-09-29 | 深圳市杰普特光电股份有限公司 | 信号发生装置 |
| JP2019012335A (ja) * | 2017-06-29 | 2019-01-24 | 矢崎総業株式会社 | 情報設定装置及び電子機器 |
-
1997
- 1997-11-14 JP JP31368297A patent/JPH11150479A/ja active Pending
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