JP2955038B2 - Ｐｗｍ波形発生回路 - Google Patents

Ｐｗｍ波形発生回路

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JP2955038B2
JP2955038B2 JP6067491A JP6067491A JP2955038B2 JP 2955038 B2 JP2955038 B2 JP 2955038B2 JP 6067491 A JP6067491 A JP 6067491A JP 6067491 A JP6067491 A JP 6067491A JP 2955038 B2 JP2955038 B2 JP 2955038B2
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和宏 松岡
忠吉 向井
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、誘導電動機を制御する
インバータ装置等に用いられるサイン波データに応じた
デューティのパルスを発生するＰＷＭ波形発生回路に関
する。
【０００２】
【従来の技術】従来のＰＷＭ波形発生回路は、オペアン
プを用いて三角波を発生させ、設定データ電圧（例えば
サイン波形）とをアナログコンパレータでレベル比較し
てＰＷＭ波形を得ていた。
【０００３】
【発明が解決しようとする課題】アナログ回路で構成し
た場合、三角波がオペアンプの特性によるオーバーシュ
ート等でずれる場合があり、パルス発生のタイミングや
パルス幅の不揃いが発生するという問題があった。また
デジタルで構成した場合、三角波データのアップダウン
切り替え時のタイミングのずれや、デジタルコンパレー
タ内部等のタイミングのずれにより誤データを出力する
場合があり、正規のＰＷＭ波形が得られなかった。
【０００４】本発明は、上述の問題点に鑑みて為された
もので、その目的とするところは正規のＰＷＭ波形を得
ることができるＰＷＭ波形発生回路を提供するにある。
【０００５】
【課題を解決するための手段】請求項１記載の発明は、
ＰＷＭ化基本クロックをカウントするカウンタと、この
カウンタのカウントデータと該カウントデータの反転デ
ータとを取り込みセレクタ信号により取り込んだデータ
を三角波データとして選択出力するマルチプレクサと、
入力するサイン波データを第１のラッチ信号の入力時に
ラッチする第１のデータラッチ回路と、該１のデータラ
ッチ回路のラッチ出力を第２のラッチ信号の入力時にラ
ッチする第２のデータラッチ回路と、カウンタのキャリ
ーアウトの発生のタイミングでマルチプレクサにセレク
タ信号を与えて出力される三角波データを切り換えると
ともにセレクタ信号を第２のラッチ信号として第２のデ
ータラッチ回路に与える信号発生手段と、第２のデータ
ラッチ回路でラッチされ出力されるサイン波データとマ
ルチプレクサから出力される三角波データとを比較する
デジタルコンパレータと、ＰＷＭ化基本クロックをクロ
ックとしてデジタルコンパレータの比較出力をラッチす
るラッチ手段とを備えたことを特徴とする。
【０００６】請求項２記載の発明は、ＰＷＭ化基本クロ
ックをカウントするカウンタと、このカウンタのカウン
トデータと該カウントデータの反転データとを取り込み
セレクタ信号により取り込んだデータを三角波データと
して選択出力するマルチプレクサと、入力するサイン波
データを第１のラッチ信号の入力時にラッチする第１の
データラッチ回路と、該１のデータラッチ回路のラッチ
出力を第２のラッチ信号の入力時にラッチする第２のデ
ータラッチ回路と、第２のデータラッチ回路のラッチ出
力の論理積をとるアンドゲートと、カウンタのキャリー
アウトの発生のタイミングでマルチプレクサにセレクタ
信号を与えて出力される三角波データを切り換えるとと
もにセレクタ信号を第２のラッチ信号として第２のデー
タラッチ回路に与える信号発生手段と、第２のデータラ
ッチ回路でラッチされ出力されるサイン波データとマル
チプレクサから出力される三角波データとを比較するデ
ジタルコンパレータと、デジタルコンパレータの比較出
力とアンドゲートの出力との論理和を取るオアーゲート
と、ＰＷＭ化基本クロックをクロックとしてオアゲート
の出力をラッチするラッチ手段とを備えたことを特徴と
する。請求項３記載の発明は、ＰＷＭ化基本クロックを
カウントするカウンタと、このカウンタのカウントデー
タと該カウントデータの反転データとを取り込みセレク
タ信号により取り込んだデータを三角波データとして選
択出力するマルチプレクサと、入力するサイン波データ
を第１のラッチ信号の入力時にラッチする第１のデータ
ラッチ回路と、該１のデータラッチ回路のラッチ出力を
第２のラッチ信号の入力時にラッチする第２のデータラ
ッチ回路と、第２のデータラッチ回路のラッチ出力の論
理積をとるアンドゲートと、カウンタのキャリーアウト
の発生のタイミングでマルチプレクサにセレクタ信号を
与えて出力される三角波データを切り換える信号発生手
段と、信号発生手段の上記セレクタ信号をクロックと
し、第１のラッチ信号に対応して第１のラッチ信号の立
ち上がる前から第１のラッチ信号の立ち下がってから一
定時間経過するまでの一定幅の信号がラッチ禁止の信号
として与えられ、このラッチ禁止の信号が入力していな
い時に信号発生手段のセレクタ信号が発生すると第２の
ラッチ信号を第２のデータラッチ回路に与え、ラッチ禁
止の信号が入力している期間に信号発生手段のセレクタ
信号が発生した 場合荷第２のラッチ信号を出力しない信
号出力手段と、第２のデータラッチ回路でラッチされ出
力されるサイン波データとマルチプレクサから出力され
る三角波データとを比較するデジタルコンパレータと、
デジタルコンパレータの比較出力とアンドゲートの出力
との論理和を取るオアーゲートと、ＰＷＭ化基本クロッ
クをクロックとしてオアゲートの出力をラッチするラッ
チ手段とを備えたことを特徴とする。
【０００７】
【作用】而して請求項１記載の発明によれば、ＰＷＭ化
基本クロックをカウントするカウンタと、このカウンタ
のカウントデータと該カウントデータの反転データとを
取り込みセレクタ信号により取り込んだデータを三角波
データとして選択出力するマルチプレクサと、入力する
サイン波データを第１のラッチ信号の入力時にラッチす
る第１のデータラッチ回路と、該１のデータラッチ回路
のラッチ出力を第２のラッチ信号の入力時にラッチする
第２のデータラッチ回路と、カウンタのキャリーアウト
の発生のタイミングでマルチプレクサにセレクタ信号を
与えて出力される三角波データを切り換えるとともにセ
レクタ信号を第２のラッチ信号として第２のデータラッ
チ回路に与える信号発生手段と、第２のデータラッチ回
路でラッチされ出力されるサイン波データとマルチプレ
クサから出力される三角波データとを比較するデジタル
コンパレータと、ＰＷＭ化基本クロックをクロックとし
てデジタルコンパレータの比較出力をラッチするラッチ
手段とを備えたものであるから、三角波データのピーク
点における不正波形やデジタルコンパレータの変換遅れ
等による誤データによるＰＷＭ化基本クロックの幅以下
の異常波形を除去した形のＰＷＭ波形をラッチ手段から
得ることができる。
【０００８】また請求項２記載の発明によれば、ＰＷＭ
化基本クロックをカウントするカウンタと、このカウン
タのカウントデータと該カウントデータの反転データと
を取り込みセレクタ信号により取り込んだデータを三角
波データとして選択出力するマルチプレクサと、入力す
るサイン波データを第１のラッチ信号の入力時にラッチ
する第１のデータラッチ回路と、該１のデータラッチ回
路のラッチ出力を第２のラッチ信号の入力時にラッチす
る第２のデータラッチ回路と、第２のデータラッチ回路
のラッチ出力の論理積をとるアンドゲートと、カウンタ
のキャリーアウトの発生のタイミングでマルチプレクサ
にセレクタ信号を与えて出力される三角波データを切り
換えるとともにセレクタ信号を第２のラッチ信号として
第２のデータラッチ回路に与える信号発生手段と、第２
のデータラッチ回路でラッチされ出力されるサイン波デ
ータとマルチプレクサから出力される三角波データとを
比較するデジタルコンパレータと、デジタルコンパレー
タの比較出力とアンドゲートの出力との論理和を取るオ
アーゲートと、ＰＷＭ化基本クロックをクロックとして
オアゲートの出力をラッチするラッチ手段とを備えたの
で、三角波データのピーク点における不正波形やデジタ
ルコンパレータの変換遅れ等による誤データによるＰＷ
Ｍ化基本クロックの幅以下の異常波形を除去した形のＰ
ＷＭ波形をラッチ手段から得ることができる上に、サイ
ン波データの最大データの場合には”Ｈ”とすることが
でき、従ってサイン波データの最小データの場合に”
Ｌ”となることと併せてＰＷＭ波形出力に不均衡は生じ
ない。
【０００９】更に請求項３記載の発明によれば、ＰＷＭ
化基本クロックをカウントするカウンタと、このカウン
タのカウントデータと該カウントデータの反転データと
を取り込みセレクタ信号により取り込んだデータを三角
波データとして選択出力するマルチプレクサと、入力す
るサイン波データを第１のラッチ信号の入力時にラッチ
する第１のデータラッチ回路と、該１のデータラッチ回
路のラッチ出力を第２のラッチ信号の入力時にラッチす
る第２のデータラッチ回路と、第２のデータラッチ回路
のラッチ出力の論理積をとるアンドゲートと、カウンタ
のキャリーアウトの発生のタイミングでマルチプレクサ
にセレクタ信号を与えて出力される三角波データを切り
換える信号発生手段と、信号発生手段の上記セレクタ信
号をクロックとし、第１のラッチ信号に対応して第１の
ラッチ信号の立ち上がる前から第１のラッチ信号の立ち
下がってから一定時間経過するまでの一定幅の信号がラ
ッチ禁止の信号として与えられ、このラッチ禁止の信号
が入力していない時に信号発生手段のセレクタ信号が発
生すると第２のラッチ信号を第２のデータラッチ回路に
与え、ラッチ禁止の信号が入力している期間に信号発生
手段のセレクタ信号が発生した場合荷第２のラッチ信号
を出力しない信号出力手段と、第２のデータラッチ回路
でラッチされ出力されるサイン波データとマルチプレク
サから出力される三角波データとを比較するデジタルコ
ンパレータと、デジタルコンパレータの比較出力とアン
ドゲートの出力との論理和を取るオアーゲートと、ＰＷ
Ｍ化基本クロックをクロックとしてオアゲートの出力を
ラッチするラッチ手段とを備えたので、三角波データの
ピーク点における不正波形やデジタルコンパレータの変
換遅れ等による誤データによるＰＷＭ化基本クロックの
幅以下の異常波形を除去した形のＰＷＭ波形をラッチ手
段から得ることができる上に、ノイズ等によりサイン波
データの入力が遅れても第１のデータラッチ回路のラッ
チが遅れて、ラッチ途中のデータが、第２のデータラッ
チ回路にラッチされるようなことがなく、誤ったＰＷＭ
波形出力の発生を防止することができる。
【００１０】
【実施例】以下本発明を実施例により説明する。 （実施例１） 本実施例は、請求項１記載の発明にかかる実施例であっ
て、図１に示すようにＰＷＭ信号を作成するための三角
波のキャリア周波数を決めることになるＰＷＭ化基本ク
ロックＣＫをカウントするカウンタ１と、このカウンタ
１のカウントデータをバッファ２並びにノットゲート３
を夫々通じて取り込むマルチプレクサ４と、上記カウン
タ１のキャリーアウトをクロックとし、反転Ｑ出力をＤ
端子に接続するＤ型フリップフロップ５と、サイン波デ
ータをデータバスＤＢを通じて取り込んで第１のラッチ
信号Ｌ1 でラッチする第１のデータラッチ回路６と、こ
のデータラッチ回路６のラッチ出力を、上記Ｄ型フリッ
プフロップ５のＱ出力を切り替え用の第２のラッチ信号
Ｌ2 とする第２のデータラッチ回路７と、この上記Ｄ型
フリップフロップ５のＱ出力をセレクト信号とする上記
マルチプレクサ４からの出力される三角波データＡを取
り込むとともに、デークラッチ回路７から出力されるサ
イン披データＢを取り込んで両者を比較するデジタルコ
ンパレータ８と、このデジタルコンパレータ８の出力を
Ｄ端子に取り込み、上記ＰＷＭ化基本クロックＣＫをク
ロックとしてラッチするＤ型フリップフロップからなる
ラッチ回路９とを備えたものであり、ラッチ回路９のＱ
出力をＰＷＭ波形出力とする。上記Ｄ型フリップフロッ
プ５が信号発生手段を構成する。
【００１１】図２は本実施例の動作を説明するためのタ
イミングチャートを示しており、図２（ａ）は、三角波
期待値を示す。而してデジタルコンパレータ８は図２
（ｃ）に示す三角波データＡと、図２（ｄ）に示すサイ
ン波データＢとを比較して、Ａ＜Ｂの場合には、図２
（ｅ）に示す出力を発生する。ここで三角波データＡの
アップダウン切り替え時のタイミングのずれや、デジタ
ルコンパレータ８内部等のタイミングのずれにより、図
２（ｅ）に示すようにＰＷＭ化基本クロックの幅より狭
い幅の”Ｌ”又は”Ｈ”の信号が含まれることになり、
このような信号をそのままＰＷＭ信号として使用する場
合には誤データとなってしまうが、本実施例では、図２
（ｂ）に示すＰＷＭ化基本クロックＣＫの立ち上がりで
デジタルコンパレータ８の出力をラッチすることにより
これらのＰＷＭ化基本クロックの幅より狭い幅の”Ｌ”
又は”Ｈ”の信号を除去した、図２（ｆ）に示すラッチ
出力を得、このラッチ出力をＰＷＭ出力波形とすること
により、正しいＰＷＭ信号を得ることができる。
【００１２】つまりデジタルコンパレータ８の出力を、
ＰＷＭ化基本クロックＣＫと同期させたラッチ回路９に
取り込むことにより、三角波データのピーク点での不正
波形及びデジタルコンパレータ８の変換遅れによる誤デ
ータの出力を除去することができ、内部の信号のタイミ
ングのずれが最終出力に影響を与えることがなく、その
ため不正パルスの発生を防ぐことができるのである。
【００１３】（実施例２）上記実施例１回路では、デジ
タルコンパレータ８がＡ＜Ｂの比較を行うから、サイン
波データＢが最小（”００”）である場合、図３（ａ）
に示す三角波に対して、ＰＷＭ波形出力は図３（ｂ）に
示すように全て”Ｌ”である。逆にサイン波データＢが
最大（”ＦＦ”）時には図３（ｃ）に示す三角波に対し
て、三角波データＡが”ＦＦ”時のみＰＷＭ出力が図３
（ｄ）に示すように”Ｌ”となってしまう。
【００１４】一方デジタルコンパレータ８がＡ≦Ｂの比
較を行うと、サイン波データＢが最小（”００”）時に
は図４（ａ）に示す三角波に対してＰＷＭ波形出力は図
４（ｂ）に示すように全て”Ｌ”とならず、三角波デー
タＡが”００”時に”Ｈ”のパルスが出る。サイン波デ
ータＢが最大（”ＦＦ”）の場合には図４（ｃ）に示す
三角波に対して図４（ｄ）に示すようにＰＷＭ波形出力
は全て”Ｈ”となる。
【００１５】このように図１の回路だけでは、サイン波
データＢの最大と、最小においてＰＷＭ波形出力に不均
衝が生じるという問題点がある。これは例えばインバー
タ装置に用いた場合、デッドタイムを作成する関係上、
最大、最小時にパルスが出ることになる。そして例えば
ブリッジ接続しているスイッチング素子の内直列接続し
ている一対のスイッチング素子には一方スイッチング素
子にはパルス幅が狭くなったが信号が、他方のスイッチ
ン素子にはパルス幅が拡大した信号が送られるため、両
者のオン期間がアンバランスとなり、負荷電流の最大と
最小（正側と負側）に大きな不均衝が生じる。
【００１６】請求項２記載の発明に対応する本実施例回
路はこの点を改善するためのもので、図５に示すように
サイン波データＢをアンドゲート１０に取り込んでその
論理積演算を行うとともに、論理積値とデジタルコンパ
レータ８の出力との論理和演算をオアゲート１１によっ
て行って、このオアゲート１１出力をラッチ回路９のＤ
端子に入力するようになっている。
【００１７】而してデジタルコンパレータ８でＡ＜Ｂの
比較を行う場合、上述したようにサイン波データＢが最
小（”００”）である場合、ＰＷＭ波形出力は全て”
Ｌ”となり、逆にサイン波データＢが最大（”ＦＦ”）
となった場合、アンドゲート１０の出力が”Ｈ”となる
ため、オアゲート１１の出力が”Ｈ”となり、結果ＰＷ
Ｍ波形出力は全て”Ｈ”となる。
【００１８】従って本実施例では、サイン波データＢの
最大と最小において、ＰＷＭ波形出力に不均衡が生じな
い。このためインバータ装置に本実施例を用いた場合、
上述のような負荷電流の最大と最小に不均衡が生じな
い。 （実施例３）ところで上記実施例１、２のデータラッチ
回路６、７のラッチタイミングは図６に示すようになっ
ており、定常時においては図６（ｂ）に示すようにデー
タバスＤＢのサイン波データが変化すると、その変化時
点から一定時間後に図６（ｃ）に示すようにラッチ信号
Ｌ1がデータラッチ回路６に与えられ、このラッチ信号
Ｌ1に対応してデータラッチ回路６はデータバスＤＢの
データをラッチする。このラッチにより図６（ｄ）に示
すデータラッチ回路６の出力が変わり、図６（ａ）に示
すＰＷＭ基本クロックＣＫをカウントするカウンタ１の
キャリーアウトをクロックとするＤ型フリップフロップ
５のＱ出力が図６（ｅ）のように立ち上がると、このＱ
出力をラッチ信号Ｌ2としてデータラッチ回路７は、デ
ータラッチ回路６の出力をラッチし、ラッチ出力、つま
りサイン波データＢを図６（ｆ）に示すように切り替え
るようになっている。
【００１９】ところがノイズ等により図７（ｂ）に示す
ようにデータバスＤＢのサイン波データの入力が遅れ、
図７（ｃ）に示すラッチ信号Ｌ1でデータラッチ回路６
が図７（ｄ）に示すようにラッチ出力の切り替えを行っ
ている途中で、ラッチ信号Ｌ 2が図７（ｅ）に示すよう
に立ち上がると、データラッチ回路７はデータラッチ回
路６の出力の変化途中のデータをラッチすることにな
り、結果データラッチ回路７のラッチ出力である図７
（ｆ）に示すサイン波データＢは異常データとなる。尚
図７（ａ）はＰＷＭ基本クロックＣＫを示す。
【００２０】請求項３記載の発明に対応する本実施例回
路は、図８に示すようにＤ型フリップフロップ５のＱ出
力、つまり実施例１、２ではラッチ信号Ｌ2として用い
ていた信号をクロックとするＤ型フリップフロップ１２
を備え、このＤ型フリップフロップ１２のＱ出力をデー
タラッチ回路７のラッチ信号Ｌ2’としている。このＤ
型フリップフロップ１２はＤ端子に”Ｌ”のラッチイネ
ーブル信号ＬＥをノットインバータ１３を介して取り込
むとともに、ノットインバータ１３の出力の反転出力を
リセット信号としてＲ端子に取り込むようになってい
る。
【００２１】而して本実施例は、定常時においては図９
（ｂ）に示すようにデータバスＤＢのサイン波データが
変化すると、その変化時点から一定時間後に図９（ｃ）
に示すようにラッチ信号Ｌ1がデータラッチ回路６に与
えられ、このラッチ信号Ｌ1に対応してデータラッチ回
路６はデータバスＤＢのデータをラッチし、図９（ｅ）
に示すようにラッチ出力を切り替える。このラッチ出力
の切り替えに当たって、サイン波データの入力期間中、
データラッチ回路７のラッチ出力の切り替えを禁止する
ためのラッチイネーブル信号ＬＥを図９（ｄ）に示すよ
うにノットインバータ１３を介してＤ型フリップフロッ
プ１２のＤ端子に”Ｌ”に入力する。このためラッチイ
ネーブル信号ＬＥの立ち上がりに応じてＤ型フリップフ
ロップ１２がリセットされて、そのＱ出力、つまりラッ
チ信号Ｌ2’は図９（ｆ）に示すように”Ｌ”になる。
【００２２】次にラッチイネーブル信号ＬＥの入力が無
くなった後、Ｄ型フリップフロップ５のＱ出力が立ち上
がると、この立ち上がりに対応してラッチ信号Ｌ2’が
立ち上がり、データラッチ回路７はデータラッチ回路６
のラッチ出力をラッチして図９（ｇ）に示すようにラッ
チ出力を切り替える。ところがノイズ等により図１０
（ｂ）に示すようにデータバスＤＢのサイン波データの
入力が遅れて図１０（ｃ）に示すようにラッチ信号Ｌ1
でデータラッチ回路６がデータラッチを行い、そのラッ
チ出力を図１０（ｅ）に示すように変化させている最中
に、Ｄ型フリップフロップ５のＱ出力が立ち上がって
も、サイン波データの入力期間中、図１０（ｄ）に示す
ようにラッチイネーブル信号ＬＥの反転出力がＤ型フリ
ップフロップ１２のＤ型端子に入っているため、ラッチ
信号Ｌ2’が図１０（ｆ）に示すように立ち上がらず、
従って図１０（ｇ）に示すようにデータラッチ回路７の
ラッチ出力は変化しない。つまり異常データが出力され
ることがないのである。
【００２３】尚図９（ａ），図１０（ａ）は、ＰＷＭ基
本クロックを示す。
【００２４】
【発明の効果】請求項１記載の発明は、ＰＷＭ化基本ク
ロックをカウントするカウンタと、このカウンタのカウ
ントデータと該カウントデータの反転データとを取り込
みセレクタ信号により取り込んだデータを三角波データ
として選択出力するマルチプレクサと、入力するサイン
波データを第１のラッチ信号の入力時にラッチする第１
のデータラッチ回路と、該１のデータラッチ回路のラッ
チ出力を第２のラッチ信号の入力時にラッチする第２の
データラッチ回路と、カウンタのキャリーアウトの発生
のタイミングでマルチプレクサにセレクタ信号を与えて
出力される三角波データを切り換えるとともにセレクタ
信号を第２のラッチ信号として第２のデータラッチ回路
に与える信号発生手段と、第２のデータラッチ回路でラ
ッチされ出力されるサイン波データとマルチプレクサか
ら出力される三角波データとを比較するデジタルコンパ
レータと、ＰＷＭ化基本クロックをクロックとしてデジ
タルコンパレータの比較出力をラッチするラッチ手段と
を備えたものであるから、三角波データのピーク点にお
ける不正波形やデジタルコンパレータの変換遅れ等によ
る誤データによるＰＷＭ化基本クロックの幅以下の異常
波形を除去した形のＰＷＭ波形をラッチ手段から得るこ
とができるという効果がある。
【００２５】また請求項２記載の発明は、ＰＷＭ化基本
クロックをカウントするカウンタと、このカウンタのカ
ウントデータと該カウントデータの反転データとを取り
込みセレクタ信号により取り込んだデータを三角波デー
タとして選択出力するマルチプレクサと、入力するサイ
ン波データを第１のラッチ信号の入力時にラッチする第
１のデータラッチ回路と、該１のデータラッチ回路のラ
ッチ出力を第２のラッチ信号の入力時にラッチする第２
のデータラッチ回路と、第２のデータラッチ回路のラッ
チ出力の論理積をとるアンドゲートと、カウンタのキャ
リーアウトの発生のタイミングでマルチプレクサにセレ
クタ信号を与えて出力される三角波データを切り換える
とともにセレクタ信号を第２のラッチ信号として第２の
データラッチ回路に与える信号発生手段と、第２のデー
タラッチ回路でラッチされ出力されるサイン波データと
マルチプレクサから出力される三角波データとを比較す
るデジタルコンパレータと、デジタルコンパレータの比
較出力とアンドゲートの出力との論理和を取るオアーゲ
ートと、ＰＷＭ化基本クロックをクロックとしてオアゲ
ートの出力をラッチするラッチ手段とを備えたので、三
角波データのピーク点における不正波形やデジタルコン
パレータの変換遅れ等による誤データによるＰＷＭ化基
本クロックの幅以下の異常波形を除去した形のＰＷＭ波
形をラッチ手段から得ることができる上に、サイン波デ
ータの最大データの場合には”Ｈ”とすることができ、
従ってサイン波データの最小データの場合に”Ｌ”とな
ることと併せてＰＷＭ波形出力に不均衡は生じないとい
う効果がある。
【００２６】更に請求項３記載の発明は、ＰＷＭ化基本
クロックをカウントするカウンタと、このカウンタのカ
ウントデータと該カウントデータの反転データとを取り
込みセレクタ信号により取り込んだデータを三角波デー
タとして選択出力するマルチプレクサと、入力するサイ
ン波データを第１のラッチ信号の入力時にラッチする第
１のデータラッチ回路と、該１のデータラッチ回路のラ
ッチ出力を第２のラッチ信号の入力時にラッチする第２
のデータラッチ回路と、第２のデータラッチ回路のラッ
チ出力の論理積をとるアンドゲートと、カウンタのキャ
リーアウトの発生のタイミングでマルチプレクサにセレ
クタ信号を与えて出力される三角波データを切り換える
信号発生手段と、信号発生手段の上記セレクタ信号をク
ロックとし、第１のラッチ信号に対応して第１のラッチ
信号の立ち上がる前から第１のラッチ信号の立ち下がっ
てから一定時間経過するまでの一定幅の信号がラッチ禁
止の信号として与えられ、このラッチ禁止の信号が入力
していない時に信号発生手段のセレクタ信号が発生する
と第２のラッチ信号を第２のデータラッチ回路に与え、
ラッチ禁止の信号が入力している期間に信号発生手段の
セレクタ信号が発生した場合荷第２のラッチ信号を出力
しない信号出力手段と、第２のデータラッチ回路でラッ
チされ出力されるサイン波データとマルチプレクサから
出力される三角波データとを比較するデジタルコンパレ
ータと、デジタルコンパレータの比較出力とアンドゲー
トの出力との論理和を取るオアーゲートと、ＰＷＭ化基
本クロックをクロックとしてオアゲートの出力をラッチ
するラッチ手段とを備えたので、三角波データのピーク
点における不正波形やデジタルコンパレータの変換遅れ
等による誤データによるＰＷＭ化基本クロックの幅以下
の異常波形を除去した形のＰＷＭ波形をラッチ手段から
得ることができる上に、ノイズ等によりサイン波データ
の入力が遅れても第１のデータラッチ回路のラッチが遅
れて、ラッチ途中のデータが、第２のデータラッチ回路
にラッチされるようなことがなく、誤ったＰＷＭ波形出
力の発生を防止することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例１を示す回路ブロック図であ
る。
【図２】本発明の実施例１の動作説明用タイミングチャ
ートである。
【図３】本発明の実施例２の前提となる回路動作説明用
タイミングチャートである。
【図４】本発明の実施例２の前提となる別の回路動作説
明用タイミングチャートである。
【図５】本発明の実施例２を示す回路ブロック図であ
る。
【図６】本発明の実施例３の前提となる回路の定常時の
動作説明用タイミングチャートである。
【図７】本発明の実施例３の前提となる回路の異常時の
動作説明用タイミングチャートである。
【図８】本発明の実施例３を示す回路ブロック図であ
る。
【図９】本発明の実施例３の定常時の動作説明用タイミ
ングチャートである。
【図１０】本発明の実施例３の異常時の動作説明用タイ
ミングチャートである。
【符号の説明】
１ カウンタ ２ バッファ ３ ノットゲート ４ マルチプレクサ ５ Ｄ型フリップフロップ ６ データラッチ回路 ７ データラッチ回路 ８ デジタルコンパレータ ９ ラッチ回路 Ａ 三角波データ Ｂ サイン波データ

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】ＰＷＭ化基本クロックをカウントするカウ
    ンタと、このカウンタのカウントデータと該カウントデ
    ータの反転データとを取り込みセレクタ信号により取り
    込んだデータを三角波データとして選択出力するマルチ
    プレクサと、入力するサイン波データを第１のラッチ信
    号の入力時にラッチする第１のデータラッチ回路と、該
    １のデータラッチ回路のラッチ出力を第２のラッチ信号
    の入力時にラッチする第２のデータラッチ回路と、カウ
    ンタのキャリーアウトの発生のタイミングでマルチプレ
    クサにセレクタ信号を与えて出力される三角波データを
    切り換えるとともにセレクタ信号を第２のラッチ信号と
    して第２のデータラッチ回路に与える信号発生手段と、
    第２のデータラッチ回路でラッチされ出力されるサイン
    波データとマルチプレクサから出力される三角波データ
    とを比較するデジタルコンパレータと、ＰＷＭ化基本ク
    ロックをクロックとしてデジタルコンパレータの比較出
    力をラッチするラッチ手段とを備えたことを特徴とする
    ＰＷＭ波形発生回路。
  2. 【請求項２】ＰＷＭ化基本クロックをカウントするカウ
    ンタと、このカウンタのカウントデータと該カウントデ
    ータの反転データとを取り込みセレクタ信号により取り
    込んだデータを三角波データとして選択出力するマルチ
    プレクサと、入力するサイン波データを第１のラッチ信
    号の入力時にラッチする第１のデータラッチ回路と、該
    １のデータラッチ回路のラッチ出力を第２のラッチ信号
    の入力時にラッチする第２のデータラッチ回路と、第２
    のデータラッチ回路のラッチ出力の論理積をとるアンド
    ゲートと、カウンタのキャリーアウトの発生のタイミン
    グでマルチプレクサにセレクタ信号を与えて出力される
    三角波データを切り換えるとともにセレクタ信号を第２
    のラッチ信号として第２のデータラッチ回路に与える信
    号発生手段と、第２のデータラッチ回路でラッチされ出
    力されるサイン波データとマルチプレクサから出力され
    る三角波データとを比較するデジタルコンパレータと、
    デジタルコンパレータの比較出力とアンドゲートの出力
    との論理和を取るオアーゲートと、ＰＷＭ化基本クロッ
    クをクロックとしてオアゲートの出力をラッチするラッ
    チ手段とを備えたことを特徴とするＰＷＭ波形発生回
    路。
  3. 【請求項３】ＰＷＭ化基本クロックをカウントするカウ
    ンタと、このカウンタの カウントデータと該カウントデ
    ータの反転データとを取り込みセレクタ信号により取り
    込んだデータを三角波データとして選択出力するマルチ
    プレクサと、入力するサイン波データを第１のラッチ信
    号の入力時にラッチする第１のデータラッチ回路と、該
    １のデータラッチ回路のラッチ出力を第２のラッチ信号
    の入力時にラッチする第２のデータラッチ回路と、第２
    のデータラッチ回路のラッチ出力の論理積をとるアンド
    ゲートと、カウンタのキャリーアウトの発生のタイミン
    グでマルチプレクサにセレクタ信号を与えて出力される
    三角波データを切り換える信号発生手段と、信号発生手
    段の上記セレクタ信号をクロックとし、第１のラッチ信
    号に対応して第１のラッチ信号の立ち上がる前から第１
    のラッチ信号の立ち下がってから一定時間経過するまで
    の一定幅の信号がラッチ禁止の信号として与えられ、こ
    のラッチ禁止の信号が入力していない時に信号発生手段
    のセレクタ信号が発生すると第２のラッチ信号を第２の
    データラッチ回路に与え、ラッチ禁止の信号が入力して
    いる期間に信号発生手段のセレクタ信号が発生した場合
    荷第２のラッチ信号を出力しない信号出力手段と、第２
    のデータラッチ回路でラッチされ出力されるサイン波デ
    ータとマルチプレクサから出力される三角波データとを
    比較するデジタルコンパレータと、デジタルコンパレー
    タの比較出力とアンドゲートの出力との論理和を取るオ
    アーゲートと、ＰＷＭ化基本クロックをクロックとして
    オアゲートの出力をラッチするラッチ手段とを備えたこ
    とを特徴とするＰＷＭ波形発生回路。
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