KR100464933B1 - 완전 디지털 클럭 신디사이저 - Google Patents

Abstract

본 발명은 정확한 듀티 사이클을 갖는 모든 N/M배의 입력 클럭 주파수를 발생할 수 있는 완전 디지털 클럭 체배기에 관한 것이다. 입력 클럭 신호는 분주된 클럭 신호가 발생되도록 M 분주된다. 그후, 분주된 클럭 신호의 1/2 사이클 동안 지연 셀 스트링을 따른 입력 클럭 신호의 전파가 측정된다. 그후, 측정된 전파는 링 오실레이터내의 적절한 지연 셀 스트링 길이가 선택되도록 인수 N으로 스케일링되어 출력 신호가 발생된다.

Description

완전 디지털 클럭 신디사이저{FULLY DIGITAL CLOCK SYNTHESIZER}

본 발명은 집적 회로의 클럭 신호를 발생하는 것에 관한 것으로, 특히 집적 회로 내에서 클럭 신호를 체배(multiply)하는 것에 관한 것이다. 구체적으로, 본 발명은 정확한 듀티 사이클(duty cycle)을 유지하면서 N/M 클럭 주파수 체배를 제공하는 완전 디지털 클럭 체배기(fully digital clock mutiplier)에 관한 것이다.

클럭 체배기는 최신 반도체 디바이스에 널리 사용되고 있다. 통상의 구현은 전압 제어 발진기(voltage controlled oscillator : VCO)의 분주된 버전이 기준 클럭과 정합하도록 VCO를 바이어스하기 위해 챠지 펌프 및 위상/주파수 검출기 등의 아날로그 회로를 사용하는 위상 동기 루프(phase lock loop : PLL)를 수반한다. 그러나, 그들은 아날로그 콤포넌트를 요구하므로, 이들 체배기는 순수한 디지털 회로에 최적화된 처리 기술을 사용하여 순수한 디지털 라이브러리로부터 구축될 수 없다. 또한, 그러한 체배기는 긴 취득 시간, 통상 수백 내지 수천개의 클럭 사이클을 갖는다.

클럭을 디지털적으로 두배로 하기 위해 채용된 기술은 도 5A에 도시한 바와 같이 기준 클럭 신호와 90도(클럭 사이클의 1/4) 지연된 동일한 신호를 XOR하는 것을 수반한다. XOR된 출력은 도 5B에 도시한 바와 같이 기준 클럭 신호 주파수의 2배의 주파수를 갖는다. 그러나, 통상의 회로 지연 소자는 전압, 온도 및 집적 회로 처리시 변동 등의 조작 파라미터의 변화에 따라 넓게 가변한다. 그 결과, 클럭 듀티 사이클은 도 5C 및 도 5D에 도시한 바와 같이, 두배된 클럭에 대하여 넓게 가변한다.

설명된 클럭 두배화의 XOR 방법도 기준 클럭 주파수의 두배인 주파수를 얻는 것으로 제한된다. 따라서, XOR 입력 사이에서 정확한 양의 지연(90도)을 더하는 방법이 안출되더라도, 달성가능한 주파수 범위는 제한된다. 최상에서, 그러한 메카니즘으로부터 얻을 수 있는 주파수는 기준 클럭 주파수의 약 두배이다.

따라서, 디지털 콤포넌트에 의해서만 구현되고 디지털 처리만 사용하여 제조될 수 있는 클럭 체배기를 제공하는 것이 바람직하다. 또한, 입력 또는 기준 클럭 주파수의 모든 정수 또는 분수배인 주파수를 발생할 수 있는 클럭 체배기를 제공하는 것이 바람직하다. 출력 클럭 신호에서 정확한 듀티 사이클을 얻는 것은 이롭다.

정확한 듀티 사이클을 갖는 모든 N/M배의 입력 클럭 주파수를 발생할 수 있는 완전 디지털 클럭 체배기가 제공된다. 입력 클럭 신호는 분주된 클럭 신호가 발생되도록 M 분주된다. 그후, 분주된 클럭 신호의 1/2 사이클 동안 지연 셀 스트링을 따른 입력 클럭 신호의 전파가 측정된다. 그후, 측정된 전파는 링 오실레이터의 적절한 지연 셀 스트링 길이가 선택되도록 인수 N으로 스케일링되어 출력 신호가 발생된다.

본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확해질 것이다.

이하 도면을 참조하면, 특히 도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 클럭 체배기의 블록도가 도시되어 있다. 클럭 체배기(100)는 단순한 디지털 클럭 분주기(102), 펄스 측정 회로(104) 및 링 오실레이터(106)를 포함한다. 클럭 분주기(102)는 M분주 회로이다. 링 오실레이터(106)는 지연 셀 스트링(108), 스케일링 멀티플렉서(110) 및 반전 스테이지(112)를 구비한다. 스케일링 멀티플렉서(110)는 N:1 비율 멀티플렉서이다.

동작시, 클럭 체배기(100)는 입력(114)에서 입력 장방형파 클럭 신호를 수신하고, 출력(116)에서 주파수가 입력 클럭 주파수의 N/M배인 출력 장방형파 클럭 신호를 발생한다. 이를 위해, 클럭 분주기(102)는 펄스 측정 회로(104)를 제공한다. 클럭 분주기(102)는 입력 또는 기준 클럭 주파수의 분수배를 허용한다. 클럭 분주기(102)는 최종 분주된 클럭 파형에 대하여 50 % 듀티 사이클을 발생하여야 한다. 50 % 듀티 사이클은 분주된 클럭 신호 하이 시간(또는, 택일적으로, 분주된 클럭 신호 로우 시간) 만이 펄스 측정 회로에 의해 측정되므로 중요하다. 분주된 클럭 신호 하이 시간(또는 로우 시간)은 기준 클럭 주기의 정수배이어야 한다. 예를 들면, 2분주 클럭 분주기는 기준 클럭 신호의 주기와 동일한 하이 시간(및 로우 시간)을 갖는 분주된 클럭 신호 파형을 발생하여야 한다. 이러한 요구를 만족하는 2분주 클럭 분주기는 상보 출력이 데이터 입력으로 다시 공급되고 기준 클럭 신호에 의해 클럭되는 단순한 에지 트리거 플립플롭에 의해 구현될 수 있다.

분주된 클럭 신호 및 기준 클럭 신호는 클럭 분주기(102)에서 펄스 측정 회로(104)로 입력(118, 120)에 있어서 각각 전달된다. 펄스 측정 회로(104)는 기준 클럭 신호가 분주된 클럭 신호의 1/2 주기내에서 M/2 사이클을 완료할 것을 요구하는 다수의 균일한 횟수 증가를 측정한다. 예를 들면, 2분주 클럭 분주기가 사용되면, 펄스 측정 회로(104)는 기준 클럭 신호가 하나의 사이클을 완료할 것을 요구하는 다수의 균일 횟수 증가를 측정한다. 따라서, 기준 클럭은 같은 균일 횟수 증가에 있어서 측정할 때 기준 클럭 신호에 대하여 계수된 횟수 증가수로 고르게 나누어질 수 있는 주기를 갖는 신호를 단순히 발생함으로써 분주될 수 있다. 예를 들어, 펄스 측정 회로(104)가 기준 클럭 주기가 16회 증가를 요구한다고 결정하면, 기준 클럭 신호는 4회 증가의 주기를 갖는 신호를 발생함으로써 분주될 수 있다.

펄스 측정 회로(104)에 의해 계수된 증가 횟수는 기준 클럭 주기의 1/2보다 작다. 기준 클럭이 측정되는 증가 횟수의 크기는 적어도 부분적으로 원하는 기준 클럭 주파수의 배수에 따라 선택된다. 다음에 설명되는 설계에 대하여, 증가 횟수는 기준 클럭 주기로 고르게 나누어질 수 없어도 된다(즉, 기준 클럭 주기는 선택된 증가 횟수의 정수배일 필요가 없다).

링 오실레이터(106)는 기준 클럭에 대하여 계수된 증가 횟수에 대하여 펄스 측정 회로(104)에서 인코드된 신호를 전달하는 신호 라인(122)에 따라 클럭 체배기의 출력 신호를 발생한다. 링 오실레이터(106)는 지연 셀 스트링(108) 및 멀티플렉서(110)를 채용하여, 기준 클럭 신호 주기의 우수 제수(even divisor)인 주기를 갖는 출력 신호를 출력(116)에서 발생한다. 지연 셀 스트링(108)은 인코드된 신호를 신호 라인(124)을 거쳐 전달하여, 링 오실레이터(106)에 의해 발생된 출력 신호의 1/2 주기에 채용되어야 하는 증가 횟수를 반영한다.

도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 클럭 체배기내의 펄스 측정 회로, 지연 셀 스트링 및 멀티플렉서의 하나의 실시예가 도시되어 있다. 도시된 실시예는 다른 변경도 가능하지만, 2분주 클럭 분주기(즉, N=4, M=2)에 대한 클럭 2배기를 구현한다.

도시된 실시예에서, 펄스 측정 회로(104)는 래치(204)와 교대하는 지연 유닛(202)의 측정 스트링(200)을 구비한다. 도시된 실시예의 래치(204)는 3상태 버퍼(206) 및 커패시터(208)를 구비하는 다이나믹 래치 셀이다. 어떠한 스태이틱 또는 다이나믹 래치라도 채용할 수 있지만, 도시한 바와 같은 다이나믹 래치가 그들의 고속 소형 때문에 선호된다.

기준 클럭 신호는 입력(120)에서 지연 셀(202) 및 래치(204)의 측정 스트링(200)에 의해 수신되고, 분주된 클럭 신호는 입력(118)에서 수신된다. 래치(204)는 분주된 클럭 신호에 의해 제어된다. 분주된 클럭 신호가 하이인 동안, 래치(204)는 "오픈"이고, 기준 클럭 신호는 측정 스트링(200)을 따라 자유롭게 전파되는 것이 허용된다. 따라서, 분주된 클럭 신호가 처음에 로우라고 가정하면, 기준 클럭 신호는 분주된 클럭 신호가 하이로 될 때까지 측정 스트링(200)을 따라 전파를 시작할 수 없다. 분주된 클럭 신호가 (상술한 바와 같이 2분주로) 발생되는 방식 때문에, 기준 클럭이 하이일 때, 분주된 클럭 신호가 하이로 되는 시간은 기준 클럭 주기의 시작과 일치한다. 마찬가지로, 분주된 클럭 신호가 이어서 로우로 되는 시간은 기준 클럭 주기의 끝과 일치한다. 따라서, 기준 클럭 신호는 기준 클럭 주기 동안 측정 스트링(200)을 따라 전파한다.

분주된 클럭 신호가 하이에서 로우로 천이할 때, 래치(204)는 클로즈하고 측정 스트링(200)의 상태는 유지된다. 이 천이시, 각 지연 셀의 출력값은 인코딩 및 링 오실레이터로의 전송을 위해 제2단 래치(도시하지 않음)에 포획되어야 한다. 기준 클럭 주기의 지연 셀 지연 주기 갯수의 계수는 기준 클럭 신호가 전파되는 측정 스트링(200)에서 최종 지연 셀을 식별함으로써 확인될 수 있다. 즉, 기준 클럭 주기는 기간중 "x"개의 지연 셀로서 측정된다.

분주된 클럭 신호가 하이에서 로우로 천이할 때, 지연 셀 출력은 측정 스트링(200)의 처음부터, 일련의 "1" 또는 하이 출력이고 그후 일련의 "0" 또는 로우 출력이어야 한다. 지연 셀 출력 시퀀스가 "1"에서 "0"로 천이하는 측정 스트링(200)을 따른 점은 분주된 클럭 신호가 하이였던 동안 기준 기준 클럭 신호가 전파된 지연 셀의 갯수를 나타낸다. 이 점은 검출 게이트(210)에 의해 나타낸 바와 같이, 측정 스트링(200)에서 다음 지연 셀로부터의 반전된 출력과 각 지연 출력을 AND함으로써 식별될 수 있다.

지연 셀 스트링(108)은 측정 스트링(200)에서 채용된 래치(206)와 교대하는 동일한 지연 셀(202)을 구비한다. 래치(206)는 측정 스트링(200)과 정합하는 지연 구조를 제공하기 위해 구비된 것이다. 회로 구현에 있어서 이들 회로의 물리적 레이아웃은 물론 정합하여야 한다.

스케일링 멀티플렉서(110)는 지연 셀 스트링(108)내의 지연 셀 출력 중 하나를 선택하고, 이것은 지연 셀 스트링(108)에서 신호 라인(124)을 거쳐 스케일링 멀티플렉서(110)로 전달되고 링 오실레이터의 반전단을 향한다. 도 1에 도시한 바와 같이, 링 오실레이터 반전단은 지연 셀 스트링(108)의 입력으로 다시 공급된다.

스케일링 멀티플렉서(110)의 선택 논리는 지연 셀 스트링(108)에서 각 지연 셀 출력에 대하여 하나의 논리 게이트를 구비한다. 스케일링 멀티플렉서(110)는 펄스 측정 회로(104)에서 검출 게이트(210)에 접속된 N개의 연속하는 신호 라인(122)을 함께 논리적으로 OR함으로써 N:1 스케일링을 달성한다. 논리적으로 OR된 신호는 적절한 지연 셀 출력이 선택되도록 사용된다. 따라서, 1-0 천이가 펄스 측정 스트링(200)의 지연 셀 x의 출력에서 검출되면, 지연 셀 스트링의 지연 셀 x/N의 출력이 스케일링 멀티플렉서(110)에 의해 선택된다.

지연 셀 스트링(108) 및 측정 스트링(200)에 채용되는 지연 셀의 개수가 기준 클럭 주파수가 체배되는 인수에 영향을 주지는 않는 것에 유의한다. 그 대신, 지연 셀 스트링(108)의 대응하는 지연 셀을 선택하기 위해 사용되는 측정 스트링(200)의 지연 셀의 개수 사이의 스케일링(N:1)이 주파수 체배 인수(N/M)에 영향을 준다. 예를 들어, 2분주 클럭 분주기에 의하면, 클럭 3배화를 달성하는 스케일링 멀티플렉서(110)에서는 6:1의 스케일링이 달성된다. 따라서, 측정 스트링(200)과 지연 셀 스트링(108) 사이의 적어도 N:1 비율이 유지되면, 측정 스트링(200) 또는 지연 셀 스트링(108)에 채용된 지연 셀의 개수는 물론 설계 선택 사항이다.

도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 클럭 체배기의 동작을 설명하는 흐름도가 도시되어 있다. 입력 클럭 신호가 2분주되어 분주된 클럭 신호가 발생된다. 분주된 클럭 신호가 하이로 될 때, 입력 클럭 신호는 측정 스트링을 따라 전달된다. 따라서, 펄스 측정 스트링 지연 셀 1은 분주된 클럭이 하이로 된 후 하나의 지연 주기 하이로 되고, 펄스 측정 스트링 지연 셀 2는 분주된 클럭이 하이로 된 후 2 지연 주기 하이로 되며, 기타 등등이다. 펄스 측정 스트링 지연 셀 x는 분주된 클럭이 하이로 된 후 x 지연 주기 하이로 되지만, 분주된 클럭은 펄스 측정 스트링 지연 셀 x+1이 하이로 되기전 로우로 된다. 측정 스트링에서 전파된 입력 클럭 펄스의 1-0 천이는 지연 셀 x 및 x+1을 스팬(span)한다. 따라서, 입력 클럭의 측정된 기간(300)은 적어도 x개 이지만 x+1 지연 주기보다 적다. 링 오실레이터에 대하여 지연 주기를 4:1로 스케일링하는 것에 의해, 출력 클럭 신호는 x/4 지연 주기의 기간(302) 동안 하이로 된다. 이것에 의해, 2배된 클럭 주파수가 발생된다. 그러나, 도시된 바와 같이, 출력 클럭 신호는 입력 클럭 신호와 반드시 동기할 필요가 없다.

이미 설명한 바와 같이, 입력 클럭을 측정하고 링 오실레이터의 지연을 발생하기 위해 사용된 지연 주기는 입력 클럭 주기의 정확한 제수일 필요가 없다. 출력 클럭 신호 발생이 입력 클럭을 키 오프(key off)하므로, 출력 클럭 신호 발생은 입력 클럭 주기마다 자기 정정(self-correct)된다. 출력 클럭 듀티 사이클의 모든 변동은 주어진 입력 클럭 주기 중 출력 클럭 신호의 마지막 1/2 사이클로 한정되고, 스케일링에 의해 저감된다. 이 효과는 입력 클럭 주기를 측정하기 위해 더 짧은 지연 주기를 사용하는 것에 의해 더욱 저감될 수 있다.

도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 클럭 신호를 체배하는 처리의 하이 레벨 흐름도가 도시되어 있다. 처리는 입력 클럭 신호의 취득을 설명하는 스텝(402)에서 시작한다. 그후, 처리는 입력 클럭 신호를 M 분주하여 분주된 클럭 신호가 발생되는 것을 설명하는 스텝(404)로 진행한 후, 분주된 클럭의 1/2 사이클 동안 지연 셀 스트링을 따른 입력 클럭 신호의 전파를 측정하는 것을 설명하는 스텝(406)으로 진행한다. 그후, 처리는 입력 클럭 신호의 측정된 전파를 인수 N으로 스케일링하는 것을 설명하는 스텝(408)로 진행한 후, 스케일링된 전파와 같은 1/2 사이클을 갖는 신호를 발생하는 것을 설명하는 스텝(410)으로 진행한다. 도시한 바와 같이, 스텝(410)으로부터 처리가 스텝(404)로 복귀하여, 전력 손실에 의한 것 등의 인터럽트될 때까지 분주된 클럭 신호의 각 사이클에 대하여 반복된다.

본 발명은 정확한 듀티 사이클을 갖는 모든 N/M 배의 입력 클럭 주파수를 발생할 수 있는 완전 디지털 클럭 체배기를 제공한다. 완전히 디지털이면, 클럭 체배기는 디지털 라이브러리내의 기존 콤포넌트로부터 형성될 수 있고 디지털 디바이스에 최적화된 처리에 의해 제조될 수 있다. 입력 클럭 주파수의 정수배 또는 분수배 또는 다른 배수의 조합이 발생될 수 있다. 출력(체배된) 클럭 신호의 듀티 사이클은 모든 입력 클럭 사이클 동안 자기 정정된 인수 N으로 스케일링된 하나의 지연 셀 주기내에 정확히 든다.

클럭 체배기가 완전 디지털이므로, 파워 또는 공간 절약을 달성할 수 있다. 일부 애플리케이션에서는 짧은 취득 시간(대략 두 개의 입력 클럭 사이클)이 종래 아날로그 위상 동기 루프 구현 이상의 중요한 효과를 제공할 수 있다.

비록 예시적인 실시예에서는 출력 신호가 기준 클럭과 동기하지 않지만, 그러한 동기화가 요구되면 설계를 적절히 수정할 수 있다.

설명된 회로는 단순히 클럭 주파수를 합성하기 보다는 제어 위상 지연을 도입하는 데 적용될 수 있다. 기준 클럭에 약간 선행하는 위상을 갖는 클럭을 제공하는 것은 매우 타이트한 셋업 또는 홀드 시간 요구를 갖는 신호를 샘플링하는 회로의 기능 향상에 있어서 유용하다. 예를 들면, 66 MHz PCI 인터페이스는 3 ns 의 지정된 셋업 시간 및 0 ns의 홀드 시간을 수 많은 버스 신호에 대하여 갖는 것에 의해, 그러한 신호가 모든 로직을 통해 전파된 후 그들을 포획하는 것이 불가능하면 그것이 곤란하게 된다.

본 발명에 의하면, 클럭 체배기가 완전 디지털이므로, 파워 또는 공간 절약을 달성할 수 있다.

이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러 가지고 변경가능한 것은 물론이다.

도 1은 본 발명의 바람직한 실시예에 따른 클럭 체배기의 블록도.

도 2는 본 발명의 바람직한 실시예에 따른 클럭 체배기내의 펄스 측정 회로, 지연 셀 스트링 및 멀티플렉서의 하나의 실시예를 도시한 도면.

도 3은 본 발명의 바람직한 실시예에 따른 클럭 체배기의 동작을 설명하는 타이밍도.

도 4는 본 발명의 바람직한 실시예에 따른 클럭 신호를 체배하는 처리를 설명하는 하이 레벨 흐름도.

도 5a 내지 도 5d는 클럭 신호를 체배하는 종래 시스템 및 그 시스템의 타이밍도.

*도면의 주요 부분에 대한 부호의 설명

100 : 클럭 체배기 102 : 클럭 분주기

104 : 펄스 측정 회로 106 : 링 오실레이터

108 : 지연 셀 스트링 110 : 스케일링 멀티플렉서

Claims (19)

1. 입력 클럭 신호를 수신하고 입력 클럭 신호 주기의 M배의 주기를 갖는 분주된 클럭 신호를 발생하는 클럭 분주기;

   다수의 출력을 갖고, 입력 클럭 신호 및 분주된 클럭 신호를 수신하고, 상기 입력 클럭 신호의 전파를 측정하며, 상기 전파에 대응하는 인코드된 신호를 발생하는 펄스 측정 회로; 및

   상기 펄스 측정 회로에서 상기 인코드된 신호를 수신하고, 상기 입력 클럭 신호의 측정된 전파를 1/N번 전파하는 출력 클럭 신호를 발생하는 링 오실레이터

   를 포함하며,

   기준 클럭 신호의 N/M배 주파수를 갖는 클럭 신호를 발생하는 클럭 신디사이저(clock synthesizer).
2. 제 1 항에 있어서,

   상기 펄스 측정 회로는 분주된 클럭 신호의 1/2 사이클동안 상기 입력 클럭 신호의 전파를 측정하고, 상기 링 오실레이터는 상기 분주된 클럭 신호의 1/2 사이클 동안 상기 입력 클럭 신호의 측정된 전파를 1/N번 전파하는 출력 클럭 신호를 발생하는 클럭 신디사이저.
3. 제 2 항에 있어서,

   상기 링 오실레이터는

   다수의 출력을 갖는 지연 셀 스트링;

   출력 신호가 발생되도록 상기 지연 셀 스트링의 출력을 선택하는 스케일링 멀티플렉서;

   상기 스케일링 멀티플렉서의 출력 신호를 반전하는 인버터; 및

   상기 스케일링 멀티플렉서의 반전된 출력 신호를 상기 지연 셀 스트링의 입력으로 전달하는 피드백 루프

   를 포함하고,

   상기 스케일링 멀티플렉서의 반전된 출력 신호는 상기 지연 셀 스트링을 따라 전파하는 클럭 신디사이저.
4. 제 2 항에 있어서,

   상기 펄스 측정 회로는

   래치와 교대하는 다수의 지연 셀을 포함하고, 입력 클럭 신호를 수신하며, 분주된 클럭 신호의 1/2 사이클 동안 상기 입력 클럭 신호가 펄스 측정 스트링을 따라 전파되게 하는 펄스 측정 스트링; 및

   각각이 상기 펄스 측정 스트링내의 래치의 출력 및 상기 펄스 측정 스트링내의 다음 래치의 반전된 출력을 수신하고, 상기 펄스 측정 스트링내의 상이한 래치쌍의 출력을 결합시켜 상기 펄스 측정 회로의 출력을 발생하는 다수의 AND 게이트

   를 더 포함하는 클럭 신디사이저.
5. 제 4 항에 있어서,

   각 펄스 측정 스트링 래치는

   선행하는 지연 셀의 출력을 수신하고, 분주된 클럭 신호에 의해 제어되는 3상태 버퍼; 및

   상기 3상태 버퍼의 출력을 접지에 접속하는 커패시터

   를 더 포함하는 클럭 신디사이저.
6. 제 2 항에 있어서,

   상기 펄스 측정 회로는

   래치와 교대하는 지연 셀 스트링을 포함하고, 입력 클럭 신호를 수신하며, 분주된 클럭 신호의 1/2 사이클 동안 상기 입력 클럭 신호가 펄스 측정 스트링을 따라 전파되게 하는 펄스 측정 스트링; 및

   각각이 상기 펄스 측정 스트링내의 래치의 출력 및 상기 펄스 측정 스트링내의 다음 래치의 반전된 출력을 수신하고, 상기 펄스 측정 스트링내의 상이한 래치쌍의 출력을 결합시켜 상기 펄스 측정 회로의 출력을 발생하는 다수의 AND 게이트

   를 더 포함하는 클럭 신디사이저.
7. 제 6 항에 있어서,

   상기 링 오실레이터는

   래치와 교대하고, 각각이 상기 펄스 측정 스트링내의 지연 셀과 정합하는 다수의 지연 셀을 포함하는 지연 셀 스트링;

   출력 신호가 발생되도록 지연 셀 스트링 래치에 대응하는 출력을 선택하기 위해 상기 펄스 측정 회로의 N개의 출력 중 임의의 출력을 채용하는 스케일링 멀티플렉서;

   출력 클럭 신호가 발생되도록 상기 스케일링 멀티플렉서의 출력 신호를 반전하는 인버터; 및

   상기 스케일링 멀티플렉서의 반전된 출력 신호를 상기 지연 셀 스트링의 입력으로 전달하는 피드백 루프

   를 포함하고,

   상기 스케일링 멀티플렉서의 반전된 출력 신호는 상기 지연 셀 스트링을 따라 전파하는 클럭 신디사이저.
8. 제 7 항에 있어서,

   상기 스케일링 멀티플렉서는

   상기 N 펄스 측정 회로 AND 게이트의 출력을 수신하는 다수의 N 입력 OR 게이트;

   OR 게이트의 출력 및 대응하는 지연 셀 스트링 래치의 출력을 각각 수신하는 다수의 멀티플렉서 AND 게이트; 및

   출력 신호가 발생되도록 상기 멀티플렉서 AND 게이트의 출력을 결합하는 로직 게이트

   를 더 포함하는 클럭 신디사이저.
9. 제 8 항에 있어서,

   상기 다수의 N 입력 OR 게이트는 4입력 OR 게이트를 더 포함하는 클럭 신디사이저.
10. 제 9 항에 있어서,

    상기 클럭 분주기는 상기 입력 클럭 신호의 2배의 주파수를 갖는 분주된 클럭 신호를 발생하는 클럭 신디사이저.
11. 집적 회로내의 완전 디지털 클럭 체배기에 있어서,

    입력 클럭 신호를 수신하고, 입력 클럭 신호 주기의 M배 주기를 갖는 분주된 클럭 신호를 발생하는 클럭 분주기;

    상기 분주된 클럭 신호가 하이인 동안 상기 입력 클럭 신호가 펄스 측정 스트링을 따라 전파하게 하는 펄스 측정 스트링;

    상기 펄스 측정 스트링내에서 제1 상태에서 제2 상태로의 천이를 검출함으로써 상기 펄스 측정 스트링을 따른 전파를 측정하는 천이 검출기;

    스케일 전파가 발생되도록 상기 측정된 전파를 인수 N으로 스케일링하는 스케일링 회로; 및

    상기 펄스 측정 스트링에 정합하고, 출력 클럭 신호가 스케일링된 전파를 위해 지연 스트링을 따라 전파하는 지연 스트링

    을 포함하며,

    상기 클럭 체배기는 상기 입력 클럭 신호의 주파수의 N/M배 주파수를 갖는 출력 클럭 신호를 디지털적으로 작성하는 클럭 체배기.
12. 제 11 항에 있어서,

    상기 출력 클럭 신호는 인버터로 전달되기전 스케일링된 전파를 위해 상기 지연 스트링을 따라 전파하는 클럭 체배기.
13. 체배된 클럭 신호를 합성하는 방법에 있어서,

    입력 클럭 신호를 취득하는 단계;

    분주된 클럭 신호가 작성되도록 상기 입력 클럭 신호를 M 분주하는 단계;

    상기 입력 클럭 신호의 전파를 측정하는 단계;

    상기 입력 클럭 신호의 측정된 전파를 인수 N으로 스케일링하는 단계; 및

    상기 입력 클럭 신호의 주파수의 N/M배 주파수를 갖는 신호를 발생하는 단계

    를 포함하는 신호 합성 방법.
14. 제 13 항에 있어서,

    상기 입력 클럭 신호의 전파를 측정하는 단계는 상기 분주된 클럭 신호의 1/2 사이클 동안 상기 입력 클럭 신호의 전파를 측정하는 단계를 더 포함하고,

    상기 신호를 발생하는 단계는 상기 스케일링된 전파와 같은 1/2 사이클을 갖는 신호를 발생하는 단계를 포함하는 신호 합성 방법.
15. 제 14 항에 있어서,

    상기 입력 클럭 신호를 M 분주하는 단계는 상기 입력 클럭 신호를 2 분주하는 단계를 더 포함하는 신호 합성 방법.
16. 제 14 항에 있어서,

    상기 입력 클럭 신호의 전파를 측정하는 단계는 지연 셀 스트링을 따른 상기 입력 클럭 신호의 전파를 측정하는 단계를 더 포함하는 신호 합성 방법.
17. 제 14 항에 있어서,

    상기 입력 클럭 신호의 측정된 전파를 스케일링하는 단계는 상기 측정된 전파를 4로 스케일링하는 단계를 더 포함하는 신호 합성 방법.
18. 제 14 항에 있어서,

    상기 스케일링된 전파와 같은 1/2 사이클을 갖는 신호를 발생하는 단계는 링 오실레이터내의 지연을 상기 스케일링된 전파와 동일하게 설정하는 단계를 더 포함하는 신호 합성 방법.
19. 다수의 동작 모드를 갖는 클럭 체배기에 있어서,

    분주된 클럭 신호의 1/2 사이클 동안 입력 클럭 신호의 전파가 측정되는 제1 동작 모드;

    측정된 전파가 스케일링되는 제2 동작 모드; 및

    상기 스케일링된 전파가 재작성되어 1/2 사이클의 출력 클럭 신호가 형성되는 제3 동작 모드

    를 포함하는 클럭 체배기.