KR102110770B1

KR102110770B1 - 클럭 분주 장치

Info

Publication number: KR102110770B1
Application number: KR1020140017222A
Authority: KR
Inventors: 송진욱
Original assignee: 삼성전자 주식회사
Priority date: 2014-02-14
Filing date: 2014-02-14
Publication date: 2020-05-14
Also published as: US9257990B2; US20150236701A1; KR20150096145A

Abstract

클럭 분주 장치가 제공된다. 상기 클럭 분주 장치는, 제1 누산 값과 디노미네이터(denominator) 값을 누산하고, 제2 누산 값을 저장하는 누산기, 상기 제2 누산 값이 딜레이 된 딜레이 누산 값을 저장하는 레지스터, 상기 제2 누산 값과 뉴머레이터(numerator) 값을 비교 연산하고, 상기 제2 누산 값이 상기 뉴머레이터 값보다 크거나 같은 경우에 상기 제2 누산 값을 그레이터(greater) 값으로 저장하는 제1 비교 연산부, 상기 딜레이 누산 값과 상기 뉴머레이터 값을 비교 연산하고, 상기 딜레이 누산 값이 상기 뉴머레이터 값보다 크거나 같은 경우에 상기 딜레이 누산 값을 딜레이 그레이터 값으로 저장하는 제2 비교 연산부, 및 상기 그레이터 값과 상기 딜레이 그레이터 값을 비교 연산하여 클럭의 셰이프(shape)를 결정하는 제3 비교 연산부를 포함하되, 상기 클럭의 셰이프는 바이패스(bypass), 라이징 에지(rising edge), 폴링 에지(falling edge) 중 어느 하나이다.

Description

클럭 분주 장치{CLOCK DIVIDING DEVICE}

본 발명은 클럭 분주 장치에 관한 것이다.

클럭 분주기는 어떠한 주파수를 갖는 신호를 입력받고, 입력 신호의 주파수보다 낮은 주파수를 갖는 신호를 출력하는 장치이다. 입력 신호의 주파수와 출력 신호의 주파수는 정수비일 수도 있고, 정수비가 아닐 수도 있다. 이와 같은 클럭 분주기는 플립플롭을 이용하여 구성할 수 있다.

미국등록특허 제7,734,001호에는 Fractional frequency divider circuit에 관하여 개시되어 있다.

본 발명이 해결하고자 하는 과제는, 입력 클럭의 주파수에 대하여 분주비 M/N(M≥N)을 갖고, 50% 듀티비(duty ratio)를 갖는 출력 클럭을 생성하는 클럭 분주 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 과제는, 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 클럭 분주 장치의 일 실시예는, 제1 누산 값과 디노미네이터(denominator) 값을 누산하고, 제2 누산 값을 저장하는 누산기, 상기 제2 누산 값이 딜레이 된 딜레이 누산 값을 저장하는 레지스터, 상기 제2 누산 값과 뉴머레이터(numerator) 값을 비교 연산하고, 상기 제2 누산 값이 상기 뉴머레이터 값보다 크거나 같은 경우에 상기 제2 누산 값을 그레이터(greater) 값으로 저장하는 제1 비교 연산부, 상기 딜레이 누산 값과 상기 뉴머레이터 값을 비교 연산하고, 상기 딜레이 누산 값이 상기 뉴머레이터 값보다 크거나 같은 경우에 상기 딜레이 누산 값을 딜레이 그레이터 값으로 저장하는 제2 비교 연산부, 및 상기 그레이터 값과 상기 딜레이 그레이터 값을 비교 연산하여 클럭의 셰이프(shape)를 결정하는 제3 비교 연산부를 포함하되, 상기 클럭의 셰이프는 바이패스(bypass), 라이징 에지(rising edge), 폴링 에지(falling edge) 중 어느 하나이다.

상기 클럭은 이븐(even) 또는 오드(odd) 타입이고, 상기 클럭의 타입은 상기 제1 및 제2 누산 값을 이용하여 결정될 수 있다.

상기 제2 누산 값과 상기 그레이터 값을 비교 연산하고, 상기 제2 누산 값이 이전의 상기 그레이터 값의 1/2보다 크거나 같은 경우에 폴링 값을 하이 레벨로 저장하는 제4 비교 연산부를 더 포함할 수 있다.

상기 제4 비교 연산부는, 상기 폴링 값이 딜레이 된 딜레이 폴링 값을 더 저장하고, 상기 폴링 값과 상기 딜레이 폴링 값을 비교 연산하여 상기 클럭의 타입을 결정할 수 있다.

상기 제4 비교 연산부는, 상기 딜레이 누산 값과 어큐머러블(accumulable) 값을 더 이용하여 상기 클럭의 타입을 결정할 수 있다.

상기 제3 비교 연산부는, 상기 그레이터 값과 상기 딜레이 그레이터 값이 하이 레벨인 경우에 상기 클럭의 셰이프를 바이패스로 결정할 수 있다.

상기 제3 비교 연산부는, 상기 그레이터 값이 로우 레벨이고 상기 딜레이 그레이터 값이 하이 레벨인 경우에 상기 클럭의 셰이프를 라이징 에지로 결정할 수 있다.

상기 제3 비교 연산부는, 상기 그레이터 값과 상기 딜레이 그레이터 값이 로우 레벨이거나, 상기 그레이터 값이 하이 레벨이고 상기 딜레이 그레이터 값이 로우 레벨인 경우에 상기 클럭의 셰이프를 폴링 에지로 결정할 수 있다.

상기 과제를 해결하기 위한 본 발명의 클럭 분주 장치의 다른 실시예는, 제1 누산 값과 디노미네이터 값을 누산하고, 제2 누산 값을 저장하는 제1 누산기, 상기 제2 누산 값이 뉴머레이터 값보다 크거나 같은 경우에, 상기 제2 누산 값과 상기 뉴머레이터 값을 차감 연산하는 제2 누산기, 상기 제2 누산 값이 딜레이 된 딜레이 누산 값을 저장하는 제1 레지스터, 상기 제2 누산 값과 상기 뉴머레이터 값을 비교 연산하고, 상기 딜레이 누산 값과 상기 뉴머레이터 값을 비교 연산하는 제1 비교 연산부, 상기 제2 누산 값이 상기 뉴머레이터 값보다 크거나 같은 경우에 상기 제2 누산 값을 그레이터 값으로 저장하고, 상기 딜레이 누산 값이 상기 뉴머레이터 값보다 크거나 같은 경우에 상기 딜레이 누산 값을 딜레이 그레이터 값으로 저장하는 제2 레지스터, 상기 그레이터 값과 상기 딜레이 그레이터 값을 비교 연산하여 클럭의 셰이프를 결정하는 제2 비교 연산부, 상기 제2 누산 값과 상기 그레이터 값을 비교 연산하는 제3 비교 연산부, 및 상기 제2 누산 값이 이전의 상기 그레이터 값의 1/2보다 크거나 같은 경우에 폴링 값을 하이 레벨로 저장하는 제3 레지스터를 포함하되, 상기 클럭의 셰이프는 바이패스, 라이징 에지, 폴링 에지 중 어느 하나이다.

상기 클럭은 이븐 또는 오드 타입이고, 상기 클럭의 타입은 상기 제1 및 제2 누산 값을 이용하여 결정될 수 있다.

상기 폴링 값, 상기 폴링 값이 딜레이 된 딜레이 폴링 값, 상기 딜레이 누산 값, 및 어큐머러블 값을 이용하여 상기 클럭의 타입을 결정하는 제4 비교 연산부를 더 포함할 수 있다.

상기 제4 비교 연산부는, 상기 폴링 값이 하이 레벨이고, 상기 딜레이 폴링 값이 로우 레벨이고, 상기 딜레이 누산 값이 상기 어큐머러블 값보다 크거나 같은 경우에 상기 클럭을 오드 타입으로 결정할 수 있다.

상기 제2 비교 연산부는, 상기 그레이터 값과 상기 딜레이 그레이터 값이 하이 레벨인 경우에 상기 클럭의 셰이프를 바이패스로 결정할 수 있다.

상기 제2 비교 연산부는, 상기 그레이터 값이 로우 레벨이고 상기 딜레이 그레이터 값이 하이 레벨인 경우에 상기 클럭의 셰이프를 라이징 에지로 결정할 수 있다.

상기 제2 비교 연산부는, 상기 그레이터 값과 상기 딜레이 그레이터 값이 로우 레벨이거나, 상기 그레이터 값이 하이 레벨이고 상기 딜레이 그레이터 값이 로우 레벨인 경우에 상기 클럭의 셰이프를 폴링 에지로 결정할 수 있다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 클럭 분주 장치를 설명하기 위한 블록도의 일부를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 클럭 분주 장치를 설명하기 위한 블록도의 일부를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 클럭 분주 장치를 설명하기 위한 블록도이다.
도 4 및 도 5는 도 3의 클럭 분주 장치에서 몇몇 신호의 변화를 나타내는 타이밍도이다.
도 6은 클럭의 이븐/오드 타입을 설명하기 위한 타임 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 클럭 분주 장치를 설명하기 위한 블록도이다.
도 8은 본 발명의 일 실시예에 따른 클럭 분주 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명의 실시예에 따른 클럭 분주 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
도 10 및 도 11은 도 9의 시스템이 적용되는 전자 기기의 예를 설명하기 위한 도면들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 클럭 분주 장치를 설명하기 위한 블록도의 일부를 도시한 도면이다. 도 2는 본 발명의 일 실시예에 따른 클럭 분주 장치를 설명하기 위한 블록도의 일부를 도시한 도면이다. 도 3은 본 발명의 일 실시예에 따른 클럭 분주 장치를 설명하기 위한 블록도이다. 도 4 및 도 5는 도 3의 클럭 분주 장치에서 몇몇 신호의 변화를 나타내는 타이밍도이다. 도 6은 클럭의 이븐/오드 타입을 설명하기 위한 타임 그래프이다.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 클럭 분주 장치는, 제1 누산기(100), 제2 누산기(110), 로직 유닛(120), 제1 비교 연산부(200), 제1 레지스터(300), 제2 레지스터(310), 제2 비교 연산부(210), 제3 레지스터(320), 제3 비교 연산부(220), 제4 레지스터(330), 제4 비교 연산부(230) 등을 포함한다.

본 발명의 일 실시예에 따른 클럭 분주 장치는, 입력 클럭의 주파수에 대해 분주비가 M/N(M≥N)이고, 듀티비가 50%인 출력 클럭을 생성한다. 이 때, 출력 클럭은 여러가지 값(value)에 의하여 클럭 셰이프(shape)가 결정되며, 출력 클럭의 클럭 셰이프에는 바이패스(bypass), 라이징 에지(rising edge), 폴링 에지(falling edge)가 있다.

도 1에는 본 발명의 일 실시예에 따른 클럭 분주 장치의 일부를 블록도로 도시하였으며, 도 1에는 본 발명의 일 실시예에 따른 클럭 분주 장치가 출력 클럭의 클럭 셰이프 중 바이패스와 라이징 에지를 결정하는 방법에 대해 도시되어 있다.

도 1 및 도 4를 참조하여, 제1 누산기(100), 제1 비교 연산부(200), 제1 레지스터(300), 제2 레지스터(310), 제2 비교 연산부(210)에 대해 설명한다.

제1 누산기(100)는 제1 누산 값(accumulated value)과 디노미네이터 값(denominator value)을 누산하고, 제2 누산 값을 저장한다. 이하에서는, 분주비가 M/N(M≥N)인 경우를 가정하여 설명하며, M은 뉴머레이터 값(numerator value)이고, N은 디노미네이터 값으로 정의한다. 예를 들어, 입력 클럭에 설정된 제1 누산 값이 4이고, 디노미네이터 값(N)이 4인 경우, 제1 누산기(100)를 통해 누산한 결과는 8이 된다. 즉, 제2 누산 값이 8이 되며, 이 결과는 제1 누산기(100)에 저장된다.

제1 비교 연산부(200)는 제2 누산 값과 뉴머레이터 값(M)을 비교 연산하고, 딜레이 누산 값(delayed accumulated value)과 뉴머레이터 값(M)을 비교 연산한다. 예를 들어, 뉴머레이터 값(M)이 7인 경우, 제1 비교 연산부(200)는 뉴머레이터 값(M)과 제2 누산 값인 8을 비교 연산하여, 제2 누산 값이 뉴머레이터 값(M)보다 크거나 같은지 여부를 판단한다. 만약, 제2 누산 값이 뉴머레이터 값(M)보다 크거나 같은 경우, 제2 누산 값은 그레이터 값(greater value)으로 정의된다. 즉, 8은 7보다 크기 때문에 8은 그레이터 값이 된다. 딜레이 누산 값은 누산 값이 딜레이 된 값으로서, 도 4를 참조하면, 제2 누산 값이 8일 때, 딜레이 누산 값(DAV)은 제1 누산 값이 딜레이 되어 4가 된다. 상기의 예에서, 딜레이 누산 값(DAV)은 4로서, 뉴머레이터 값(M)인 7보다 작기 때문에, 딜레이 그레이터 값이 될 수 없다. 딜레이 그레이터 값이란, 딜레이 누산 값 중에서 뉴머레이터 값(M)보다 크거나 같은 경우의 딜레이 누산 값을 의미한다.

또한, 제1 비교 연산부(200)는 그레이터 값에 해당하는 제2 누산 값에 대해, 제2 누산 값에서 뉴머레이터 값(M)을 차감하는 차감 연산을 수행하는 누산기 회로를 더 포함할 수 있다. 이러한 경우, 제2 누산 값이 8일 때, 8에서 뉴머레이터 값(M)인 7을 차감한 1을 제1 레지스터(300)로 전송할 수 있다. 제2 누산 값이 그레이터 값이 아니라면, 그 값을 그대로 제1 레지스터(300)로 전송할 수 있다. 이러한 연산은 누산 값뿐만 아니라, 딜레이 누산 값에 대해서도 마찬가지로 수행된다.

제1 레지스터(300)는 제1 비교 연산부(200)로부터 전송받은 누산 값 및 딜레이 누산 값을 저장하고, 다시 제1 누산기(100)로 전송한다. 제1 누산기(100)를 통하여, 동일한 과정을 반복한다.

제2 레지스터(310)는 제1 비교 연산부(200)로부터 그레이터 값 및 딜레이 그레이터 값을 전송받아 저장하고, 그레이터 값 및 딜레이 그레이터 값을 제2 비교 연산부(210)로 전송한다.

제2 비교 연산부(210)는 그레이터 값과 딜레이 그레이터 값을 비교 연산하여, 출력 클럭의 클럭 셰이프를 결정한다. 이 때, 그레이터 값이 하이 레벨(예를 들어, 1)이고, 딜레이 그레이터 값이 하이 레벨(예를 들어, 1)인 경우에, 출력 클럭의 클럭 셰이프는 바이패스가 된다. 또한, 그레이터 값이 로우 레벨(예를 들어, 0)이고, 딜레이 그레이터 값이 하이 레벨(예를 들어, 1)인 경우에, 출력 클럭의 클럭 셰이프는 라이징 에지가 된다. 도 4를 참조하여 설명하면, 누산 값(AV)이 4이고, 딜레이 누산 값(DAV)이 7인 경우, 누산 값(AV)은 7보다 작으므로 로우 레벨(예를 들어, 0)이고, 딜레이 누산 값(DAV)은 7과 같으므로 하이 레벨(예를 들어, 1)이다. 따라서, 출력 클럭의 클럭 셰이프는 라이징 에지(RE1)가 된다. 또한, 누산 값(AV)이 7이고, 딜레이 누산 값(DAV)이 10인 경우, 누산 값(AV)과 딜레이 누산 값(DAV)은 모두 7보다 크거나 같으므로 둘다 하이 레벨(예를 들어, 1)이 된다. 따라서, 이 경우에는 출력 클럭의 클럭 셰이프는 바이패스(BYPASS)가 된다.

도 2, 도 5 및 도 6을 참조하여, 제2 누산기(110), 로직 유닛(120), 제3 레지스터(320), 제3 비교 연산부(220), 제4 레지스터(330), 제4 비교 연산부(230)에 대해 설명한다.

제2 누산기(110)는 제2 누산 값이 뉴머레이터 값(M)보다 크거나 같은 경우에, 제2 누산 값과 뉴머레이터 값(M)을 차감 연산한다. 즉, 그레이터 값에 해당하는 제2 누산 값에 대해, 제2 누산 값에서 뉴머레이터 값(M)을 차감하는 차감 연산을 수행한다. 제2 누산기(110)는 제1 비교 연산부(200)에 누산기 회로가 포함되지 않은 경우에 필요하다. 제2 누산기(110)는 그레이터 값에 해당하는 제2 누산 값에 대해, 제2 누산 값에서 뉴머레이터 값(M)을 차감한 값(D2)을 로직 유닛(120)으로 전송한다.

로직 유닛(120)은, 제1 누산기(100)로부터 전송된 값(D1)과 제2 누산기(110)로부터 전송된 값(D2)을 비교하여, 뉴머레이터 값(M)보다 작은 값을 제3 레지스터(320)를 통해 제1 누산기(100)로 전송하고, D1과 D2 중 뉴머레이터 값(M)보다 큰 값은 제3 레지스터(320)를 통해 제3 비교 연산부(220)로 전송되도록 한다. 도 5를 참조하여 설명하면, 예를 들어, 누산 값(AV)이 9일 때, 제1 누산기(100)로부터 전송된 값(D1)은 9이고, 제2 누산기(110)로부터 전송된 값(D2)는 2가 되므로, 7보다 작은 값인 2는 제3 레지스터(320)를 통해 제1 누산기(100)로 전송하고, 7보다 크거나 같은 값인 9는 제3 레지스터(320)를 통해 제3 비교 연산부(220)로 전송한다. 다만, 누산 값(AV)이 7보다 작은 경우에는, D2가 전송되지 않으므로 D1을 제3 레지스터(320)를 통해 제1 누산기(100) 및 제3 비교 연산부(220)로 전송한다.

제3 레지스터(320)는 로직 유닛(120)으로부터 전송받은 값(D1, D2)을 저장하고, D1은 제3 비교 연산부(220)로 전송하고, D2는 제1 누산기(100)로 전송한다.

제3 비교 연산부(220)는 제3 레지스터(320)로부터 전송받은 값과 바로 이전의 그레이터 값을 비교 연산한다. 이에 따라, 누산 값이 바로 이전의 그레이터 값의 1/2보다 크거나 같은지 여부를 판단한다. 누산 값이 바로 이전의 그레이터 값의 1/2보다 크거나 같은 경우, 폴링 값(falling value, F_VALUE)을 하이 레벨(예를 들어, 1)로 유지하여 제4 레지스터(330)로 전송한다. 즉, 도 5를 참조하면, 누산 값(AV)이 3인 경우, 바로 이전의 그레이터 값인 7의 1/2보다 작으므로 폴링 값(F_VALUE)은 로우 레벨(예를 들어, 0)으로 유지되고, 누산 값(AV)이 6인 경우, 바로 이전의 그레이터 값인 7의 1/2보다 크므로 폴링 값(F_VALUE)은 하이 레벨(예를 들어, 1)로 유지된다. 도 5에는 폴링 값(F_VALUE)에 대해, 폴링 얼리(FALLING EARLY, FE)로 도시되어 있다. 누산 값(AV)이 바로 이전의 그레이터 값보다 크거나 같은 경우에는 폴링 값(F_VALUE)이 하이 레벨(예를 들어, 1)로 유지되고, 이에 따라 폴링 얼리(FE) 타이밍 도가 만들어진다. 폴링 레이트(FALLING LATE, FL) 타이밍 도는 폴링 얼리(FE) 타이밍 도가 딜레이 된 타이밍 도이다.

제4 레지스터(330)는 제3 비교 연산부(220)로부터 폴링 값(F_VALUE)을 전송받아 저장하고, 폴링 값(F_VALUE) 및 딜레이 폴링 값(D_F_VALUE)을 제4 비교 연산부(230)로 전송한다.

제4 비교 연산부(230)는 폴링 값(F_VALUE), 딜레이 폴링 값(D_F_VALUE), 딜레이 누산 값(P), 어큐머러블 값(accumulable value, Q)을 전송받아, 출력 클럭의 타입을 결정한다. 출력 클럭의 타입에는 이븐(EVEN) 타입과 오드(ODD) 타입이 있다. 어큐머러블 값(Q)이란, 뉴머레이터 값(M)에서 누산 값(AV)을 차감한 값을 의미한다. 도 6을 참조하면, Q0~Q3로 도시된 부분이 어큐머러블 값(Q)에 해당한다. 도 5를 참조하여 설명하면, 뉴머레이터 값(M)이 7이고, 누산 값(AV)이 3인 경우, 어큐머러블 값(Q)은 4가된다. 만약, 누산 값(AV)이 6인 경우 어큐머러블 값(Q)은 1이 되고, 누산 값(AV)이 9인 경우 어큐머러블 값(Q)은 -2가 된다.

출력 클럭의 타입을 결정하는 방법은, 폴링 값(F_VALUE)이 하이 레벨(예를 들어, 1)이고, 딜레이 폴링 값(D_F_VALUE)이 로우 레벨(예를 들어, 0)이고, 딜레이 누산 값(P)이 어큐머러블 값(Q)보다 작은 경우에는 이븐 타입이 된다. 또한, 폴링 값(F_VALUE)에 상관없이, 딜레이 폴링 값(D_F_VALUE)이 하이 레벨(예를 들어, 1)인 경우에 이븐 타입이 된다. 이와 달리, 폴링 값(F_VALUE)이 하이 레벨(예를 들어, 1)이고, 딜레이 폴링 값(D_F_VALUE)이 로우 레벨(예를 들어, 0)이고, 딜레이 누산 값(P)이 어큐머러블 값(Q)보다 크거나 같은 경우에는 오드 타입이 된다. 도 5를 참조하면, 첫번째 출력 클럭(CLKOUT)은 오드 타입이고, 두번째 및 세번째 출력 클럭(CLKOUT)은 이븐 타입이다.

도 7은 본 발명의 다른 실시예에 따른 클럭 분주 장치를 설명하기 위한 블록도이다. 설명의 편의상, 본 발명의 일 실시예에 따른 클럭 분주 장치와 실질적으로 동일한 부분의 설명은 생략한다.

도 7을 참조하면, 본 발명의 다른 실시예에 따른 클럭 분주 장치는, 제1 누산기(100), 제1 비교 연산부(200), 제2 레지스터(310), 제3 레지스터(320), 제2 비교 연산부(210), 제3 비교 연산부(220), 제4 레지스터(330), 제4 비교 연산부(230)를 포함한다.

제1 누산기(100)는 제1 누산 값과 디노미네이터 값(N)을 누산하고, 제2 누산 값을 저장한다.

제1 비교 연산부(200)는 제2 누산 값과 뉴머레이터 값(M)을 비교 연산하고, 딜레이 누산 값과 뉴머레이터 값(M)을 비교 연산한다. 또한, 제1 비교 연산부(200)는 그레이터 값에 해당하는 제2 누산 값에 대해, 제2 누산 값에서 뉴머레이터 값(M)을 차감하는 차감 연산을 수행하는 누산기 회로를 더 포함한다. 제1 비교 연산부(200)는 그레이터 값을 제2 레지스터(310)로 전송하고, 그레이터 값이 아닌 제2 누산 값 또는 그레이터 값에서 뉴머레이터 값(M)을 차감한 값을 제3 레지스터()로 전송한다. 즉, 제2 누산 값이 8일 때, 8에서 뉴머레이터 값(M)인 7을 차감한 1을 제3 레지스터(320)로 전송하고, 그레이터 값인 8을 제2 레지스터(310)로 전송한다. 제2 누산 값이 그레이터 값이 아니라면, 그 값을 그대로 제3 레지스터(320)로 전송한다. 이러한 연산은 누산 값뿐만 아니라, 딜레이 누산 값에 대해서도 마찬가지로 수행된다.

제2 레지스터(310)는 제1 비교 연산부(200)로부터 그레이터 값 및 딜레이 그레이터 값을 전송받아 저장하고, 그레이터 값 및 딜레이 그레이터 값을 제2 비교 연산부(210) 및 제3 비교 연산부(220)로 전송한다.

제3 레지스터(320)는 제1 비교 연산부(200)로부터 전송받은 값을 저장하고, 이를 제1 누산기(100) 및 제3 비교 연산부(220)로 전송한다.

제2 비교 연산부(210)는 그레이터 값과 딜레이 그레이터 값을 비교 연산하여, 출력 클럭의 클럭 셰이프를 결정한다.

제3 비교 연산부(220)는 제2 레지스터(310) 및 제3 레지스터(320)로부터 전송받은 값과 바로 이전의 그레이터 값을 비교 연산한다. 이에 따라, 누산 값이 바로 이전의 그레이터 값의 1/2보다 크거나 같은지 여부를 판단한다. 누산 값이 바로 이전의 그레이터 값의 1/2보다 크거나 같은 경우, 폴링 값(falling value, F_VALUE)을 하이 레벨(예를 들어, 1)로 유지하여 제4 레지스터(330)로 전송한다.

제4 비교 연산부(230)는 폴링 값(F_VALUE), 딜레이 폴링 값(D_F_VALUE), 딜레이 누산 값(P), 어큐머러블 값(accumulable value, Q)을 전송받아, 출력 클럭의 타입을 결정한다.

이하에서, 본 발명의 일 실시예에 따른 클럭 분주 방법을 설명하기로 한다.

도 8은 본 발명의 일 실시예에 따른 클럭 분주 방법을 설명하기 위한 흐름도이다.

도 8을 참조하면, 우선, 제1 누산 값과 디노미네이터 값(N)을 누산한다(S100). 예를 들어, 입력 클럭에 설정된 제1 누산 값이 6이고, 디노미네이터 값(N)이 3인 경우, 누산한 결과는 9가 된다. 여기에서, 제2 누산 값은 9가 된다.

이어서, 제2 누산 값과 뉴머레이터 값(M)을 비교 연산한다(S200). 예를 들어, 제2 누산 값이 9인 경우, 뉴머레이터 값(M)과 비교 연산하여, 제2 누산 값이 뉴머레이터 값(M)보다 크거나 같은 경우 제2 누산 값은 그레이터 값이 된다.

이어서, 딜레이 누산 값과 뉴머레이터 값(M)을 비교 연산한다(S300). 딜레이 누산 값은 누산 값이 딜레이 된 값으로서, 제2 누산 값과 뉴머레이터 값(M)을 비교하는 것과 동일한 방법으로 연산이 수행된다.

이어서, 그레이터 값과 딜레이 그레이터 값을 비교 연산한다(S400). 그레이터 값과 딜레이 그레이터 값을 비교 연산하여, 출력 클럭의 셰이프를 결정할 수 있다.

이어서, 출력 클럭의 셰이프에 관하여, 바이패스, 라이징 에지, 이븐 타입 폴링 에지, 오드 타입 폴링 에지를 결정한다(S500). 이에 관해서는 위에서 언급한 것과 같은 방법으로 결정할 수 있다.

도 9는 본 발명의 실시예에 따른 클럭 분주 장치를 포함하는 시스템을 설명하기 위한 블록도이다.

도 9를 참조하면, 시스템(1000)은 코어 프로세서(CORE; 1100), 디스플레이 컨트롤러(DISPLAY CONTROLLER; 1200), 인터페이스 장치(INTERFACE; 1300), 메모리 장치(MEMORY; 1400), 주변 장치(PERIPHERAL; 1500), 전력 관리 장치(1600)를 포함한다.

코어 프로세서(1100), 디스플레이 컨트롤러(1200), 인터페이스 장치(1300), 메모리 장치(1400), 주변 장치(1500), 전력 관리 장치(1600)는 시스템 버스(1700)을 통하여 서로 연결될 수 있다. 시스템 버스(1700)는 데이터들이 이동되는 통로(path)일 수 있다.

코어 프로세서(1100)는 하나의 프로세서를 포함하거나(single-core), 복수의 프로세서들을 포함하여(multi-core) 데이터를 처리할 수 있다. 예를 들어, 코어 프로세서(1100)는 듀얼 코어(dual-core), 쿼드 코어(quad-core), 헥사 코어(hexa-core) 등과 같은 멀티 코어(multi-core) 프로세서로 구성될 수 있다. 도 9에는 명확하게 도시하지 않았으나, 코어 프로세서(1100)는 내부 또는 외부에 배치되는 캐시 메모리를 더 포함할 수 있다.

디스플레이 컨트롤러(1200)는 디스플레이 장치를 제어하여, 디스플레이 장치가 영상을 디스플레이하도록 할 수 있다.

인터페이스 장치(1300)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스 장치(1300)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.

메모리 장치(1400)는 명령어 및/또는 데이터를 저장하도록 구성될 수 있다. 예를 들어, 메모리 장치(1400)는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리 장치, 또는 ROM(Read Only Memory), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치(flash memory) 와 같은 비휘발성 메모리 장치를 포함할 수 있으나, 이에 한정되는 것은 아니다.

주변 장치(1500)는 직렬 통신 장치, 메모리 관리 장치, 오디오 처리 장치 등의 장치를 포함할 수 있다.

전력 관리 장치(1600)는 코어 프로세서(1100), 디스플레이 컨트롤러(1200), 인터페이스 장치(1300), 메모리 장치(1400), 주변 장치(1500)에 전력을 공급할 수 있다. 전력 관리 장치(1600)는 배터리(1800)와 연결되어, 배터리(1800)로부터 전원 전압을 공급받을 수 있다.

도 10 및 도 11은 도 9의 시스템이 적용되는 전자 기기의 예를 설명하기 위한 도면들이다. 도 10은 스마트 폰(2000)을 도시한 것이고, 도 11은 태블릿(3000)을 도시한 것이다.

도 9의 시스템(1000)은 스마트 폰(2000) 또는 태블릿(3000) 등과 같은 임의의 휴대용 시스템의 구성 요소(예를 들어, SOC(System On Chip))로 제공될 수 있다.

시스템(1000)은 예시되지 않은 다른 전자 기기에도 적용될 수 있다. 예를 들어, 시스템(1000)은 개인용 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 제1 누산기 110: 제2 누산기
120: 로직 유닛 200: 제1 비교 연산부
210: 제2 비교 연산부 220: 제3 비교 연산부
230: 제4 비교 연산부 300: 제1 레지스터
310: 제2 레지스터 320: 제3 레지스터
330: 제4 레지스터

Claims

제1 누산 값과 디노미네이터(denominator) 값을 누산하고, 상기 제1 누산 값과 상기 디노미네이터 값을 누산한 값을 제2 누산 값으로 저장하는 누산기;
상기 제2 누산 값이 딜레이 된 딜레이 누산 값을 저장하는 레지스터;
상기 제2 누산 값과 뉴머레이터(numerator) 값을 비교 연산하고, 상기 제2 누산 값이 상기 뉴머레이터 값보다 크거나 같은 경우에 상기 제2 누산 값을 그레이터(greater) 값으로 저장하는 제1 비교 연산부;
상기 딜레이 누산 값과 상기 뉴머레이터 값을 비교 연산하고, 상기 딜레이 누산 값이 상기 뉴머레이터 값보다 크거나 같은 경우에 상기 딜레이 누산 값을 딜레이 그레이터 값으로 저장하는 제2 비교 연산부; 및
상기 그레이터 값과 상기 딜레이 그레이터 값을 비교 연산하여 클럭의 셰이프(shape)를 결정하는 제3 비교 연산부를 포함하되,
상기 클럭의 셰이프는 바이패스(bypass), 라이징 에지(rising edge), 폴링 에지(falling edge) 중 어느 하나인 클럭 분주 장치.
제 1항에 있어서,
상기 클럭은 이븐(even) 또는 오드(odd) 타입이고, 상기 클럭의 타입은 상기 제1 및 제2 누산 값을 이용하여 결정되는 클럭 분주 장치.
제 2항에 있어서,
상기 제2 누산 값과 상기 그레이터 값을 비교 연산하고, 상기 제2 누산 값이 이전의 상기 그레이터 값의 1/2보다 크거나 같은 경우에 폴링 값을 하이 레벨로 저장하는 제4 비교 연산부를 더 포함하는 클럭 분주 장치.
제 3항에 있어서,
상기 제4 비교 연산부는, 상기 폴링 값이 딜레이 된 딜레이 폴링 값을 더 저장하고, 상기 폴링 값과 상기 딜레이 폴링 값을 비교 연산하여 상기 클럭의 타입을 결정하는 클럭 분주 장치.
제 4항에 있어서,
상기 제4 비교 연산부는, 상기 딜레이 누산 값과 어큐머러블(accumulable) 값을 더 이용하여 상기 클럭의 타입을 결정하는 클럭 분주 장치.
제 1항에 있어서,
상기 제3 비교 연산부는, 상기 그레이터 값과 상기 딜레이 그레이터 값이 하이 레벨인 경우에 상기 클럭의 셰이프를 바이패스로 결정하는 클럭 분주 장치.
제 1항에 있어서,
상기 제3 비교 연산부는, 상기 그레이터 값이 로우 레벨이고 상기 딜레이 그레이터 값이 하이 레벨인 경우에 상기 클럭의 셰이프를 라이징 에지로 결정하는 클럭 분주 장치.
제1 누산 값과 디노미네이터 값을 누산하고, 상기 제1 누산 값과 상기 디노미네이터 값을 누산한 값을 제2 누산 값으로 저장하는 제1 누산기;
상기 제2 누산 값이 뉴머레이터 값보다 크거나 같은 경우에, 상기 제2 누산 값에서 상기 뉴머레이터 값을 차감 연산하는 제2 누산기;
상기 제2 누산 값이 딜레이 된 딜레이 누산 값을 저장하는 제1 레지스터;
상기 제2 누산 값과 상기 뉴머레이터 값을 비교 연산하고, 상기 딜레이 누산 값과 상기 뉴머레이터 값을 비교 연산하는 제1 비교 연산부;
상기 제2 누산 값이 상기 뉴머레이터 값보다 크거나 같은 경우에 상기 제2 누산 값을 그레이터 값으로 저장하고, 상기 딜레이 누산 값이 상기 뉴머레이터 값보다 크거나 같은 경우에 상기 딜레이 누산 값을 딜레이 그레이터 값으로 저장하는 제2 레지스터;
상기 그레이터 값과 상기 딜레이 그레이터 값을 비교 연산하여 클럭의 셰이프를 결정하는 제2 비교 연산부;
상기 제2 누산 값과 상기 그레이터 값을 비교 연산하는 제3 비교 연산부; 및
상기 제2 누산 값이 이전의 상기 그레이터 값의 1/2보다 크거나 같은 경우에 폴링 값을 하이 레벨로 저장하는 제3 레지스터를 포함하되,
상기 클럭의 셰이프는 바이패스, 라이징 에지, 폴링 에지 중 어느 하나인 클럭 분주 장치.
제 8항에 있어서,
상기 클럭은 이븐 또는 오드 타입이고, 상기 클럭의 타입은 상기 제1 및 제2 누산 값을 이용하여 결정되는 클럭 분주 장치.
제 9항에 있어서,
상기 폴링 값, 상기 폴링 값이 딜레이 된 딜레이 폴링 값, 상기 딜레이 누산 값, 및 어큐머러블 값을 이용하여 상기 클럭의 타입을 결정하는 제4 비교 연산부를 더 포함하는 클럭 분주 장치.