CN108292157A - 处理器核能量管理 - Google Patents

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CN108292157A CN201680066673.4A CN201680066673A CN108292157A CN 108292157 A CN108292157 A CN 108292157A CN 201680066673 A CN201680066673 A CN 201680066673A CN 108292157 A CN108292157 A CN 108292157A
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Abstract

描述了涉及用于处理器核能量管理的方法和装置。在实施例中，能量管理逻辑至少部分地基于电流值与操作电流阈值的比较来导致对电气负载(诸如处理器核)的能量损耗的修改。电流值在耦合至电气负载的电流传感器处被检测到。还公开并要求保护其他实施例。

Description

处理器核能量管理
相关申请
本申请依据35U.S.C.365(c)要求于2015年12月15日提交的美国申请No.14/969,561的优先权。所述申请No.14/969,561全部通过援引被纳入于此。
技术领域
本公开总体涉及电子学领域。更具体地，一些实施例涉及用于处理器核能量管理的技术。
背景技术
随着集成电路(IC)制造技术的改进，制造商能够将附加功能集成到单个硅衬底上。然而，随着这些功能的数量的增加，单个IC芯片上的组件的数量也增加。附加组件增加附加信号切换，进而产生更多热。附加热可通过例如热膨胀而损坏IC芯片。
而且，附加热量可限制包括此类芯片的计算设备的使用位置和/或应用。例如，便携式计算设备可能完全依赖于电池功率来供其操作进行。因此，当附加功能被集成到便携式计算设备时，降低功耗的需求变得日益重要，例如以使电池功率维持延长的时间段。非便携式计算系统还由于其IC组件使用较多功率并产生较多热量而面临着冷却和功率生成问题。
附图说明
参考所附附图提供详细描述。在附图中，附图标记最左边的数字标识该附图标记首次出现在其中的附图。相同的附图标记在不同附图中的使用指示类似或相同的项。
图1、4、5和6示出计算系统的实施例的框图，这些计算系统可用于实现本文讨论的各个实施例。
图2例示出根据实施例的计算系统的处理器核和其他组件的各部分的框图。
图3A例示出根据一个实施例的处理器的一些组件。
图3B例示出根据实施例的快跳锁相环逻辑(fast phase locked loop logic)的一些组件。
图3C例示出根据实施例的与跨时钟域相关联的一些组件。
具体实施方式
在下面的描述中，阐述了很多特定细节以提供对各实施例的全面理解。然而，在没有这些特定细节的情况下，也可实践各实施例。在其他实例中，未详细描述公知的方法、过程、组件和电路以免使特定实施例变得模糊。此外，各实施例的各方面可使用各种手段来执行，诸如集成半导体电路(“硬件”)、组织成一个或多个程序的计算机可读指令(“软件”)或硬件与软件的某种组合。出于本公开的目的，对“逻辑”的引用应该表示硬件、软件或其某种组合的意思。
为了改善功耗效率，一些中央处理单元(CPU)(在本文中可被可互换地称为“处理器”或处理器“核”)可允许对其操作特性(诸如其操作频率)的调整。然而，这些调整仅可适用于相对较长的持续时间，例如超过10微秒(或毫秒)。
为此，一些实施例提供用于处理器核能量管理的技术。至少一个实施例工作于逻辑块(或IP(知识产权)块)层且没有对SOC(片上系统)接口的需求。相比之下，一些解决方案(诸如RAPL)可工作在SOC层(其可提供全局视图)。更具体地，RAPL(或运行平均功率限制)提供一些CPU中的功耗测量。然而，此类解决方案缺少提供用于短时间段(例如，100微秒或低于100微秒)的优化/改善的能量管理的能力。而且，在一些实施例中，通信等待时间只有大约10微秒。使用直接频率改变基础结构，一些实施例允许在不排空附加功率的情况下改变操作频率。在一些实施例中，处理器核能量管理技术可被应用于少于1微秒的时段，并通过在现有负载线(诸如处理器核)上获得大约一个面元(bin)的增益来潜在地改善逻辑/IP块(一个或多个)的能量效率。如本文所讨论的，产物“面元”一般指基于制成品(诸如处理器核)的热和/或频率特性/性能而对制成品进行的归类。
进一步，一些实施例可被应用于包括一个或多个处理器(例如，具有一个或多个处理器核)的计算系统，诸如参照图1-6所讨论的，包括例如移动计算设备(和/或平台)(诸如智能电话、平板、UMPC(超级移动个人计算机)、膝上型计算机、超极本TM计算设备、智能手表、智能眼镜、可穿戴设备等)、和/或较大系统(诸如具有众多核的计算机服务器等)。更具体地，图1例示出根据实施例的计算系统100的框图。系统100可包括一个或多个处理器102-1至102-N(在本文中统称为“多个处理器102”或“处理器102”)。处理器102可经由互连或总线104来通信。每个处理器可包括各种组件，出于清楚起见，参照处理器102-1仅讨论这些组件中的一些。因此，其余处理器102-2至102-N中的每一个可包括参照处理器102-1讨论的相同或类似组件。
在实施例中，处理器102-1可包括一个或多个处理器核106-1至106-M(在本文中称为“多个核106”或“核106”)、高速缓存108、和/或路由器110。处理器核106可在单个集成电路(IC)芯片上实现。此外，芯片可包括一个或多个共享和/或私有高速缓存(诸如高速缓存108)、总线或互连(诸如总线或互连112)、图形和/或存储器控制器(诸如参照图4-6讨论的)、或其他组件。
在一个实施例中，路由器110可被用来在处理器102-1和/或系统100的各个组件之间进行通信。此外，处理器102-1可包括一个以上的路由器110。此外，多个路由器110可进行通信以实现处理器102-1的内部或外部的各个组件之间的数据路由。
高速缓存108可存储供处理器102-1中的诸如核106之类的一个或多个组件使用的数据(例如，包括指令)。例如，高速缓存108可本地地高速缓存存储在存储器114中的数据，以便供处理器102的组件进行更快速的访问(例如，供核106进行更快速的访问)。如图1中所示的，存储器114可经由互连104与处理器102通信。在实施例中，高速缓存108(可被共享的)可以是中级高速缓存(MLC)、末级高速缓存(LLC)等。而且，核106中的每一个可包括级1(L1)高速缓存(116-1)(在本文中统称为“L1高速缓存116”)或诸如级2(L2)高速缓存之类的其他级高速缓存。此外，处理器102-1的各个组件可通过总线(例如，总线112)和/或存储器控制器或中枢来与高速缓存108直接通信。
系统100还包括平台功率源120(例如，直流(DC)功率源或交流(AC)功率源)以向系统100的一个或多个组件提供功率。功率源120可包括PV(光电)面板、风力发电机、热发电机、水/水力涡轮等。在一些实施例中，功率源120可包括一个或多个电池组(例如，由PV面板、风力发电机、热发电机、水力/水轮机、插入式电源(例如，耦合至AC电网)等中的一者或多者来充电)和/或插入式电源。功率源120可以通过电压调节器(VR)130耦合至系统100的组件。此外，虽然图1解说了一个功率源120和单个电压调节器130，但是可以使用附加的功率源和/或电压调节器。例如，处理器102中的一个或多个可具有对应的电压调节器(一个或多个)和/或功率源(一个或多个)。而且，电压调节器130可经由单个功率面(例如，向所有核106供应功率)或多个功率面(例如，其中每个功率面可向不同核或核组供应功率)耦合至处理器102(和/或核106)。
如本文中所讨论的，各种类型的电压调节器可被用于VR 130。例如，VR130可以包括“降压(buck)”VR(其一般被用于其中输入电压需要以小于一的比率转换成输出电压的功率递送应用中)或者“升压(boost)”VR(其一般被用于其中输入电压需要以大于一的比率转换成输出电压的功率递送应用中)、其组合(诸如降压-升压(buck-boost)VR)等等。
附加地，虽然图1将功率源120和电压调节器130例示为分开的组件，但是功率源120和电压调节器130可被结合到系统100的其他组件中。例如，VR130中的全部或部分可以被结合到功率源120和/或处理器102中。
如图1所示，系统100可进一步包括用于管理处理器核能量的逻辑150，例如，如参考一些实施例在本文所描述的。在一个实施例中，在可重新配置功率管理IC(RPMIC)(诸如，PMIC(功率管理IC)和/或IMVP(移动电压定位))上提供逻辑150。此外，此类RPMIC实现(一个或多个)可被用在低功率设备(诸如，本文所讨论的便携式设备)到大型计算机服务器中，诸如本文中参考图1或4-6讨论的。
如所示，可在处理器102中提供逻辑150。然而，实施例不限于此配置且逻辑150可替代地耦合至(或被结合到)VR 130和/或系统100的其他组件(诸如核106、功率源120和/或任何其他逻辑/IP块中的一个或多个)中。
系统100还可包括一个或多个传感器160，用于感测/检测对系统/平台的功率/热行为具有影响的一个或多个因子(诸如，电流、电压下垂(droop)、温度、操作频率、操作电压、功耗、内核通信活动等)的各种值/变化。这些传感器中的一个或多个可被提供成与计算系统(诸如本文参考图1-6所讨论的计算系统)的一个或多个组件或逻辑/IP块(和/或热接触/耦合)物理邻近。此外，在至少一个实施例中，传感器(一个或多个)可被耦合至逻辑150以允许逻辑150至少部分地基于由传感器160中的一个或多个检测的值(一个或多个)来管理处理器核能量，如将在本文中进一步讨论的。
图2例示出根据实施例的计算系统的处理器核106和其他组件的各部分的框图。在一个实施例中，图2所示的箭头例示出经过核106的指令的流向。可在诸如参考图1所讨论的单个集成电路芯片(或管芯)上实现一个或多个处理器核(诸如，处理器核106)。此外，芯片可包括一个或多个共享和/或私有高速缓存(例如，图1的高速缓存108)、互连(例如，图1的互连104和/或112)、控制单元、存储器控制器或其他组件。
如图2所例示的，处理器核106可包括用于获取供核106执行的指令(包括具有条件分支的指令)的获取单元202。可从诸如存储器114和/或参考图4-6所讨论的存储器设备之类的任何存储设备取出指令。核106还可包括用于解码所取出指令的解码单元204。例如，解码单元204可将所取出指令解码为多个uop(微操作)。此外，核106可包括调度单元206。调度单元206可执行与存储(例如，从解码单元204接收的)经解码指令相关联的各种操作，直到这些指令准备好分派为止(例如，直到经解码指令的所有源值变得可用)。在一个实施例中，调度单元206可将经解码指令调度和/或发布(或分派)到执行单元208以供执行。
执行单元208可在(例如，由解码单元204)解码并(例如，由调度单元206)分派指令之后，执行这些所分派指令。在实施例中，执行单元208可包括多于一个的执行单元(诸如，成像计算单元、图形计算单元、通用计算单元等等)。执行单元208还可执行各种算术操作(诸如，加法、减法、乘法和/或除法)，并且可包括一个或多个算术逻辑单元(ALU)。在实施例中，协处理器(未示出)可结合执行单元208来执行各种算术操作。
此外，执行单元208可乱序地执行指令。因此，在一个实施例中，处理器核106可以是乱序处理器核。核106也可包括引退单元210。该引退单元210可在指令被提交之后引退所执行的指令。在实施例中，引退这些被执行的指令会导致：通过对这些指令的执行，提交处理器状态；解除分配由这些指令使用的物理寄存器等等。
核106还可包括用于经由一个或多个总线(例如，总线104和/或112)来实现处理器核106的组件与其他组件(诸如，参考图1所讨论的组件)之间的通信的总线单元214。核106还可包括一个或多个寄存器216，用于存储由核106的各组件访问的数据(诸如与所指派app优先级和/或子系统状态(模式)关联有关的值)。
此外，即使图1例示出逻辑150经由互连112耦合至核106，但是在各实施例中，控制单元150可位于别处，诸如在核106内、经由总线104耦合至核，等等。如图2所示，核106还可包括(和/或耦合至)传感器160中的一个或多个。
当考虑客户端功率递送系统中的能量损耗时，负载线(LL)电阻器(或者更一般地，电气负载)会被纳入考虑范围。为了确定对LL处操作电压的影响，对应保护带(GB)电压值可被计算为：LL保护带＝LL电阻器*IccMax，其中IccMax指最大操作电流(例如，流过所考虑的LL电阻器和/或IP/逻辑块)。
此外，GB可相对高。对于大多数应用，平均Icc(或平均操作电流)低于IccMax的50％。此计算示出，使用Icc的平均电流，可在不增加对处理器核的电压供应的情况下获得另一频率面元(frequency bin)的增益。
一般来说，处理器核周边功率管理可标识核一般以相对低的Icc值来运行。如果Icc低于某一阈值，则可假定增加核的操作频率是安全的。更具体地，频率可增加，因为负载线GB并未完全消耗，如以上所讨论的。在电流开始增加到高于阈值的情况下，功率管理逻辑(例如，逻辑150)可将核扼制(或将核的操作频率改变)回较低(例如，原始)操作频率。此类实施例可通过利用电流传感器、即时电流改变和/或快速或动态处理器核频率扼制基础结构来实现，如本文例如参考图3A-3C所讨论的。
以下的表1示出SoC双核产品上的样本面元分割数据(其中TDP指热设计功率而VID指电压标识或计划操作电压)：
表1
更具体地，表1示出如果Icc低于IccMax的50％，则将处理器核的操作频率增加一个面元是安全的。这等同于大约4％的频率改进。参考表1，如果使用IccMax，则示例将在2.5GHz且VID＝0.87V下运行如果我们可使用大约IccMax的一半，则对于在2.6GHz下运行而言，VID＝0.78V是足够的，这是一个面元的增益。
为此，在一个实施例中，处理器核中的PLL(锁相环)具有例如通过利用C++编译器的版本(诸如在由公司所制造的一些处理器中提供的ICL)来在两个处理器核时钟周期中改变处理器核的操作频率的能力。
更具体地，图3A例示出根据一个实施例的处理器的一些组件。如所示，图3A的处理器102包括核心核302(其可包括如本文参考核106所讨论的一个或多个组件)和用于导致对核心核302的扼制308的一些逻辑(例如，逻辑150)。扼制逻辑可包括快跳PLL 304、任选全集成电压调节器(FIVR)306以及一个或多个传感器160(诸如，一个或多个电流传感器、一个或多个电压下垂传感器、一个或多个热传感器等)。
如本文所讨论的，封装上集成或管芯上集成的电压调节器(例如，VR 130)通常指FIVR或集成电压调节器(IVR)。FIVR可以是将供应电压(例如，5V或12V)转换成由处理器组件使用的较低电压的降压转换器。例如，这可允许将不同的供应电压提供至同一半导体封装或集成电路管芯上的各组件。
在一个实施例中，为了使处理器核能量管理特征工作，利用至少一个电流传感器。电流传感器可以是任何类型，诸如：(1)提供相对精确的瞬时电流损耗值的电流传感器(诸如，PG或功率门电流传感器)；和/或(2)为操作电流供应阈值的FIVR电流传感器。在这两种情况中，如果所检测操作电流值低于IccMax的50％达一段时间，则可安全地获得面元增益(例如，处理器核的操作电流增加诸如频率面元之类的某一值)。此时间段的长度和/或IccMax的所考虑百分比可以是可调整的(例如，由控制/配置位来定义)。
图3B例示出根据实施例的快跳PLL逻辑的一些组件。在实施例中，图3B所示的PLL示出图3A的PLL 304的各组件。为了改变频率，以瞬态来使用PLL304，例如以实现即时频率改变。在转变控制逻辑310处响应于其输入信号(例如，用于递增/递减一个面元312的输入信号以及转变指示信号314)来发起频率改变。逻辑310将新频率比率值输出至两个复用器316和318，复用器316和318在由逻辑310提供的新比率或当前比率值(DivRat)之间进行选择。如所示，在一个实施例中，每个比率值可由8位来指示(0至7)。两个周期后，PLL 304将移至新操作频率值。如本文所讨论的，DivRat一般指PLL的目标频率；带选阵列逻辑(bandingarray logic)320指(例如，经由图3B中所谓DCO_CRS的7比特信号)按所存储频率配置PLL的逻辑；而频率带(FB)Gen逻辑322指(例如，按来自帮助新频率比的同步的比率同步逻辑324的每个输入)配置电流频率值的逻辑。
图3C例示出根据实施例的与跨时钟域相关联的一些组件。在实施例中，图3C所示的组件中的一个或多个可被结合到逻辑150中以允许与系统中的不同组件/代理相关联的时钟域之间的电压和/或时钟差异。
更具体地，为了跨时钟域，实施例使用混合BGF(气泡生成器先进先出)逻辑以进行即时频率改变。混合BGF在不排空功率或者至少在极大降低的功耗水平的情况下允许移入/移出格雷FIFO(先进先出)缓冲器330/332。以写入操作为例(从图3C中的时钟域A开始)，写入逻辑334将数据传送至有效载荷FIFO 333并且还将有效信号发送至格雷FIFO缓冲器330和BGF有效载荷写入指针逻辑。如图3C所示，更新的写入指针位置随后连同读取指针同步信号(基于如所示的寄存器值)被提供至格雷FIFO写入指针缓冲器330，该读取指针同步信号是至少部分地基于由缓冲器332提供的读取指针值(经由如所示的寄存器)来生成的。进而，写入指针被从FIFO 330读取至有效载荷FIFO 333中。如所示，FIFO 330还可生成FIFO满信号336来指示在实施例中FIFO 330是满的。
在接收时钟域侧(图3C中被标示为时钟域B)，基于由FIFO 332生成的读取指针，(例如，经由与门338)从有效载荷FIFO 333读取数据。FIFO 332可基于从如所示BGF有效载荷读取指针逻辑接收的已更新读取指针位置来生成馈送至有效载荷FIFO 333的读取指针。FIFO 332还可(按存储在如所示寄存器中的值)接收写入指针同步信号，该写入指针同步信号可基于来自FIFO 330的写入指针(例如，存储在如所示的寄存器中)来生成。如图所示，在一些实施例中，FIFO 332还可生成用于指示读取数据有效的读取有效信号以及用于指示FIFO 332为空的FIFO空信号340。
在实施例中，三个时钟周期可被用于PLL操作和时钟分布时间。相比之下，一些解决方案可能需要在任何状态下改变。而且，在一些实施例中，在一段时间后，PLL锁定至新频率且BGF模式可恢复。在Icc打破目标阈值的情形中，逻辑150可立即扼制处理器核。PLL 304随后可导致跳减一个面元。此外，相同的混和BGF可被用于移至格雷FIFO并且较低(例如，原始)操作频率可被应用。在PLL移至较低(例如，原始)频率之后(例如，少于单个时钟周期)，扼制可由逻辑150移除。
在实施例中，逻辑150可利用动态频率缩放算法(例如，诸如处理器中用于调整处理器核的操作频率的各个PCU(功率控制单元)逻辑中可用的那些)来控制对处理器核的扼制。算法被设置为最小可能扼制以实现仅按单个面元的移动。此外，遥测逻辑(例如，经由逻辑150和/或传感器(一个或多个)160来实现)随后可测量增加频率下的时间段。
在实施例中，动态电压、频率缩放(DVFS)逻辑可改变操作频率和/或保护带，而不改变应用行为。例如，如果Icc低于阈值限制，则随后我们将移至与PCU目标相比的较高的操作频率(例如，增加一个面元)。在一个实施例中，在从低功耗状态(诸如C6)退出时，逻辑150可以由PCU指示的操作频率加上一个面元开始，因为退出时的ICC通常低于TDP，并且增加一个面元很大概率将不会打破负载线保护带。此外，在实施例中，扼制处理器核的任何请求可迫使使用较低(例如，原始)频率。在此扼制情形中，可使用来自PCU的请求。此外，以单个频率步/面元进行dI-dT(或随时间(T)的电流(I)的改变)下垂改变的一般被认为是相对小的。而且，假定NLC(非线性控制)、AFS(自适应频率缩放)和DroopCalc(或下垂计算)特征被激活(其一般可防止dI-dT)，则单个面元/步频率改变被假定不会导致对dI-dT保护带的违背。
因此，一些实施例提供用于处理器核能量管理的技术。如本文所述，此类实施例可增加Icc受限条件下的性能，例如，导致自主逻辑/IP块可通过其本身或独立地(或至多按来自PCU的输入)确定其目标操作频率。
Fig.图4例示出根据实施例的计算系统400的框图。计算系统400可包括一个或多个中央处理单元(CPU)或处理器402-1至402-P(其在本文中可被称为“诸处理器402”或“处理器402”)。处理器402可经由互连网络(或总线)404来通信。处理器402可包括通用处理器、网络处理器(处理在计算机网络403上传达的数据)，或者其他类型的处理器(包括精简指令集计算机(RISC)处理器或复杂指令集计算机(CISC))。此外，处理器402可具有单核或多核设计。具有多核设计的处理器402可将不同类型的处理器核集成在同一集成电路(IC)管芯上。另外，具有多核设计的处理器402可实现为对称或非对称的多处理器。在实施例中，处理器402中的一个或多个可与图1的处理器102相同或类似。在一些实施例中，处理器402中的一个或多个可包括图1的核106、VR 130、逻辑150和/或传感器(一个或多个)160中的一个或多个。同样，参考图1-3C讨论的操作可由系统400的一个或多个组件来执行。
芯片组406也可与互连网络404通信。芯片组406可包括图形和存储器控制器中枢(GMCH)408。GMCH 408可包括与存储器410通信的存储器控制器412。存储器412可存储数据，例如包括由处理器402或包含在计算系统400中的任何其它设备执行的指令序列。在一个实施例中，存储器412可包括一个或多个易失性存储设备，诸如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)，或其他类型的存储设备。也可利用非易失性存储器，诸如硬盘。诸如多个CPU和/或多个系统存储器之类的附加设备可经由互连网络404来进行通信。
GMCH 408还可包括与显示器设备450通信的图形接口414，例如，图形加速器。在一个实施例中，图形接口414可经由加速图形端口(AGP)或外围组件互连(PCI)(或PCI快速(PCIe)接口)来与显示设备450进行通信。在实施例中，显示设备450(诸如，平板显示器(诸如，LCD(液晶显示器))、阴极射线管(CRT)、投影屏，等等)可以通过例如信号转换器来与图形接口414进行通信，该信号转换器将存储在存储设备(诸如视频存储器或系统存储器)中的图像的数字表示转换为由显示器解读和显示的显示信号。产生的显示信号在由显示设备450解读并随后显示在该显示设备450上之前可传递通过各种控制设备。
中枢接口418可允许GMCH 408与输入/输出控制中枢(ICH)420通信。ICH 420可向与计算系统400通信的I/O设备提供接口。ICH 420可通过诸如外围组件互连(PCI)桥、通用串行总线(USB)控制器或其他类型的外围桥或控制器的外围桥(或控制器)424与总线422通信。桥424可在处理器402与外围设备之间提供数据路径。可使用其它类型的拓扑结构。同样，多个总线可例如通过多个桥或控制器来与ICH 420通信。而且，在各实施例中，与ICH420通信的其他外围设备可包括，集成驱动器电子设备(IDE)或小型计算机系统接口(SCSI)硬驱动器、USB端口、键盘、鼠标、并行端口、串行端口、软盘驱动器、数字输出支持(例如，数字视频接口(DVI))或其他设备。
总线422可与音频设备426、一个或多个盘驱动器428以及一个或多个网络接口设备430(其与计算机网络403通信)通信。其他设备可经由总线422通信。同样，在一些实施例中，各种组件(诸如，网络接口设备430)可以与GMCH 408进行通信。如图所示，网络接口设备430可被耦合至天线431，以(例如，经由电气与电子工程师协会(IEEE)802.11接口(包括IEEE802.11a/b/g/n等)、蜂窝接口、3G、3G、LPE等)与网络403无线地通信。其他设备可经由总线422通信。此外，可组合处理器402和GMCH 408以形成单个芯片。此外，在其它实施例中，图形加速器可被包括在GMCH 408内。
此外，计算系统400可包括易失性和/或非易失性存储器(或存储)。例如，非易失性存储器可包括以下的一个或多个：只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电RPROM(EEPROM)、盘驱动器(例如，428)、软盘、紧致盘ROM(CD-ROM)、数字多功能盘(DVD)、闪存、磁光盘或能够储存电子数据(例如，包括指令)的其它类型的非易失性机器可读介质。在实施例中，系统400的组件能以点对点(PtP)配置来布置。例如，处理器、存储器、和/或输入/输出设备可通过多个点对点接口互连。
图5例示出根据实施例的按点对点(PtP)配置布置的计算系统500。具体地，图5示出其中处理器、存储器和输入/输出设备通过数个点对点接口来互连的系统。参考图1-4讨论的操作可由系统500的一个或多个组件来执行。
如图5中所例示的，系统500可包括若干处理器，但为清楚起见仅示出其中两个处理器502和504。处理器502和504各自可包括本地存储器控制器中枢(MCH)506和508以能够与存储器510和512通信。存储器510和/或512可存储诸如参考图4的存储器412讨论的那些的各种数据。同样，处理器502和504可包括图1的核106、逻辑150、传感器(一个或多个)160和/或VR 130中的一个或多个。
在实施例中，处理器502和504可以是参考图4讨论的处理器402中的一个。处理器502和504可分别使用PtP接口电路514和518经由点对点(PtP)接口514交换数据。同样，处理器502和504可各自使用点对点接口电路526、528、530和532经由各PtP接口522和524与芯片组520交换数据。芯片组520还可例如使用PtP接口电路537经由高性能图形接口536与高性能图形电路534交换数据。
在至少一个实施例中，参考图1-5讨论的一个或多个操作可由系统500的处理器502或504和/或其它组件(诸如经由总线540通信的那些组件)来执行。然而，其他实施例可以存在于图5的系统500内的其他电路、逻辑单元、或设备中。此外，一些实施例可以遍布图5中所示的若干电路、逻辑单元或设备而分布。
芯片组520可使用PtP接口电路541与总线540通信。总线540可具有与其通信的一个或多个设备，诸如总线桥542和I/O设备543。经由总线544，总线桥542可与诸如键盘/鼠标545、通信设备546(诸如可与计算机网络403通信的调制解调器、网络接口设备或其它通信设备)、音频I/O设备、和/或数据存储设备548之类的其它设备通信。数据存储设备548可存储可由处理器502和/或504执行的代码549。
在一些实施例中，本文中所讨论的组件中的一个或多个可被具体化为片上系统(SOC)设备。图6例示出根据实施例的SOC封装的框图。如图6所示，SOC 602包括一个或多个中央处理单元(CPU)核620、一个或多个图形处理器单元(GPU)核630、输入/输出(I/O)接口640以及存储器控制器642。可将SOC封装602的各种组件耦合至诸如本文中参考其他附图所讨论的互连或总线。同样，SOC封装602可包括更多或更少的组件，诸如本文中参考其他附图所讨论的那些组件。此外，SOC封装620的每一组件都可包括一个或多个其他组件，例如，如参考本文中的其他附图所讨论的组件。在一个实施例中，在一个或多个集成电路(IC)管芯上提供SOC封装602(以及其组件)，例如其被封装到单个半导体设备中。
如图6所例示的，SOC封装602经由存储器控制器642被耦合到存储器660(可以与本文中参考其他附图所讨论的存储器类似或相同)。在实施例中，存储器660(或其部分)可以被集成在SOC封装602上。
I/O接口640可例如经由诸如本文中参考其他附图所讨论的互连和/或总线被耦合到一个或多个I/O设备670。I/O设备670可包括键盘、鼠标、触摸板、显示器、图像/视频捕捉设备(诸如相机或摄录机/视频录像机)、触摸屏、扬声器等中的一个或多个。此外，在实施例中，SOC封装602可包括/集成以下中的一者或多者：逻辑150、VR 130和/或一个或多个传感器160。替代地，可以在SOC封装602的外部(即，作为分立逻辑)来提供以下中的一者或多者：逻辑150、VR 130和/或一个或多个传感器160。
以下示例涉及进一步的实施例。示例1包括一种装置，该装置包括：能量管理逻辑，该能量管理逻辑的至少一部分位于硬件中，该能量管理逻辑用于至少部分地基于电流值与操作电流阈值的比较来导致对电气负载的能量损耗的修改，其中电流值将在耦合至电气负载的电流传感器处被检测到。示例2包括示例1的装置，其中操作电流阈值将基于用于电气负载的最大操作电流值的比率来确定。示例3包括示例1的装置，其中电气负载将包括处理器核。示例4包括示例1的装置，其中对能量损耗的修改将包括对处理器核的操作频率的改变。示例5包括示例4的装置，其中能量管理逻辑用于导致在大约100微秒或低于大约100微秒的持续时间内对处理器核的操作频率的改变。示例6包括示例4的装置，其中能量管理逻辑用于导致在少于大约1微秒的持续时间内的改变。示例7包括示例1的装置，进一步包括用于检测以下中的一者或多者的一个或多个传感器：电压下垂值、温度值、操作频率、操作电压值或功耗值。示例8包括示例1的装置，进一步包括用于检测对电气负载的功率或热行为有影响的一个或多个因子的变化的一个或多个传感器。示例9包括示例1的装置，包括用于将信息从电气负载的第一时钟域传递至电气负载的第二时钟域的逻辑。示例10包括示例1的装置，包括锁相环逻辑，锁相环逻辑耦合至能量管理逻辑，用于改变至电气负载的所供应操作电流。示例11包括示例1的装置，进一步包括用于调节对电气负载的电压供应的全集成电压调节器。示例12包括示例1的装置，其中以下中的一者或多者位于单个集成电路上：能量管理逻辑、具有一个或多个处理器核的处理器、电流传感器、全集成电压调节器以及存储器。
示例13包括一种方法，该方法包括：在能量管理逻辑处至少部分地基于电流值与操作电流阈值的比较来导致对电气负载的能量损耗的修改，其中电流值在耦合至电气负载的电流传感器处被检测到。示例14包括示例13的方法，进一步包括基于用于电气负载的最大操作电流值的比率来确定操作电流阈值。示例15包括示例13的方法，其中对能量损耗的修改包括对处理器核的操作频率的改变。示例16包括示例15的方法，进一步包括能量管理逻辑导致在大约100微秒或低于大约100微秒的持续时间内对处理器核的操作频率的改变。示例17包括示例15的方法，进一步包括能量管理逻辑导致在少于大约1微秒的持续时间内的改变。示例18包括示例13的方法，其中进一步包括一个或多个传感器检测对电气负载的功率或热行为有影响的一个或多个因子的变化。示例19包括示例13的方法，进一步包括将信息从电气负载的第一时钟域传递至电气负载的第二时钟域。
示例20包括计算机可读介质，其包括一条或多条指令，当在至少一个处理器上执行该一条或多条指令时，该一条或多条指令将至少一个处理器配置成执行一个或多个操作以：在能量管理逻辑处至少部分地基于电流值与操作电流阈值的比较来导致对电气负载的能量损耗的修改，其中电流值在耦合至电气负载的电流传感器处被检测到。示例21包括示例20的计算机可读介质，进一步包括一条或多条指令，当在至少一个处理器上执行该一条或多条指令时，该一条或多条指令将至少一个处理器配置成执行一个或多个操作以基于用于电气负载的最大操作电流值的笔录来确定操作电流阈值。示例22包括示例20的计算机可读介质，其中述能量损耗的修改包括对处理器核的操作频率的改变。
示例23包括一种计算系统，该系统包括：用于存储数据的存储器；处理器核，该处理器核耦合至该存储器，用于在所存储的数据上执行一个或多个操作；以及能量管理逻辑，该能量管理逻辑的至少一部分位于硬件中，该能量管理逻辑用于至少部分地基于电流值与操作电流阈值的比较来导致对电气负载的能量损耗的修改，其中电流值将在耦合至电气负载的电流传感器处被检测到。示例24包括示例23的系统，其中操作电流阈值用于基于用于电气负载的最大操作电流值的比率来确定。示例25包括示例23的系统，其中电气负载将包括处理器核。示例25包括示例23的系统，其中至少一个网络接口用于传达数据。
示例27包括一种设备，其包括用以执行前述任何示例中阐述的方法的装置。示例28包括机器可读存储设备，其包括机器可读指令，当执行该机器可读指令时，该机器可读指令实现前述任何一个示例中阐述的方法或设备。
在各实施例中，本文中(例如，参考图1-6)所讨论的操作可以实现为硬件(例如，逻辑电路)、软件、固件、或它们的组合，它们可以作为计算机程序产品提供，例如，包括有形的机器可读或计算机可读介质，该有形的机器可读或计算机可读介质在其上存储有指令(或软件过程)，这些指令(或软件过程)用于对计算机编程以执行本文中所讨论的进程。机器可读介质可包括存储设备，诸如参考图1-6所讨论的那些存储设备。
此外，这种计算机可读介质可作为计算机程序产品来下载，其中该程序可经由通信链路(例如，总线、调制解调器或网络连接)作为在载波或其它传播介质中提供的数据信号从远程计算机(例如，服务器)传输到作出请求的计算机(例如，客户端)。
在本说明书中对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构和/或特性可被包括在至少一个实现中。在本说明书各处出现的短语“在一个实施例中”可以或可不全指代同一实施例。
并且，在说明书和权利要求书中，可使用术语“耦合”和“连接”以及它们的派生词。在一些实施例中，可以使用“连接的”来指示两个或更多个元件彼此直接物理和/或电气接触。“耦合”可意味着两个或更多个元件直接物理或电气接触。然而，“耦合”还可意味着两个或更多个元件彼此不直接接触，但仍彼此相互配合和/或相互作用。
如此，尽管已经用对结构特征和/或方法动作专用的语言描述了各实施例，但可以理解，所要求保护的主题可以不受限于所描述的特定特征或动作。相反，特定特征和动作作为实现所要求保护的主题的样本形式被公开。

Claims (24)

1.一种装置，包括：
能量管理逻辑，所述能量管理逻辑的至少一部分位于硬件中，所述能量管理逻辑用于至少部分地基于电流值与操作电流阈值的比较来导致对电气负载的能量损耗的修改，
其中所述电流值将在耦合至所述电气负载的电流传感器处被检测到。
2.如权利要求1所述的装置，其特征在于，所述操作电流阈值将基于用于所述电气负载的最大操作电流值的比率来确定。
3.如权利要求1所述的装置，其特征在于，所述电气负载将包括处理器核。
4.如权利要求1所述的装置，其特征在于，对所述能量损耗的所述修改将包括对处理器核的操作频率的改变。
5.如权利要求4所述的装置，其特征在于，所述能量管理逻辑用于导致在大约100微秒或低于大约100微秒的持续时间内对所述处理器核的所述操作频率的改变。
6.如权利要求4所述的装置，其特征在于，所述能量管理逻辑用于导致在少于大约1微秒的持续时间内的改变。
7.如权利要求1所述的装置，其特征在于，进一步包括用于检测以下中的一者或多者的一个或多个传感器：电压下垂值、温度值、操作频率、操作电压值或功耗值。
8.如权利要求1所述的装置，其特征在于，进一步包括一个或多个传感器，所述一个或多个传感器用于检测对所述电气负载的功率或热行为有影响的一个或多个因子的变化。
9.如权利要求1所述的装置，其特征在于，包括用于将信息从所述电气负载的第一时钟域传递至所述电气负载的第二时钟域的逻辑。
10.如权利要求1所述的装置，其特征在于，包括耦合至所述能量管理逻辑的锁相环逻辑，所述锁相环逻辑用于改变至所述电气负载的所供应操作电流。
11.如权利要求1所述的装置，其特征在于，进一步包括用于调节对所述电气负载的电压供应的全集成电压调节器。
12.如权利要求1所述的装置，其特征在于，以下中的一者或多者位于单个集成电路上：所述能量管理逻辑、具有一个或多个处理器核的处理器、所述电流传感器、全集成电压调节器以及存储器。
13.一种方法，包括：
在能量管理逻辑处至少部分地基于电流值与操作电流阈值的比较来导致对电气负载的能量损耗的修改，
其中所述电流值在耦合至所述电气负载的电流传感器处被检测到。
14.如权利要求13所述的方法，其特征在于，进一步包括基于用于所述电气负载的最大操作电流值的比率来确定所述操作电流阈值。
15.如权利要求13所述的方法，其特征在于，对所述能量损耗的所述修改包括对处理器核的操作频率的改变。
16.如权利要求15所述的方法，其特征在于，进一步包括所述能量管理逻辑导致在大约100微秒或低于大约100微秒的持续时间内对所述处理器核的所述操作频率的改变。
17.如权利要求15所述的方法，其特征在于，进一步包括所述能量管理逻辑导致在少于大约1微秒的持续时间内的改变。
18.如权利要求13所述的方法，其特征在于，进一步包括一个或多个传感器检测对所述电气负载的功率或热行为有影响的一个或多个因子的变化。
19.如权利要求13所述的方法，其特征在于，进一步包括将信息从所述电气负载的第一时钟域传递至所述电气负载的第二时钟域。
20.一种计算系统，包括：
用于存储数据的存储器；
耦合至所述存储器的处理器核，所述处理器核用于对所存储的数据执行一个或多个操作；以及
能量管理逻辑，所述能量管理逻辑的至少一部分位于硬件中，所述能量管理逻辑用于至少部分地基于电流值与操作电流阈值的比较来导致对电气负载的能量损耗的修改，
其中所述电流值将在耦合至所述电气负载的电流传感器处被检测到。
21.如权利要求20所述的系统，其特征在于，所述操作电流阈值将基于用于所述电气负载的最大操作电流值的比率来确定。
22.如权利要求20所述的系统，其特征在于，所述电气负载将包括处理器核。
23.一种包括一个或多个指令的计算机可读介质，所述指令在处理器上被执行时将所述处理器配置成执行如权利要求13至19中任一项所述的一个或多个操作。
24.一种设备，包括用于执行如权利要求13至19中任一项所述的方法的装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110265982A1 (en) * 2010-04-29 2011-11-03 International Business Machines Corporation Controlling coolant flow to multiple cooling units in a computer system
US20170168541A1 (en) 2015-12-15 2017-06-15 Intel Corporation Processor core energy management
US10423209B2 (en) 2017-02-13 2019-09-24 Apple Inc. Systems and methods for coherent power management
US11054877B2 (en) * 2017-08-07 2021-07-06 Intel Corporation Power management based on real time platform power sensing
US11073884B2 (en) * 2017-11-15 2021-07-27 International Business Machines Corporation On-chip supply noise voltage reduction or mitigation using local detection loops
TWI672584B (zh) * 2018-06-13 2019-09-21 宏碁股份有限公司 電源供應裝置及方法
US11567556B2 (en) * 2019-03-28 2023-01-31 Intel Corporation Platform slicing of central processing unit (CPU) resources
US11989077B2 (en) * 2021-12-06 2024-05-21 Mediatek Inc. Maximum current suppression for power management in a multi-core system
TWI805447B (zh) * 2022-07-14 2023-06-11 新唐科技股份有限公司 控制裝置及其操作方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4147993A (en) 1975-12-09 1979-04-03 Racal-Dana Instruments Limited Electrical signal generators
US5168245A (en) * 1991-10-30 1992-12-01 International Business Machines Corporation Monolithic digital phaselock loop circuit having an expanded pull-in range
US5790776A (en) 1992-12-17 1998-08-04 Tandem Computers Incorporated Apparatus for detecting divergence between a pair of duplexed, synchronized processor elements
US7216064B1 (en) * 1993-09-21 2007-05-08 Intel Corporation Method and apparatus for programmable thermal sensor for an integrated circuit
US5752011A (en) * 1994-06-20 1998-05-12 Thomas; C. Douglas Method and system for controlling a processor's clock frequency in accordance with the processor's temperature
US5736956A (en) * 1996-06-04 1998-04-07 Hughes Electronics Unlocked W-band receiver with coherent features
US6009488A (en) 1997-11-07 1999-12-28 Microlinc, Llc Computer having packet-based interconnect channel
US6711227B1 (en) 1999-02-05 2004-03-23 Broadcom Corporation Synchronizing method and apparatus
TW430763B (en) 1999-09-10 2001-04-21 Via Tech Inc Signal control method of first in first out
US6687255B1 (en) 2000-03-21 2004-02-03 Lsi Logic Corporation Data communication circuit having FIFO buffer with frame-in-FIFO generator
US6711696B1 (en) 2000-08-11 2004-03-23 Advanced Micro Devices, Inc. Method for transfering data between two different clock domains by calculating which pulses of the faster clock domain should be skipped substantially simultaneously with the transfer
US6898725B2 (en) 2002-03-27 2005-05-24 International Business Machines Corporation Method for adjusting system clocks using dynamic clock ratio detector to detect clock ratio between clock domain of driver and counting receiver clock domain
US7296174B2 (en) 2002-10-11 2007-11-13 Broadcom Corporation Apparatus and method to interface two different clock domains
US7089443B2 (en) * 2003-01-23 2006-08-08 University Of Rochester Multiple clock domain microprocessor
US7310396B1 (en) 2003-03-28 2007-12-18 Xilinx, Inc. Asynchronous FIFO buffer for synchronizing data transfers between clock domains
US7107393B1 (en) 2003-03-28 2006-09-12 Xilinx, Inc. Systems and method for transferring data asynchronously between clock domains
US7428652B2 (en) * 2005-05-10 2008-09-23 Intel Corporation Programmable phase generator for cross-clock communication where the clock frequency ratio is a rational number
US20070073977A1 (en) 2005-09-29 2007-03-29 Safranek Robert J Early global observation point for a uniprocessor system
US8949635B2 (en) * 2007-09-28 2015-02-03 Intel Corporation Integrated circuit performance improvement across a range of operating conditions and physical constraints
US7954000B2 (en) * 2008-01-14 2011-05-31 International Business Machines Corporation Power supply current spike reduction techniques for an integrated circuit
US8205111B2 (en) * 2009-01-02 2012-06-19 Intel Corporation Communicating via an in-die interconnect
US8237513B2 (en) 2010-06-23 2012-08-07 International Business Machines Corporation Phase locked loop with startup oscillator and primary oscillator
US8996330B2 (en) * 2011-01-06 2015-03-31 Qualcomm Incorporated Method and system for managing thermal policies of a portable computing device
CN102202448B (zh) * 2011-06-04 2013-12-18 魏其萃 用于led照明调光控制装置
US9563254B2 (en) * 2011-12-22 2017-02-07 Intel Corporation System, method and apparatus for energy efficiency and energy conservation by configuring power management parameters during run time
US8954771B2 (en) * 2011-12-31 2015-02-10 Intel Corporation Split deep power down of I/O module
CN104169832B (zh) * 2012-03-13 2017-04-19 英特尔公司 提供处理器的能源高效的超频操作
US9495490B2 (en) * 2012-07-16 2016-11-15 International Business Machines Corporation Active power dissipation detection based on erroneus clock gating equations
US9047090B2 (en) 2012-08-07 2015-06-02 Qualcomm Incorporated Methods, systems and devices for hybrid memory management
JP2014048972A (ja) * 2012-08-31 2014-03-17 Fujitsu Ltd 処理装置、情報処理装置、及び消費電力管理方法
US9223378B2 (en) * 2012-09-26 2015-12-29 Hewlett Packard Enterprise Development Lp Sensing current to protect a fuse
US9804656B2 (en) * 2012-09-29 2017-10-31 Intel Corporation Micro-architectural energy monitor event-assisted temperature sensing
US9110670B2 (en) 2012-10-19 2015-08-18 Microsoft Technology Licensing, Llc Energy management by dynamic functionality partitioning
US20140122916A1 (en) * 2012-10-31 2014-05-01 Guadalupe J. Garcia Reducing the overhead associated with frequency changes in processors
US9261935B2 (en) 2013-07-01 2016-02-16 Advanced Micro Devices, Inc. Allocating power to compute units based on energy efficiency
US20170168541A1 (en) 2015-12-15 2017-06-15 Intel Corporation Processor core energy management

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
（美）安德森: "《数字传输工程 第2版 影印版[M]》", 31 October 2008, 西安：西安交通大学出版社 *

Also Published As

Publication number Publication date
TWI777927B (zh) 2022-09-21
US11360540B2 (en) 2022-06-14
EP3391179A4 (en) 2019-11-20
EP3391179A1 (en) 2018-10-24
WO2017105585A1 (en) 2017-06-22
US20170168541A1 (en) 2017-06-15
US20220326755A1 (en) 2022-10-13
US20190171273A1 (en) 2019-06-06
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