TW201725477A - 處理器核心能源管理技術 - Google Patents

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TW201725477A TW105134587A TW105134587A TW201725477A TW 201725477 A TW201725477 A TW 201725477A TW 105134587 A TW105134587 A TW 105134587A TW 105134587 A TW105134587 A TW 105134587A TW 201725477 A TW201725477 A TW 201725477A
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亞歷山大 真德勒
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Abstract

與用於處理器核心能源管理之技術有關的方法及設備被描述。在一實施例中，能源管理邏輯至少部分地基於一電流值與一工作電流臨界值的比較來致使對一電氣負載(諸如一處理器核心)的能源消耗進行一修改。該電流值在耦合到該電氣負載之一電流感測器處被檢測。其他的實施例也被揭示及要求保護。

Description

處理器核心能源管理技術 發明領域
本揭示一般係涉及電子領域。更具體地說，一些實施例係涉及用於處理器核心能源管理的技術。
發明背景
隨著積體電路(IC)製造技術的改進，製造商能夠將額外的功能整合到一單一矽基片上。然而，隨著這些功能數量的增加，在一單一IC晶片上組件的數量也隨之增加。額外的組件增加了額外的信號交換，進而，產生更多的熱量。該額外的熱量可能會損壞一IC晶片，例如，肇因於熱膨脹的損壞。
此外，該額外的熱量可能會限制包括如此晶片之一運算裝置的使用位置及/或應用。例如，一可攜式運算裝置可能僅依靠電池電源用於其操作。因此，隨著額外的功能被整合到可攜式運算裝置中，降低功耗的該需求變得越來越重要，例如，用以在一更長的時間段內維持電池電源。非可攜式的運算系統也面臨冷卻及發電問題，因為它們的IC組件使用更多的電力並產生更多的熱量。
依據本發明之一實施例，係特地提出一種設備，包含：能源管理邏輯，其至少一部分係在硬體中，用以至少部分地基於一電流值與一工作電流臨界值的比較來致使對由於一電氣負載的能源消耗之一修改，其中該電流值要在耦合到該電氣負載之一電流感測器被檢測。
100、500‧‧‧系統
102-1~102-N、402-1~402-P、502、504‧‧‧處理器
104‧‧‧互連
106-1~106-M‧‧‧核心
108‧‧‧快取
110‧‧‧路由器
112、422、540、544‧‧‧匯流排
114、412、510、512、660‧‧‧記憶體
116、116-1‧‧‧L1快取
120‧‧‧電源
130‧‧‧VR
150‧‧‧邏輯
160‧‧‧感測器
202‧‧‧提取單元
204‧‧‧解碼單元
206‧‧‧調度單元
208‧‧‧執行單元
210‧‧‧汰除單元
214‧‧‧匯流排單元
216‧‧‧暫存器
302‧‧‧中心核心
304‧‧‧快速跳躍PLL
306‧‧‧FIVR(可選擇的)
308‧‧‧調整
310‧‧‧邏輯
312‧‧‧輸入信號
314‧‧‧轉換指示信號
316、318‧‧‧多工器
320‧‧‧頻帶陣列邏輯
322‧‧‧FB Gen邏輯
324‧‧‧比率同步邏輯
330‧‧‧灰色FIFO寫入指標
332‧‧‧灰色FIFO讀出指標
333‧‧‧有效負載FIFO
334‧‧‧寫入邏輯
336‧‧‧FIFO已滿信號
338‧‧‧AND閘
340‧‧‧FIFO已空信號
206、228、238‧‧‧箭頭
400‧‧‧運算系統
403‧‧‧網路
404‧‧‧互連網路
406、520‧‧‧晶片組
408‧‧‧GMCH
410、642‧‧‧記憶體控制器
414‧‧‧圖形介面
418‧‧‧集線器介面
420‧‧‧ICH
424‧‧‧週邊橋接器
426‧‧‧音訊裝置
428‧‧‧磁碟
430‧‧‧網路介面裝置
431‧‧‧天線
450‧‧‧顯示器裝置
506、508‧‧‧MCH
514、522、524‧‧‧點對點介面
516、518、526、528、530、532‧‧‧點對點介面電路
534‧‧‧圖形
536‧‧‧圖形介面
537、541‧‧‧PtP介面電路
542‧‧‧匯流排橋接器
543、670‧‧‧I/O裝置
545‧‧‧鍵盤/滑鼠
546‧‧‧通信裝置
547‧‧‧音訊裝置
548‧‧‧資料儲存器
549‧‧‧程式碼
602‧‧‧SOC封裝
620‧‧‧CPU核心
630‧‧‧GPU核心
640‧‧‧I/O介面
詳細描述的提供係參照所附圖示。在該等圖示中，一參考號碼之該(等)最左邊的數字指出該參考號碼首次出現於那一個附圖中。在不同的附圖中使用相同的參考號碼表示類似的或相同的項目。
圖1、4、5、及6展示出運算系統實施例的方塊圖，其可被使用來實現本文中所討論的各種實施例。
圖2根據一實施例圖示出一處理器核心及一運算系統之其他組件之一部分的方塊圖。
圖3A根據一實施例圖示出一處理器的一些組件。
圖3B根據一實施例圖示出一快速跳躍鎖相迴路邏輯的一些組件。
圖3C根據一實施例圖示出與跨越時鐘域相關聯的一些組件。
較佳實施例之詳細說明
在以下的描述中，許多具體的細節被闡述 以提供對各種實施例的透徹理解。然而，各種實施例可以在沒有這些具體細節的情況下被實踐。在其他的實例中，公知的方法、程序、組件、以及電路未被詳細描述以免混淆該等具體實施例。此外，實施例的各個方面可使用各種構件來執行，諸如積體半導體電路(「硬體」)、組織成一或多個程式的電腦可讀出指令(「軟體」)、或硬體和軟體的某種組合。就本發明的目的而言，提到「邏輯」應指其可以是硬體、軟體、韌體、或它們的一些組合。
為了提高功耗效率，一些中央處理單元(CPU)(在本文中也可互換地稱為「處理器」或處理器「核心」)可允許調整其操作特性諸如其工作頻率。然而，這些調整可能僅適用於相對較長的持續時間，例如，高於10usec(即微秒)。
為達此目的，一些實施例提供用於處理器核心能源管理的技術。至少一個實施例在邏輯區塊(或IP(智慧財產權)區塊)層級上工作，並且不需要SOC(系統單晶片)介面。相比之下，一些解決方案(諸如RAPL)可以在SOC層級(其可以提供一整體視野)上工作。更具體地說，RAPL(即執行平均功耗限制)在一些CPU中提供功耗測量。然而，這樣的解決方案通常缺乏在短時段中，例如，等於或低於100usec，提供經最佳化/改進的能源管理的能力。此外，在一些實施例中，通信延遲時間大約僅為10usec。利用即時頻率變化基礎架構，一些實施例允許在不消耗額外電力的情況下改變工作頻率。在一個實施 例中，該處理器核心能源管理技術可以被應用於小於1usec的時間段，並且藉由在一現有負載線(諸如一處理器核心)上增加大約一個頻段來潛在地提高邏輯/IP區塊的能源效率。如本文所討論的，一產品「頻段」通常係指基於其熱及/或頻率特性/性能對一完成產品(例如一處理器核心)進行的該分類。
此外，一些實施例可被運用在包括一或多個處理器(例如，具有一或多個處理器核心)的運算系統內，諸如參照圖1-6所討論的那些，包括例如行動運算裝置(及/或平台)諸如一智慧型手機、平板電腦、UMPC(超行動個人電腦)、膝上型電腦、UltrabookTM運算裝置、智慧型手錶、智慧型眼鏡、可穿戴式裝置、等等，及/或較大型的系統諸如具有許多核心的電腦伺服器、等等。更具體地說，圖1圖示出運算系統100的一方塊圖，根據一實施例。該系統100可以包括一或多個處理器102-1至102-N(通常在本文中稱為「多個處理器102」或「處理器102」)。該等處理器102可經由一互連或匯流排104進行通信。每一個處理器可以包括各種組件，但為了清楚起見，其中的一些僅參照處理器102-1進行討論。因此，該等其餘處理器102-2至102-N中的每一個可包括參照該處理器102-1所討論的相同或類似的組件。
在一實施例中，該處理器102-1可以包括一或多個處理器核心106-1至106-M(這裡稱為「多個核心106」或「核心106」)、一快取記憶體108、及/或一路由 器110。該處理器核心106可被實現在一單一積體電路(IC)晶片上。此外，該晶片可以包括一或多個共享的及/或專用的快取記憶體(諸如快取記憶體108)、匯流排或互連(諸如一匯流排或互連112)、圖形及/或記憶體控制器(諸如參照圖4-6所討論的那些)、或其他的組件。
在一實施例中，該路由器110可被使用來在該處理器102-1的各個組件及/或系統100之間進行通信。此外，該處理器102-1可以包括一個以上的路由器110。而且，該等數個路由器110可以進行通信以使得可在該處理器102-1之內部或外部的各種組件之間路由安排資料。
該快取記憶體108可儲存由該處理器102-1之一或多個組件，諸如該等核心106，來使用的資料(例如，包括指令)。例如，該快取記憶體108可本地快取儲存在一記憶體114中的資料用於更快地由該處理器102的該等組件來存取(例如，由核心106更快的存取)。如於圖1所示，該記憶體114可經由互連104與該等處理器102通信。在一實施例中，該快取記憶體108(其可被共享)可以是一種中級快取記憶體(MLC)、一末級快取記憶體(LLC)、等等。另外，該等核心106的每一個可以包括一1級(L1)快取記憶體(116-1)(通常在本文中稱為「L1快取記憶體116」)或其他等級的快取記憶體諸如一2級(L2)快取記憶體。此外，該處理器102-1的各個組件可以直接與該快取記憶體108進行通信，透過一匯流排(例如，該匯流排112)，及/或一記憶體控制器或集線器。
該系統100也可包括一平台電源120(例如，一直流(DC)電源或一交流電(AC)電源)用以向該系統100的一或多個組件提供電力。該電源120可以包括一PV(光伏特)面板、風力發電機、熱發電機/水輪機、等等。在一些實施例中，該電源120可包括一或多個電池組(例如，由一PV板、風力發電機、熱發電機/水輪機、插入式電源供應器(例如，耦合到一AC電網)、等等來充電)及/或插入式電源供應器。該電源120可以透過一電壓調節器(VR)130被耦合到系統100的組件。再者，雖然圖1展示出了一電源120及一單一電壓調節器130，但額外的電源及/或電壓調節器可被使用。例如，該等處理器102的一或多個可以具有對應的電壓調節器及/或電源。此外，該(等)電壓調節器130可以經由一單一電源平面(例如，向所有的該等核心106供電)或多個電源平面(例如，其中每一個電源平面可向不同的核心或核心群組供電)被耦合到該處理器102(及/或核心106)。
如本文所討論的，各種類型的電壓調節器可被使用於該VR 130。例如，VR 130可以包括一「降壓」VR(其通常被使用在一輸入電壓需要以一小於一的比率被轉換為輸出電壓的電力輸送應用中)或一「升壓」VR(其通常被使用在一輸入電壓需要以一大於一的比率被轉換為輸出電壓的電力輸送應用中)，其組合諸如降壓-升壓VR、等等。
另外，儘管圖1把該電源120及該電壓調 節器130圖示出為個別的組件，但該電源120及該電壓調節器130可被併入至系統100的其他組件中。例如，該VR 130的全部或部分可被併入至該電源120及/或處理器102中)。
如在圖1中所示，系統100可進一步包括用以管理處理器核心能源的邏輯150，例如，如本文參考一些實施例所討論的。在一實施例中，在諸如一PMIC(電源管理IC)及/或IMVP(Intel®行動電壓定位)的一可重新組配電源管理IC(RPMIC)上提供邏輯150。此外，這樣的RPMIC實現方式可透過大型電腦伺服器，諸如本文參考圖1或4-6所討論的，被使用於低功率裝置中(諸如本文所討論的可攜式裝置)。
如圖所示，該邏輯150可被提供在該處理器102中。然而，實施例並不侷限於這種組配，而且邏輯150可被替代地耦合到(或併入至)該VR 130中及/或系統100的其他組件諸如該等核心106、該電源120、及/或任何其他邏輯/IP區塊的一或多個中。
系統100還可以包括一或多個感測器160用以感測/檢測對該系統/平台的電力/熱行為具有一影響之一或多個因素中的各種數值/變化，諸如電流、電壓下降、溫度、工作頻率、工作電壓、功耗、核心間通信活動、等等。這些感測器中的一或多個可被提供在與一運算系統(諸如在本文中參考圖1-6所討論的該等運算系統)的一或多個組件或邏輯/IP區塊實體鄰近區域中(及/或熱接 觸/耦合)。另外，在至少一個實施例中，感測器160可被耦合到邏輯150，以允許邏輯150至少部分地基於由該等感測器160的一或多個所檢測到的值來管理處理器核心能源，如將會在這裡被進一步討論的。
圖2圖出一處理器核心106及一運算系統的其他組件之部分的一方塊圖，根據一實施例。在一個實施例中，在圖2中所展示的該等箭頭圖示出經過該核心106的該等指令的流向。一或多個處理器核心(諸如該處理器核心106)可被實現在一單一積體電路晶片(或晶粒)上，諸如參考圖1所討論的。此外，該晶片可以包括一或多個共享及/或私有的快取(例如，圖1的快取108)、互連(例如，圖1的互連104及/或112)、控制單元、記憶體控制器、或其他的組件。
如圖2所示，該處理器核心106可以包括一提取單元202以提取指令(包括具有條件分支的指令)用於由該核心106來執行。該等指令可以從任何的儲存裝置被提取出，諸如記憶體114及/或參考圖4-6所討論的該等記憶體裝置。該核心106還可以包括用以解碼該經提取之指令的一解碼單元204。例如，該解碼單元204可把該經提取之指令解碼成為數個uop(微運算)。另外，該核心106可以包括一調度單元206。該調度單元206可以執行與儲存經解碼之指令(例如，接收自該解碼單元204)相關聯的各種操作直到該等指令準備好要分派為止，例如直到一經解碼指令之所有的來源數值變得可以使用為止。在一實 施例中，該調度單元206可把該經解碼的指令調度及/或發布(或分派)到一執行單元208以供執行。
該執行單元208可以執行該等經分派的指令，在它們被解碼(例如，由該解碼單元204)及分派(例如，由該調度單元206)之後。在一實施例中，該執行單元208可以包括多於一個的執行單元(諸如一成像運算單元、一圖形運算單元、一通用運算單元、等等)。該執行單元208還可以執行諸如加法、減法、乘法、及/或除法的各種算術運算，並且可以包括一或多個算術邏輯單元(ALU)。在一實施例中，一協同處理器(圖中未示出)可以結合該執行單元208來執行各種算術運算。
此外，該執行單元208可以亂序地執行指令。因此，在一實施例中，該處理器核心106可以是一亂序處理器核心。該核心106還可以包括一汰除單元210。該汰除單元210可以汰除經執行的指令在它們被提交之後。在一實施例中，該等經執行的指令的汰除可以導致處理器狀態從該等指令的該執行被提交、被該等指令所使用的實體暫存器被解除分配、等等。
該核心106還可以包括一匯流排單元214，以使得能夠經由一或多個匯流排(例如，匯流排104及/或112)在該處理器核心106的組件與其他組件(諸如參考圖1所討論的該等組件)之間進行通信。該核心106還可以包括一或多個暫存器216以儲存由該核心106之各種組件所存取的資料(諸如與所指派之應用程式優先等級及/或 子系統狀態(模式)關聯相關的值)。
此外，儘管圖1圖示出經由互連112將被耦合到該核心106的該邏輯150，在各種實施例中，邏輯150可以位於其他的地方，諸如在該核心106內、經由匯流排104耦合到該核心、等等。如在圖2中所示，核心106還可以包括(及/或被耦合到)該等感測器160的一或多個。
當考慮在客戶端電力輸送系統中的能源消耗時，會考慮一負載線(LL)電阻(或更一般地係一電氣負載)。為了判定在LL處該工作電壓的該影響，該對應的保護帶(GB)電壓值可被計算為：LL保護帶=LL電阻*IccMax，其中IccMax係指該最大的工作電流(例如，流經過該LL電阻及/或被考慮的IP/邏輯區塊)。
此外，該GB可能會相對地高。對於大多數的應用，該平均Icc(或平均工作電流)低於IccMax的50%。該計算表明，利用Icc的一平均電流，可到達另一頻段而不用增加對一處理器核心(或LL)的電壓供應。
通常，處理器核心周邊電源管理可以識別出一核心通常以一相對低的Icc值來運行。若該Icc低於某個臨界值，則可以假定增加該核心的工作頻率係安全的。更具體地說，由於該負載線GB沒有被完全地消耗，所以可以增加頻率，如以上所討論的。在該電流開始增加到一臨界值之上的情況下，電源管理邏輯(例如，邏輯150)可把該核心節流(或改變其工作頻率)回到一較低(例如，原始)的工作頻率。如此的實施例的實現可以藉由利用一電 流感測器、即時頻率變化、及/或一快速或動態處理器核心頻率節流基礎架構，例如，在本文中參考圖3A-3C所討論的。
以下表1展示在一SoC雙核心產品上的樣本頻段拆分資料(其中TDP係指熱設計功率而VID係指電壓識別或經計劃之工作電壓)：
更具體地說，表1展示出若Icc低於IccMax的50%，則可以安全地將該處理器核心的工作頻率增加一個頻段。這大約等於4%的頻率增進。參考表1，一實例將是在2.5GHz下運行具VID=0.87V，若IccMax被使用的話。若我們可使用大約一半的IccMax，則VID=0.87V就足以運行在2.6GHz，其係一個頻段的增益。
為達此目的，在一實施例中，在一處理器核心中的一PLL(鎖相迴路)具有在兩個處理器核心時鐘週期中改變該處理器核心之工作頻率的能力，例如，藉由利用一C++編譯器的一版本(諸如在由英特爾公司所製造的一些處理器中所提供的ICL)。
更具體地說，圖3A根據一實施例圖示出一處理器的一些組件。如圖所示，圖3A的處理器102包括 一中心核心302(其可包括如本文參考核心106所討論之一或多個組件)及一些邏輯(例如，邏輯150)以致使該中心核心302的節流308。該節流邏輯可以包括一快速跳躍PLL 304、一具選擇性的完全整合式電壓調節器(FIVR)306、以及一或多個感測器160(諸如一或多個電流感測器、一或多個電壓下降感測器、一或多個熱感測器、等等)。
如本文所討論的，整合在封裝上或晶粒上的一電壓調節器(例如，VR 130)通常被稱為FIVR或整合式電壓調節器(IVR)。該FIVR可以是一降壓轉換器，其把一電源電壓(例如，5V或12V)轉換成由該等處理器組件所使用之一較低的電壓。例如，這可以允許對在該相同的半導體封裝或積體電路晶粒上之該等各種組件提供不同的電源電壓。
在一實施例中，為了使該處理器核心能源管理特徵可以工作，至少一個電流感測器被使用。一電流感測器可以是任何的類型，諸如：(1)提供一相對精確之瞬時電流消耗值的一電流感測器(諸如一PG或功率閘電流感測器)；及/或(2)提供用於該工作電流之一臨界值的FIVR電流感測器。在這兩種情況下，若該檢測到的工作電流值在某一段時間內大約低於IccMax的50%，則一頻段可被安全地增加(例如，處理器核心的工作電流會增加某個值諸如一頻段)。該時間段的該長度及/或IccMax之該考慮的百分比可能係可調節的，例如，由控制/組配位元來定義。
圖3B圖示出一快速跳躍PLL邏輯的一些組件，根據一實施例。在一實施例中，在圖3B中所展示出的該PLL展示出圖3A之該PLL 304的各種組件。為了改變頻率，該PLL 304被使用在暫態中，例如，以實現一瞬間的頻率改變。回應於其輸入信號，在轉換控制邏輯310處一頻率改變被啟動，例如，一輸入信號用以增加/減少一頻段312及一轉換指示信號314。邏輯310輸出一新的頻率比率值給兩個多工器316及318，其在由邏輯310所提供的該新比率與一當前比率值(DivRat)之間進行選擇。如圖所示，在一實施例中，每一個比率值可以由8位元(0至7)來指出。兩個週期之後，該PLL 304將移動到一新的工作頻率值。如在本文中所討論的，DivRat通常係指用於該PLL的該目標頻率；頻帶陣列邏輯320係指為每一儲存頻率組配該PLL的邏輯(例如，經由在圖3B中稱為DCO_CRS的一7位元信號)；以及頻帶(FB)Gen邏輯322係指組配該當前頻率值的邏輯(例如，來自比率同步邏輯324的每一輸入，其有助於該新頻率比率的同步化)。
圖3C圖示出與跨越時鐘域相關聯的一些組件，根據一實施例。在一實施例中，在圖3C中所示之該等組件的一或多個可被併入邏輯150中以允許在與一系統中的不同組件/代理相關聯之時鐘域之間的電壓及/或時鐘差異。
更具體地說，對於跨越時鐘域，一實施例使用一混合式BGF(氣泡產生器先進先出)邏輯用於即時頻 率改變。混合式BGF允許一移動往/返於該灰色FIFO(先進先出)緩衝器330/332，而不用耗盡電力或至少係使用一種經大大降低的功耗位準。以一寫入操作作為一實例(從在圖3C中的該時鐘域A開始)，寫入邏輯334把資料發送到有效負載FIFO 333，並也向該灰色FIFO緩衝器330及BGF有效負載寫入指標邏輯發送一有效的信號。如在圖3C中所示，該經更新的寫入指標位置然後被提供給灰色FIFO寫入指標緩衝器330，伴隨一讀出指標同步信號(基於如圖所示的一暫存器值)其係至少部分地基於由該緩衝器332所提供的一讀出指標值(經由一如圖所示的暫存器)被產生。繼而，該寫入指標從該FIFO 330被讀出到該有效負載FIFO 333中。如圖所示，在一實施例中，FIFO 330也可以產生一FIFO已滿信號336以指出FIFO 330係滿的。
在該接收時鐘域側(在圖3C中被標記為時鐘域B)，基於由該FIFO 332所產生的一讀出指標，資料從該有效負載FIFO 333被讀出(例如，經由一AND閘338)。該FIFO 332可以產生被饋送到該有效負載FIFO 333的該讀出指標，基於接收自如所示之BGF有效負載讀出指標邏輯之一經更新的讀出指標位置。FIFO 332也可以接收一寫入指標同步信號(經由儲存在一如所示之暫存器中的一值)，其係基於來自FIFO 330的一寫入指標(例如，儲存在一如所示之暫存器中)被產生。如圖所示，在一些實施例中，FIFO 332也可以產生讀出有效信號以 指出該讀出資料係有效的以及產生一FIFO已空信號340來指出FIFO 332係空的。
在一實施例中，三個時鐘週期可被使用於該PLL操作及該時鐘分配時間。相比之下，一些解決方案可能需要在任何狀態下改變。此外，在一些實施例中，在一段時間之後，該PLL鎖定到該新頻率且該BGF模式可被恢復。在Icc突破該目標臨界值的情況下，邏輯150可以立即節流該處理器核心。然後該PLL 304可被致使跳躍一頻段的減量。此外，該相同的混合式BGF可被使用來移動到灰色FIFO並且一較低(例如，原始)的工作頻率可被套用。在PLL移動到該較低(例如，原始)的頻率(例如，小於該時鐘的一單一週期)之後，該節流可以由邏輯150來移除。
在一實施例中，邏輯150可以使用一種動態頻率縮放演算法(例如，諸如在處理器之各種PCU(電源控制單元)邏輯中可見用於調整一處理器核心的該工作頻率的那些)來控制一處理器核心的該節流。該演算法可以被設置成針對該最小可能的節流以僅用一單一頻段來實現該移動。此外，遙測邏輯(例如，經由邏輯150及/或感測器160來實現)然後可以用經增加的頻率來測量該時間段。
在一實施例中，動態電壓、頻率縮放(DVFS)邏輯可以改變該工作頻率及/或保護帶，而不用改變應用的行為。例如，若Icc係低於一臨界限制，則與一 PCU目標相比，我們將移動到一更高的工作頻率(例如，增加一頻段)。在一實施例中，在退出一低功耗狀態(諸如C6)時，邏輯150可以由該PCU增加一頻段所指出的該工作頻率來開始，因為在退出時Icc通常低於TDP，並且有很高的機率添加一頻段不會破壞該負載線保護帶。此外，在一實施例中，對節流處理器核心之任何請求可強制使用一較低(例如，原始)的頻率。在該節流的情況下，可以使用來自該PCU的該請求。此外，使用單一頻率步長/頻段的dI-dT(即在電流(I)隨著時間(T)推移中的變化)下降變化通常被認為相對地較小。而且，假設NLC(非線性控制)、AFS(自適應性頻率縮放)、以及DroopCalc(即下降計算)特徵被啟動(其通常可以防止dI-dT)，則一單一頻段/步長頻率變化被假設不會造成違反dI-dT保護帶。
因此，一些實施例提供用於處理器核心能源管理的技術。如本文所討論的，這樣的實施例可以在Icc受限的條件下提高效能，例如，產生出可由它們自己或獨立地(或至多根據來自一PCU的輸入)判定其目標工作頻率的自主邏輯/IP區塊。
圖4根據一實施例圖示出一運算系統400的一方塊圖。該運算系統400可包括一或多個中央處理單元(CPU)或處理器402-1至402-P(其在本文可被稱為「多個處理器402」或「處理器402」)。該等處理器402可經由一互連網路(或匯流排)404進行通信。該(等)處理器402可包括一通用處理器、一網路處理器(其處理在一電腦網路 403上傳送的資料)、或其他類型的處理器(包括一精簡指令集電腦(RISC)處理器或一複雜指令集電腦(CISC))。此外，該等處理器402可以具有一單核心或多核心設計。具有一種多核心設計的該等處理器402可在同一積體電路(IC)晶粒上整合不同類型的處理器核心。另外，具有一種多核心設計的該等處理器402可被實現為對稱的或非對稱的多處理器。在一實施例中，該等處理器402的一或多個可以是相同於或相似於圖1的該等處理器102。在一些實施例中，該等處理器402的一或多個可以包括圖1之該等核心106、VR 130、邏輯150、及/或感測器160中的一或多個。而且，參考圖1-3C所討論的該等操作可由該系統400的一或多個組件來執行。
一晶片組406還可與該互連網路404通信。該晶片組406可包括一圖形記憶體控制集線器(GMCH)408。該GMCH 408可包括與一記憶體412進行通信的一記憶體控制器410。該記憶體412可儲存資料，包括指令序列，其可以由該CPU 402來執行，或由包含在該運算系統400中任何其他的裝置來執行。在一實施例中，該記憶體412可以包括一或多個依電性儲存(或記憶體)裝置諸如隨機存取記憶體(RAM)、動態RAM(DRAM)、同步DRAM(SDRAM)、靜態RAM(SRAM)、或其他類型的儲存裝置。非依電性記憶體也可被使用，諸如一硬碟。額外的裝置可經由該互連網路404進行通信，諸如多個CPU及/或多個系統記憶體。
該GMCH 408還可包括與一顯示器裝置450進行通信的一圖形介面414，例如，一圖形加速器。在一實施例中，該圖形介面414可經由一加速圖形埠(AGP)或週邊組件互連(PCI)(或高速PCI(PCIe)介面)與該顯示器裝置450進行通信。在一實施例中，該顯示器裝置450(諸如一平板顯示器(諸如一LCD(液晶顯示器)、一陰極射線管(CRT)、一投影螢幕、等等)可以與該圖形介面414進行通信，例如，透過一信號轉換器，其把儲存在一儲存裝置諸如視訊記憶體或系統記憶體中一影像的數位表示轉換成可由該顯示器裝置解讀並顯示的顯示器信號。由該顯示裝置所產生的該等顯示信號在被解讀並隨後在該顯示器裝置450上被顯示之前可傳遞經過各種的控制裝置。
一集線器介面418可允許該GMCH 408和一輸入/輸出控制集線器(ICH)420來通信。該ICH 420可提供一介面給與該運算系統400進行通信的I/O裝置。該ICH 420可以透一週邊橋接器(或控制器)424，如週邊組件互連(PCI)橋接器、一通用串列匯流排(USB)控制器、或其他類型的週邊橋接器或控制器，與一匯流排422通信。該橋接器424可提供在該CPU 402與週邊裝置之間一資料路徑。其他類型的拓撲結構都可被使用。此外，多個匯流排可以與該ICH 420通信，例如，透過多個橋接器或控制器。而且，與該ICH 420通信之其他的週邊可以包括，在各種實施例中，整合式的驅動電子裝置(IDE)或小型電腦系統介面(SCSI)硬碟、USB埠、一鍵盤、一滑 鼠、並列埠、串列埠、軟碟、數位輸出支援(例如，數位視訊介面(DVI))、或其他的裝置。
該匯流排422可與一音訊裝置426、一或多個磁碟驅動器428、以及一網路介面裝置430(其與該電腦網路403進行通信)進行通信。其他的裝置可經由該匯流排422來通信。而且，在一些實施例中，各種組件(諸如該網路介面裝置430)可與該GMCH 408進行通信。如圖所示，該網路介面裝置430可被耦合到一天線431用以無線地(例如，經由國際電機及電子工程師協會(IEEE)802.11介面(包括IEEE 802.11a/b/g/n、等等)、蜂巢式式介面、3G、3G、LPE、等等)與該網路403進行通信。其他的裝置可以經由該匯流排422進行通信。另外，該處理器402和該GMCH 408可被組合以形成一單一晶片。再者，在其他實施例中，該圖形加速器可以被包括在該GMCH 408中。
再者，該運算系統400可以包括依電性及/或非依電性記憶體(或儲存器)。例如，非依電性記憶體可以包括以下的一或多個：唯讀記憶體(ROM)、可規劃ROM(PROM)、可抹除PROM(EPROM)、電EPROM(EEPROM)、一磁碟(例如，428)、一軟碟、一光碟ROM(CD-ROM)、一數位多功能碟(DVD)、快閃記憶體、一磁光碟、或能夠儲存電子資料(例如，包括指令)之其他類型的非依電性機器可讀出媒體。在一實施例中，該系統400的組件可以以一種點對點(PtP)的組配來設 置。例如，處理器、記憶體、及/或輸入/輸出裝置可以由多個點對點介面來互連。
圖5圖示出被設置成一種點對點(PtP)組配的一種運算系統500，根據一實施例。特別的是，圖5展示出一系統其中處理器、記憶體、和輸入/輸出裝置係由多個點對點介面來互連。參考圖1-4所討論的該等操作可由該系統500之一或多個組件來執行。
正如圖5所示，該系統500可包括若干個處理器，為清楚起見，其中只有兩個處理器502和504被示出。該等處理器502和504可各自包括一本地記憶體控制器集線器(MCH)506和508以啟用與記憶體510和512的通信。該等記憶體510及/或512可以儲存各種資料諸如參照圖4之該記憶體412所討論的那些。而且，該等處理器502及504可以包括圖1之該等核心106、邏輯150、感測器160、及/或VR 130的一或多個。
在一實施例中，該等處理器502和504可以是參照圖4所討論的之該等處理器402中之一。該等處理器502和504可經由分別使用點對點介面電路516和518的一種點對點(PtP)介面514進行資料交換。而且，該等處理器502和504可各自與一晶片組520經由使用點對點介面電路526、528、530、和532之各個點對點介面522和524來交換資料。該晶片組520更可以與一圖形電路534經由一圖形介面536交換資料，例如，使用一PtP介面電路537。
在至少一個實施例中，參考圖1-5所討論之一或多個操作可由該等處理器502或504來執行及/或由該系統500的其他組件，諸如經由一匯流排540來通信的那些，來執行。然而，其他的實施例可能存在於圖5該系統500之其他的電路、邏輯單元、或裝置中。此外，一些實施例可被散佈遍及在圖5中所示之一些電路、邏輯單元、或裝置之中。
晶片組520可使用一PtP介面電路541與一匯流排540進行通信。該匯流排540可與一或多個裝置進行通信，諸如一匯流排橋接器542和I/O裝置543。經由一匯流排544，匯流排橋接器542可以與其他的裝置進行通信，諸如一鍵盤/滑鼠545、通信裝置546(諸如調變解調器、網路介面裝置、或可透過該電腦網路403進行通信之其他類型的通信裝置)、音訊I/O裝置547、及/或一資料儲存裝置548。該資料儲存裝置548可以儲存程式碼549，其可以由處理器502及/或504來執行。
在一些實施例中，本文所討論之該等組件的一或多個可被實現為一種系統單晶片(SOC)裝置。圖6圖示出一SOC封裝的方塊圖，根據一實施例。如在圖6中所示，SOC 602包括一或多個中央處理單元(CPU)核心620、一或多個圖形處理單元(GPU)核心630、一輸入/輸出(I/O)介面640、以及一記憶體控制器642。該SOC封裝602的各種組件可被耦合到一互連或匯流排諸如參照其他的附圖在此所討論的。另外，該SOC封裝602可以包括更 多或更少的組件，諸如在本文參照其他附圖所討論的。而且，該SOC封裝602的每一個組件可包括一或多個其他的組件，例如，如在本文中參照其他附圖所討論的。在一實施例中，SOC封裝602(及其組件)被設置在一或多個積體電路(IC)晶粒上，例如，其被封裝成一單一半導體裝置。
如在圖6中所示，SOC封裝602經由該記憶體控制器642被耦合到一記憶體660(其可類似於或相同於在本文中參照其他附圖所討論的記憶體)。在一實施例中，該記憶體660(或它的一部分)被整合在該SOC封裝602上。
該I/O介面640可被耦合到一或多個I/O裝置670，例如，經由一互連及/或匯流排諸如在本文中參照其他附圖所討論的。I/O裝置670可以包括一鍵盤、一滑鼠、一觸控板、一顯示器裝置、一影像/視訊擷取裝置(諸如一相機或攝影機/錄影機)、一觸控螢幕、一揚聲器、或類似者中的一或多個。另外，在一實施例中，SOC封裝602可包括/整合以下的一或多個：該邏輯140、VR 130、及/或一或多個感測器160。可替代地，以下的一或多個：該邏輯140、VR 130、及/或一或多個感測器160可在該SOC封裝602之外被設置(即，作為一分立邏輯)。
以下的實例涉及進一步的實施例。實例1包括一種設備，其包含：能源管理邏輯，其至少一部分係在硬體中，用以至少部分地基於一電流值與一工作電流臨界值的比較來致使對由於一電氣負載能源消耗的一修改，其 中該電流值將在耦合到該電氣負載之一電流感測器處被檢測。實例2包括實例1的該設備，其中該工作電流臨界值將基於用於該電氣負載之一最大工作電流值的一比率來判定。實例3包括實例1的該設備，其中該電氣負載將包含一處理器核心。實例4包括實例1的該設備，其中對該能源消耗的該修改將包含對一處理器核心之一工作頻率的一改變。實例5包括實例4的該設備，其中該能源管理邏輯將致使改變該處理器核心的該工作頻率用於大約等於或少於100usec的一持續時間內。實例6包括實例4的該設備，其中該能源管理邏輯將致使該改變用於大約少於1usec的一持續時間內。實例7包括實例1的該設備，進一步包含一或多個感測器以檢測以下的一或多個：一電壓下降值、一溫度值、工作頻率、一工作電壓值、或一功耗值。實例8包括實例1的該設備，進一步包含一或多個感測器以檢測在該電氣負載的電源或熱行為上具有一影響之一或多個因素中的一變化。實例9包括實例1的該設備，包含用以把資訊從該電氣負載的一第一時鐘域傳送到該電氣負載的一第二時鐘域的邏輯。實例10包括實例1的該設備，包含耦合到該能源管理邏輯的一鎖相迴路邏輯，以改變該電氣負載之一提供的工作電流。實例11包括實例1的該設備，進一步包含一完全整合式的電壓調節器，以調節到該電氣負載的一電壓供應。實例12包括實例1的該設備，其中以下的一或多個係在一單一積體電路上：該能源管理邏輯、具有一或多個處理器核心的一處理器、該電流感測器、一 完全整合式的電壓調節器、以及記憶體。
實例13包括一種方法，其包含：至少部分地基於一電流值與一工作電流臨界值的比較而在能源管理邏輯致使對由於一電氣負載能源消耗的一修改，其中該電流值將在耦合到該電氣負載之一電流感測器處被檢測。實例14包括實例13的該方法，其進一步包含基於用於該電氣負載之一最大工作電流值的一比率來判定該工作電流臨界值。實例15包括實例13的該方法，其中對該能源消耗的該修改將包含對一處理器核心之一工作頻率的一改變。實例16包括實例15的該方法，其進一步包含該能源管理邏輯致使對該處理器核心之該工作頻率的該改變用於大約等於或少於100usec的一持續時間內。實例17包括實例15的該方法，其進一步包含該能源管理邏輯致使該改變用於大約少於1usec的一持續時間內。實例18包括實例13的該方法，其進一步包含一或多個感測器檢測在該電氣負載的電源或熱行為上具有一影響之一或多個因素中的一變化。實例19包括實例13的該方法，其進一步包含把資訊從該電氣負載的一第一時鐘域傳送到該電氣負載的一第二時鐘域。
實例20包括一種電腦可讀取媒體，其包含有一或多個指令，當在至少一處理器上執行時，會組配該至少一處理器來執行一或多個操作用以：至少部分地基於一電流值與一工作電流臨界值的比較而在能源管理邏輯致使對由於一電氣負載能源消耗的一修改，其中該電流值 將在耦合到該電氣負載之一電流感測器處被檢測。實例21包括實例20的該電腦可讀取媒體，其進一步包含有一或多個指令，當在該至少一處理器上執行時，會組配該至少一處理器來執行一或多個操作用以基於用於該電氣負載之一最大工作電流值的一比率來判定該工作電流臨界值。實例22包括實例20的該電腦可讀取媒體，其中對該能源消耗的該修改包含對一處理器核心之一工作頻率的一改變。
實例23包括一運算系統，其包含：記憶體用以儲存資料；耦合到該記憶體的一處理器核心用以在該儲存的資料上執行一或多個操作；以及能源管理邏輯，其至少一部分係硬體，用以至少部分地基於一電流值與一工作電流臨界值的比較來致使對一電氣負載能源消耗的一修改，其中該電流值將在耦合到該電氣負載之一電流感測器處被檢測。實例24包括實例23的該系統，其中該工作電流臨界值將基於用於該電氣負載之一最大工作電流值的一比率來判定。實例25包括實例23的該系統，其中該電氣負載將包含一處理器核心。實例26包括實例23的該系統，其中至少一個網路介面將用以傳送該資料。
實例27包括一種設備，其包含有構件用以執行如在前述任一實例中所闡述的一種方法。實例28包括機器可讀取儲存器，其包含有機器可讀取指令，當其被執行時，會實現如在前述任一實例中所闡述的一種方法或一種設備。
在各種不同的實施例中，本文所討論的該等操作，例如，參考圖1-6者，可被實現為硬體(例如，邏輯電路)、軟體、韌體、或它們的組合，其可被提供作為一電腦程式產品，例如，包括一種有形的機器可讀取或電腦可讀取媒體，其上儲存有被使用來規劃一電腦以執行本文所討論之一種程序的指令(或軟體程式)。該機器可讀取媒體可以包括一儲存裝置諸如針對圖1-6所討論的那些。
此外，這種電腦可讀取媒體可被下載為一種電腦程式產品，其中該程式可以從一遠端電腦(例如，一伺服器)被傳送到一請求的電腦(例如，一客戶端)，藉由在一載波或經由一通信鏈路(例如，一匯流排、一調變解調器、或一網路連接)之其他傳播媒體所提供的資料信號。
在本說明書中對「一個實施例」或「一實施例」的提及意味著結合該實施例所描述之一特定的特徵、結構、及/或特性可被包含在至少一種實現方式中。在本說明書之各個地方所出現的短語「在一實施例中」可能是或可能不全是指同一個實施例。
此外，在本說明書和申請專利範圍中，「耦合」和「連接」等用詞以及它們的衍生，也可被使用。在一些實施例中，「連接」可被用於指出兩個或更多的元件彼此作直接實體或電氣接觸。「耦合」可以意味著兩個或更多的元件做直接實體或電氣接觸。然而，「耦合」還可以意味著兩個或更多的元件可能不是彼此直接接觸，但仍 然可能協作或彼此互動。
因此，儘管實施例已經以特定於結構特徵及/或方法論行為的語言進行了描述，但是應被理解的是，要求保護的技術主題可以不受限於該等的具體特徵或行為。相反的是，該等具體特徵和行為被揭露作為實現該要求保護技術主題的樣本形式。
100‧‧‧系統
102-1~102-N‧‧‧處理器
104‧‧‧互連
106-1~106-M‧‧‧核心
108‧‧‧快取
110‧‧‧路由器
112‧‧‧匯流排
114‧‧‧記憶體
116-1‧‧‧L1
120‧‧‧電源
130‧‧‧VR
150‧‧‧邏輯
160‧‧‧感測器

Claims (25)

  1. 一種設備，包含：能源管理邏輯，其至少一部分係在硬體中，用以至少部分地基於一電流值與一工作電流臨界值的比較來致使對由於一電氣負載的能源消耗之一修改，其中該電流值要在耦合到該電氣負載之一電流感測器被檢測。
  2. 如請求項第1項之設備，其中該工作電流臨界值係基於用於該電氣負載之一最大工作電流值的一比率來判定。
  3. 如請求項第1項之設備，其中該電氣負載要包含一處理器核心。
  4. 如請求項第1項之設備，其中對該能源消耗之該修改要包含對一處理器核心之一工作頻率的一改變。
  5. 如請求項第4項之設備，其中該能源管理邏輯要致使對該處理器核心之該工作頻率的該改變係在大約於100usec或少於100usec的一持續時間內。
  6. 如請求項第4項之設備，其中該能源管理邏輯要致使該改變係在大約少於1usec的一持續時間內。
  7. 如請求項第1項之設備，其進一步包含一或多個感測器用以檢測以下之一或多者：一電壓下降值、一溫度值、工作頻率、一工作電壓值、或一功耗值。
  8. 如請求項第1項之設備，其進一步包含一 或多個感測器用以檢測在該電氣負載的電力或熱行為上具有一影響之一或多個因素中的一變化。
  9. 如請求項第1項之設備，包含邏輯用以將資訊從該電氣負載的一第一時鐘域傳送到該電氣負載的一第二時鐘域。
  10. 如請求項第1項之設備，包含耦合到該能源管理邏輯的一鎖相迴路邏輯，用以對該電氣負載改變一被提供的工作電流。
  11. 如請求項第1項之設備，其進一步包含一完全整合式的電壓調節器，用以調節對該電氣負載的一電壓供應。
  12. 如請求項第1項之設備，其中以下的一或多者係在一單一積體電路上：該能源管理邏輯、具有一或多個處理器核心的一處理器、該電流感測器、一完全整合式的電壓調節器、及記憶體。
  13. 一種方法，其包含：至少部分地基於一電流值與一工作電流臨界值的比較而在能源管理邏輯致使對由於一電氣負載的能源消耗進行一修改，其中該電流值要在耦合到該電氣負載之一電流感測器被檢測。
  14. 如請求項第13項之方法，其進一步包含基於用於該電氣負載之一最大工作電流值的一比率而判定該工作電流臨界值。
  15. 如請求項第13項之方法，其中對該能源消耗之該修改包含對一處理器核心之一工作頻率的一改變。
  16. 如請求項第15項之方法，其進一步包含該能源管理邏輯致使對該處理器核心之該工作頻率的該改變係在大約於100uscc或少於100usec的一持續時間內。
  17. 如請求項第15項之方法，其進一步包含該能源管理邏輯致使該改變係在大約少於1usec的一持續時間內。
  18. 如請求項第13項之方法，其進一步包含一或多個感測器檢測在該電氣負載的電力或熱行為上具有一影響之一或多個因素中的一變化。
  19. 如請求項第13項之方法，其進一步包含將資訊從該電氣負載的一第一時鐘域傳送到該電氣負載的一第二時鐘域。
  20. 一種電腦可讀取媒體，其包含有一或多個指令當在至少一個處理器上執行時，組配該至少一個處理器來執行一或多個操作用以：至少部分地基於一電流值與一工作電流臨界值的比較而在能源管理邏輯致使對由於一電氣負載的能源消耗進行一修改，其中該電流值要在耦合到該電氣負載之一電流感測器被檢測。
  21. 如請求項第20項之電腦可讀取媒體，其 進一步包含有一或多個指令當在該至少一個處理器上執行時，組配該至少一個處理器來執行一或多個操作用以致使基於用於該電氣負載之一最大工作電流值的一比率之該工作電流臨界值的判定。
  22. 如請求項第20項之電腦可讀取媒體，其中對該能源消耗之該修改包含對一處理器核心之一工作頻率的一改變
  23. 一種運算系統，其包含：記憶體，用以儲存資料；耦合到該記憶體的一處理器核心用以在該經儲存的資料上執行一或多個操作；以及能源管理邏輯，其至少一部分係在硬體中，用以至少部分地基於一電流值與一工作電流臨界值的比較來致使對由於一電氣負載的能源消耗之一修改，其中該電流值要在耦合到該電氣負載之一電流感測器被檢測。
  24. 如請求項第23項之系統，其中該工作電流臨界值係基於用於該電氣負載之一最大工作電流值的一比率來判定。
  25. 如請求項第23項之系統，其中該電氣負載要包含一處理器核心。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI672584B (zh) * 2018-06-13 2019-09-21 宏碁股份有限公司 電源供應裝置及方法
US11360540B2 (en) 2015-12-15 2022-06-14 Intel Corporation Processor core energy management
TWI805447B (zh) * 2022-07-14 2023-06-11 新唐科技股份有限公司 控制裝置及其操作方法
TWI817741B (zh) * 2021-12-06 2023-10-01 聯發科技股份有限公司 管理電路以及電流抑制方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110265982A1 (en) * 2010-04-29 2011-11-03 International Business Machines Corporation Controlling coolant flow to multiple cooling units in a computer system
US10423209B2 (en) * 2017-02-13 2019-09-24 Apple Inc. Systems and methods for coherent power management
US11054877B2 (en) * 2017-08-07 2021-07-06 Intel Corporation Power management based on real time platform power sensing
US11073884B2 (en) * 2017-11-15 2021-07-27 International Business Machines Corporation On-chip supply noise voltage reduction or mitigation using local detection loops
US11567556B2 (en) * 2019-03-28 2023-01-31 Intel Corporation Platform slicing of central processing unit (CPU) resources

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4147993A (en) 1975-12-09 1979-04-03 Racal-Dana Instruments Limited Electrical signal generators
US5168245A (en) * 1991-10-30 1992-12-01 International Business Machines Corporation Monolithic digital phaselock loop circuit having an expanded pull-in range
US5838894A (en) 1992-12-17 1998-11-17 Tandem Computers Incorporated Logical, fail-functional, dual central processor units formed from three processor units
US7216064B1 (en) * 1993-09-21 2007-05-08 Intel Corporation Method and apparatus for programmable thermal sensor for an integrated circuit
US5752011A (en) * 1994-06-20 1998-05-12 Thomas; C. Douglas Method and system for controlling a processor's clock frequency in accordance with the processor's temperature
US5736956A (en) * 1996-06-04 1998-04-07 Hughes Electronics Unlocked W-band receiver with coherent features
US6009488A (en) 1997-11-07 1999-12-28 Microlinc, Llc Computer having packet-based interconnect channel
US6711227B1 (en) 1999-02-05 2004-03-23 Broadcom Corporation Synchronizing method and apparatus
TW430763B (en) 1999-09-10 2001-04-21 Via Tech Inc Signal control method of first in first out
US6687255B1 (en) 2000-03-21 2004-02-03 Lsi Logic Corporation Data communication circuit having FIFO buffer with frame-in-FIFO generator
US6711696B1 (en) 2000-08-11 2004-03-23 Advanced Micro Devices, Inc. Method for transfering data between two different clock domains by calculating which pulses of the faster clock domain should be skipped substantially simultaneously with the transfer
US6898725B2 (en) 2002-03-27 2005-05-24 International Business Machines Corporation Method for adjusting system clocks using dynamic clock ratio detector to detect clock ratio between clock domain of driver and counting receiver clock domain
US7296174B2 (en) 2002-10-11 2007-11-13 Broadcom Corporation Apparatus and method to interface two different clock domains
CN1759368A (zh) * 2003-01-23 2006-04-12 罗切斯特大学 多时钟域微处理器
US7107393B1 (en) 2003-03-28 2006-09-12 Xilinx, Inc. Systems and method for transferring data asynchronously between clock domains
US7310396B1 (en) 2003-03-28 2007-12-18 Xilinx, Inc. Asynchronous FIFO buffer for synchronizing data transfers between clock domains
US7428652B2 (en) * 2005-05-10 2008-09-23 Intel Corporation Programmable phase generator for cross-clock communication where the clock frequency ratio is a rational number
US20070073977A1 (en) 2005-09-29 2007-03-29 Safranek Robert J Early global observation point for a uniprocessor system
US8949635B2 (en) * 2007-09-28 2015-02-03 Intel Corporation Integrated circuit performance improvement across a range of operating conditions and physical constraints
US7954000B2 (en) * 2008-01-14 2011-05-31 International Business Machines Corporation Power supply current spike reduction techniques for an integrated circuit
US8205111B2 (en) * 2009-01-02 2012-06-19 Intel Corporation Communicating via an in-die interconnect
US8237513B2 (en) 2010-06-23 2012-08-07 International Business Machines Corporation Phase locked loop with startup oscillator and primary oscillator
US8996330B2 (en) * 2011-01-06 2015-03-31 Qualcomm Incorporated Method and system for managing thermal policies of a portable computing device
CN102202448B (zh) * 2011-06-04 2013-12-18 魏其萃 用于led照明调光控制装置
US9563254B2 (en) * 2011-12-22 2017-02-07 Intel Corporation System, method and apparatus for energy efficiency and energy conservation by configuring power management parameters during run time
US8954771B2 (en) * 2011-12-31 2015-02-10 Intel Corporation Split deep power down of I/O module
CN104169832B (zh) * 2012-03-13 2017-04-19 英特尔公司 提供处理器的能源高效的超频操作
US9495490B2 (en) * 2012-07-16 2016-11-15 International Business Machines Corporation Active power dissipation detection based on erroneus clock gating equations
US9047090B2 (en) 2012-08-07 2015-06-02 Qualcomm Incorporated Methods, systems and devices for hybrid memory management
JP2014048972A (ja) * 2012-08-31 2014-03-17 Fujitsu Ltd 処理装置、情報処理装置、及び消費電力管理方法
US9223378B2 (en) * 2012-09-26 2015-12-29 Hewlett Packard Enterprise Development Lp Sensing current to protect a fuse
US9804656B2 (en) * 2012-09-29 2017-10-31 Intel Corporation Micro-architectural energy monitor event-assisted temperature sensing
US9110670B2 (en) 2012-10-19 2015-08-18 Microsoft Technology Licensing, Llc Energy management by dynamic functionality partitioning
US20140122916A1 (en) * 2012-10-31 2014-05-01 Guadalupe J. Garcia Reducing the overhead associated with frequency changes in processors
US9261935B2 (en) 2013-07-01 2016-02-16 Advanced Micro Devices, Inc. Allocating power to compute units based on energy efficiency
US20170168541A1 (en) 2015-12-15 2017-06-15 Intel Corporation Processor core energy management

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11360540B2 (en) 2015-12-15 2022-06-14 Intel Corporation Processor core energy management
TWI672584B (zh) * 2018-06-13 2019-09-21 宏碁股份有限公司 電源供應裝置及方法
TWI817741B (zh) * 2021-12-06 2023-10-01 聯發科技股份有限公司 管理電路以及電流抑制方法
TWI805447B (zh) * 2022-07-14 2023-06-11 新唐科技股份有限公司 控制裝置及其操作方法

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