TWI610161B - 處理器溫度之均衡控制及儲存可執行指令的電腦可讀媒體 - Google Patents

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TWI610161B
TWI610161B TW104122175A TW104122175A TWI610161B TW I610161 B TWI610161 B TW I610161B TW 104122175 A TW104122175 A TW 104122175A TW 104122175 A TW104122175 A TW 104122175A TW I610161 B TWI610161 B TW I610161B
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奈爾 羅森威格
多倫 拉萬
多里特 夏皮拉
納達夫 舒曼
塔莫 澤夫
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英特爾股份有限公司
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Abstract

在一實施例中，一種處理器包括複數個核心及複數個溫度感測器，其中每個核心係接近於至少一個溫度感測器。處理器也包括一電力控制單元(PCU)，包括溫度邏輯，用以從每個溫度感測器接收包括一對應溫度值的溫度資料。回應於溫度資料的一最高溫度值超過一臨界值的一指示，溫度邏輯根據基於複數個核心之至少兩者的指令執行特性之一判定策略來調整複數個域頻率。每個域頻率係與一對應域關聯，其包括複數個核心之至少一者且每個域頻率係可獨立調整的。說明並主張其他實施例。

Description

處理器溫度之均衡控制及儲存可執行指令的電腦可讀媒體
實施例關於處理器溫度之均衡控制。
半導體處理和邏輯設備的進步已允許增加可能存在於積體電路裝置上的邏輯量。於是，電腦系統配置已從在系統中的單一或多個積體電路發展成多個硬體執行緒、多個核心、多個裝置、及/或在個別積體電路上的完整系統。此外，隨著積體電路的密度增加，對計算系統(從嵌入式系統至伺服器)的功率要求也不斷提高。再者，軟體無效率、及其硬體要求也引起了計算裝置能量消耗的增加。實際上，一些研究表明計算裝置消耗了用於國家(例如美利堅合眾國)之整個電力供應相當大的比例。因此，對與積體電路關聯的能量效率和節約有重要的需求。這些需求將隨著伺服器、桌上型電腦、筆記型電腦、UltrabooksTM、平板電腦、行動電話、處理器、嵌入式系統等變得更加普遍而增加(從在典型電腦、汽車、及電視 至生物科技中的內含物)。
100‧‧‧系統
110‧‧‧處理器
160‧‧‧外部電壓調節器
150‧‧‧電源供應
120a-120n‧‧‧核心
125a-125n‧‧‧整合電壓調節器
132‧‧‧輸入/輸出介面
134‧‧‧介面
136‧‧‧整合記憶體控制器
125x‧‧‧整合電壓調節器
138‧‧‧電力控制單元
200‧‧‧處理器
210a-210n‧‧‧核心
215‧‧‧互連
220‧‧‧非核心
230‧‧‧共享快取
240‧‧‧整合記憶體控制器
250‧‧‧介面
255‧‧‧電力控制單元
250a-250n‧‧‧介面
300‧‧‧處理器
310‧‧‧核心域
3100-310n‧‧‧核心
320‧‧‧圖形域
350‧‧‧系統代理器域
3400-340n‧‧‧快取
330‧‧‧環形互連
352‧‧‧顯示控制器
355‧‧‧電力控制單元
370‧‧‧整合記憶體控制器
3800-380n‧‧‧介面
400‧‧‧處理器
401‧‧‧核心
402‧‧‧核心
401a‧‧‧架構狀態暫存器
401b‧‧‧架構狀態暫存器
402a‧‧‧架構狀態暫存器
402b‧‧‧架構狀態暫存器
430‧‧‧更名器方塊
435‧‧‧重排序/引退單元
420‧‧‧指令轉譯緩衝器
440‧‧‧執行單元
425‧‧‧解碼模組
450‧‧‧較低級資料快取和資料轉譯緩衝器
410‧‧‧較高級快取
460‧‧‧功率控制器
405‧‧‧匯流排介面
470‧‧‧記憶體控制器
500‧‧‧核心
501‧‧‧提取單元
503‧‧‧指令快取
505‧‧‧指令解碼器
510‧‧‧前端單元
520‧‧‧執行單元
515‧‧‧亂序引擎
530‧‧‧暫存器檔案
535‧‧‧擴充暫存器檔案
522‧‧‧算術邏輯單元
524‧‧‧向量執行單元
540‧‧‧重排序緩衝器
550‧‧‧快取
600‧‧‧核心
605‧‧‧分支預測器
610‧‧‧指令快取
615‧‧‧指令解碼器
620‧‧‧發出佇列
618‧‧‧微碼ROM
630‧‧‧浮點數管線
632‧‧‧浮點數暫存器檔案
634‧‧‧浮點數排程器
635‧‧‧ALU
636‧‧‧混洗單元
638‧‧‧浮點數加法器
640‧‧‧整數管線
642‧‧‧整數暫存器檔案
644‧‧‧整數排程器
645‧‧‧ALU
646‧‧‧混洗單元
648‧‧‧跳躍執行單元
650‧‧‧記憶體執行排程器
652‧‧‧位址產生單元
654‧‧‧TLB
660‧‧‧資料快取
680‧‧‧重排序緩衝器
670‧‧‧分配器/更名器
700‧‧‧核心
710‧‧‧提取單元
715‧‧‧解碼單元
730‧‧‧佇列
725‧‧‧發出邏輯
735‧‧‧整數單元
740‧‧‧乘法單元
750‧‧‧浮點數/向量單元
760‧‧‧雙發出單元
770‧‧‧負載/儲存單元
780‧‧‧寫回單元
800‧‧‧核心
810‧‧‧提取單元
815‧‧‧解碼器/更名器/調度器
825‧‧‧佇列
830‧‧‧發出邏輯
835‧‧‧整數單元
840‧‧‧乘法單元
850‧‧‧浮點數/向量單元
860‧‧‧分支單元
870‧‧‧負載/儲存單元
880‧‧‧寫回單元
900‧‧‧處理器
9100-910n‧‧‧核心單元
930‧‧‧非揮發性儲存器
935‧‧‧記憶體控制器
920‧‧‧圖形單元
925‧‧‧信號處理器
950‧‧‧視頻編碼器
955‧‧‧顯示控制器
945‧‧‧安全處理器
940‧‧‧電源管理器
960a-960d‧‧‧介面
1000‧‧‧SoC
1010‧‧‧第一核心域
10120-10123‧‧‧第一核心
1015‧‧‧快取記憶體
1020‧‧‧第二核心域
10220-10223‧‧‧第二核心
1025‧‧‧快取記憶體
1030‧‧‧圖形域
1050‧‧‧整合記憶體控制器
1040‧‧‧同調互連
1100‧‧‧SoC
1110‧‧‧中央處理單元域
1120‧‧‧GPU域
1130‧‧‧DSP單元
1140‧‧‧通訊單元
1150‧‧‧多媒體處理器
1160‧‧‧感測器單元
1170‧‧‧影像信號處理器
1180‧‧‧顯示處理器
1190‧‧‧定位單元
1200‧‧‧系統
1205‧‧‧基頻處理器
1210‧‧‧應用程式處理器
1220‧‧‧使用者介面/顯示器
1230‧‧‧快閃記憶體
1235‧‧‧動態隨機存取記憶體
1240‧‧‧擷取裝置
1250‧‧‧安全處理器
1225‧‧‧感測器
1295‧‧‧音頻輸出裝置
1260‧‧‧近場通訊無接觸介面
1265‧‧‧NFC天線
1215‧‧‧電源管理積體電路
1290‧‧‧天線
1270‧‧‧無線電頻率收發器
1275‧‧‧無線區域網路收發器
1280‧‧‧GPS感測器
1300‧‧‧系統
1310‧‧‧SoC
1340‧‧‧快閃記憶體
1345‧‧‧DRAM
1320‧‧‧觸控面板
1330‧‧‧乙太網路介面
1325‧‧‧周邊匯流排
1380‧‧‧PMIC
1395‧‧‧AC適配器
1390‧‧‧電池
1350‧‧‧WLAN單元
1355‧‧‧天線
1360‧‧‧感測器
1365‧‧‧音頻編解碼器
1370‧‧‧音頻輸出裝置
1400‧‧‧系統
1410‧‧‧處理器
1415‧‧‧系統記憶體
1420‧‧‧大容量儲存器
1422‧‧‧快閃裝置
1424‧‧‧顯示器
1425‧‧‧觸控螢幕
1430‧‧‧觸控墊
1440‧‧‧感測器中樞
1441‧‧‧加速器
1442‧‧‧周圍光感測器
1443‧‧‧羅盤
1444‧‧‧陀螺儀
1446‧‧‧熱感測器
1435‧‧‧嵌入式控制器
1436‧‧‧鍵盤
1437‧‧‧風扇
1439‧‧‧熱感測器
1438‧‧‧信賴平台模組
1445‧‧‧NFC單元
1450‧‧‧WLAN單元
1452‧‧‧藍芽單元
1456‧‧‧WWAN單元
1457‧‧‧用戶識別模組
1455‧‧‧GPS模組
1454‧‧‧照相機模組
1460‧‧‧數位信號處理器
1462‧‧‧放大器
1463‧‧‧揚聲器
1465‧‧‧麥克風
1464‧‧‧耳機插孔
1500‧‧‧多處理器系統
1550‧‧‧點對點互連
1570‧‧‧第一處理器
1580‧‧‧第二處理器
1574a‧‧‧處理器核心
1574b‧‧‧處理器核心
1584a‧‧‧處理器核心
1584b‧‧‧處理器核心
1572‧‧‧記憶體控制器中樞
1576‧‧‧點對點介面
1578‧‧‧點對點介面
1582‧‧‧MCH
1586‧‧‧P-P介面
1588‧‧‧P-P介面
1532‧‧‧記憶體
1534‧‧‧記憶體
1582‧‧‧記憶體控制器中樞
1562‧‧‧P-P互連
1564‧‧‧P-P互連
1590‧‧‧晶片組
1594‧‧‧P-P介面
1598‧‧‧P-P介面
1592‧‧‧介面
1539‧‧‧P-P互連
1538‧‧‧高效能圖形引擎
1596‧‧‧介面
1516‧‧‧第一匯流排
1514‧‧‧輸入/輸出裝置
1518‧‧‧匯流排橋接器
1520‧‧‧第二匯流排
1522‧‧‧鍵盤/滑鼠
1526‧‧‧通訊裝置
1530‧‧‧碼
1524‧‧‧音頻I/O
1528‧‧‧資料儲存單元
1600‧‧‧系統
1602‧‧‧處理器
1640‧‧‧電源供應
1614‧‧‧動態隨機存取記憶體
16040-1604N‧‧‧核心
1610‧‧‧圖形處理單元
1606‧‧‧互連
1608‧‧‧快取記憶體
1620‧‧‧電力控制單元
1630‧‧‧溫度邏輯
1632‧‧‧可編程均衡策略
16600-1660N‧‧‧溫度感測器
1662‧‧‧溫度感測器
16500-1650N‧‧‧鎖相迴路
1652‧‧‧鎖相迴路
1654‧‧‧鎖相迴路
1700‧‧‧處理器
17010-1701M‧‧‧核心
1704‧‧‧電力控制單元
17020-1702M‧‧‧熱感測器
1704‧‧‧PCU
1706‧‧‧溫度邏輯
1708‧‧‧溫度評估邏輯
1710‧‧‧低通濾波器
1714‧‧‧可編程時間常數
1716‧‧‧控制邏輯
1722‧‧‧均衡邏輯
1724‧‧‧可編程策略
1726‧‧‧域頻率調整邏輯
1800‧‧‧方法
1802-1812‧‧‧方塊
1900‧‧‧系統
1910‧‧‧應用程式處理器
1915‧‧‧儲存器
1920‧‧‧輸入/輸出系統
1960‧‧‧整合感測器中樞
1970‧‧‧感測器
1912‧‧‧電力控制單元
1930‧‧‧基頻處理器
1940‧‧‧收發器
1950‧‧‧天線
1925‧‧‧可再充電電源供應
第1圖係依照本發明之一實施例之系統的一部分之方塊圖。
第2圖係依照本發明之一實施例之處理器的方塊圖。
第3圖係依照本發明之另一實施例之多域處理器的方塊圖。
第4圖係包括多個核心之處理器的一實施例。
第5圖係依照本發明之一實施例之處理器核心的微架構之方塊圖。
第6圖係依照另一實施例之處理器核心的微架構之方塊圖。
第7圖係依照又一實施例之處理器核心的微架構之方塊圖。
第8圖係依照又一實施例之處理器核心的微架構之方塊圖。
第9圖係依照本發明之另一實施例之處理器的方塊圖。
第10圖係依照本發明之一實施例之代表性SoC的方塊圖。
第11圖係依照本發明之一實施例之另一示範SoC的方塊圖。
第12圖係能與實施例一起使用之示範系統的方塊圖。
第13圖係可能與實施例一起使用之另一示範系統的方塊圖。
第14圖係代表性電腦系統之方塊圖。
第15圖係依照本發明之實施例之系統的方塊圖。
第16圖係根據本發明之實施例之系統的方塊圖。
第17圖係根據本發明之一實施例之處理器的方塊圖。
第18圖係根據本發明之一實施例之方法的流程圖。
第19圖係依照本發明之一實施例之處理器的方塊圖。
【發明內容及實施方式】
雖然參考在特定積體電路中(例如在計算平台或處理器中)的能量節約和能量效率來說明了下面的實施例，但其他實施例可適用於其他類型的積體電路和邏輯裝置。本文所述之實施例的類似技術和教導可能適用於可能受益於更好的能量效率和能量節約之其他類型的電路或半導體裝置。例如，所揭露之實施例並不限於任何特定類型的電腦系統。亦即，所揭露之實施例能用於許多不同的 系統類型，範圍從伺服器電腦(例如，塔、機架、葉片、微伺服器等等)、通訊系統、儲存系統、任何配置之桌上型電腦、膝上型電腦、筆記型電腦、及平板電腦(包括2：1平板電腦、平板手機等等)，且可能也用於其他裝置中，例如手持裝置、系統晶片(SoC)、及嵌入式應用程式。手持裝置的一些實例包括如智慧型手機的蜂巢式電話、網際網路協定裝置、數位相機、個人數位助理(PDA)、及手持PC。嵌入式應用程式可能通常包括微控制器、數位信號處理器(DSP)、網路電腦(NetPC)、機上盒、網路集線器、廣域網路(WAN)交換器、可穿戴裝置、或任何其他能進行下面所教導之功能和操作的系統。愈是如此，實施例可能在具有標準語音功能之如行動電話、智慧型手機及平板手機的行動終端機中，及/或在沒有標準無線語音功能通訊能力的非行動終端機(例如，許多可穿戴、平板電腦、筆記型電腦、桌上型電腦、微伺服器、伺服器等等)中實作。再者，本文所述之設備、方法、及系統並不限於實體計算裝置，但可能也關於用於能量節約和效率的軟體最佳化。如在下面的說明中將變得更清楚明白，本文所述之方法、設備、及系統的實施例(無論是否係指硬體、韌體、軟體、或以上之組合)對「綠色技術」未來而言係至關重要的，例如在包含大部分的US經濟之產品中的功率節約和能量效率。
如多核心處理器的處理器當在操作中時產生熱。為了使處理器有效地操作，會管理所產生的熱。處理 器熱之管理能降低過熱，其會導致處理器故障或效率降低。
在一些實施例中，由處理器所產生的熱可能藉由調節來管理(例如，降低處理器的通量，例如藉由降低在處理器內之時脈域(本文中稱為「域」)的時脈頻率，處理器可能包括互連、一或更多處理實體(例如，一或更多核心、圖形處理單元(GPU)、等等)。針對處理器熱管理的一種方法係用以在處理器內識別出「熱點」(例如，核心(或GPU))，其係在高溫下操作，及用以降低熱點之域的時脈頻率。降低時脈頻率(本文中也稱為「頻率」)調節核心，例如，降低核心的指令執行速率且導致降低由熱點所產生的熱及處理器之較低的操作溫度。
根據本發明之實施例，可能根據均衡(本文中也稱為「經均衡」)策略來實現調節，其中複數個域的頻率係回應於在處理器內的高溫之偵測而被調整。調節超過一個處理實體提供一種對在處理器中的熱降低之更全面的解決方法，使得被識別為熱點的特定處理單元之調節係不太嚴重的，例如，熱點的時脈頻率(本文中也稱為域頻率)可能被降低至比若只有時脈頻率要被降低更小的程度，同時也調整其他時脈頻率以降低由處理器所產生的整體熱。
均衡策略可能規定時脈頻率的加權調整，其可能導致降低由處理器所產生的熱，同時相較於與只有單一時脈頻率之降低關聯的副作用而減輕有害的副作用以實 現相同的降低所產生的熱。
可能至少部分基於每個執行單元的執行特性來判定均衡策略。例如，一或更多核心可能快速地執行指令(高通量率)且一或更多核心之輸出可能被輸入至圖形處理單元，其通量率可能小於一或更多核心的通量率。均衡策略可能表明回應於熱點之偵測，核心被調節至比GPU更大的程度，例如，核心的時脈頻率被降低至比GPU的時脈頻率之降低更大的程度，使得從其他核心至GPU的輸入沒有「備份」(例如，從佇列要被輸入至GPU)。
在另一實例中，若GPS比饋送GPU之任何核心具有更快的通量率，則可能適用不同的均衡策略。在這樣的情況中，為了避免GPU之「飢餓」，均衡策略可能表明GPU的時脈頻率要比饋送GPU之一或更多核心的時脈頻率降低更小的因數。在一些實施例中，互連頻率可能被設定為約等於饋送GPU之核心的頻率。在其他實施例中，均衡策略可能表明互連頻率係用以具有與另一域頻率的指定函數關係。其他實施例可能包括上述實例之任何組合。請注意實施例並不限於本文所述之那些。
現在參考第1圖，所顯示的係依照本發明之一實施例之系統的一部分之方塊圖。如第1圖所示，系統100可能包括各種元件，包括如顯示為多核心處理器的處理器110。處理器110可能經由外部電壓調節器160耦接至電源供應150，其可能進行第一電壓轉換以將主要調節電壓提供至處理器110。
如所見到的，處理器110可能是包括多核心120a-120n的單晶粒處理器。另外，每個核心可能與整合電壓調節器(IVR)125a-125n關聯，其接收主要調節電壓且產生要被提供至與IVR關聯的處理器之一或更多代理器的操作電壓。藉此，可能提供IVR實作以允許精細控制電壓且由此每個個別核心的功率和效能。由此，每個核心能以獨立電壓和頻率來操作，致能極大的彈性且得到廣泛的機會用於均衡功率消耗與效能。在一些實施例中，使用多個IVR能使元件分組成單獨的電源平面，使得功率被IVR調節且僅供應至在群組中的那些元件。在電源管理期間，一個IVR的給定電源平面可能當處理器被置放於某一低功率狀態時斷電或關閉，而另一IVR的另一電源平面保持主動，或完全被供電。
仍參考第1圖，額外元件可能存在於包括輸入/輸出介面132、另一介面134、及整合記憶體控制器136的處理器內。如所見到的，這些元件之各者可能由另一整合電壓調節器125x所供電。在一實施例中，介面132可能依照Intel®快速路徑互連(QPI)協定，其提供在快取同調協定中的點對點(PtP)鏈路，其包括多個層，包括實體層、鏈路層及協定層。接下來，介面134可能依照周邊元件互連快捷(PCIeTM)規範，例如，PCI ExpressTM規範基礎的規範版本2.0(公佈於2007年1月17日)。
也顯示的係一電力控制單元(PCU)138，其可能包括用以進行關於處理器110之電源管理操作的硬 體、軟體、及/或韌體。如所見到的，PCU 138經由數位介面將控制資訊提供至外部電壓調節器160以使電壓調節器產生適當的調節電壓。PCU 138也經由另一數位介面將控制資訊提供至IVR 125以控制產生之操作電壓(或用以使對應IVR在低功率模式中被去能)。在各種實施例中，PCU 138可能包括各種電源管理邏輯單元，用以進行硬體為基的電源管理。上述電源管理可能全部為處理器控制的(例如，藉由各種處理器硬體，且其可能藉由工作負載及/或電力、熱或其他處理器限制來觸發)，及/或可能回應於外部來源(例如平台或管理電源管理來源或系統軟體)而進行電源管理。
儘管為了方便說明而未示出，但了解額外元件可能存在於處理器110內，如非核心邏輯及如內部記憶體的其他元件(例如，快取記憶體階層中的一或更多層級、等等)。再者，儘管在第1圖之實作中顯示了整合電壓調節器，但實施例並不以此為限。
請注意本文所述之電源管理技術可能獨立且互補於作業系統(OS)為基的機制，例如先進配置和平台介面(ACPI)標準(例如，公佈於2006年10月10日的修訂版3.0b)。根據ACPI，處理器能以各種效能狀態或準位(所謂的P狀態，即從P0至PN)來操作。一般而言，P1效能狀態可能對應於能由OS所請求之最高保證的效能狀態。除了此P1狀態之外，OS能進一步請求更高的效能狀態，即P0狀態。此P0狀態可能由此為機會或渦輪 模式狀態，其中當功率及/或熱預算係可用的時，處理器硬體能配置處理器，或其之至少一部分以在高於保證之頻率下操作。在許多實作中，處理器能包括多個所謂的箱頻率，高於P1保證的最大頻率，超過至特定處理器的最大峰值頻率，如在製造期間熔合或以其他方式寫入至處理器中。另外，根據ACPI，處理器能在各種功率狀態或準位下操作。關於功率狀態，ACPI規定不同的功率消耗狀態，一般被稱為C狀態，C0、C1、...至Cn狀態。當核心係主動的時，其在C0狀態下運行，且當核心係閒置的時，其可能被置放於核心低功率狀態中，也被稱為核心非零C狀態(例如，C1-C6狀態)，其中每個C狀態係位於較低的功率消耗準位(使得C6係比C1更深的低功率狀態、等等)。
了解到在不同實施例中，可能個別地或結合地使用許多不同類型的電源管理技術。作為代表性實例，功率控制器可能控制處理器要藉由某種形式之動態電壓頻率縮放(DVFS)來管理供電，其中可能動態地控制一或更多核心或其他處理器核心的操作電壓及/或操作頻率以在某些情況中降低功率消耗。在一實例中，可能使用可得自於美國加州Santa Clara，Intel公司之增強型Intel SpeedStepTM技術來進行DVFS，用以在最低的功率消耗準位下提供最佳效能。在另一實例中，可能使用Intel TurboBoostTM技術來進行DVFS以使一或更多核心或其他計算引擎能基於條件(例如，工作負載和可用性)在高於 保證之操作頻率下操作。
可能在某些實例中使用的另一種電源管理技術係動態調換在不同計算引擎之間的工作負載。例如，處理器可能包括以不同功率消耗準位來操作的不對稱核心或其他處理引擎，使得在功率限制的情況中，一或更多工作負載能被動態地切換以在較低功率核心或其他計算引擎上執行。另一示範電源管理技術係硬體工作循環(HDC)，其可能使核心及/或其他計算引擎根據工作週期被週期性地致能和去能，使得可能使一或更多核心在工作週期的不主動週期期間不主動且在工作週期的主動週期期間主動。雖然描述了這些特定實例，但了解可能在特定實施例中使用許多其他電源管理技術。
實施例能在用於各種市場的處理器中實作，包括伺服器處理器、桌上型處理器、行動處理器、等等。現在參考第2圖，所顯示的係依照本發明之一實施例之處理器的方塊圖。如第2圖所示，處理器200可能是包括複數個核心210a-210n的多核心處理器。在一實施例中，每個上述核心可能是獨立的電源域且能配置以基於工作負載來進入和退出主動狀態及/或最大效能狀態。各種核心可能經由互連215耦接至包括各種元件的系統代理器和非核心220。如所見到的，非核心220可能包括共享快取230，其可能是最後一級快取。另外，非核心可能包括整合記憶體控制器240，用以例如經由記憶體匯流排與系統記憶體(未顯示於第2圖中)通訊。非核心220也包括各 種介面250和電力控制單元255，其可能包括用以進行本文所述之電源管理技術的邏輯。
另外，藉由介面250a-250n，能進行至如周邊裝置、大容量儲存器等等之各種晶片外元件的連接。儘管在第2圖之實施例中顯示了此特定實作，但本發明之範圍並不限於此方面。
現在參考第3圖，所顯示的係依照本發明之另一實施例之多域處理器的方塊圖。如在第3圖之實施例中所示，處理器300包括多個域。具體而言，核心域310能包括複數個核心3100-310n，圖形域320能包括一或更多圖形引擎，且系統代理器域350可能進一步存在。在一些實施例中，系統代理器域350可能以獨立於核心域的頻率來執行且可能一直保持電力開啟以處理電力控制事件和電源管理，使得能控制域310和320以動態地進入且退出高功率和低功率狀態。域310和320之各者可能以不同的電壓及/或功率來操作。請注意儘管僅顯示了三個域，但了解本發明之範圍並不限於此方面且額外域能存在於其他實施例中。例如，可能存在各包括至少一個核心的多個核心域。
一般而言，每個核心310除了各種執行單元和額外處理元件之外還可能包括低級快取。接下來，各種核心可能彼此耦接且耦接至由最後一級快取(LLC)3400-340n之複數個單元所形成的共享快取記憶體。在各種實施例中，LLC 340可能在核心和圖形引擎、以及各種媒體處 理電路之間被共享。如所見到的，環形互連330由此將核心耦接在一起，且在核心、圖形域320與系統代理器電路350之間提供互連。在一實施例中，互連330可以是核心域的一部分。然而，在其他實施例中，環形互連可以是其自己的域。
如進一步所見到的，系統代理器域350可能包括顯示控制器352，其可能將控制和介面提供至相關顯示器。如進一步所見到的，系統代理器域350可能包括電力控制單元355，其能包括用以進行本文所述之電源管理技術的邏輯。
如在第3圖中進一步所見到的，處理器300能更包括整合記憶體控制器(IMC)370，其能提供至如動態隨機存取記憶體(DRAM)之系統記憶體的介面。可能存在多個介面3800-380n以致能在處理器與其他電路之間的互連。例如，在一實施例中，可能提供至少一個直接媒體介面(DMI)介面以及一或更多PCIeTM介面。又，為了提供在如額外處理器的其他代理器或其他電路之間的通訊，可能也提供依照Intel®快速路徑互連(QPI)協定的一或更多介面。雖然在第3圖之實施例中被顯示位於此高級，但了解本發明之範圍並不限於此方面。
參考第4圖，包括多個核心的處理器之實施例係依照本發明之實施例而繪示。處理器400包括任何處理器或處理裝置，例如微處理器、嵌入式處理器、數位信號處理器(DSP)、網路處理器、手持處理器、應用程式 處理器、協處理器、系統晶片(SoC)、或用以執行碼的其他裝置。在一實施例中，處理器400包括至少兩個核心-核心401和402，其可能包括不對稱核心或對稱核心(所示之實施例)。然而，處理器400可能包括任何數量的處理元件，其可能為對稱或不對稱的。
在一實施例中，處理元件係指用以支援軟體執行緒的硬體或邏輯。硬體處理元件之實例包括：執行緒單元、執行緒槽、執行緒、程序單元、內文、內文單元、邏輯處理器、硬體執行緒、核心、及/或任何其他元件，其能夠保持用於處理器的狀態，例如執行狀態或架構狀態。換言之，在一實施例中，處理元件係指任何能夠與如軟體執行緒、作業系統、應用程式之碼、或其他碼獨立地關聯的硬體。實體處理器通常係指積體電路，其可能包括任何數量的其他處理元件，例如核心或硬體執行緒。
核心通常係指位於能夠保持獨立架構狀態之積體電路上的邏輯，其中每個獨立保持的架構狀態係與至少一些專用執行資源關聯。對照於核心，硬體執行緒通常係指位於能夠保持獨立架構狀態之積體電路上的任何邏輯，其中獨立保持的架構狀態共享存取執行資源。如所能見到的，當某些資源被共享且其他資源係專用於架構狀態時，在硬體執行緒與核心的命名法之間的線重疊。然而通常，核心和硬體執行緒係由作業系統視為個別邏輯處理器，其中作業系統能夠個別地排程在每個邏輯處理器上的操作。
如第4圖所示之實體處理器400包括兩個核心，核心401和402。在此，核心401和402被認為是對稱核心，即具有相同配置、功能單元、及/或邏輯的核心。在另一實施例中，核心401包括亂序處理器核心，而核心402包括有序處理器核心。然而，核心401和402可能個別地選自於任何類型的核心，例如，本質核心、軟體管理的核心、適用於執行本質指令集架構(ISA)的核心、適用於執行經轉譯ISA的核心、共同設計的核心、或其他已知的核心。又進一步討論，在下面進一步詳細說明了核心401中所示之功能單元，如同在核心402中的單元以類似的方式操作。
如圖所描繪的，核心401包括兩個硬體執行緒401a和401b，其可能也被稱為硬體執行緒槽401a和401b。因此，在一實施例中，如作業系統的軟體實體可能將處理器400視為四個單獨的處理器，即四個邏輯處理器或能夠同時執行四個軟體執行緒的處理元件。如上述所提及，第一執行緒係與架構狀態暫存器401a關聯，第二執行緒係與架構狀態暫存器401b關聯，第三執行緒可能與架構狀態暫存器402a關聯，且第四執行緒可能與架構狀態暫存器402b關聯。在此，架構狀態暫存器(401a、401b、402a、及402b)之各者可能被稱為處理元件、執行緒槽、或執行緒單元，如上所述。如圖所示，架構狀態暫存器401a被複製於架構狀態暫存器401b中，所以個別架構狀態/內文能夠被儲存用於邏輯處理器401a和邏輯處 理器401b。在核心401中，其他較小的資源(例如在分配器和更名器方塊430中的指令指標和更名邏輯)可能也被複製用於執行緒401a和401b。一些資源(例如在重排序/引退單元435中的重排序緩衝器、ILTB 420、負載/儲存緩衝器、及佇列)可能透過分區被共享。可能充分地共享其他資源，例如通用內部暫存器、分頁表基址暫存器、低級資料快取和資料TLB 415、執行單元440、及亂序單元435的部分。
處理器400通常包括其他資源，其可能被完全地共享、透過分區被共用、或由處理元件所專用/專用於處理元件。在第4圖中，繪示了具有處理器之說明性邏輯單元/資源的純粹示範處理器之實施例。請注意處理器可能包括，或省略這些功能單元之任一者，以及包括未示出之任何其他已知的功能單元、邏輯、或韌體。如圖所示，核心401包括簡化的代表性亂序(OOO)處理器核心。但在不同實施例中可能利用有序處理器。OOO核心包括分支目標緩衝器420，用以預測分支要被執行/採用、及指令轉譯緩衝器(I-TLB)420，用以儲存用於指令的位址轉換項目。
核心401更包括耦接至提取單元420的解碼模組425，用以解碼提取之元件。在一實施例中，提取邏輯包括分別與執行緒槽401a、401b關聯的個別序列器。通常，核心401係與第一ISA關聯，其定義/指定可在處理器400上執行的指令。通常，屬於第一ISA之一部分的 機器碼指令包括指令的一部分(稱為運算碼)，其引用/指定要被進行的指令或操作。解碼邏輯425包括電路，其從其運算碼辨識出這些指令且在用於處理的管線中傳送解碼之指令，如由第一ISA所定義。例如，在一實施例中，解碼器425包括被設計為或適用於辨識出特定指令(如異動指令)的邏輯。由於藉由解碼器425之辨識，架構或核心401採取特定、預定的動作以進行與適當指令關聯的任務。重要的是注意可能回應於單一或多個指令而進行本文所述之任務、方塊、操作、及方法之任一者，其中之一些者可能是新或舊的指令。
在一實例中，分配器和更名器方塊430包括用以保留資源的分配器，例如用以儲存指令處理結果的暫存器檔案。然而，執行緒401a和401b可能能夠進行亂序執行，其中分配器和更名器方塊430也保留其他資源，如用以追蹤指令結果的重排序緩衝器。單元430可能也包括暫存器更名器，用以將程式/指令引用暫存器更名為在處理器400內部的其他暫存器。重排序/引退單元435包括元件，例如上述之重排序緩衝器、負載緩衝器、和儲存緩衝器，用以支援亂序執行及之後的亂序執行之指令的有序引退。
在一實施例中，排程器和執行單元方塊440包括排程器單元，用以排程在執行單元上的指令/操作。例如，浮點數指令係排程在具有可用浮點數執行單元之執行單元的埠口上。也包括與執行單元關聯的暫存器檔案以 儲存資訊指令處理結果。示範執行單元包括浮點數執行單元、整數執行單元、跳躍執行單元、負載執行單元、儲存執行單元、及其他已知的執行單元。
較低級資料快取和資料轉譯緩衝器(D-TLB)450係耦接至執行單元440。資料快取係用以儲存最近使用/操作的元件，例如資料運算元，其可能保持在記憶體同調狀態中。D-TLB係用以將最近虛擬/線性地儲存於實體位址轉換。作為一具體實例，處理器可能包括分頁表結構，用以將實體記憶體分成複數個虛擬分頁。
在此，核心401和402共享存取較高級或進一步提出的快取410，其係用以最近地快取提取之元件。請注意較高級或進一步提出係指從執行單元增加或愈來愈遠離的快取級。在一實施例中，較高級快取410係最後一級資料快取-在處理器400上之記憶體階層中的最後快取-如第二或第三級資料快取。然而，較高級快取410並不以此為限，因為它可能與指令快取關聯或包括指令快取。追蹤快取-一種類型的指令快取-反而可能在解碼器425之後被耦接以儲存最近解碼的追蹤。
在所示之配置中，處理器400也包括匯流排介面模組405和功率控制器460，其可能依照本發明之實施例來進行電源管理。在這種情況中，匯流排介面405係用以與在處理器400外部的裝置通訊，例如系統記憶體及其他元件。
記憶體控制器470可能與如一或許多記憶體 的其他裝置連接。在一實例中，匯流排介面405包括環形互連，具有記憶體控制器，用於與記憶體連接，及圖形控制器，用於與圖形處理器連接。在SoC環境中，甚至更多裝置(例如網路介面、協處理器、記憶體、圖形處理器、及任何其他已知的電腦裝置/介面)可能整合在單一晶粒或積體電路上以提供具有高功能性和低功率消耗的小形狀因數。
現在參考第5圖，所顯示的係依照本發明之一實施例之處理器核心的微架構之方塊圖。如第5圖所示，處理器核心500可能是多級管線的亂序處理器。核心500可能基於接收之操作電壓(其可能從整合電壓調節器或外部電壓調節器接收)來在各種電壓下操作。
如在第5圖中所見到的，核心500包括前端單元510，其可能用以提取要被執行的指令且製備它們用於之後在處理器管線中使用。例如，前端單元510可能包括提取單元501、指令快取503、及指令解碼器505。在一些實作中，前端單元510可能更包括追蹤快取，連同微碼儲存器以及微操作儲存器。提取單元501可能例如從記憶體或指令快取503提取巨集指令，且將它們饋送至指令解碼器505以將其解碼成原指令，即用於藉由處理器來執行的微操作。
在前端單元510與執行單元520之間耦接的係亂序(OOO)引擎515，其可能用以接收微指令且製備它們用於執行。更具體而言，OOO引擎515可能包括各 種緩衝器，用以重排序微指令流且分配執行所需的各種資源，以及用以將邏輯暫存器的更名提供至在如暫存器檔案530和擴充暫存器檔案535之各種暫存器檔案內的儲存位置上。暫存器檔案530可能包括單獨的暫存器檔案用於整數和浮點數操作。擴充暫存器檔案535可能提供用於向量尺寸之單元的儲存器，例如，每暫存器256或512位元。
各種資源可能存在於執行單元520中，包括例如各種整數、浮點數、和單指令多資料(SIMD)邏輯單元、以及其他專用硬體。例如，這類執行單元可能包括一或更多算術邏輯單元(ALU)522和一或更多向量執行單元524、以及其他這類執行單元。
來自執行單元的結果可能被提供至引退邏輯，即重排序緩衝器(ROB)540。更具體而言，ROB 540可能包括各種陣列和邏輯，用以接收與所執行之指令關聯的資訊。接著藉由ROB 540來檢查此資訊以判斷指令是否被有效地引退及被提交至處理器的架構狀態之結果資料，或判斷是否發生一或更多例外，其防止指令之適當引退。當然，ROB 540可能處理與引退關聯的其他操作。
如第5圖所示，ROB 540係耦接至快取550，其在一實施例中可能是低級快取(例如，L1快取)，雖然本發明之範圍並不限於此方面。而且，執行單元520能直接耦接至快取550。從快取550，資料通訊可能與較高級快取、系統記憶體等等一起發生。儘管在第5圖之實施例中被顯示位於此高級，但了解本發明之範圍並不限於此 方面。例如，儘管第5圖之實作係關於如Intel® x86指令集架構(ISA)的亂序機器，但本發明之範圍並不限於此方面。亦即，其他實施例可能在有序處理器、如ARM為基之處理器的精簡指令集計算(RISC)處理器、或能經由模擬引擎及相關邏輯電路來模擬不同ISA之指令和操作的另一種類型之ISA的處理器中實作。
現在參考第6圖，所顯示的係依照另一實施例之處理器核心的微架構之方塊圖。在第6圖之實施例中，核心600可能是不同微架構的低功率核心，例如Intel® AtomTM為基的處理器，具有被設計為減少功率消耗之相對有限的管線深度。如所見到的，核心600包括指令快取610，被耦接以將指令提供至指令解碼器615。分支預測器605可能耦接至指令快取610。請注意指令快取610可能進一步耦接至快取記憶體的另一級，例如L2快取(為了方便起見而未顯示於第6圖中)。接下來，指令解碼器615將解碼之指令提供至發出佇列620用於儲存且傳送至給定執行管線。微碼ROM 618係耦接至指令解碼器615。
浮點數管線630包括浮點數暫存器檔案632，其可能包括具有如128、256或512位元之給定位元的複數個架構暫存器。管線630包括浮點數排程器634，用以排程指令用於在管線的多個執行單元之其一者上執行。在所示之實施例中，上述執行單元包括ALU 635、混洗單元636、及浮點數加法器638。接下來，在這些執行單元中 產生的結果可能被提供回至暫存器檔案632的緩衝器及/或暫存器。當然，了解到儘管顯示了這幾個示範執行單元，但在另一實施例中可能存在額外或不同的浮點數執行單元。
也可能提供整數管線640。在所示之實施例中，管線640包括整數暫存器檔案642，其可能包括具有如128或256位元之給定位元的複數個架構暫存器。管線640包括整數排程器644，用以排程指令用於在管線的多個執行單元之其一者上執行。在所示之實施例中，上述執行單元包括ALU 645、混洗單元646、及跳躍執行單元648。接下來，在這些執行單元中產生的結果可能被提供回至暫存器檔案642的緩衝器及/或暫存器。當然，了解到儘管顯示了這幾個示範執行單元，但在另一實施例中可能存在額外或不同的整數執行單元。
記憶體執行排程器650可能排程記憶體操作用於在位址產生單元652中執行，其也耦接至TLB 654。如所見到的，這些指令可能耦接至資料快取660，其可能是L0及/或L1資料快取，其接著耦接至快取記憶體階層的額外級，包括L2快取記憶體。
為了提供對亂序執行的支援，除了重排序緩衝器680(其係配置以重排序亂序執行之指令用於有序地引退)之外，也可能提供分配器/更名器670。雖然在第6圖之圖中顯示了此特定管線架構，但了解許多變化和替代方案係可能的。
請注意在具有不對稱核心的處理器中，例如依照第5和6圖之微架構，工作負載基於電源管理原因可能在核心之間動態地調換，因為儘管具有不同管線設計和深度，這些核心仍可能是屬於相同或相關ISA。上述動態核心調換可能以對使用者應用程式(且還有可能的核心)通透的方式來進行。
參考第7圖，所顯示的係依照又一實施例之處理器核心的微架構之方塊圖。如第7圖所示，核心700可能包括多級有序管線，用以在極低的功率消耗準位下執行。作為一個上述實例，處理器700可能具有依照可得自於美國加州Sunnyvale的ARM股份公司之ARM Cortex A53設計的微架構。在一實作中，可能提供8級管線，其係配置以執行32位元和64位元碼兩者。核心700包括提取單元710，其係配置以提取指令且將其提供至解碼單元715，其可能解碼指令，例如，如ARMv8 ISA之給定ISA的巨集指令。進一步請注意佇列730可能耦接至解碼單元715以儲存解碼之指令。解碼之指令被提供至發出邏輯725，其中解碼之指令可能被發出至多個執行單元之給定一者。
進一步參考第7圖，發出邏輯725可能將指令發出至多個執行單元之其一者。在所示之實施例中，這些執行單元包括整數單元735、乘法單元740、浮點數/向量單元750、雙發出單元760、及負載/儲存單元770。這些不同的執行單元之結果可能被提供至寫回單元780。了 解到儘管為了方便說明而顯示了單一寫回單元，但在一些實作中，單獨的寫回單元可能與每個執行單元關聯。再者，了解到儘管第7圖所示之每個單元和邏輯係以高級來表示，但特定實作可能包括更多或不同結構。使用具有如第7圖所示之之管線之一或更多核心所設計的處理器可能在許多不同的最終產品(從行動裝置延伸至伺服器系統)中實作。
參考第8圖，所顯示的係依照又一實施例之處理器核心的微架構之方塊圖。如第8圖所示，核心800可能包括多級多發出亂序管線，用以在極高的效能準位下執行(其可能在高於第7圖之核心700的功率消耗準位下發生)。作為一個上述實例，處理器800可能具有依照ARM Cortex A57設計之微架構。在一實作中，可能提供15(或較大)級管線，其係配置以執行32位元和64位元碼兩者。另外，管線可能提供3(或更大)寬和3(或更大)的發出操作。核心800包括提取單元810，其係配置以提取指令且將其提供至解碼器/更名器/調度器815，其可能解碼指令(例如，ARMv8指令集架構的巨集指令)，在指令內的更名暫存器引用，且(最終地)將指令調度至選定執行單元。解碼之指令可能儲存於佇列825中。請注意儘管為了便於在第8圖說明而顯示了單一佇列結構，但了解單獨的佇列可能被提供用於多個不同類型的執行單元之各者。
也顯示在第8圖中的是發出邏輯830，從中儲 存於佇列825中的解碼之指令可能被發出至選定執行單元。發出邏輯830也可能藉由用於多個不同類型之發出邏輯830所耦接的執行單元之各者之單獨的發出邏輯來在特定實施例中實作。
解碼之指令可能發出至多個執行單元之給定一者。在所示之實施例中，這些執行單元包括一或更多整數單元835、乘法單元840、浮點數/向量單元850、分支單元860、及負載/儲存單元870。在一實施例中，浮點數/向量單元850可能配置以處理128或256位元的SIMD或向量資料。又，浮點數/向量執行單元850可能進行IEEE-754雙精度浮點數操作。這些不同的執行單元之結果可能被提供至寫回單元880。請注意在一些實作中，單獨的寫回單元可能與每個執行單元關聯。再者，了解到儘管第8圖所示之每個單元和邏輯係以高級來表示，但特定實作可能包括更多或不同結構。
請注意在具有不對稱核心的處理器中，例如依照第7和8圖之微架構，工作負載基於電源管理原因可能被動態地調換，因為儘管具有不同管線設計和深度，這些核心仍可能是屬於相同或相關ISA。上述動態核心調換可能以對使用者應用程式(且還有可能的核心)通透的方式來進行。
使用具有如第5-8圖之任一或更多者中之管線之一或更多核心所設計的處理器可能在許多不同的最終產品(從行動裝置延伸至伺服器系統)中實作。現在參考 第9圖，所顯示的係依照本發明之另一實施例之處理器的方塊圖。在第9圖之實施例中，處理器900可能是包括多個域的SoC，其中之各者可能被控制以在獨立的操作電壓和操作頻率下操作。作為一具體說明性實例，處理器900可能是如i3、i5、i7之Intel®架構核心(Architecture CoreTM)為基的處理器或如可得自於Intel公司的另一這類處理器。然而，如可得自於美國加州Sunnyvale的Advanced Micro Device公司(AMD)、來自ARM股份公司之ARM為基的設計的其他低功率處理器、或其被授權人或來自美國加州Sunnyvale的MIPS技術公司之MIPS為基設計、或其被授權人或採用者的其他低功率處理器反而可能存在於其他實施例中，例如Apple A7處理器、Qualcomm Snapdragon處理器、或Texaz Instruments OMAP處理器。可能在如智慧型手機、平板電腦、平板手機電腦、UltrabookTM電腦或其他可攜式計算裝置中使用上述SoC。
在第9圖所示之高級圖中，處理器900包括複數個核心單元9100-910n。每個核心單元可能包括一或更多處理器核心、一或更多快取記憶體及其他電路。每個核心單元910可能支援一或更多指令集(例如，x86指令集(具有已加入較新版本的一些擴充)；MIPS指令集；ARM指令集(具有如NEON的可選額外的擴充))或其他指令集或以上之組合。請注意一些核心單元可能是不同型資源(例如，具有不同設計)。另外，每個上述核心可 能耦接至快取記憶體(未示出)，其在一實施例中可能是共享級(L2)快取記憶體。非揮發性儲存器930可能用以儲存各種程式及其他資料。例如，此儲存器可能用以儲存微碼、如BIOS的啟動資訊、其他系統軟體或之類之至少一部分。
每個核心單元910可能也包括如匯流排介面單元的介面，用以致能至處理器之額外電路的互連。在一實施例中，每個核心單元910耦接至同調結構，其可能當作主快取同調晶粒上互連，其接著耦接至記憶體控制器935。接下來，記憶體控制器935控制與如DRAM之記憶體的通訊(為了方便起見而未顯示於第9圖中)。
除了核心單元之外，額外處理引擎也存在於處理器內，包括至少一個圖形單元920，其可能包括一或更多圖形處理單元(GPU)，用以進行圖形處理以及用以可能執行在圖形處理器上的通用操作(所謂的GPGPU操作)。另外，可能存在至少一個影像信號處理器925。信號處理器925可能配置以處理從一或更多擷取裝置(在SoC內部或晶片外)接收之輸入的影像資料。
也可能存在其他加速器。在第9圖之圖中，視頻編碼器950可能進行編碼操作，包括用於視頻資訊的編碼和解碼，例如，提供對高解析度視頻內容的硬體加速支援。顯示控制器955進一步可能被提供至加速顯示操作，包括提供對系統之內部和外部顯示器的支援。另外，可能存在安全處理器945以進行如安全啟動操作的安全操 作、各種密碼操作、等等。
每個單元可能具有經由電源管理器940所控制的其功率消耗，其可能包括用以進行本文所述之各種電源管理技術的控制邏輯。
在一些實施例中，SoC 900可能更包括非同調結構，耦接至可能耦接至各種周邊裝置的同調結構。一或更多介面960a-960d能與一或更多晶粒外裝置通訊。上述通訊可能根據各種通訊協定，例如，PCIeTM、GPIO、USB、I2C、UART、MIPI、SDIO、DDR、SPI、HDMI、以及其他類型的通訊協定。雖然在第9圖之實施例中被顯示位於此高級，但了解本發明之範圍並不限於此方面。
現在參考第10圖，所顯示的係代表性SoC的方塊圖。在所示之實施例中，SoC 1000可能是多核心SoC，配置用於要被最佳化的低功率操作以結合至智慧型手機或如平板電腦或其他可攜式計算裝置的其他低功率裝置中。作為一實例，SoC 1000可能使用不對稱或不同類型的核心來實作，例如較高功率及/或低功率核心(例如，亂序核心和有序核心)之組合。在不同實施例中，這些核心可能基於Intel® ArchitectureTM核心設計或ARM架構設計。在另外其他實施例中，Intel與ARM核心之混合可能在給定SoC中實作。
如在第10圖中所見到的，SoC 1000包括第一核心域1010，具有複數個第一核心10120-10123。在一實例中，這些核心可能是如有序核心的低功率核心。在一實 施例中，這些第一核心可能被實作為ARM Cortex A53核心。接下來，這些核心耦接至核心域1010的快取記憶體1015。另外，SoC 1000包括第二核心域1020。在第10圖之繪示中，第二核心域1020具有複數個第二核心10220-10223。在一實例中，這些核心可能是高於第一核心1012的功率消耗核心。在一實施例中，第二核心可能是亂序核心，其可能被實作為ARM Cortex A57核心。接下來，這些核心耦接至核心域1020的快取記憶體1025。請注意儘管第10圖所示之實例在每個域中包括4個核心，但了解到在其他實例中，更多或更少的核心可能存在於給定域中。
進一步參考第10圖，也提供了圖形域1030，其可能包括一或更多圖形處理單元(GPU)，配置以獨立地執行例如由核心域1010和1020之一或更多核心所提供的圖形工作負載。作為一實例，除了提供圖形和顯示呈現操作之外，GPU域1030也可能用以提供對各種螢幕尺寸的顯示支援。
如所見到的，各種域耦接至同調互連1040，其在一實施例中可能是快取同調互連結構，其接著耦接至整合記憶體控制器1050。同調互連1040可能包括共享快取記憶體，例如L3快取，一些實例。在一實施例中，記憶體控制器1050可能是直接記憶體控制器，用以提供與晶片外記憶體之通訊的多個通道，例如DRAM的多個通道(為了方便起見而未顯示於第10圖中)。
在不同實例中，核心域的數量可能改變。例如，針對適用於結合至行動計算裝置中的低功率SoC，可能存在如第10圖所示之有限數量的核心域。又，在上述低功率SoC中，包括較高功率核心的核心域1020可能具有較少數量的這類核心。例如，在一實施例中，可能提供兩個核心1022以在降低的功率消耗準位下啟動操作。另外，不同的核心域可能也耦接至中斷控制器以啟動在不同域之間的工作負載之動態調換。
在其他實施例中，可能存在更多數量的核心域，以及額外可選的IP邏輯，因為SoC能被擴展至更高的效能(和功率)準位用於結合至如桌上型電腦、伺服器、高效能計算系統、基地台等的其他計算裝置中。作為一個上述實例，可能提供各具有給定數量之亂序核心的4個核心域。又，除了可選的GPU支援(其作為一實例可能採用GPGPU之形式)之外，也可能提供用以提供對特定功能(例如，網絡服務、網路處理、切換或之類)之最佳化硬體支援的一或更多加速器。另外，可能存在輸入/輸出介面以將上述加速器耦接至晶片外元件。
現在參考第11圖，所顯示的係另一示範SoC的方塊圖。在第11圖之實施例中，SoC 1100可能包括各種電路，用以致能用於多媒體應用程式、通訊及其他功能的高效能。由此，SoC 1100可適用於結合至如智慧型手機、平板電腦、智慧型TV等等之各種可攜式及其他裝置中。在所示之實例中，SoC 1100包括中央處理單元 (CPU)域1110。在一實施例中，複數個個別處理器核心可能存在於CPU域1110中。作為一實例，CPU域1110可能是具有4個多執行緒核心的四元組核心處理器。這類處理器可能是同型或不同型的處理器，例如，低功率與高功率處理器核心之混合。
接下來，提供GPU域1120以在一或更多GPU中進行事先圖形處理以處理圖形且計算API。除了可能在執行多媒體指令期間發生的事先計算之外，DSP單元1130也可能提供一或更多低功率DSP用於處理低功率多媒體應用程式，例如音樂播放、音頻/視頻等等。接下來，通訊單元1140可能包括用以經由各種無線協定(例如，蜂巢式通訊(包括3G/4G LTE)、如BluetoothTM、IEEE 802.11等等的無線區域技術)提供連接的各種元件。
又，多媒體處理器1150可能用以進行擷取和播放高解析度視頻和和音頻內容，包括使用者手勢之處理。感測器單元1160可能包括複數個感測器及/或感測控制器，用以連接至存在於給定平台中的各種晶片外感測器。影像信號處理器1170可能被提供一或更多單獨的ISP以進行關於來自平台之一或更多照相機(包括靜止和視頻照相機)的擷取之內容的影像處理。
顯示處理器1180可能提供對連接至給定像素密度之高解析度顯示器的支援，包括無線地傳遞內容用於在上述顯示器上播放的能力。又，定位單元1190可能包 括GPS接收器，具有對多個GPS星座的支援，用以提供應用程式使用上述GPS接收器所獲得之高度準確的定位資訊。了解到儘管在第11圖之實例中顯示了特定元件組，但許多修改和替代方案係可能的。
現在參考第12圖，所顯示的係能與實施例一起使用之示範系統的方塊圖。如所見到的，系統1200可能是智慧型手機或其他無線通訊器。基頻處理器1205係配置以進行關於要從系統傳送或由系統接收之通訊信號的各種信號處理。接下來，除了如許多熟知的社群媒體及多媒體應用程式的使用者應用程式之外，基頻處理器1205也耦接至應用程式處理器1210，其可能是用以執行OS及其他系統軟體之系統的主CPU。應用程式處理器1210可能更配置以進行用於裝置的各種其他計算操作。
接下來，應用程式處理器1210能耦接至使用者介面/顯示器1220，例如，觸控螢幕顯示器。另外，應用程式處理器1210可能耦接至記憶體系統，包括非揮發性記憶體(即快閃記憶體1230)和系統記憶體(即動態隨機存取記憶體(DRAM)1235。如進一步所見到的，應用程式處理器1210進一步耦接至擷取裝置1240，例如能記錄視頻及/或靜止影像的一或更多影像擷取裝置。
仍參考第12圖，包含用戶識別模組及可能之安全儲存器和密碼處理器的通用積體電路卡(UICC)1240也耦接至應用程式處理器1210。系統1200可能更包括安全處理器1250，其可能耦接至應用程式處理器 1210。複數個感測器1225可能耦接至應用程式處理器1210以致能輸入如加速器及其他環境資訊的各種感測資訊。音頻輸出裝置1295可能提供介面以(例如，以語音通訊、播放或串流音頻資料等等之形式)輸出聲音。
如進一步所示，提供了近場通訊(NFC)無接觸介面1260，其經由NFC天線1265在NFC近場中通訊。儘管在第12圖中顯示了單獨天線，但了解到在一些實作中，可能提供一個天線或不同的一組天線以啟動各種無線功能。
電源管理積體電路(PMIC)1215耦接至應用程式處理器1210以進行平台級電源管理。為此，PMIC 1215可能將電源管理請求發出至應用程式處理器1210以依據需要而進入某些低功率狀態。再者，基於平台限制，PMIC 1215可能也控制系統1200之其他元件的功率準位。
為了使通訊能被傳送和接收，各種電路可能耦接於基頻處理器1205與天線1290之間。具體而言，可能存在無線電頻率(RF)收發器1270和無線區域網路(WLAN)收發器1275。一般而言，RF收發器1270可能用以根據給定的無線通訊協定(例如依照碼分多工存取(CDMA)的3G或4G無線通訊協定)、全球行動通訊系統(GSM)、長期演進(LTE)或其他協定)來接收和傳送無線資料和呼叫。另外，可能存在GPS感測器1280。可能也提供如無線電信號(例如，AM/FM及其他信號) 之接收或傳送的其他無線通訊。另外，經由WLAN收發器1275，也能實現例如根據BluetoothTM標準或如IEEE 802.11a/b/g/n之IEEE 802.11標準的本地無線通訊。
現在參考第13圖，所顯示的係可能與實施例一起使用之另一示範系統的方塊圖。在第13圖之繪示中，系統1300可能是行動低功率系統，例如平板電腦、2：1平板電腦、平板手機或其他可轉換或獨立的平板系統。如圖所示，SoC 1310存在且可能配置以操作作為用於裝置的應用程式處理器。
各種裝置可能耦接至SoC 1310。在所示之圖中，記憶體子系統包括快閃記憶體1340和DRAM 1345，耦接至SoC 1310。另外，觸控面板1320係耦接至SoC 1310以經由觸控提供顯示能力和使用者輸入，包括提供在觸控面板1320之顯示器上的虛擬鍵盤。為了提供有線網路連接，SoC 1310耦接至乙太網路介面1330。周邊匯流排1325係耦接至SoC 1310以致能與各種周邊裝置連接，例如可能藉由各種埠口或其他連接器之任一者來耦接至系統1300。
除了在SoC 1310內的內部電源管理電路和功能之外，PMIC 1380也耦接至SoC 1310以例如基於系統是否經由AC適配器1395由電池1390或AC電源供電來提供平台為基的電源管理。除了此電源為基的電源管理之外，PMIC 1380也可能進一步基於環境和使用條件來進行平台電源管理活動。又，PMIC 1380可能將控制和狀態資 訊傳遞至SoC 1310以引起在SoC 1310內的各種電源管理活動。
仍參考第13圖，為了提供無線能力，WLAN單元1350係耦接至SoC 1310且接著耦接至天線1355。在各種實作中，WLAN單元1350可能提供根據一或更多無線協定(包括IEEE 802.11協定、BluetoothTM協定或任何其他無線協定)之通訊。
如進一步所示，複數個感測器1360可能耦接至SoC 1310。這些感測器可能包括各種加速器、環境及其他感測器，包括使用者手勢感測器。最後，音頻編解碼器1365係耦接至SoC 1310以將介面提供至音頻輸出裝置1370。當然，了解到儘管在第13圖中顯示了此特定實作，但許多變化和替代方案係可能的。
現在參考第14圖，如筆記型電腦、UltrabookTM或其他小形狀因數系統的代表性電腦系統之方塊圖。在一實施例中，處理器1410包括微處理器、多核心處理器、多執行緒處理器、超低電壓處理器、嵌入式處理器、或其他已知的處理元件。在所示之實作中，處理器1410當作主處理單元及用於與系統1400之許多各種元件通訊的中央中樞。作為一實例，處理器1410被實作為SoC。
在一實施例中，處理器1410與系統記憶體1415通訊。作為一說明性實例，系統記憶體1415經由多個記憶體裝置或模組來實作以提供給定的系統記憶體量。
為了提供如資料、應用程式、一或更多作業系統等之資訊的永久性儲存，大容量儲存器1420可能也耦接至處理器1410。在各種實施例中，為了致能更薄又更輕的系統設計以及為了提高系統回應，此大容量儲存器可能經由SSD來實作或大容量儲存器可能主要使用具有較小SSD儲存量的硬碟機(HDD)來實作來當作SSD快取以在斷電事件期間致能內文狀態及其他上述資訊的非揮發性儲存，使得快速的電力開啟能在重新啟動系統活動時發生。也顯示於第14圖中，快閃裝置1422可能例如經由序列周邊介面(SPI)耦接至處理器1410。此快閃裝置可能提供系統軟體的非揮發性儲存器，包括基本輸入/輸出軟體(BIOS)以及系統的其他韌體。
各種輸入/輸出(I/O)裝置可能存在於系統1400內。具體顯示於第14圖之實施例中的是顯示器1424，其可能是高解析度LCD或LED面板，其進一步提供用於觸控螢幕1425。在一實施例中，顯示器1424可能經由能被實作為高效能圖形互連的顯示互連耦接至處理器1410。觸控螢幕1425可能經由另一互連(其在一實施例中可以是I2C互連)耦接至處理器1410。如在第14圖中進一步所示，除了觸控螢幕1425之外，藉由觸控的使用者輸入也能經由觸控墊1430而發生，觸控墊1430可能配置於底盤內且可能也耦接至與觸控螢幕1425相同的I2C互連。
為了感知計算及其他目的，各種感測器可能 存在於系統內且可能以不同方式耦接至處理器1410。某些慣性和環境感測器可能透過感測器中樞1440(例如，經由I2C互連)來耦接至處理器1410。在第14圖所示之實施例中，這些感測器可能包括加速器1441、周圍光感測器(ALS)1442、羅盤1443及陀螺儀1444。其他環境感測器可能包括一或更多熱感測器1446，其在一些實施例中經由系統管理匯流排(SMBus)耦接至處理器1410。
也在第14圖中所見到的，各種周邊裝置可能經由低接腳數(LPC)互連耦接至處理器1410。在所示之實施例中，各種元件能透過嵌入式控制器1435來耦接。這類元件能包括鍵盤1436(例如，經由PS2介面來耦接)、風扇1437、及熱感測器1439。在一些實施例中，觸控墊1430可能也經由PS2介面耦接至EC 1435。另外，安全處理器(例如依照信賴運算組織(TCG)TPM規範版本1.2，日期為2003年10月2日的信賴平台模組(TPM)1438)可能也經由此LPC互連耦接至處理器1410。
系統1400能以各種方式(包括，無線地)與外部裝置通訊。在第14圖所示之實施例中，存在各種無線模組，其中之各者能對應於配置用於特定無線通訊協定的無線電。用於在如近場之短範圍中的無線通訊之一種方式可能經由NFC單元1445，其在一實施例中可能經由SMBus與處理器1410通訊。請注意經由此NFC單元1445，彼此接近的裝置能通訊。
如在第14圖中進一步所見到的，額外無線單元能包括其他短範圍無線引擎，包括WLAN單元1450和藍芽單元1452。使用WLAN單元1450，能實現依照給定IEEE 802.11標準的Wi-FiTM通訊，儘管經由藍芽單元1452，經由藍芽協定的短範圍通訊能發生。這些單元可能經由例如USB鏈路或通用異步收發器(UART)鏈路與處理器1410通訊。或者這些單元可能經由根據PCIeTM協定或如串列資料輸入/輸出(SDIO)標準之另一上述協定的互連耦接至處理器1410。
另外，無線廣域通訊(例如，根據蜂巢式或其他無線廣域協定)能經由WWAN單元1456而發生，其接著可能耦接至用戶識別模組(SIM)1457。另外，為了致能接收和使用位置資訊，可能也存在GPS模組1455。請注意在第14圖中所示之實施例中，WWAN單元1456和如照相機模組1454的整合擷取裝置可能經由如USB 2.0或3.0鏈路的給定USB協定、或UART或I2C協定通訊。
整合照相機模組1454能併入於蓋子中。為了提供音頻輸入和輸出，音頻處理器能經由數位信號處理器(DSP)1460來實作，其可能經由高解析度音頻(HDA)鏈路耦接至處理器1410。同樣地，DSP 1460可能與整合編碼器/解碼器(CODEC)和放大器1462通訊，其接著可能耦接至可能在底盤內實作的輸出揚聲器1463。同樣地，能耦接放大器和CODEC 1462以從麥克風1465接收 音頻輸入，麥克風1465在一實施例中能經由雙陣列麥克風(例如數位麥克風陣列)實作以提供高品質音頻輸入來致能在系統內的各種操作之語音啟動的控制。也請注意音頻輸出能從放大器/CODEC 1462提供至耳機插孔1464。雖然在第14圖之實施例中顯示了這些特定元件，但了解到本發明之範圍並不限於此方面。
實施例可能以許多不同的系統類型來實作。現在參考第15圖，所顯示的係依照本發明之實施例之系統的方塊圖。如第15圖所示，多處理器系統1500是點對點互連系統，且包括經由點對點互連1550耦接的第一處理器1570和第二處理器1580。如在第15圖中所示，處理器1570和1580之各者可能是多核心處理器，包括第一和第二處理器核心(即，處理器核心1574a和1574b及處理器核心1584a和1584b)，雖然可能許多更多核心可能存在於處理器中。每個處理器能包括PCU或其他電源管理邏輯，用以進行如本文所述之處理器為基的電源管理。
仍參考第15圖，第一處理器1570更包括記憶體控制器中樞(MCH)1572及點對點(P-P)介面1576和1578。同樣地，第二處理器1580包括MCH 1582及P-P介面1586和1588。如第15圖所示，MCH之1572和1582將處理器耦接至各別記憶體(即記憶體1532和記憶體1534)，其可能是本地地附接至各別處理器之系統記憶體(例如，DRAM)的部分。第一處理器1570和第二處理器1580可能分別經由P-P互連1562和1564耦接至 晶片組1590。如第15圖所示，晶片組1590包括P-P介面1594和1598。
再者，晶片組1590包括介面1592，用以藉由P-P互連1539來耦接晶片組1590與高效能圖形引擎1538。接下來，晶片組1590可能經由介面1596耦接至第一匯流排1516。如第15圖所示，各種輸入/輸出(I/O)裝置1514可能與匯流排橋接器1518一起耦接至第一匯流排1516，其中匯流排橋接器1518將第一匯流排1516耦接至第二匯流排1520。在一實施例中，各種裝置可能耦接至第二匯流排1520，包括例如鍵盤/滑鼠1522、通訊裝置1526及如磁碟機或可能包括碼1530之其他大容量儲存裝置的資料儲存單元1528。此外，音頻I/O 1524可能耦接至第二匯流排1520。實施例能結合至其他類型的系統中，包括如智慧型蜂巢式電話、平板電腦、小筆電、UltrabookTM或之類的行動裝置。
第16圖係根據本發明之實施例之系統1600的方塊圖。系統1600包括處理器1602、電源供應1640、及動態隨機存取記憶體1614。
處理器1602包括複數個核心16040-1604N、圖形處理單元(GPU)1610、互連1606、快取記憶體1608、及電力控制單元(PCU)1620。PCU 1620包括溫度邏輯1630，用以根據可編程均衡策略1632及基於從複數個溫度感測器16600-1660N和1662接收的溫度資料來調整複數個時脈頻率的兩個或更多時脈頻率，其中複數個時 脈頻率的每個時脈頻率係由對應鎖相迴路(PLL)16500-1650N、1652、和1654所產生。在一些實施例中，有兩個或更多溫度感測器，用以感測單一核心的溫度，因為在核心內可能有溫度變化。每個溫度感測器可能產生資料(例如，在連續的基礎上)，且溫度邏輯1630可能週期性地接收溫度資料且判定時脈頻率是否要基於接收之溫度資料被調整。在其他實施例(未示出)中，複數個核心可能在相同域內(例如，根據由相同PLL所判定之相同時脈頻率而操作)，且調整特定頻率能影響在相同域內的複數個核心之通量。
第17圖係根據本發明之一實施例之處理器1700的方塊圖。處理器1700包括一或更多執行單元，例如，核心及/或圖形處理單元17010-1701M、及電力控制單元(PCU)1704。處理器1700可能包括未示出的其他元件，例如，快取記憶體、非核心等等。熱感測器17020-1702M測量執行單元的溫度。在一實施例中，每個熱感測器係位在接近於對應執行單元(例如，與對應執行單元實體接觸)以致測量對應執行單元的溫度。在其他實施例中，可能運用兩個或更多熱感測器以測量單一執行單元之不同部分的溫度。
來自熱感測器17020-1702M的溫度資料可能被傳送至PCU 1704且可能由溫度邏輯1706所接收。包括在溫度邏輯1706中的是溫度評估邏輯1708，其係用以判定從熱感測器17020-1702M接收之溫度資料的最大溫度Tunit max。 Tunit max係與具有複數個執行單元17020-1702M的之最高溫度的執行單元關聯。
Tunit max可能被發送至低通濾波器1710，其判定用於第n個時間間隔△t(例如，總經過時間=n*△t)的溫度誤差信號Err(n)。低通濾波器1710可能已儲存可配置的偏移Tcc offset 1721，其係用於誤差信號Err(n)之計算。在一實施例中，低通濾波器1710將Err(n+1)計算為Err[n+1]=α*Err[n]+(1-α)*(Tjmax-Tcc offset-Tunit max) α=e-△t/τ
其中Tjmax是執行單元的最大可操作溫度，且τ是可編程時間常數1714。Err[0]通常具有0之值。Tjmax代表最大電晶體接面溫度值，其可能在操作之前被判定且儲存於處理器中(例如，於熔絲陣列中)。
用於第N個時間間隔的溫度誤差信號Err[N]可能被輸出至控制邏輯1716，其基於Err[n]的連續值來判定控制信號之值。在一實施例中，控制邏輯包括比例積分微分控制器(PID)控制器，用以判定控制信號。
在一實施例中，用於第N個時間間隔的控制信號被計算為：Control(N)=Kp * Err[N]+Ki*(Σ Err[n])+Kd*(Err[N]-Err[N-1])，其中Σ Err[n]是Err[n]之所有值的總和，n=1至N。Kp、Ki、及Kd是例如透過實驗室測試所判定的常數。
控制信號Control(N)被發送至均衡邏輯 1722，其係用以判定用於每個域之經調整的域頻率，且每個經調整的域頻率能被發送至對應PLL，其產生對應域頻率。均衡邏輯基於Control(N)之值和基於可編程策略1724來判定每個經調整的域頻率f1、f2、...、fM。例如，在一實施例中，經調整的域頻率fx能被判定用於每個域如下：fx=(Policymin+Policydomain X)* Control
其中Policymin是用於所有域的最小時脈頻率乘法器(藉由策略來判定)，且Policydomain X是用於每個域X的預設參數(例如，藉由策略來判定)。均衡邏輯1722將經調整的域頻率值f1、f2、...、fM發送至域頻率調整邏輯1726，其可能將經調整的域頻率命令發送至每個對應鎖相迴路(PLL)。
回應於熱點之偵測，通常至少一些域頻率之經調整的頻率fx係從其先前值減少。作為一實例，在一個策略中，第一複數個核心可能將資料饋送至GPU中，且第一複數個核心之各者可能具有大致上相同的指令執行速率且係具有第一域頻率之第一域的一部分。GPU可能具有低於第一複數個核心之每個核心的執行速率且GPU係在具有第二域頻率的第二域內。適當的策略可能規定將減少第一域頻率達更大的程度，其減少第二域頻率，其可能對整體通量具有最小影響，同時減少由處理器所產生的熱，由此減少包括熱點之溫度的感測溫度。
其他策略可能規定用於三個或更多域之各者 之不同的頻率乘法器(Policydomain X)，例如，每個核心可能在其自己之具有它自己之操作頻率的域中。用以判定均衡策略的準則可能包括通量率、每個域的熱特性、在處理單元之間的協同效應、在處理單元(核心及/或GPU)之間的相互依賴性、等等。在一些實施例中，均衡策略可能規定在域頻率之間的關係。例如，一個均衡策略可能規定互連域的互連頻率係至少與包括快取記憶體之域的域頻率一樣大。在另一實施例中，均衡策略可能規定互連域的互連頻率係位於另一域頻率(例如，包括一或更多核心的域)的固定率。其他實施例可能規定頻率比的啟發式判定。請注意均衡策略並不限於上面提出的任何實例，且可能包括以上之任何組合或其他均衡策略規範。
因此，使用每個執行單元隨時間經過所監控的溫度，可能回應於一或更多熱點之偵測而判定每個域頻率之經調整的值，例如，執行單元具有提高的溫度。在一實施例中，兩個或更多域頻率f1、f2、...、fM回應於在處理器內之局部提高的溫度(例如，超過判定值的測量之溫度)之偵測被改變。調整數個域頻率能減少由處理器1700所產生的熱，同時避免單一熱點的嚴重調節。相較於僅調節熱點，數個域的頻率降低可能提高整體處理效能。
第18圖係根據本發明之一實施例之方法1800的流程圖。在方塊1802中，在處理器之電力控制單元(PCU)內的溫度邏輯從複數個溫度感測器接收溫度資 料。溫度感測器可能監控複數個執行單元(例如，核心、GPU等等)之各者的溫度。在一些實施例中，每核心可能有一個溫度感測器。在其他實施例中，一或更多核心可能藉由數個溫度感測器來監控。繼續至方塊1804，從接收之溫度資料判定最大溫度Tunit max。前進至方塊1806，低通濾波器被施加至最大溫度Tunit max。低通濾波器可能具有可調整時間常數，且低通濾波器可能將回應平穩流出至溫度尖峰。低通濾波器判定用於目前時間間隔n的溫度誤差函數值Err(n)。
繼續進行至方塊1808，在PCU之溫度邏輯內的控制邏輯基於溫度誤差函數值來判定控制函數值。繼續至方塊1810，在PCU內的均衡邏輯可能接收控制函數值且可能根據為可編程的均衡策略基於控制函數值來判定域頻率變化。可能基於例如每個執行單元的通量特性、在執行單元之間的相互依賴性、一或更多執行單元的熱特性、及其他因素來判定被編程的均衡策略。前進至方塊1812，在PCU內的域頻率調整邏輯可能發送調整命令(例如，至PLL)以根據基於控制函數值和均衡策略的判定之域頻率變化來調整複數個時脈頻率。能重覆方法1800，因為溫度可能被連續地監控且溫度資訊可能例如週期性地藉由PCU溫度邏輯來從溫度感測器接收。
請注意根據可編程策略來調整多個域頻率以減少在處理器中產生的熱(如本文所述)可能獨立且互補於作業系統(OS)為基的機制，例如先進配置和平台介 面(ACPI)標準(例如，公佈於2006年10月10日的修訂版3.0b)。根據ACPI，處理器能在各種效能狀態或準位(所謂的P狀態，即P0至PN)下操作。一般而言，P1效能狀態可能對應於能由OS所請求之最高保證的效能狀態。除了此P1狀態之外，OS能進一步請求更高的效能狀態，即P0狀態。此P0狀態可能由此為條件或渦輪模式狀態，其中當功率及/或熱預算係可用的時，處理器硬體能配置處理器或其之至少一部分以在高於保證之頻率下操作。在許多實作中，處理器能包括多個所謂的箱(bin)頻率，高於P1保證的最大頻率，超過至特定處理器的最大峰值頻率，如在製造期間熔合或以其他方式寫入至處理器中。另外，根據ACPI，處理器能以各種功率狀態或準位來操作。關於功率狀態，ACPI規定不同的功率消耗狀態，一般被稱為C狀態，C0、C1至Cn狀態。當核心係主動的時，其在C0狀態下運行，且當核心係閒置的時，其可能被置放於核心低功率狀態，也被稱為核心非零C狀態(例如，C1-C6狀態)，其中每個C狀態係位於較低的功率消耗準位(使得C6係比C1更深的低功率狀態、等等)。
實施例能被結合至其他類型的系統中，包括如峰巢式電話的行動裝置。現在參考第19圖，所顯示的依照本發明之另一實施例之系統的方塊圖。如第19圖所示，系統1900可能是行動裝置且可能包括各種元件。如在第19圖之高級圖中所示，應用程式處理器1910(其可 能是裝置的中央處理單元)係與各種元件(包括儲存器1915)通訊。在各種實施例中，儲存器1915可能包括程式和資料儲存部分兩者。
應用程式處理器1910可能進一步耦接至輸入/輸出系統1920，其在各種實施例中可能包括顯示器和如觸控墊的一或更多輸入裝置，其本身當被處理時能出現在顯示器上。系統1900可能也包括整合感測器中樞(ISH)1960，其可能從一或更多感測器1970接收資料。應用程式處理器1910可能包括一或更多核心且可能可選地包括圖形處理單元。依照本發明之實施例，應用程式處理器1910包括電力控制單元(PCU)1912，其包括溫度邏輯1914，用以回應於在應用程式處理器1910內的熱點之指示，根據可編程均衡策略來調整處理器1910的複數個域頻率。
應用程式處理器1910也可能耦接至基頻處理器1930，其可能調節信號，如用於輸出的語音和資料通訊，以及調節輸入的電話及其他信號。如所見到的，基頻處理器1930耦接至收發器1940，其可能致能接收和傳送能力兩者。接下來，收發器1940可能與天線1950通訊，例如，任何類型之能夠經由一或更多通訊協定(例如經由無線廣域網路(例如，3G或4G網路)及/或無線區域網路(例如，依照電機電子工程師學會802.11標準之BLUETOOTHTM或所謂的WI-FITM網路)傳送和接收語音和資料信號的天線。如所見到的，系統1900可能更包括 可再充電電源供應1925，具有可再充電電池，用以在行動環境中啟動操作。儘管在第19圖之實施例中顯示了此特定實作，但本發明之範圍並不限於此方面。
下面的實例關於其他實施例。
在第一實例中，一種處理器包括複數個核心，複數個溫度感測器，其中每個核心係接近於至少一個溫度感測器，及一電力控制單元(PCU)。PCU包括溫度邏輯，用以從溫度感測器之各者接收包括一對應溫度值的溫度資料。回應於溫度資料的一最高溫度值超過一臨界值的指示，PCU係用以根據基於複數個核心之至少兩者的指令執行特性的比較之一判定策略來調整複數個域頻率，其中每個域頻率係與一對應域關聯，其包括複數個核心之至少一者且每個域頻率係可獨立調整的。
第二實例包括第一實例之特徵。此外，溫度邏輯包括溫度評估邏輯，用以識別出從溫度感測器接收之溫度值的最高溫度值。
第三實例包括第二實例之特徵。溫度邏輯更包括一低通濾波器，用以基於最高溫度值與一溫度偏移值之比較來判定一溫度誤差信號。
第四實例包括第三實例之特徵，且此外，溫度邏輯包括控制邏輯，用以至少部分基於溫度誤差信號來判定一控制值。域頻率之調整係至少部分基於控制值。
第五實例包括第四實例之特徵。此外，控制邏輯包括比例積分微分(PID)邏輯，用以根據基於溫度 誤差信號的一PID計算來計算控制值。
第六實例包括第四實例之特徵。溫度邏輯更包括均衡邏輯，用以藉由將控制值乘以判定策略的一對應權重因數來判定複數個經調整之域頻率之各者。
第七實例包括第一至第六實例之任一者之特徵。此外，判定策略包括複數個權重因數，每個域具有一對應權重因數。每個域的權重因數係至少部分基於在域中之至少一個核心的一對應指令通量率。
在第八實例中，一種處理器包括複數個執行單元及複數個溫度感測器，每個溫度感測器用以提供在處理器內之一對應位置的一對應溫度值。處理器也包括一電力控制單元(PCU)，包括溫度邏輯，用以從溫度感測器之各者接收對應溫度值。回應於從其中一個溫度感測器接收的一特定溫度值超過一臨界值的指示，PCU係用以根據至少部分基於複數個執行單元之至少兩者的指令執行特性之一判定策略來調整至少兩個域頻率，其中每個域頻率係與執行單元之至少一者關聯。
在包括第八實例之元件的第九實例中，至少兩個域頻率之調整包括回應於指示而減少至少兩個域頻率之至少一者。
在包括第八實例之元件的第十實例中，判定策略係可編程的。
在包括第八實例之元件的第十一實例中，溫度邏輯包括域頻率調整邏輯，用以根據至少部分基於在特 定溫度值與臨界值之間的差值的一溫度誤差函數來調整至少兩個域頻率。
在包括第十一實例之元件的第十二實例中，特定溫度值係從複數個溫度感測器接收的溫度值之最大者。
在包括第十一實例之元件的第十三實例中，溫度邏輯包括一低通濾波器，用以判定溫度誤差函數的值。臨界值係與複數個執行單元的一最大操作溫度關聯。
在包括第十一實例之元件的第十四實例中，溫度誤差函數值更基於一可選擇時間常數。
在包括第八至第十四實例之任一者之元件的第十五實例中，判定策略包括複數個權重因數，每個域頻率與一各別權重因數關聯。至少兩個域頻率之各者回應於特定溫度值超過臨界值的指示而至少部分根據各別權重因數要被調整。
第十六實例係一種儲存可執行指令的電腦可讀媒體，當指令被一機器執行時使機器監控複數個溫度，其中每個溫度係與在包括複數個域之一處理器內的一對應指令執行單元關聯，每個域具有一對應域頻率且每個域包括至少一個指令執行單元，及基於監控之複數個溫度且根據至少部分基於指令執行單元之指令通量特性的一均衡策略來調整複數個域頻率。
在包括第十六實例之元件的第十七實例中，均衡策略係可編程的。
在包括第十六實例之元件的第十八實例中，更包括指令，用以判定複數個溫度的一最高溫度，對最高溫度施用一低通濾波器以基於最高溫度和基於一可編程時間常數來判定一溫度誤差值，且基於溫度誤差值來判定一控制值，及基於控制值來判定經調整之頻率。
在包括第十八實例之元件的第十九實例中，溫度誤差值更基於一溫度偏移被判定。
在包括第十六至第十九實例之任一者之元件的第二十實例中，均衡策略包括複數個權重因數，每個權重因數與一對應域關聯。此外，電腦可讀媒體包括指令，用以藉由將控制值乘以對應域的對應權重因數來判定每個域的經調整之頻率。
在第二十一實例中，一種方法包括監控複數個溫度，其中每個溫度係與在包括複數個域之一處理器內的一對應指令執行單元關聯，每個域具有一對應域頻率且每個域包括至少一個指令執行單元。方法更包括基於監控之複數個溫度且根據至少部分基於指令執行單元之指令通量特性的一均衡策略來調整複數個域頻率。
在包括第二十一實例之元件的第二十二實例中，均衡策略係可編程的。
在包括第二十二實例之元件的第二十三實例中，方法包括判定複數個溫度的一最高溫度，對最高溫度施用一低通濾波器以基於最高溫度和基於一可編程時間常數來判定一溫度誤差值，且基於溫度誤差值來判定一控制 值，及基於控制值來判定經調整之頻率。
在包括第二十三實例之元件的第二十四實例中，溫度誤差值更基於一溫度偏移被判定。
在包括第二十一實例之元件的第二十五實例中，均衡策略包括複數個權重因數，每個權重因數與一對應域關聯，且方法包括藉由將控制值乘以對應域的對應權重因數來判定每個域的經調整之頻率。
第二十六實例包括用以進行第二十一至第二十五實例之任一者之方法的設備。
第二十七實例包括具有用於進行第二十一至第二十五實例之任一者之方法的工具(means)之設備。
雖然參考在專用積體電路中(例如在計算平台或處理器中)的能量節約和能量效率來說明了前面的實施例，但其他實施例可適用於其他類型的積體電路和邏輯裝置。本文所述之實施例的類似技術和教導可能適用於可能受益於更好的能量效率和能量節約之其他類型的電路或半導體裝置。例如，所揭露之實施例並不限於任何特定類型的電腦系統，且可能也用於其他裝置中，例如手持裝置、系統晶片(SoC)、及嵌入式應用程式。手持裝置的一些實例包括蜂巢式電話、網際網路協定裝置、數位相機、個人數位助理(PDA)、及手持PC。嵌入式應用程式通常包括微控制器、數位信號處理器(DSP)、網路電腦(NetPC)、機上盒、網路集線器、廣域網路(WAN)交換器、或任何其他能進行下面所教導之功能和操作的系 統。再者，本文所述之設備、方法、及系統並不限於實體計算裝置，但可能也關於用於能量節約和效率的軟體最佳化。本文所述之方法、設備、及系統的實施例(無論是否係指硬體、韌體、軟體、或以上之組合)對「綠色技術」未來而言係至關重要的，例如在包含大部分的US經濟之產品中的功率節約和能量效率。
可能在許多不同類型的系統中使用實施例。例如，在一實施例中，通訊裝置能配置以進行本文所述之各種方法和技術。當然，本發明之範圍並不限於通訊裝置，且反而其他實施例能針對其他類型之用於處理指令的設備，或包括指令的一或更多機器可讀媒體，回應於指令在計算裝置上執行會使裝置執行本文所述之一或更多方法和技術。
實施例可能在碼中實作且可能儲存在具有儲存於其上之指令的非暫態儲存媒體上，其能用以編程系統以執行指令。儲存媒體可能包括，但不限於任何型態之磁碟(包括軟碟、光碟、固態硬碟(SSD)、唯讀光碟機(CD-ROM)、可覆寫光碟(CD-RW)、及磁光碟機)、如唯讀記憶體(ROM)的半導體裝置、如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)的隨機存取記憶體(RAM)、可抹除可程式化唯讀記憶體(EPROM)、快閃記憶體、電子可抹除可程式化唯讀記憶體(EEPROM)、磁或光學卡、或適用於儲存電子指令之任何其他型態的媒體。
儘管已針對有限數量的實施例來說明本發明，但本領域之所屬技藝者將了解到從其而來的許多修改和變化。預期所附之申請專利範圍涵蓋如落在本發明之實際精神和範圍內的所有這樣的修改和變化。
110‧‧‧處理器
120a-120n‧‧‧核心
125a-125n‧‧‧整合電壓調節器
125x‧‧‧整合電壓調節器
132‧‧‧輸入/輸出介面
134‧‧‧介面
136‧‧‧整合記憶體控制器
138‧‧‧電力控制單元
150‧‧‧電源供應
160‧‧‧外部電壓調節器

Claims (17)

  1. 一種處理器，包含：複數個核心；複數個溫度感測器，其中每個核心係接近於至少一個溫度感測器；及一電力控制單元(PCU)，包括溫度邏輯，用以從該些溫度感測器之各者接收包括一對應溫度值的溫度資料，且回應於該溫度資料的一最高溫度值超過一臨界值的一指示而根據基於該複數個核心之至少兩者的指令執行特性之一判定策略來調整複數個域頻率，其中每個域頻率係與一對應域關聯，其包括該複數個核心之至少一者且每個域頻率係可獨立調整的，其中該判定策略包括複數個權重因數，每個域具有一對應權重因數，其中每個域的該權重因數係至少部分基於在該域中之至少一個核心的一對應指令通量率。
  2. 如申請專利範圍第1項所述之處理器，其中該溫度邏輯包括溫度評估邏輯，用以識別出從該些溫度感測器接收之該些溫度值的該最高溫度值。
  3. 如申請專利範圍第2項所述之處理器，其中該溫度邏輯更包括一低通濾波器，用以基於該最高溫度值與一溫度偏移值之比較來判定一溫度誤差信號。
  4. 如申請專利範圍第3項所述之處理器，其中該溫度邏輯包括控制邏輯，用以至少部分基於該溫度誤差信號來判定一控制值，其中該域頻率之調整係至少部分基於該 控制值。
  5. 如申請專利範圍第4項所述之處理器，其中該控制邏輯包括比例積分微分(PID)邏輯，用以根據基於該溫度誤差信號的一PID計算來計算該控制值。
  6. 如申請專利範圍第4項所述之處理器，其中該溫度邏輯更包含均衡邏輯，用以藉由將該控制值乘以該判定策略的一對應權重因數來判定複數個經調整之域頻率之各者。
  7. 一種處理器，包含：複數個執行單元；複數個溫度感測器，每個溫度感測器用以提供在該處理器內之一對應位置的一對應溫度值；及一電力控制單元(PCU)，包括溫度邏輯，用以從該些溫度感測器之各者接收該對應溫度值，且回應於從該些溫度感測器之其一者接收的一特定溫度值超過一臨界值的一指示而根據至少部分基於該複數個執行單元之至少兩者的指令執行特性之一判定策略來調整至少兩個域頻率，其中每個域頻率係與該些執行單元之至少一者關聯，其中該判定策略包括複數個權重因數，每個域頻率與一各別權重因數關聯，其中該至少兩個域頻率之各者回應於該特定溫度值超過該臨界值的該指示而至少部分根據其各別權重因數要被調整。
  8. 如申請專利範圍第7項所述之處理器，其中該至少兩個域頻率之調整包含回應於該指示而減少該至少兩個 域頻率之至少一者。
  9. 如申請專利範圍第7項所述之處理器，其中該判定策略係可編程的。
  10. 如申請專利範圍第7項所述之處理器，其中該溫度邏輯包括域頻率調整邏輯，用以根據至少部分基於在該特定溫度值與該臨界值之間的一差值的一溫度誤差函數來調整該至少兩個域頻率。
  11. 如申請專利範圍第10項所述之處理器，其中該溫度邏輯包括一低通濾波器，用以判定該溫度誤差函數的值，其中該臨界值係與該複數個執行單元的一最大操作溫度關聯。
  12. 如申請專利範圍第10項所述之處理器，其中該溫度誤差函數值更基於一可選擇時間常數。
  13. 如申請專利範圍第7項所述之處理器，其中該特定溫度值係從該複數個溫度感測器接收的該些溫度值之最大者。
  14. 一種儲存可執行指令的電腦可讀媒體，當該些指令被一機器執行時使該機器：監控複數個溫度，其中每個溫度係與在包括複數個域之一處理器內的一對應指令執行單元關聯，每個域具有一對應域頻率且每個域包括至少一個指令執行單元；基於監控之該複數個溫度且根據至少部分基於該些指令執行單元之指令通量特性的一均衡策略來調整複數個域頻率； 判定該複數個溫度的一最高溫度；對該最高溫度施用一低通濾波器以基於該最高溫度和基於一可編程時間常數來判定一溫度誤差值，且基於該溫度誤差值來判定一控制值；及基於該控制值來判定經調整之頻率。
  15. 如申請專利範圍第14項所述之電腦可讀媒體，其中該均衡策略係可編程的。
  16. 如申請專利範圍第14項所述之電腦可讀媒體，其中該溫度誤差值更基於一溫度偏移被判定。
  17. 如申請專利範圍第14項所述之電腦可讀媒體，其中該均衡策略包括複數個權重因數，每個權重因數與一對應域關聯且其中該電腦可讀媒體更包括指令，用以藉由將該控制值乘以該對應域的該對應權重因數來判定每個域的經調整之該頻率。
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