TW201739174A

TW201739174A - 具有高解析度的時間數位轉換器

Info

Publication number: TW201739174A
Application number: TW105112933A
Authority: TW
Inventors: 李鎮宜
Original assignee: 華邦電子股份有限公司
Priority date: 2016-04-26
Filing date: 2016-04-26
Publication date: 2017-11-01
Also published as: JP2019022237A; JP2017200162A; JP6433955B2; TWI620419B; JP6792602B2

Abstract

本發明提供一種具有高解析度的時間數位轉換器，其包括計數器、參考值產生器以及比較器。計數器依據時脈信號對輸入信號進行取樣以計算輸入信號的脈寬。參考值產生器依據時脈信號對尺規信號進行取樣以產生參考值。其中，時脈信號的頻率大於尺規信號的頻率，且尺規信號的頻率大於輸入信號的頻率。比較器耦接至計數器以及參考值產生器，比較輸入信號的脈寬以及參考值以產生計數結果。

Description

具有高解析度的時間數位轉換器

本發明是有關於一種時間數位轉換器，且特別是有關於一種能夠改善環境干擾且應用全數位式的時間數位轉換器。

隨著積體電路的發展，將感測器所獲得的感測資訊轉換為數位碼的形式，可以實現更加廣泛的運用。其中，對於時間量測系統而言，時間數位轉換器可藉由時間寬度來表示感測資訊，並透過振盪器對時間寬度進行計數，從而將感測資訊轉換為數位形式的輸出。

在現有技術中，時間數位轉換器一般僅透過在前級設置比較器來過濾時間感測信號中的雜訊成分。但是，製程、電壓、溫度等環境變異可能在計數過程中造成干擾。此外，高能源轉換效率以及高精確度的需求也逐漸增加。因此，如何有效改善上述問題，已成為時間數位轉換器的一個重點技術。

本發明提供一種具有高解析度的時間數位轉換器，可改善因環境干擾而導致計數結果不夠精確的問題，進而實現高解析度，並兼具低功耗的優點。

本發明提出一種具有高解析度的時間數位轉換器，其包括計數器、參考值產生器以及比較器。計數器依據時脈信號對輸入信號進行取樣以計算輸入信號的脈寬。參考值產生器依據時脈信號對尺規信號進行取樣以產生參考值，其中時脈信號的頻率大於尺規信號的頻率，且尺規信號的頻率大於輸入信號的頻率。比較器耦接至計數器以及參考值產生器，比較輸入信號的脈寬以及參考值以產生計數結果。

本發明另提出一種具有高解析度的時間數位轉換器，其包括鎖相迴路裝置、雙邊緣偵測電路以及計數器。鎖相迴路裝置提供時脈信號。雙邊緣偵測電路耦接至鎖相迴路裝置，依據輸入信號的上升緣以及下降緣來偵測時脈信號的邏輯準位，並反應於偵測到的時脈信號的邏輯準位以產生控制信號。計數器耦接至鎖相迴路裝置以及雙邊緣偵測電路，依據控制信號以決定是否執行計數動作，其中當計數器執行計數動作時，計數器依據時脈信號對輸入信號進行取樣以輸出輸入信號對應的計數結果。

基於上述，本發明實施例利用尺規信號所產生的參考值來反應時脈信號的頻率變化，並且比較輸入信號的脈寬與參考值以計算兩者的相對比例，藉此獲得輸入信號對應的計數結果。如此一來，可以有效消除環境變異對計數精準度所造成的影響，達到高解析度的需求，並兼具良好的能源使用效率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

為了實現高解析度的全數位式時間數位轉換器，本發明實施例利用尺規信號產生參考值來反應時脈信號的頻率變化，並計算輸入信號的脈寬與參考值的相對比例，以獲得輸入信號對應的計數結果。透過計算相對比例的方式，可以有效消除環境變異對計數精準度所造成的影響。此外，上述架構也可提供小數部分的計數功能，能夠有效提升解析度，並兼具良好的能源使用效率。另一方面，本發明實施例還可藉由輸入信號的邊緣偵測，除了在偵測到輸入信號為上升緣之後啟動計數功能之外，還可進一步地依據當輸入信號為下降緣時的時脈信號的邏輯準位來決定是否計數，藉此改善最後一位位元的計數精確度。因此，時間數位轉換器整體的解析度可獲得提升。

請參照圖1，圖1是依照本發明一實施例所繪示的一種具有高解析度的時間數位轉換器的方塊示意圖。時間數位轉換器100包括計數器110、參考值產生器120以及比較器130，其中比較器130耦接至計數器110以及參考值產生器120。計數器110依據時脈信號CLK對輸入信號SIN進行取樣以計算輸入信號SIN的脈寬PW1。參考值產生器120依據時脈信號CLK對尺規信號SRU進行取樣以產生參考值R。比較器130比較輸入信號SIN的脈寬PW1以及參考值R以產生計數結果CRE。

在本實施例中，時脈信號CLK的頻率可大於尺規信號SRU的頻率，且尺規信號SRU的頻率可大於輸入信號SIN的頻率。因此，本實施例便可依據時脈信號CLK來分別對尺規信號SRU以及輸入信號SIN進行取樣，並可計算輸入信號SIN的脈寬相對於參考值R的比例（以下稱為相對比例）以作為輸入信號SIN的計數結果CRE。

值得注意的是，參考值產生器120可依據時脈信號CLK對尺規信號SRU進行取樣，以計算尺規信號SRU的脈寬，並依據尺規信號SRU而週期性地閂鎖尺規信號SRU的脈寬以產生參考值R。也就是說，時脈信號CLK隨環境參數的變異能夠即時地反應在參考值R上。之後，由於比較器130是依照調整後的參考值R來對輸入信號SIN的脈寬PW1進行計數，故可有效消除環境變異對計數精準度的干擾。

另外，尺規信號SRU的脈寬例如是依據一預設電容變化量所決定。預設電容變化量可以是一預設值，或可由使用者自行設定。在這樣的架構下，尺規信號SRU可例如透過一差動電容感測電路（differential capacitive sensing circuit）以及一電容時間轉換器（capacitance-to-time converter）來產生。更具體地說，差動電容感測電路可用來感測上述的預設電容變化量，並以數位格式來輸出與預設電容變化量對應的感測信號。接著，電容時間轉換器可將上述的感測信號轉換為尺規信號SRU的脈寬，並將所產生的尺規信號SRU提供至時間數位轉換器100。類似地，輸入信號SIN也例如是依據差動電容感測電路所感測到的電容變化量所決定。因此，從另一角度而言，本實施例的時間數位轉換器100也可視為一電容讀取電路。上述產生尺規信號SRU的實施方式僅為舉例，本發明對此不限制。

附帶一提的，在實際的應用上，時脈信號CLK可例如由全數位鎖相迴路（all-digital phase-locked loop）裝置或是其他的頻率產生器所提供，本發明對此不限制。

請參照圖2，圖2是依照本發明另一實施例所繪示的一種具有高解析度的時間數位轉換器的方塊示意圖。時間數位轉換器200包括計數器210、參考值產生器、比較器以及及閘240、250，其中及閘240耦接至計數器210，且及閘250耦接至參考值產生器。另外，參考值產生器可包括計數器222、閂鎖器224以及延遲電路226，且比較器可包括比較電路232以及計數器234、236。

在本實施例中，及閘240可接收時脈信號CLK以及輸入信號SIN，並輸出取樣結果SS1以提供至計數器210的時脈輸入端CK。因此，計數器210即可藉由取樣結果SS1所包括的多個脈衝，從而計算輸入信號SIN的脈寬PW1。在此，輸入信號SIN的脈寬PW1例如是依據取樣結果SS1包括的脈衝個數來決定。

另一方面，及閘250可接收時脈信號CLK以及尺規信號SRU，並輸出取樣結果SS2以提供至參考值產生器的時脈輸入端（例如，計數器222的時脈輸入端CK）。因此，參考值產生器即可藉由取樣結果SS2所包括的多個脈衝，從而計算並產生參考值R。類似地，參考值R的數值可依據取樣結果SS2包括的脈衝個數來決定。

關於參考值產生器的詳細電路，在本實施例中，計數器222耦接至及閘250，閂鎖器224耦接於計數器222以及比較器230之間，且延遲電路226耦接至計數器222以及閂鎖器224。

具體而言，計數器222的時脈輸入端CK可接收及閘250所輸出的取樣結果SS2，而可依據時脈信號CLK對尺規信號SRU進行取樣以計算尺規信號SRU的脈寬PW2。此外，計數器222並可依據尺規信號SRU的反相信號以執行重置動作。

閂鎖器224可依據尺規信號SRU的邏輯準位以決定傳送尺規信號SRU的脈寬PW2來作為參考值R或閂鎖尺規信號SRU的脈寬PW2來產生參考值R。也就是說，尺規信號SRU的邏輯準位可用來決定是否致能閂鎖器224。

延遲電路226可接收尺規信號SRU，並依序延遲尺規信號SRU以分別產生閂鎖致能信號LATEN以及計數重置信號CTRES。其中，延遲電路226輸出閂鎖致能信號LATEN至閂鎖器224的致能端EN，以及輸出計數重置信號CTRES至計數器222的重置端RN。在本實施例中，延遲電路226可包括串連耦接的緩衝器BUF1以及BUF2。緩衝器BUF1的輸入端接收尺規信號SRU，且緩衝器BUF1的輸出端產生閂鎖致能信號LATEN。另外，緩衝器BUF2的輸入端耦接至緩衝器BUF1的輸出端，且緩衝器BUF2的輸出端產生計數重置信號CTRES。

在實際的應用中，閂鎖器224例如是D型正反器。此外，在其他實施例中，閂鎖器224也可由其它具有資料閂鎖能力的電路元件來實現，且延遲電路226所產生的閂鎖致能信號LATEN以及計數重置信號CTRES也可依據閂鎖器224的實現方式而適應性地調整。

至於比較器的電路細節，在本實施例中，比較電路232耦接至計數器210以及參考值產生器，計數器234耦接至比較電路232，且計數器236耦接比較電路232以及參考值產生器。

進一步來說，比較電路232可比較參考值R以及脈寬PW1以輸出比較結果COMP，且計數器234可透過其時脈輸入端CK接收比較結果COMP，以對比較結果COMP進行計數，從而產生依據參考值R對脈寬PW1進行除法運算的商數Q。其中，商數Q可作為計數結果CRE的整數部分。此外，計數器236可依據參考值R對脈寬PW1進行除法運算的餘數不為0而被致能。當計數器236被致能時，計數器236依據比較餘數以及參考值R來決定計數結果CRE的小數部分F。在本實施例中，計數器236例如是比較餘數是否大於參考值R的一半來決定計數結果CRE的小數部分F。換句話說，此時的計數器236可以四捨五入的方式來決定計數結果CRE的十分位（即，小數點後一位）。或者，在其他實施例中，計數器236也可計算餘數相對於參考值R的比值，據以決定計數結果CRE的小數部分F的數值。對於計算小數部分的實現方式應為本領域技術人員所熟知，此處不再詳細說明。

值得一提的是，上述判斷餘數是否為0的步驟可由比較電路232來執行。或者，在其他實施例中，上述判斷餘數是否為0的步驟也可由計數器236來執行，本發明對此並不加以限制。

此外，時間數位轉換器200還可包括緩衝器BUF3。緩衝器BUF3的輸入端耦接至比較電路232的輸出端，且緩衝器BUF3的輸出端耦接至計數器210的重置端RN，使計數器210可依據比較電路232輸出的比較結果COMP以執行重置動作。在本實施例中，計數器210的重置端RN例如是接收比較結果COMP的反相信號。

接下來搭配圖2及圖3來說明時間數位轉換器200的動作細節。圖3是依照本發明一實施例所繪示的具有高解析度的時間數位轉換器的信號波形圖。輸入信號SIN可包括脈衝P1，且脈衝P1的寬度為脈寬PW1。尺規信號SRU可包括脈衝P2、P3，且脈衝P2、P3的寬度可分別是脈寬PW21、PW22。在脈衝期間，輸入信號SIN、尺規信號SRU的邏輯準位例如是高邏輯準位，而在非脈衝期間，輸入信號SIN、尺規信號SRU的邏輯準位則例如是低邏輯準位。

此外，取樣結果SS1可由及閘240依據時脈信號CLK對輸入信號SIN進行取樣而產生，而取樣結果SS2可由及閘250依據時脈信號CLK對尺規信號SRU進行取樣而產生。值得注意的是，環境參數的變異會反應在時脈信號CLK的頻率上，也因此取樣結果SS1、SS2的頻率會跟著改變。舉例來說，取樣結果SS1在脈寬PW1的區間T1內的頻率與取樣結果SS1在脈寬PW1的區間T2內的頻率不相同，且取樣結果SS2在脈寬PW21內的頻率與取樣結果SS2在脈寬PW22內的頻率也不相同。另外，取樣結果SS1在區間T1內的頻率可與取樣結果SS2在脈寬PW21內的頻率相同，且取樣結果SS1在區間T2內的頻率可與取樣結果SS2在脈寬PW22內的頻率相同。因此，本實施例便可藉由尺規信號SRU的脈寬PW21、PW22所分別計算得到的參考值R1、R2來即時反應時脈信號CLK的頻率變化，並利用參考值R1、R2而以相對比例的形式來分別計算區間T1以及區間T2的寬度，進而獲得輸入信號SIN的脈寬PW1所對應的計數結果。

更具體來說，取樣結果SS1被傳送到計數器210以計算脈寬PW1，取樣結果SS2則被傳送到計數器222以計算脈寬PW21、PW22，且脈寬PW21、PW22被傳送到閂鎖器224以產生參考值R1、R2。參考值R1、R2可分別依據取樣結果SS2在脈寬PW21、PW22內所包括的脈衝個數來決定，故在本實施例中，參考值R1例如是3，而參考值R2例如是2。

此外，參考值R1、R2可藉由週期性地閂鎖尺規信號SRU的脈寬而產生。由圖2的實施例可知，尺規信號SRU可被傳送至延遲電路226的緩衝器BUF1，並由緩衝器BUF1延遲尺規信號SRU以產生閂鎖器224的閂鎖致能信號LATEN，以及由緩衝器BUF2延遲閂鎖致能信號LATEN以產生計數器222的計數重置信號CTRES。因此，以尺規信號SRU的脈衝P2為例，閂鎖器224可針對計數器222所計算得到的脈寬PW21執行閂鎖動作以產生參考值R1，並且持續提供參考值R1至比較電路232，使比較電路232可依據參考值R1來對脈寬PW1的區間T1進行運算。類似地，對於尺規信號SRU的脈衝P3，閂鎖器224也可針對計數器222所計算得到的脈寬PW22執行閂鎖動作以產生參考值R2，並且持續提供參考值R2至比較電路232，使比較電路232可依據參考值R2來對脈寬PW1的區間T2進行運算。

在此值得一提的是，計數器222可依據計數重置信號CTRES的反相信號來執行重置動作。也就是說，一旦尺規信號SRU由高邏輯準位轉態為低邏輯準位之後，計數器222可將所計算得到的尺規信號的脈寬歸零，以待尺規信號SRU進入下一個脈衝時再重新計算尺規信號的脈寬。

在本實施例中，參考值R1用來與脈寬PW1的區間T1進行比較，以獲得區間T1和參考值R1的相對比例為4。此外，參考值R2用來與脈寬PW1的區間T2進行比較，以獲得區間T2和參考值R2的相對比例為3到4之間。上述的運算相當於是除法運算，且計數器234可依據比較電路232的比較結果COMP而輸出上述除法運算的商數Q（例如是7），以作為計數結果CRE的整數部分。至於計數結果CRE的小數部分F，則可依據參考值R2而針對上述除法運算的餘數所對應的區間TS進行比較。在本實施例中，區間TS大於參考值R2的一半，故計數器236可針對計數結果CRE的小數點後一位輸出5以作為計數結果CRE的小數部分F。另一方面，若是區間TS小於參考值R2的一半，計數器236則可輸出0以作為計數結果CRE的小數部分F。換言之，上述的判斷機制可使用四捨五入來實現小數點後一位的計數功能。

以下請參照圖4，圖4是依照本發明另一實施例所繪示的一種具有高解析度的時間數位轉換器的方塊示意圖。時間數位轉換器400包括鎖相迴路裝置410、雙邊緣偵測電路420以及計數器430。其中，雙邊緣偵測電路420耦接至鎖相迴路裝置410，且計數器430耦接至鎖相迴路裝置410以及雙邊緣偵測電路420。

在本實施例中，鎖相迴路裝置410可提供時脈信號CLK。雙邊緣偵測電路420可依據輸入信號SIN的上升緣以及下降緣來偵測時脈信號CLK的邏輯準位，並反應於偵測到的時脈信號CLK的邏輯準位以產生控制信號CTL。計數器430可依據控制信號CTL以決定是否執行計數動作。其中，當計數器430執行計數動作時，計數器430可依據時脈信號CLK對輸入信號SIN進行取樣以輸出輸入信號SIN對應的計數結果CRE。

更具體來說，雙邊緣偵測電路420例如是以一D型正反器來實現。在此架構下，D型正反器的時脈輸入端可接收輸入信號SIN，D型正反器的信號輸入端可接收時脈信號CLK，並且在D型正反器的輸出端輸出控制信號CTL。當然，雙邊緣偵測電路420也可由不同類型的正反器或是可偵測信號轉態的其他電路來實現，本發明對此不限制。

接下來搭配圖4及圖5來說明時間數位轉換器400的動作細節。圖5是依照本發明另一實施例所繪示的具有高解析度的時間數位轉換器的信號波形圖。在本實施例中，輸入信號SIN包括脈衝P1，且脈衝P1例如是高邏輯準位。另外，時脈信號CLK1、CLK2則可分別包括多個脈衝。

首先說明時脈信號CLK1的情況。當雙邊緣偵測電路420在時間點TP1偵測到輸入信號SIN的上升緣RE之後，在輸入信號SIN為高邏輯準位期間，雙邊緣偵測電路420便開始依據時脈信號CLK1的邏輯準位而對應產生控制信號CTL。計數器430的致能端EN接收控制信號CTL，並依據控制信號CTL的邏輯準位而被致能。舉例來說，計數器430可在控制信號CTL為高邏輯準位時被致能，且當計數器430被致能時，計數器即可依據時脈信號CLK的邏輯準位而執行計數動作。

另一方面，當雙邊緣偵測電路420在時間點TP2偵測到輸入信號SIN的下降緣FE時，雙邊緣偵測電路420也會依據時脈信號CLK1的邏輯準位而對應產生控制信號CTL。在本實施例中，時脈信號CLK1的一個週期TCK可依據兩個相鄰脈衝的上升緣來決定。在這樣的條件下，當在時間點T2時，若時脈信號CLK1為高邏輯準位，即表示時脈信號CLK1在時間點TP1、TP2之間的最後一個區間TLAST1小於時脈信號CLK1的一個週期TCK的一半，也因此可無需對區間TLAST1進行計數。此時，雙邊緣偵測電路420所輸出的控制信號CTL例如是低邏輯準位。

再以時脈信號CLK2為例，當在時間點TP2時，時脈信號CLK2為低邏輯準位。也就是說，時脈信號CLK2在時間點T1、T2之間的最後一個區間TLAST2至少等於或大於時脈信號CLK1的一個週期TCK的一半，故可依據區間TLAST2而進行計數。此時，雙邊緣偵測電路420所輸出的控制信號CTL例如是高邏輯準位。

藉此，本實施例除了可在偵測到輸入信號SIN的上升緣RE之後即開始執行計數動作之外，還可特別針對在輸入信號SIN的下降緣FE時的時脈信號的邏輯準位進行判別，進而決定是否進行計數。如此一來，可有效提升時間數位轉換器400的計數精準度。

在本發明另一些實施例中，上述的雙邊緣偵測電路也可應用至圖1和圖2的實施例中。請參照圖6，圖6是依照本發明另一實施例所繪示的一種具有高解析度的時間數位轉換器的方塊示意圖。本實施例的時間數位轉換器600是以圖1實施例的架構為基礎，且其動作細節與前述實施例類似，故相同或相似之處不再贅述。值得注意的是，本實施例的時間數位轉換器600還可包括雙邊緣偵測電路640、650。其中，雙邊緣偵測電路640耦接至計數器610，且雙邊緣偵測電路650耦接至參考值產生器620。在此，雙邊緣偵測電路640可依據輸入信號SIN的上升緣以及下降緣來偵測時脈信號CLK的邏輯準位，並且反應於偵測到的時脈信號CLK的邏輯準位來產生控制信號CTL1，使計數器610可依據控制信號CTL1以決定是否執行計數動作。舉例來說，雙邊緣偵測電路640可將控制信號CTL1提供至計數器610的致能端，藉以控制計數器610的運作，並可有效提升計算脈寬PW1的準確度。其中，雙邊緣偵測電路640例如可由一D型正反器來實現。

另一方面，雙邊緣偵測電路650則可依據尺規信號SRU的上升緣以及下降緣來偵測時脈信號CLK的邏輯準位，並且反應於偵測到的時脈信號CLK的邏輯準位來產生控制信號CTL2，使參考值產生器620可依據控制信號CTL2以決定是否執行計數動作。舉例來說，雙邊緣偵測電路650可將控制信號CTL2提供至參考值產生器620中的計數器的致能端，藉以控制計數器的運作，並可有效提升計算參考值R的準確度。其中，雙邊緣偵測電路650例如可由一D型正反器來實現。

綜上所述，本發明實施例利用尺規信號所產生的參考值來反應時脈信號的頻率變化，並且比較輸入信號的脈寬與參考值以計算兩者的相對比例，藉此有效消除環境變異對計數精準度所造成的影響，並兼具良好的能源使用效率。此外，本發明實施例還可偵測當輸入信號為下降緣時的時脈信號的邏輯準位，並據以決定是否對輸入信號進行計數，有效提升準確度。據此，可使時間數位轉換器達到高解析度的需求。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、200、400、600‧‧‧時間數位轉換器
110、210、222、234、236、430、610‧‧‧計數器
120、620‧‧‧參考值產生器
130、630‧‧‧比較器
224‧‧‧閂鎖器
226‧‧‧延遲電路
232‧‧‧比較電路
240、250‧‧‧及閘
410‧‧‧鎖相迴路裝置
420、640、650‧‧‧雙邊緣偵測電路
BUF1、BUF2、BUF3‧‧‧緩衝器
CLK、CLK1、CLK2‧‧‧時脈信號
CK‧‧‧時脈輸入端
COMP‧‧‧比較結果
CRE‧‧‧計數結果
CTL、CTL1、CTL2‧‧‧控制信號
CTRES‧‧‧計數重置信號
EN‧‧‧致能端
F‧‧‧小數部分
FE‧‧‧下降緣
LATEN‧‧‧閂鎖致能信號
PW1、PW2、PW21、PW22‧‧‧脈寬
P1、P2、P3‧‧‧脈衝
Q‧‧‧商數
R、R1、R2‧‧‧參考值
RE‧‧‧上升緣
RN‧‧‧重置端
SIN‧‧‧輸入信號
SRU‧‧‧尺規信號
SS1、SS2‧‧‧取樣結果
T1、T2、TS、TLAST1、TLAST2‧‧‧區間
TP1、TP2‧‧‧時間點
TCK‧‧‧週期

圖1是依照本發明一實施例所繪示的一種具有高解析度的時間數位轉換器的方塊示意圖。圖2是依照本發明另一實施例所繪示的一種具有高解析度的時間數位轉換器的方塊示意圖。圖3是依照本發明一實施例所繪示的具有高解析度的時間數位轉換器的信號波形圖。圖4是依照本發明另一實施例所繪示的一種具有高解析度的時間數位轉換器的方塊示意圖。圖5是依照本發明另一實施例所繪示的具有高解析度的時間數位轉換器的信號波形圖。圖6是依照本發明另一實施例所繪示的一種具有高解析度的時間數位轉換器的方塊示意圖。

100‧‧‧時間數位轉換器

110‧‧‧計數器

120‧‧‧參考值產生器

130‧‧‧比較器

CLK‧‧‧時脈信號

CRE‧‧‧計數結果

PW1‧‧‧脈寬

R‧‧‧參考值

SIN‧‧‧輸入信號

SRU‧‧‧尺規信號

Claims

一種具有高解析度的時間數位轉換器，包括：一第一計數器，依據一時脈信號對一輸入信號進行取樣以計算該輸入信號的一第一脈寬；一參考值產生器，依據該時脈信號對一尺規信號進行取樣以產生一參考值，其中該時脈信號的頻率大於該尺規信號的頻率，且該尺規信號的頻率大於該輸入信號的頻率；以及一比較器，耦接至該第一計數器以及該參考值產生器，比較該輸入信號的該第一脈寬以及該參考值以產生一計數結果。
如申請專利範圍第1項所述的時間數位轉換器，其中該參考值產生器依據該時脈信號對該尺規信號進行取樣以計算該尺規信號的一第二脈寬，並依據該尺規信號而週期性地閂鎖該第二脈寬以產生該參考值。
如申請專利範圍第2項所述的時間數位轉換器，其中該參考值產生器包括：一第二計數器，依據該時脈信號對該尺規信號進行取樣以計算該尺規信號的該第二脈寬，並依據該尺規信號的一反向信號以執行重置動作；以及一閂鎖器，耦接於該第二計數器以及該比較器之間，依據該尺規信號的邏輯準位以決定傳送該尺規信號的該第二脈寬來作為該參考值或閂鎖該尺規信號的該第二脈寬來產生該參考值。
如申請專利範圍第3項所述的時間數位轉換器，其中該參考值產生器更包括：一延遲電路，耦接至該第二計數器以及該閂鎖器，接收該尺規信號，並依序延遲該尺規信號以分別產生一閂鎖致能信號以及一計數重置信號，其中該延遲電路輸出該閂鎖致能信號至該閂鎖器的致能端，以及輸出該計數重置信號至該第二計數器的重置端。
如申請專利範圍第4項所述的時間數位轉換器，其中該延遲電路包括串連耦接的一第一緩衝器以及一第二緩衝器。
如申請專利範圍第2項所述的時間數位轉換器，其中該尺規信號的該第二脈寬依據一預設電容變化量所決定。
如申請專利範圍第1項所述的時間數位轉換器，其中該比較器包括：一比較電路，耦接至該第一計數器以及該參考值產生器，比較該參考值以及該第一脈寬以輸出一比較結果；一第三計數器，耦接至該比較電路，對該比較結果進行計數，以產生依據該參考值對該第一脈寬進行除法運算的一商數；以及一第四計數器，耦接至該比較電路以及該參考值產生器，依據該參考值對該第一脈寬進行除法運算的一餘數不為0而被致能，其中當該第四計數器被致能時，該第四計數器依據比較該餘數以及該參考值來決定該計數結果的小數部分。
如申請專利範圍第7項所述的時間數位轉換器，其中該第一計數器依據該比較電路輸出的該比較結果以執行重置動作。
如申請專利範圍第1項所述的時間數位轉換器，更包括：一第一及閘，耦接至該第一計數器，接收該時脈信號以及該輸入信號，並輸出一第一取樣結果以提供至該第一計數器的時脈輸入端；以及一第二及閘，耦接至該參考值產生器，接收該時脈信號以及該尺規信號，並輸出一第二取樣結果以提供至該參考值產生器的時脈輸入端。
如申請專利範圍第1項所述的時間數位轉換器，更包括：一第一雙邊緣偵測電路，耦接至該第一計數器，依據該輸入信號的一上升緣以及一下降緣來偵測該時脈信號的一第一邏輯準位，並反應於偵測到的該時脈信號的該第一邏輯準位來產生一第一控制信號，其中該第一計數器依據該第一控制信號以決定是否執行計數動作。
如申請專利範圍第10項所述的時間數位轉換器，更包括：一第二雙邊緣偵測電路，耦接至該參考值產生器，依據該尺規信號的一上升緣以及一下降緣來偵測該時脈信號的一第二邏輯準位，並反應於偵測到的該時脈信號的該第二邏輯準位來產生一第二控制信號，其中該參考值產生器依據該第二控制信號以決定是否執行計數動作。
一種具有高解析度的時間數位轉換器，包括：一鎖相迴路裝置，提供一時脈信號；一雙邊緣偵測電路，耦接至該鎖相迴路裝置，依據一輸入信號的一上升緣以及一下降緣來偵測該時脈信號的一邏輯準位，並反應於偵測到的該時脈信號的該邏輯準位以產生一控制信號；以及一計數器，耦接至該鎖相迴路裝置以及該雙邊緣偵測電路，依據該控制信號以決定是否執行一計數動作，其中當該計數器執行該計數動作時，該計數器依據該時脈信號對該輸入信號進行取樣以輸出該輸入信號對應的一計數結果。
如申請專利範圍第10項所述的時間數位轉換器，其中該雙邊緣偵測電路為一D型正反器，該D型正反器的時脈輸入端接收該輸入信號，該D型正反器的信號輸入端接收該時脈信號，且該D型正反器的輸出端輸出該控制信號至該計數器的致能端。