CN107317581B - 具有高分辨率的时间数字转换器 - Google Patents

Abstract

本发明提供一种具有高分辨率的时间数字转换器，其包括计数器、参考值产生器以及比较器。计数器依据频率信号对输入信号进行取样以计算输入信号的脉宽。参考值产生器依据频率信号对标尺信号进行取样以产生参考值。其中，频率信号的频率大于标尺信号的频率，且标尺信号的频率大于输入信号的频率。比较器耦接至计数器以及参考值产生器，比较输入信号的脉宽以及参考值以产生计数结果。本发明可改善因环境干扰而导致计数结果不够精确的问题，进而实现高分辨率，并兼具低功耗的优点。

Description

具有高分辨率的时间数字转换器

技术领域

本发明涉及一种时间数字转换器，尤其涉及一种能够改善环境干扰且应用全数字式的具有高分辨率的时间数字转换器。

背景技术

随着集成电路的发展，将传感器所获得的感测信息转换为数字码的形式，可以实现更加广泛的运用。其中，对于时间量测系统而言，时间数字转换器可藉由时间宽度来表示感测信息，并通过振荡器对时间宽度进行计数，从而将感测信息转换为数字形式的输出。

在现有技术中，时间数字转换器一般仅通过在前级设置比较器来过滤时间感测信号中的噪声成分。但是，制程、电压、温度等环境变异可能在计数过程中造成干扰。此外，高能源转换效率以及高精确度的需求也逐渐增加。因此，如何有效改善上述问题，已成为时间数字转换器的一个重点技术。

发明内容

本发明提供一种具有高分辨率的时间数字转换器，可改善因环境干扰而导致计数结果不够精确的问题，进而实现高分辨率，并兼具低功耗的优点。

本发明提出一种具有高分辨率的时间数字转换器，其包括计数器、参考值产生器以及比较器。计数器依据频率信号对输入信号进行取样以计算输入信号的脉宽。参考值产生器依据频率信号对标尺信号进行取样以产生参考值，其中频率信号的频率大于标尺信号的频率，且标尺信号的频率大于输入信号的频率。比较器耦接至计数器以及参考值产生器，比较输入信号的脉宽以及参考值以产生计数结果。

本发明另提出一种具有高分辨率的时间数字转换器，其包括锁相回路装置、双边缘检测电路以及计数器。锁相回路装置提供频率信号。双边缘检测电路耦接至锁相回路装置，依据输入信号的上升缘以及下降缘来检测频率信号的逻辑准位，并反应于检测到的频率信号的逻辑准位以产生控制信号。计数器耦接至锁相回路装置以及双边缘检测电路，依据控制信号以决定是否执行计数动作，其中当计数器执行计数动作时，计数器依据频率信号对输入信号进行取样以输出输入信号对应的计数结果。

基于上述，本发明实施例利用标尺信号所产生的参考值来反应频率信号的频率变化，并且比较输入信号的脉宽与参考值以计算两者的相对比例，藉此获得输入信号对应的计数结果。如此一来，可以有效消除环境变异对计数精准度所造成的影响，达到高分辨率的需求，并兼具良好的能源使用效率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依照本发明一实施例所显示的一种具有高分辨率的时间数字转换器的方框示意图；

图2是依照本发明另一实施例所显示的一种具有高分辨率的时间数字转换器的方框示意图；

图3是依照本发明一实施例所显示的具有高分辨率的时间数字转换器的信号波形图；

图4是依照本发明另一实施例所显示的一种具有高分辨率的时间数字转换器的方框示意图；

图5是依照本发明另一实施例所显示的具有高分辨率的时间数字转换器的信号波形图；

图6是依照本发明另一实施例所显示的一种具有高分辨率的时间数字转换器的方框示意图。

附图标记：

100、200、400、600：时间数字转换器

110、210、222、234、236、430、610：计数器

120、620：参考值产生器

130、630：比较器

224：闩锁器

226：延迟电路

232：比较电路

240、250：与门

410：锁相回路装置

420、640、650：双边缘检测电路

BUF1、BUF2、BUF3：缓冲器

CLK、CLK1、CLK2：频率信号

CK：频率输入端

COMP：比较结果

CRE：计数结果

CTL、CTL1、CTL2：控制信号

CTRES：计数重置信号

EN：致能端

F：小数部分

FE：下降缘

LATEN：闩锁致能信号

PW1、PW2、PW21、PW22：脉宽

P1、P2、P3：脉冲

Q：商数

R、R1、R2：参考值

RE：上升缘

RN：重置端

SIN：输入信号

SRU：标尺信号

SS1、SS2：取样结果

T1、T2、TS、TLAST1、TLAST2：区间

TP1、TP2：时间点

TCK：周期

具体实施方式

为了实现高分辨率的全数字式时间数字转换器，本发明实施例利用标尺信号产生参考值来反应频率信号的频率变化，并计算输入信号的脉宽与参考值的相对比例，以获得输入信号对应的计数结果。通过计算相对比例的方式，可以有效消除环境变异对计数精准度所造成的影响。此外，上述架构也可提供小数部分的计数功能，能够有效提升分辨率，并兼具良好的能源使用效率。另一方面，本发明实施例还可藉由输入信号的边缘检测，除了在检测到输入信号为上升缘之后启动计数功能之外，还可进一步地依据当输入信号为下降缘时的频率信号的逻辑准位来决定是否计数，藉此改善最后一位位的计数精确度。因此，时间数字转换器整体的分辨率可获得提升。

请参照图1，图1是依照本发明一实施例所显示的一种具有高分辨率的时间数字转换器的方框示意图。时间数字转换器100包括计数器110、参考值产生器120以及比较器130，其中比较器130耦接至计数器110以及参考值产生器120。计数器110依据频率信号CLK对输入信号SIN进行取样以计算输入信号SIN的脉宽PW1。参考值产生器120依据频率信号CLK对标尺信号SRU进行取样以产生参考值R。比较器130比较输入信号SIN的脉宽PW1以及参考值R以产生计数结果CRE。

在本实施例中，频率信号CLK的频率可大于标尺信号SRU的频率，且标尺信号SRU的频率可大于输入信号SIN的频率。因此，本实施例便可依据频率信号CLK来分别对标尺信号SRU以及输入信号SIN进行取样，并可计算输入信号SIN的脉宽相对于参考值R的比例(以下称为相对比例)以作为输入信号SIN的计数结果CRE。

值得注意的是，参考值产生器120可依据频率信号CLK对标尺信号SRU进行取样，以计算标尺信号SRU的脉宽，并依据标尺信号SRU而周期性地闩锁标尺信号SRU的脉宽以产生参考值R。也就是说，频率信号CLK随环境参数的变异能够实时地反应在参考值R上。之后，由于比较器130是依照调整后的参考值R来对输入信号SIN的脉宽PW1进行计数，故可有效消除环境变异对计数精准度的干扰。

另外，标尺信号SRU的脉宽例如是依据一预设电容变化量所决定。默认电容变化量可以是一默认值，或可由用户自行设定。在这样的架构下，标尺信号SRU可例如通过一差动电容感测电路(differential capacitive sensing circuit)以及一电容时间转换器(capacitance-to-time converter)来产生。更具体地说，差动电容感测电路可用来感测上述的预设电容变化量，并以数字格式来输出与默认电容变化量对应的感测信号。接着，电容时间转换器可将上述的感测信号转换为标尺信号SRU的脉宽，并将所产生的标尺信号SRU提供至时间数字转换器100。类似地，输入信号SIN也例如是依据差动电容感测电路所感测到的电容变化量所决定。因此，从另一角度而言，本实施例的时间数字转换器100也可视为一电容读取电路。上述产生标尺信号SRU的实施方式仅为举例，本发明对此不限制。

附带一提的，在实际的应用上，频率信号CLK可例如由全数字锁相回路(all-digital phase-locked loop)装置或是其他的频率产生器所提供，本发明对此不限制。

请参照图2，图2是依照本发明另一实施例所显示的一种具有高分辨率的时间数字转换器的方框示意图。时间数字转换器200包括计数器210、参考值产生器、比较器以及与门240、与门250，其中与门240耦接至计数器210，且与门250耦接至参考值产生器。另外，参考值产生器可包括计数器222、闩锁器224以及延迟电路226，且比较器可包括比较电路232以及计数器234、计数器236。

在本实施例中，与门240可接收频率信号CLK以及输入信号SIN，并输出取样结果SS1以提供至计数器210的频率输入端CK。因此，计数器210即可藉由取样结果SS1所包括的多个脉冲，从而计算输入信号SIN的脉宽PW1。在此，输入信号SIN的脉宽PW1例如是依据取样结果SS1包括的脉冲个数来决定。

另一方面，与门250可接收频率信号CLK以及标尺信号SRU，并输出取样结果SS2以提供至参考值产生器的频率输入端(例如，计数器222的频率输入端CK)。因此，参考值产生器即可藉由取样结果SS2所包括的多个脉冲，从而计算并产生参考值R。类似地，参考值R的数值可依据取样结果SS2包括的脉冲个数来决定。

关于参考值产生器的详细电路，在本实施例中，计数器222耦接至与门250，闩锁器224耦接于计数器222以及比较器230之间，且延迟电路226耦接至计数器222以及闩锁器224。

具体而言，计数器222的频率输入端CK可接收与门250所输出的取样结果SS2，而可依据频率信号CLK对标尺信号SRU进行取样以计算标尺信号SRU的脉宽PW2。此外，计数器222并可依据标尺信号SRU的反相信号以执行重置动作。

闩锁器224可依据标尺信号SRU的逻辑准位以决定传送标尺信号SRU的脉宽PW2来作为参考值R或闩锁标尺信号SRU的脉宽PW2来产生参考值R。也就是说，标尺信号SRU的逻辑准位可用来决定是否致能闩锁器224。

延迟电路226可接收标尺信号SRU，并依序延迟标尺信号SRU以分别产生闩锁致能信号LATEN以及计数重置信号CTRES。其中，延迟电路226输出闩锁致能信号LATEN至闩锁器224的致能端EN，以及输出计数重置信号CTRES至计数器222的重置端RN。在本实施例中，延迟电路226可包括串连耦接的缓冲器BUF1以及缓冲器BUF2。缓冲器BUF1的输入端接收标尺信号SRU，且缓冲器BUF1的输出端产生闩锁致能信号LATEN。另外，缓冲器BUF2的输入端耦接至缓冲器BUF1的输出端，且缓冲器BUF2的输出端产生计数重置信号CTRES。

在实际的应用中，闩锁器224例如是D型正反器。此外，在其他实施例中，闩锁器224也可由其它具有数据闩锁能力的电路组件来实现，且延迟电路226所产生的闩锁致能信号LATEN以及计数重置信号CTRES也可依据闩锁器224的实现方式而适应性地调整。

至于比较器的电路细节，在本实施例中，比较电路232耦接至计数器210以及参考值产生器，计数器234耦接至比较电路232，且计数器236耦接比较电路232以及参考值产生器。

进一步来说，比较电路232可比较参考值R以及脉宽PW1以输出比较结果COMP，且计数器234可通过其频率输入端CK接收比较结果COMP，以对比较结果COMP进行计数，从而产生依据参考值R对脉宽PW1进行除法运算的商数Q。其中，商数Q可作为计数结果CRE的整数部分。此外，计数器236可依据参考值R对脉宽PW1进行除法运算的余数不为0而被致能。当计数器236被致能时，计数器236依据比较余数以及参考值R来决定计数结果CRE的小数部分F。在本实施例中，计数器236例如是比较余数是否大于参考值R的一半来决定计数结果CRE的小数部分F。换句话说，此时的计数器236可以四舍五入的方式来决定计数结果CRE的十分位(即，小数点后一位)。或者，在其他实施例中，计数器236也可计算余数相对于参考值R的比值，据以决定计数结果CRE的小数部分F的数值。对于计算小数部分的实现方式应为本领域技术人员所熟知，此处不再详细说明。

值得一提的是，上述判断余数是否为0的步骤可由比较电路232来执行。或者，在其他实施例中，上述判断余数是否为0的步骤也可由计数器236来执行，本发明对此并不加以限制。

此外，时间数字转换器200还可包括缓冲器BUF3。缓冲器BUF3的输入端耦接至比较电路232的输出端，且缓冲器BUF3的输出端耦接至计数器210的重置端RN，使计数器210可依据比较电路232输出的比较结果COMP以执行重置动作。在本实施例中，计数器210的重置端RN例如是接收比较结果COMP的反相信号。

接下来搭配图2及图3来说明时间数字转换器200的动作细节。图3是依照本发明一实施例所显示的具有高分辨率的时间数字转换器的信号波形图。输入信号SIN可包括脉冲P1，且脉冲P1的宽度为脉宽PW1。标尺信号SRU可包括脉冲P2、脉冲P3，且脉冲P2、脉冲P3的宽度可分别是脉宽PW21、脉宽PW22。在脉冲期间，输入信号SIN、标尺信号SRU的逻辑准位例如是高逻辑准位，而在非脉冲期间，输入信号SIN、标尺信号SRU的逻辑准位则例如是低逻辑准位。

此外，取样结果SS1可由与门240依据频率信号CLK对输入信号SIN进行取样而产生，而取样结果SS2可由与门250依据频率信号CLK对标尺信号SRU进行取样而产生。值得注意的是，环境参数的变异会反应在频率信号CLK的频率上，也因此取样结果SS1、取样结果SS2的频率会跟着改变。举例来说，取样结果SS1在脉宽PW1的区间T1内的频率与取样结果SS1在脉宽PW1的区间T2内的频率不相同，且取样结果SS2在脉宽PW21内的频率与取样结果SS2在脉宽PW22内的频率也不相同。另外，取样结果SS1在区间T1内的频率可与取样结果SS2在脉宽PW21内的频率相同，且取样结果SS1在区间T2内的频率可与取样结果SS2在脉宽PW22内的频率相同。因此，本实施例便可藉由标尺信号SRU的脉宽PW21、脉宽PW22所分别计算得到的参考值R1、参考值R2来实时反应频率信号CLK的频率变化，并利用参考值R1、参考值R2而以相对比例的形式来分别计算区间T1以及区间T2的宽度，进而获得输入信号SIN的脉宽PW1所对应的计数结果。

更具体来说，取样结果SS1被传送到计数器210以计算脉宽PW1，取样结果SS2则被传送到计数器222以计算脉宽PW21、脉宽PW22，且脉宽PW21、脉宽PW22被传送到闩锁器224以产生参考值R1、参考值R2。参考值R1、参考值R2可分别依据取样结果SS2在脉宽PW21、脉宽PW22内所包括的脉冲个数来决定，故在本实施例中，参考值R1例如是3，而参考值R2例如是2。

此外，参考值R1、参考值R2可藉由周期性地闩锁标尺信号SRU的脉宽而产生。由图2的实施例可知，标尺信号SRU可被传送至延迟电路226的缓冲器BUF1，并由缓冲器BUF1延迟标尺信号SRU以产生闩锁器224的闩锁致能信号LATEN，以及由缓冲器BUF2延迟闩锁致能信号LATEN以产生计数器222的计数重置信号CTRES。因此，以标尺信号SRU的脉冲P2为例，闩锁器224可针对计数器222所计算得到的脉宽PW21执行闩锁动作以产生参考值R1，并且持续提供参考值R1至比较电路232，使比较电路232可依据参考值R1来对脉宽PW1的区间T1进行运算。类似地，对于标尺信号SRU的脉冲P3，闩锁器224也可针对计数器222所计算得到的脉宽PW22执行闩锁动作以产生参考值R2，并且持续提供参考值R2至比较电路232，使比较电路232可依据参考值R2来对脉宽PW1的区间T2进行运算。

在此值得一提的是，计数器222可依据计数重置信号CTRES的反相信号来执行重置动作。也就是说，一旦标尺信号SRU由高逻辑准位转态为低逻辑准位之后，计数器222可将所计算得到的标尺信号的脉宽归零，以待标尺信号SRU进入下一个脉冲时再重新计算标尺信号的脉宽。

在本实施例中，参考值R1用来与脉宽PW1的区间T1进行比较，以获得区间T1和参考值R1的相对比例为4。此外，参考值R2用来与脉宽PW1的区间T2进行比较，以获得区间T2和参考值R2的相对比例为3到4之间。上述的运算相当于是除法运算，且计数器234可依据比较电路232的比较结果COMP而输出上述除法运算的商数Q(例如是7)，以作为计数结果CRE的整数部分。至于计数结果CRE的小数部分F，则可依据参考值R2而针对上述除法运算的余数所对应的区间TS进行比较。在本实施例中，区间TS大于参考值R2的一半，故计数器236可针对计数结果CRE的小数点后一位输出5以作为计数结果CRE的小数部分F。另一方面，若是区间TS小于参考值R2的一半，计数器236则可输出0以作为计数结果CRE的小数部分F。换言之，上述的判断机制可使用四舍五入来实现小数点后一位的计数功能。

以下请参照图4，图4是依照本发明另一实施例所显示的一种具有高分辨率的时间数字转换器的方框示意图。时间数字转换器400包括锁相回路装置410、双边缘检测电路420以及计数器430。其中，双边缘检测电路420耦接至锁相回路装置410，且计数器430耦接至锁相回路装置410以及双边缘检测电路420。

在本实施例中，锁相回路装置410可提供频率信号CLK。双边缘检测电路420可依据输入信号SIN的上升缘以及下降缘来检测频率信号CLK的逻辑准位，并反应于检测到的频率信号CLK的逻辑准位以产生控制信号CTL。计数器430可依据控制信号CTL以决定是否执行计数动作。其中，当计数器430执行计数动作时，计数器430可依据频率信号CLK对输入信号SIN进行取样以输出输入信号SIN对应的计数结果CRE。

更具体来说，双边缘检测电路420例如是以一D型正反器来实现。在此架构下，D型正反器的频率输入端可接收输入信号SIN，D型正反器的信号输入端可接收频率信号CLK，并且在D型正反器的输出端输出控制信号CTL。当然，双边缘检测电路420也可由不同类型的正反器或是可检测信号转态的其他电路来实现，本发明对此不限制。

接下来搭配图4及图5来说明时间数字转换器400的动作细节。图5是依照本发明另一实施例所显示的具有高分辨率的时间数字转换器的信号波形图。在本实施例中，输入信号SIN包括脉冲P1，且脉冲P1例如是高逻辑准位。另外，频率信号CLK1、频率信号CLK2则可分别包括多个脉冲。

首先说明频率信号CLK1的情况。当双边缘检测电路420在时间点TP1检测到输入信号SIN的上升缘RE之后，在输入信号SIN为高逻辑准位期间，双边缘检测电路420便开始依据频率信号CLK1的逻辑准位而对应产生控制信号CTL。计数器430的致能端EN接收控制信号CTL，并依据控制信号CTL的逻辑准位而被致能。举例来说，计数器430可在控制信号CTL为高逻辑准位时被致能，且当计数器430被致能时，计数器即可依据频率信号CLK的逻辑准位而执行计数动作。

另一方面，当双边缘检测电路420在时间点TP2检测到输入信号SIN的下降缘FE时，双边缘检测电路420也会依据频率信号CLK1的逻辑准位而对应产生控制信号CTL。在本实施例中，频率信号CLK1的一个周期TCK可依据两个相邻脉冲的上升缘来决定。在这样的条件下，当在时间点T2时，若频率信号CLK1为高逻辑准位，即表示频率信号CLK1在时间点TP1、时间点TP2之间的最后一个区间TLAST1小于频率信号CLK1的一个周期TCK的一半，也因此可无需对区间TLAST1进行计数。此时，双边缘检测电路420所输出的控制信号CTL例如是低逻辑准位。

再以频率信号CLK2为例，当在时间点TP2时，频率信号CLK2为低逻辑准位。也就是说，频率信号CLK2在时间点T1、时间点T2之间的最后一个区间TLAST2至少等于或大于频率信号CLK1的一个周期TCK的一半，故可依据区间TLAST2而进行计数。此时，双边缘检测电路420所输出的控制信号CTL例如是高逻辑准位。

藉此，本实施例除了可在检测到输入信号SIN的上升缘RE之后即开始执行计数动作之外，还可特别针对在输入信号SIN的下降缘FE时的频率信号的逻辑准位进行判别，进而决定是否进行计数。如此一来，可有效提升时间数字转换器400的计数精准度。

在本发明另一些实施例中，上述的双边缘检测电路也可应用至图1和图2的实施例中。请参照图6，图6是依照本发明另一实施例所显示的一种具有高分辨率的时间数字转换器的方框示意图。本实施例的时间数字转换器600是以图1实施例的架构为基础，且其动作细节与前述实施例类似，故相同或相似之处不再赘述。值得注意的是，本实施例的时间数字转换器600还可包括双边缘检测电路640、双边缘检测电路650。其中，双边缘检测电路640耦接至计数器610，且双边缘检测电路650耦接至参考值产生器620。在此，双边缘检测电路640可依据输入信号SIN的上升缘以及下降缘来检测频率信号CLK的逻辑准位，并且反应于检测到的频率信号CLK的逻辑准位来产生控制信号CTL1，使计数器610可依据控制信号CTL1以决定是否执行计数动作。举例来说，双边缘检测电路640可将控制信号CTL1提供至计数器610的致能端，藉以控制计数器610的运作，并可有效提升计算脉宽PW1的准确度。其中，双边缘检测电路640例如可由一D型正反器来实现。

另一方面，双边缘检测电路650则可依据标尺信号SRU的上升缘以及下降缘来检测频率信号CLK的逻辑准位，并且反应于检测到的频率信号CLK的逻辑准位来产生控制信号CTL2，使参考值产生器620可依据控制信号CTL2以决定是否执行计数动作。举例来说，双边缘检测电路650可将控制信号CTL2提供至参考值产生器620中的计数器的致能端，藉以控制计数器的运作，并可有效提升计算参考值R的准确度。其中，双边缘检测电路650例如可由一D型正反器来实现。

综上所述，本发明实施例利用标尺信号所产生的参考值来反应频率信号的频率变化，并且比较输入信号的脉宽与参考值以计算两者的相对比例，藉此有效消除环境变异对计数精准度所造成的影响，并兼具良好的能源使用效率。此外，本发明实施例还可检测当输入信号为下降缘时的频率信号的逻辑准位，并据以决定是否对输入信号进行计数，有效提升准确度。据此，可使时间数字转换器达到高分辨率的需求。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当视所附权利要求界定范围为准。

Claims (12)

1.一种具有高分辨率的时间数字转换器，其特征在于，包括：

第一计数器，依据频率信号对输入信号进行取样以计算所述输入信号的第一脉宽；

参考值产生器，依据所述频率信号对标尺信号进行取样以产生参考值，其中所述频率信号的频率大于所述标尺信号的频率，且所述标尺信号的频率大于所述输入信号的频率；以及

比较器，耦接至所述第一计数器以及所述参考值产生器，比较所述输入信号的所述第一脉宽以及所述参考值以产生计数结果，

其中所述参考值产生器依据所述频率信号对所述标尺信号进行取样以计算所述标尺信号的第二脉宽，并依据所述标尺信号而周期性地闩锁所述第二脉宽以产生所述参考值。

2.根据权利要求1所述的时间数字转换器，其特征在于，所述参考值产生器包括：

第二计数器，依据所述频率信号对所述标尺信号进行取样以计算所述标尺信号的所述第二脉宽，并依据所述标尺信号的反向信号以执行重置动作；以及

闩锁器，耦接于所述第二计数器以及所述比较器之间，依据所述标尺信号的逻辑准位以决定传送所述标尺信号的所述第二脉宽来作为所述参考值或闩锁所述标尺信号的所述第二脉宽来产生所述参考值。

3.根据权利要求2所述的时间数字转换器，其特征在于，所述参考值产生器还包括：

延迟电路，耦接至所述第二计数器以及所述闩锁器，接收所述标尺信号，并依序延迟所述标尺信号以分别产生闩锁致能信号以及计数重置信号，其中所述延迟电路输出所述闩锁致能信号至所述闩锁器的致能端，以及输出所述计数重置信号至所述第二计数器的重置端。

4.根据权利要求3所述的时间数字转换器，其特征在于，所述延迟电路包括串连耦接的第一缓冲器以及第二缓冲器。

5.根据权利要求1所述的时间数字转换器，其特征在于，所述标尺信号的所述第二脉宽依据预设电容变化量所决定。

6.根据权利要求1所述的时间数字转换器，其特征在于，所述比较器包括：

比较电路，耦接至所述第一计数器以及所述参考值产生器，比较所述参考值以及所述第一脉宽以输出比较结果；

第三计数器，耦接至所述比较电路，对所述比较结果进行计数，以产生依据所述参考值对所述第一脉宽进行除法运算的商数；以及

第四计数器，耦接至所述比较电路以及所述参考值产生器，依据所述参考值对所述第一脉宽进行除法运算的余数不为0而被致能，其中当所述第四计数器被致能时，所述第四计数器依据比较所述余数以及所述参考值来决定所述计数结果的小数部分。

7.根据权利要求6所述的时间数字转换器，其特征在于，所述第一计数器依据所述比较电路输出的所述比较结果以执行重置动作。

8.根据权利要求1所述的时间数字转换器，其特征在于，还包括：

第一与门，耦接至所述第一计数器，接收所述频率信号以及所述输入信号，并输出第一取样结果以提供至所述第一计数器的频率输入端；以及

第二与门，耦接至所述参考值产生器，接收所述频率信号以及所述标尺信号，并输出第二取样结果以提供至所述参考值产生器的频率输入端。

9.根据权利要求1所述的时间数字转换器，其特征在于，还包括：

第一双边缘检测电路，耦接至所述第一计数器，依据所述输入信号的上升缘以及下降缘来检测所述频率信号的第一逻辑准位，并反应于检测到的所述频率信号的所述第一逻辑准位来产生第一控制信号，其中所述第一计数器依据所述第一控制信号以决定是否执行计数动作。

10.根据权利要求9所述的时间数字转换器，其特征在于，还包括：

第二双边缘检测电路，耦接至所述参考值产生器，依据所述标尺信号的上升缘以及下降缘来检测所述频率信号的第二逻辑准位，并反应于检测到的所述频率信号的所述第二逻辑准位来产生第二控制信号，其中所述参考值产生器依据所述第二控制信号以决定是否执行计数动作。

11.根据权利要求9所述的时间数字转换器，其特征在于，所述双边缘检测电路为D型正反器，所述D型正反器的频率输入端接收所述输入信号，所述D型正反器的信号输入端接收所述频率信号，且所述D型正反器的输出端输出所述控制信号至所述计数器的致能端。

12.一种具有高分辨率的时间数字转换器，其特征在于，包括：

锁相回路装置，提供频率信号；

双边缘检测电路，耦接至所述锁相回路装置，依据输入信号的上升缘以及下降缘来检测所述频率信号的逻辑准位，并反应于检测到的所述频率信号的所述逻辑准位以产生控制信号；以及

计数器，耦接至所述锁相回路装置以及所述双边缘检测电路，接收所述频率信号以及所述控制信号，依据所述控制信号以决定是否执行计数动作，其中当所述计数器执行所述计数动作时，所述计数器依据所述频率信号对所述输入信号进行取样以输出所述输入信号对应的计数结果。

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