CN109387776B - 测量时钟抖动的方法、时钟抖动测量电路和半导体装置 - Google Patents

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Abstract

提供了一种测量时钟抖动的方法、一种时钟抖动测量电路和一种半导体装置。所述时钟抖动测量电路包括：内部信号发生器，被配置为生成均与由时钟抖动测量电路接收的输入时钟信号同步的单脉冲信号和内部时钟信号；多个边沿延迟单元，彼此串联连接并且被配置为生成分别与通过延迟所述内部时钟信号的边沿而获得的多个延迟边沿相对应的多个边沿检测信号；多个锁存电路，被配置为将所述单脉冲信号与所述多个边沿检测信号同步地锁存，并输出多个采样信号；以及计数子电路，被配置为对多个采样信号中的激活的采样信号的数目进行计数，并且基于激活的采样信号的计数数目来输出计数值。

Description

测量时钟抖动的方法、时钟抖动测量电路和半导体装置
相关申请的交叉引用
本申请要求于2017年8月3日在韩国知识产权局提交的第10-2017-0098523号韩国专利申请以及于2017年11月21日提交的第10-2017-0155811号韩国专利申请的权益，其公开内容通过引用被整体并入本文。
技术领域
本发明构思涉及时钟信号的抖动，并且更具体地涉及测量时钟抖动的电路和方法。
背景技术
数字电路可以与时钟信号同步操作。例如，数字电路均可以包括多个触发器(flip-flop)，并且多个触发器中的每一个可以响应于时钟信号的边沿而操作。另外，与时钟信号同步操作的功能块可以具有不同的工作频率，因此可以生成具有各种频率的多个时钟信号。
时钟信号旨在是周期性的，但是由于各种因素，通常时钟信号将偏离真正的周期性，并且该偏差被称为“抖动”，或者更具体地在时钟信号的情况下为“时钟抖动”。由于考虑到时钟信号中的抖动量而由设计人员进行的设计，功能块的性能受到时钟信号的抖动的限制。由于半导体制造工艺的变化，时钟信号中的抖动量在裸芯片(die)之间或裸芯片内可能是变化的，并且可能随着数字电路的温度或施加到数字电路的电压而变化。抖动量可以基于生成时钟信号的电路(例如，锁相环(PLL))的性能来确定。
发明内容
本发明构思提供了一种用于测量时钟抖动的时钟抖动测量电路、一种包括所述时钟抖动测量电路的半导体装置以及一种时钟抖动测量方法。
根据本发明构思的一个方面，提供了一种时钟抖动测量电路，所述时钟抖动测量电路包括：内部信号发生器，所述内部信号发生器被配置为生成单脉冲信号和内部时钟信号，所述单脉冲信号和所述内部时钟信号两者都与由所述内部信号发生器接收到的输入时钟信号同步；多个边沿延迟单元，所述多个边沿延迟单元被配置为生成多个边沿检测信号，所述多个边沿检测信号分别与通过延迟所述内部时钟信号的边沿而获得的多个延迟边沿相对应，所述多个边沿延迟单元彼此串联连接；多个锁存电路，所述多个锁存电路被配置为将所述单脉冲信号与所述多个边沿检测信号同步地锁存，以输出多个采样信号；以及计数子电路，所述计数子电路被配置为对所述多个采样信号中的激活的采样信号的数目进行计数，并且基于激活的采样信号的计数数目来输出计数值。
根据本发明构思的另一方面，提供了一种半导体装置，所述半导体装置包括：功能块，所述功能块包括逻辑电路，所述逻辑电路被配置为接收输入时钟信号并且与所述输入时钟信号同步地操作；时钟抖动测量电路，所述时钟抖动测量电路被配置为基于对与所述输入时钟信号同步的单脉冲期间的多个延迟边沿进行计数而得到的值，来测量所述输入时钟信号的抖动，所述多个延迟边沿是通过延迟所述输入时钟信号的边沿而得到的；以及性能控制电路，所述性能控制电路被配置为基于测量到的所述输入时钟信号的抖动来控制所述逻辑电路的性能。
根据本发明构思的另一方面，提供了一种时钟抖动测量方法，所述时钟抖动测量方法包括：生成与输入时钟信号同步的内部时钟信号；生成多个边沿检测信号，所述多个边沿检测信号分别与通过延迟所述内部时钟信号的边沿而获得的多个延迟边沿相对应；生成与所述输入时钟信号同步的单脉冲信号；将所述单脉冲信号与所述多个边沿检测信号同步地锁存，以生成多个采样信号；以及对所述多个采样信号中的激活的采样信号的数目进行计数，并且基于激活的采样信号的计数数目来生成计数值。
根据本发明构思的又一方面，一种方法包括：根据输入时钟信号生成多个边沿检测信号，其中，每个所述边沿检测信号均在相对于与所述输入时钟信号同步的内部时钟信号中的边沿延迟的相应的时间点，检测所述内部时钟信号中的边沿；对在与所述输入时钟信号的周期成比例的预定时间间隔内呈现跳变的所述多个边沿检测信号的数目进行计数；以及根据计数的结果估计所述输入时钟信号中的抖动。
附图说明
从以下结合附图的详细描述中将更清楚地理解本发明构思的实施例。
图1是时钟抖动测量电路的框图的示例实施例。
图2是根据示例实施例的图1的输入时钟信号和单脉冲信号的时序图。
图3是示出了图1的边沿延迟链的示例实施例的框图。
图4是根据示例实施例的从图3的边沿延迟链输出的边沿检测信号的时序图。
图5是示出了包括在图3的边沿延迟链中的边沿延迟单元的示例实施例的框图。
图6A和图6B是示出了图5的边沿检测器的示例实施例的框图。
图7是示出了图1的锁存块的示例实施例的框图。
图8是根据示例实施例的作为锁存块的输出信号的采样信号的时序图。
图9是示出了图1的内部信号发生器的示例实施例的框图。
图10是示出了图1的锁存块的另一示例实施例的框图。
图11A和图11B是示出了根据示例实施例的图9的内部信号发生器的输出信号的时序图。
图12是示出了图1的内部信号发生器的另一示例实施例的框图。
图13是示出了根据示例实施例的图12的内部信号发生器的输出信号的时序图。
图14A和图14B是示出了图1的抖动估计器的示例实施例的框图。
图15A和15B是示出了均包括时钟抖动测量电路的半导体装置的示例实施例的框图。
图16是示出了时钟抖动测量方法的示例实施例的流程图。
图17和图18是示出了时钟抖动测量方法的示例实施例的流程图。
具体实施方式
图1是时钟抖动测量电路100的示例实施例的框图，图2是根据示例实施例的图1的输入时钟信号CK_IN和单脉冲信号SP的时序图。图1的时钟抖动测量电路100可以通过半导体工艺制造并且可以包括在半导体装置中。如图1所示，时钟抖动测量电路100可以接收输入时钟信号CK_IN并且可以测量输入时钟信号CK_IN的抖动以生成抖动输出信号J_OUT。
参照图2，输入时钟信号CK_IN可以被生成为具有理想的周期“T”，但是包括在接收输入时钟信号CK_IN的功能块中的电路(例如，逻辑电路)可能经历由各种因素引起的输入时钟信号CK_IN的周期与其理想值“T”的偏差。包括在半导体装置中的功能块可以包括用于驱动半导体装置的一个或更多个电路。如图2所示，当输入时钟信号CK_IN在上升沿被触发时，输入时钟信号CK_IN的抖动呈现为后续上升沿彼此交叠的区域。输入时钟信号CK_IN的抖动会限制与输入时钟信号CK_IN同步操作的功能块的性能。例如，接收输入时钟信号CK_IN的功能块的关键路径的延迟时间会小于比周期“T”短的“T_min”。
输入时钟信号CK_IN的抖动会由于各种原因而变化。例如，输入时钟信号CK_IN会由于工艺、电压和温度(PVT)的变化而变化。也就是说，尽管以相同方式设计和制造电路，但是由于半导体制造工艺的偏差而在裸芯片中会发生不同的输入时钟信号CK_IN的抖动，即使在同一裸芯片中也会发生不同的输入时钟信号CK_IN的抖动，并且输入时钟信号CK_IN的抖动会由于数字电路的温度和/或施加到数字电路的电压而增大或减小。在设计集成电路时，考虑到输入时钟信号CK_IN的抖动的变化，设计者可以为输入时钟信号CK_IN设置高裕度，因此集成电路的性能会进一步受到限制。
如下所述，时钟抖动测量电路100可以使用输入时钟信号CK_IN的单向边沿(例如，上升沿或下降沿)，因此可以精确地测量输入时钟信号CK_IN的周期，并且可以提供高精度的抖动测量。由于精确测量的输入时钟信号CK_IN的抖动和/或周期，可以提高或优化功能块的性能以及包括功能块的数字电路的性能。另外，如下所述，时钟抖动测量电路100可以不包括诸如放大器的模拟电路，因此可以通过数字合成来实现，由此时钟抖动测量电路100可以用包括在标准单元库中的标准单元来实现。结果，时钟抖动测量电路100易于与数字电路的其他功能块一起实现，并且可以广泛地应用于各种应用。另外，时钟抖动测量电路100对由下述的结构特征引起的PVT的变化不灵敏，因此，在不对PVT的变化进行补偿的情况下，输入时钟信号CK_IN的抖动被精确地测量。
参照图1，时钟抖动测量电路100可以包括内部信号发生器110、边沿延迟链120、锁存块130、计数子电路140和抖动估计器150。内部信号发生器110可以接收输入时钟信号CK_IN以生成内部时钟信号CK_INT和单脉冲信号SP。由内部信号发生器110生成的内部时钟信号CK_INT和单脉冲信号SP可以与输入时钟信号CK_IN同步。例如，内部时钟信号CK_INT可以通过对输入时钟信号CK_IN的频率进行分频来获得，并且单脉冲信号SP可以与输入时钟信号CK_IN的边沿同步地被激活或去激活。例如，如图2所示，为了测量输入时钟信号CK_IN的周期，内部信号发生器110可以生成具有与输入时钟信号CK_IN的周期相同的有效脉宽的单脉冲信号SP。
边沿延迟链120可以从内部信号发生器110接收内部时钟信号CK_INT以生成多个边沿检测信号E_DET。多个边沿检测信号E_DET可以与通过内部时钟信号CK_INT的边沿的多个延迟获得的多个延迟边沿相对应，并且可以具有特定的有效脉宽。边沿延迟链120可以包括彼此串联连接的多个边沿延迟单元，内部时钟信号CK_INT可以被输入到多个边沿延迟单元中的第一边沿延迟单元。多个边沿检测信号E_DET可以分别从多个边沿延迟单元输出。在下文中，为了便于描述，将主要描述用于延迟内部时钟信号CK_INT的上升沿的边沿延迟链120的示例，但是可以理解，边沿延迟链120可以延迟内部时钟信号CK_INT的下降沿。下面将参照图3来描述边沿延迟链120的示例。
锁存块130可以从边沿延迟链120接收多个边沿检测信号E_DET，从内部信号发生器110接收单脉冲信号SP，并且生成多个采样信号SA。锁存块130可以包括多个锁存电路，并且该多个锁存电路可以将单脉冲信号SP与各个边沿检测信号E_DET同步地锁存。也就是说，多个锁存电路中的每一个可以将单脉冲信号SP与由此接收的多个边沿检测信号E_DET中的一个同步地锁存，因此可以将激活的信号或去激活的信号输出为采样信号SA中的一个。结果，包括在边沿延迟链120中的边沿延迟单元的数目、包括在锁存块130中的锁存电路的数目、包括在边沿检测信号E_DET中的信号的数目以及包括在采样信号SA中的信号的数目可以是相同的。下面将参考图7和图10来描述锁存块130的细节。
计数子电路140可以从锁存块130接收多个采样信号SA以输出计数信号CNT。计数子电路140可以对多个采样信号SA中的激活的采样信号的数目进行计数，以输出表示多个采样信号SA中的激活的采样信号的数目的计数信号CNT。例如，包括在边沿延迟链120中的边沿延迟单元的数目可以是2N个(其中N是大于1的整数)，因此，多个采样信号SA可以包括2N个信号。计数子电路140可以对2N个采样信号SA中的激活的采样信号进行计数以生成N位的计数信号CNT。由于与输入时钟信号CK_IN同步的单脉冲信号SP，由从计数子电路140输出的计数信号CNT表示的值可以与单脉冲信号SP的有效脉宽成比例，并且可以与输入时钟信号CK_IN的周期成比例。也就是说，可以根据计数信号CNT来测量输入时钟信号CK_IN的周期。
抖动估计器150可以从计数子电路140接收计数信号CNT，并且可以基于计数信号CNT来估计输入时钟信号CK_IN的抖动，从而生成抖动输出信号J_OUT。在一些实施例中，抖动估计器150可以基于包括在边沿延迟链120中的边沿延迟单元的数目和计数信号CNT来估计输入时钟信号CK_IN的抖动。例如，如果单脉冲信号SP具有与内部时钟信号CK_INT的周期(例如，图4的T_I)匹配的有效脉宽，则计数信号CNT可以具有与包括在边沿延迟链120中的边沿延迟单元的数目相匹配的值。通过使用计数信号CNT，抖动估计器150可以估计输入时钟信号CK_IN的抖动，以生成包括关于抖动的信息的抖动输出信号J_OUT。下面将参照图14A和图14B来描述抖动估计器150的示例，下面将参照图4和图8的时序图来描述时钟抖动测量电路100的内部信号。在一些实施例中，抖动估计器150可以设置在时钟抖动测量电路100的外部，并且时钟抖动测量电路100可以将计数信号CNT输出到时钟抖动测量电路100的外部。
图3是示出了图1的边沿延迟链120的示例实施例的框图，图4是根据示例实施例的从图3的边沿延迟链120'输出的边沿检测信号E_DET的时序图。如以上参照图1所描述的，图3的边沿延迟链120'可以从图1的内部信号发生器110接收内部时钟信号CK_INT，以向图1的锁存块130提供边沿检测信号E_DET。
参照图3，边沿延迟链120'可以包括彼此串联连接的多个(“M”个)边沿延迟单元121_1至121_M(其中M是大于等于2的整数)。M个边沿延迟单元121_1至121_M中的第一边沿延迟单元121_1可以接收内部时钟信号CK_INT，并且M个边沿延迟单元121_1至121_M可以输出M个边沿检测信号E_DET[1]至E_DET[M]。在一些实施例中，M个边沿延迟单元121_1至121_M中的每一个可以将由此生成的边沿检测信号传递到其后的边沿延迟单元，并且在一些实施例中，M个边沿延迟单元121_1至121_M中的每一个可以将通过延迟由此生成的边沿检测信号而获得的信号传递到其后的边沿延迟单元。因此，如图4所示，边沿检测信号E_DET可以包括M个信号，每个信号在与其他信号不同的时间处具有或表现出边沿或跳变。在一些实施例中，M个边沿延迟单元121_1至121_M可以具有彼此相同的结构，并且在其他实施例中，M个边沿延迟单元121_1至121_M中的两个以上的边沿延迟单元可以具有彼此不同的结构。
参照图4，作为M个边沿延迟单元121_1至121_M的最后一个边沿延迟单元121_M的输出的边沿检测信号E_DET[M]可以具有从内部时钟信号CK_INT的边沿延迟了“D_TOT”的边沿。也就是说，图3的M个边沿延迟单元121_1至121_M的总延迟时间可以是“D_TOT”。如图4所示，如果“D_TOT”大于“T_I”，则在内部时钟信号CK_INT的周期“T_I”中出现的M个边沿检测信号E_DET[1]至E_DET[M]的上升沿的数目可以是M个，并且可以是恒定的，即使当M个边沿延迟单元121_1至121_M中的每一个边沿延迟单元的延迟时间改变或由于噪声而出现PVT的变化时，上升沿的数目也可以保持为M个。基于这样的特性，通过对在时间间隔“Δt”期间出现的M个边沿延迟单元121_1至121_M的上升沿的数目进行计数，可以测量比内部时钟信号CK_INT的周期“T_I”短或长的时间间隔“Δt”的长度。以这种方式，用于将时间间隔转换成数字值的电路可以称为时间数字转换器(TDC)，如图3和图4所示的通过使用具有不同延迟的边沿检测信号来将时间间隔转换成数字值的电路可以称为随机TDC。
图3中所示的M个边沿延迟单元121_1至121_M中的每一个可以检测输入信号的边沿以生成边沿检测信号，并且可以向后续的边沿延迟单元提供边沿检测信号或通过延迟边沿检测信号而获得的信号。以这种方式，在没有损失的情况下，可以通过延迟内部时钟信号CK_INT的边沿而不是内部时钟信号CK_INT来生成边沿检测信号E_DET。例如，当内部时钟信号CK_INT被延迟单元延迟时，在通过延迟获得的时钟信号的上升时间与下降时间之间存在失配，并且在延迟单元的上升沿响应特性与下降沿响应之间存在失配，因此，由于上升时间与下降时间之间的失配、占空比以及上升沿响应特性与下降沿响应特性之间的失配，通过延迟获得的多个时钟信号具有误差或者不能正常生成。通过延迟内部时钟信号CK_INT的边沿，解决了这些问题，并且随着边沿延迟链120'的长度(即包括在边沿延迟链120'中的边沿延迟单元121_1至121_M的数量)增加，包括在图4中的内部时钟信号CK_INT的周期“T_I”中的边沿的数目(即，M)可以增加，由此更多地提高了抖动测量的精度(或分辨率)。下面将参照图5、图6A和图6B来描述边沿延迟单元的示例。
图5是示出了包括在图3的边沿延迟链120'中的边沿延迟单元121的示例实施例的框图。如以上参照图3所描述的，图5的边沿延迟单元121可以检测输入信号IN的边沿以生成边沿检测信号E_DET[i]，并且可以输出边沿检测信号E_DET[i]或者通过延迟边沿检测信号E_DET[i]而获得的输出信号OUT。图5示出了生成输出信号OUT的边沿延迟单元的示例，该输出信号OUT是通过延迟边沿检测信号E_DET[i]而获得的。
参照图5，边沿延迟单元121可以包括边沿检测器32和延迟单元34。边沿检测器32可以检测输入信号的边沿(例如，上升沿或下降沿)以生成具有特定的有效脉宽的边沿检测信号E_DET[i]。由于检测到的边沿，边沿检测信号E_DET[i]的有效脉冲被生成的时间会由于检测到的边沿而被延迟。
延迟单元34可以延迟边沿检测信号E_DET[i]以生成输出信号OUT。延迟单元34可以以各种方式实现，并且例如可以包括反相器，或者串联连接的两个以上的反相器。再参照图4，为了使延迟时间D_TOT比内部时钟信号CK_INT的周期T_I长，可以基于从输入信号IN的边沿到边沿检测信号E_DET[i]的延迟以及包括在边沿延迟链(例如，图3的边沿延迟链120')中的边沿延迟单元的数目M来确定是否提供延迟单元34以及延迟单元34的延迟。
图6A和图6B是示出了图5的边沿检测器32的示例实施例的框图。详细地说，图6A和图6B示出了用于检测输入信号IN的上升沿的示例性边沿检测器32a和33b，并且可以理解，示例实施例不限于边沿检测器32a和33b。
参照图6A，边沿检测器32a可以包括反相器32_1和与门32_2。因此，如果所有输入信号IN和反相器32_1的输出信号都具有逻辑高电平，则边沿检测信号E_DET[i]可以具有逻辑高电平。结果，在图6A中，边沿检测信号E_DET[i]的有效脉宽可以对应于反相器32_1的延迟时间。
参照图6B，边沿检测器32b可以包括触发器32_3。如图6B所示，逻辑高电平H可以被施加到触发器32_3的数据输入端子D，并且输入信号可以被施加到触发器32_3的时钟输入端子。另外，触发器32_3的数据输出端子Q可以连接到复位输入端子R。因此，如果触发器32_3是正边沿触发器，则可以响应于输入信号IN的上升沿而生成具有特定的有效脉宽的边沿检测信号E_DET[i]。结果，在图6B中，边沿检测信号E_DET[i]的有效脉宽可以基于从复位输入端子到数据输出端子Q的延迟时间来确定。
图7是示出了图1的锁存块130的示例实施例的框图，图8是根据示例实施例的作为锁存块130的输出信号的采样信号SA的时序图。如以上参照图1所描述的，图7的锁存块130a可以从边沿延迟链120接收多个边沿检测信号E_DET，并且可以从内部信号发生器110接收单脉冲信号SP，从而输出多个采样信号SA。在下文中，将参照图1描述图7和图8的实施例。
参照图7，锁存块130a可以包括M个锁存电路131_1至131_M。M个锁存电路131_1至131_M可以分别从图3的边沿延迟链120接收M个边沿检测信号E_DET[1]至E_DET[M]，并且可以共同地从图1的内部信号发生器110接收单脉冲信号SP，以分别输出M个采样信号SA[1]至SA[M]。例如，第一锁存电路131_1可以接收第一边沿检测信号E_DET[1]和单脉冲信号SP，并且可以将单脉冲信号SP与第一边沿检测信号E_DET[1]同步地锁存，以输出第一采样信号SA[1]。
在一些实施例中，M个锁存电路131_1至131_M均可以是D触发器。例如，单脉冲信号SP可以被施加到D触发器的数据输入端子，D触发器的时钟输入端子可以分别接收M个边沿检测信号E_DET[1]至E_DET[M]，并且数据输出端子可以分别输出M个采样信号SA[1]至SA[M]。
参照图8，单脉冲信号SP可以在时间间隔“Δt”期间被激活，接收M个边沿检测信号E_DET[1]至E_DET[M]中的在时间间隔“Δt”期间具有上升沿的边沿检测信号的锁存电路可以输出激活的采样信号。例如，如图8所示，一个或更多个采样信号(例如，采样信号SA[i])可以基于在时间间隔“Δt”期间具有上升沿的边沿检测信号E_DET[i]而被激活(即，从L电平转变到H电平)，而一个或更多个其他采样信号(例如采样信号SA[j])可以基于在时间间隔“Δt”期间不具有上升沿的边沿检测信号E_DET[j]而保持在非激活状态(即，保持在L电平)。单脉冲信号SP可以被激活，然后图1的计数子电路140可以对采样信号SA[1]至SA[M]中的激活信号(即，具有H电平的信号)的数目进行计数，以输出具有值“C”的计数信号CNT，该值“C”表示在时间t01被激活的采样信号的数目。这里，“C”可以与时间间隔“Δt”成比例。如以上参照图4所描述的，由于包括在边沿延迟链120中的边沿延迟单元的数目“M”对应于内部时钟信号CK_INT的周期“T_I”，所以如下式(1)所示，可以根据值“C”来计算时间间隔“Δt”：
Δt＝T_I*C/M(1)
图9是示出了图1的内部信号发生器110的示例实施例的框图。如以上参照图1所描述的，图9的内部信号发生器110a可以接收输入时钟信号CK_IN以生成与输入时钟信号CK_IN同步的单脉冲信号SP和内部时钟信号CK_INT。参照图9，内部信号发生器110a可以包括分频器112a、周期信号发生器114a和复位信号发生器116a。
分频器112a可以对输入时钟信号CK_IN的频率进行分频以生成内部时钟信号CK_INT。在一些实施例中，分频器112a可以将输入时钟信号CK_IN的频率除以2以生成周期为输入时钟信号CK_IN的周期的两倍的内部时钟信号CK_INT。例如，为了将输入时钟信号CK_IN的频率除以2，分频器112a可以包括接收输入时钟信号CK_IN的触发器并且具有连接到反相器的数据输入和数据输出。另外，为了将输入时钟信号CK_IN的频率除以4，分频器112a可以包括接收输入时钟信号CK_IN并且彼此串联连接的两个触发器，并且可以包括将第一触发器的数据输入连接到第二触发器的数据输出的反相器。另外，可以理解，分频器112a可以以不同方式实现。
在一些实施例中，内部时钟信号CK_INT的频率可以与输入时钟信号CK_IN的频率相同，并且分频器112a可以用作时钟缓冲器。分频器112a的分频比可以基于输入时钟信号CK_IN的频率来确定。例如，如果输入时钟信号CK_IN具有相对高的频率，例如，如果输入时钟信号CK_IN的周期小于或类似于包括在边沿延迟链120中的边沿延迟单元的延迟时间，则分频器112a可以具有高分频比，使得输入到边沿延迟链120的内部时钟信号CK_INT的周期大于包括在边沿延迟链120中的边沿延迟单元的延迟时间。由分频器112a生成的内部时钟信号CK_INT可以与输入时钟信号CK_IN同步。也就是说，内部时钟信号CK_INT的上升沿与输入时钟信号CK_IN的上升沿之间的时间间隔可以是恒定的。
周期信号发生器114a可以生成具有与输入时钟信号CK_IN的周期成比例的有效脉宽的单脉冲信号SP。在一些实施例中，单脉冲信号SP可以具有周期性激活的脉冲。在一些实施例中，周期信号发生器114a可以生成具有与输入时钟信号CK_IN的周期相匹配的有效脉宽的单脉冲信号SP。在一些实施例中，周期信号发生器114a可以生成具有与输入时钟信号CK_IN的周期的两倍相匹配的有效脉宽的单脉冲信号SP。例如，周期信号发生器114a可以包括接收输入时钟信号CK_IN的反转触发器(toggle flip-flop)。如上所述，单脉冲信号SP的有效脉宽可以与由计数信号CNT表示的值成比例，因此，可以基于由计数信号CNT表示的值来计算单脉冲信号SP的有效脉宽。
由周期信号发生器114a生成的单脉冲信号SP可以与输入时钟信号CK_IN同步。也就是说，单脉冲信号SP的上升沿与输入时钟信号CK_IN的上升沿之间的时间间隔可以是恒定的，并且单脉冲信号SP的下降沿与输入时钟信号CK_IN的上升沿之间的时间间隔可以是恒定的。单脉冲信号SP以及内部时钟信号CK_INT可以与输入时钟信号CK_IN同步，因此可以在不使用单独的参考信号(例如，参考时钟信号)的情况下测量输入时钟信号CK_IN的抖动。因此，图1的时钟抖动测量电路100可以容易地实现，因此可以应用于各种应用和电路。
复位信号发生器116a可以生成周期性地激活和去激活的复位信号RST。可以测量单脉冲信号SP的有效脉宽，并且复位信号RST可以被激活然后被去激活，以基于输入时钟信号CK_IN的周期来测量单脉冲信号SP的有效脉宽。例如，复位信号发生器116a可以用接收输入时钟信号CK_IN的计数器来实现，或者可以用状态机来实现。如图9所示，周期信号发生器114a可以接收复位信号RST，并且可以响应于复位信号RST而生成具有有效脉冲的单脉冲信号SP。另外，图1的锁存块130和计数子电路140可以接收复位信号RST，并且可以响应于复位信号RST而执行测量单脉冲信号SP的有效脉宽的操作。图9示出了复位信号发生器116a接收输入时钟信号CK_IN以生成与输入时钟信号CK_IN同步的复位信号RST的示例，但是本实施例不限于此。在其他实施例中，复位信号发生器116a可以接收内部时钟信号CK_INT以生成与内部时钟信号CK_INT同步的复位信号RST。
图10是示出了图1的锁存块130的另一示例实施例的框图。与图7的锁存块130a相比，图10的锁存块130b可以接收复位信号RST。
参照图10，图10的锁存块130b可以包括M个触发器133_1至133_M和M个或门134_1至134_M。一对或门和触发器(其中，或门的输出端子连接到触发器的数据输入端子D)可以称为一个锁存电路。M个触发器133_1至133_M可以分别接收M个边沿检测信号E_DET[1]至E_DET[M]，共同接收复位信号RST，并且分别输出M个采样信号SA[1]至SA[M]。
M个或门134_1至134_M可以共同接收单脉冲信号SP，分别接收M个采样信号SA[1]至SA[M]，并且分别向M个触发器133_1至133_M提供其输出信号。例如，第一或门134_1可以包括接收单脉冲信号SP的第一输入端子和连接到第一触发器133_1的数据输出端子Q的第二输入端子，并且可以包括连接到第一触发器133_1的数据输入端子D的输出端子。因此，第一触发器133_1可以响应于激活的单脉冲信号SP和第一边沿检测信号E_DET[1]，通过数据输出端子Q输出激活的第一采样信号SA[1]。随后，即使当单脉冲信号SP被去激活时，数据输入端子D也可以根据激活的第一采样信号SAP[1]而保持激活状态(即，逻辑高状态)，因此第一采样信号SA[1]可以保持激活状态。可以完成计数操作，并且当复位信号RST被激活时(例如，通过图9的复位信号发生器116a)，第一采样信号SA[1]可以转变到非激活状态，即逻辑低状态。
图11A和图11B是示出了根据示例实施例的图9的内部信号发生器110a的输出信号的时序图。详细地说，图11A示出了周期信号发生器114a生成具有与输入时钟信号CK_IN的周期相匹配的有效脉宽Δt1和Δt2的单脉冲信号SP的示例，图11B示出了周期信号发生器114a生成具有与输入时钟信号CK_IN的周期的两倍相匹配的有效脉宽Δt1'和Δt2'的单脉冲信号SP的示例。图11A和图11B示出了内部时钟信号CK_INT的上升沿与输入时钟信号CK_IN的上升沿同时出现的示例，但是本实施例不限于此。在下文中，将参照图9描述图11A和图11B。
参照图11A，复位信号RST可以在时间t11时被激活，并且在时间t12时，复位信号RST可以被去激活。响应于复位信号RST的有效脉冲，在时间t13附近，周期信号发生器114a可以生成具有与输入时钟信号CK_IN的周期相对应的有效脉宽Δt1的单脉冲信号SP，并且采样信号SA可以被设置成非激活状态(即，L电平)。
一些采样信号SA可以根据边沿检测信号E_DET中的在单脉冲信号SP的有效脉宽Δt1期间具有上升沿的边沿检测信号而被激活(即从L电平转变到H电平)。图1的计数子电路140可以对采样信号SA中的激活的采样信号的数目进行计数，以在时间t15时输出具有值“C1”的计数信号CNT。
为了再次测量输入时钟信号CK_IN的周期，复位信号RST可以在时间t21时被激活，并且在时间t22时，复位信号RST可以被去激活。在时间t22时，采样信号SA[i]可以响应于激活的复位信号RST而被去激活(即，转变到L电平)。随后，类似于以上描述，可以在时间t25时输出具有与单脉冲信号SP的有效脉宽Δt2相对应的值“C2”的计数信号CNT。
参照图11B，周期信号发生器114a可以生成具有与输入时钟信号CK_IN的周期的两倍相匹配的有效脉宽Δt1'和Δt2'的单脉冲信号SP。与图11A所示的示例相比，因为图11B所示的单脉冲信号SP的有效脉宽增大，所以采样信号SA中的激活的采样信号的数目可以多于图11A的示例。另外，表示采样信号SA中的激活的采样信号的数目的计数信号CNT的值可以在比图11A的示例更多地延迟的时间时输出。
图12是示出了图1的内部信号发生器110的另一示例实施例的框图，而图13是示出了根据示例实施例的图12的内部信号发生器110b的输出信号的时序图。参照图12，内部信号发生器110b可以包括分频器112b、占空信号发生器114b和复位信号发生器116b。在描述图12的元件时，可以省略与以上参照图9给出的描述重复的描述。
在一些实施例中，图1的时钟抖动测量电路100除了用于时钟抖动测量以外，还可以用于测量时钟占空比，如时钟占空比传感器。也就是说，为了测量输入时钟信号CK_IN的占空比，内部信号发生器110b可以生成具有与输入时钟信号CK_IN的正脉宽或负脉宽相对应的有效脉宽的单脉冲信号SP'。如以上参照图4所描述的，在输入时钟信号CK_IN的周期期间生成的边沿检测信号E_DET的上升沿的数目(例如，M)可以是基本恒定的，因此可以通过测量输入时钟信号CK_IN的正脉宽或负脉宽，即通过对在输入时钟信号CK_IN的正脉宽或负脉宽期间生成的边沿检测信号E_DET的上升沿的数目进行计数，来测量输入时钟信号CK_IN的占空比。
参照图13，复位信号RST可以在时间t31时被激活，并且在时间t32时，复位信号RST可以被去激活。响应于复位信号RST的有效脉冲，占空信号发生器114b可以在时间t33附近生成具有与输入时钟信号CK_IN的正脉宽或负脉宽相对应的有效脉宽Δt1”的单脉冲信号SP'，并且在时间t33时，采样信号SA可以被设置成非激活状态(即，L电平)。
一些采样信号SA可以根据边沿检测信号E_DET中的在单脉冲信号SP'的有效脉宽Δt1'期间具有上升沿的边沿检测信号而被激活(即，从L电平转变到H电平)。可以在时间t35时输出具有表示采样信号SA中的激活的采样信号的数目的值“C1'”的计数信号CNT。类似地，测量单脉冲信号SP'的有效脉宽Δt2”的操作可以在时间t41至时间t45执行，并且在时间t45时，可以输出具有值“C2'”的计数信号CNT。
图14A和图14B是示出了图1的抖动估计器150的示例实施例的框图。如以上参照图1所描述的，图14A的抖动估计器150a和图14B的抖动估计器150b可以基于计数信号CNT生成包括抖动信息的抖动输出信号J_OUT。在下文中，将参照图1描述图14A和图14B。
参照图14A，抖动估计器150a可以包括存储由计数信号CNT表示的多个值的平均值的寄存器151。如以上参照图4所描述的，边沿延迟单元的数目“M”可以与内部时钟信号CK_INT的周期T_1相对应，如果内部时钟信号CK_INT的周期T_1的变化很大，即，如果输入时钟信号CK_IN的抖动很高，则可以考虑内部时钟信号CK_INT的平均周期以获得高可靠性。为此，抖动估计器150a可以包括存储与单脉冲信号SP的多个脉冲相对应的计数信号CNT的多个值的平均值的寄存器151，并且计数信号CNT和表示存储在寄存器151中的平均值的信号AVG均可以被输出为抖动输出信号J_OUT。在一些实施例中，不同于图14A所示出的，抖动估计器150a可以将表示与平均值相对应的计数信号CNT的值的比例的信号输出为抖动输出信号J_OUT，而不是将表示存储在寄存器151中的平均值的信号AVG输出为抖动输出信号J_OUT。在一些实施例中，计数信号CNT的多个值的平均值可以根据在预定间隔期间获得的值来计算，并且可以基于加权和而被计算为移动平均值。
参照图14B，抖动估计器150b可以提取计数信号CNT的多个值中的最大值和最小值，并且可以计算最大值与最小值之间的差。如图14B中所示出的，抖动估计器150b可以包括第一比较器152和第二比较器154、第一寄存器153和第二寄存器155以及减法器156。
第一寄存器153可以存储计数信号CNT的多个值中的最大值。为此，第一比较器152可以接收计数信号CNT和第一寄存器153的输出信号MAX，并且可以将计数信号CNT的值与输出信号MAX的值进行比较。如果计数信号CNT的值大于第一寄存器153的输出信号MAX的值，则可以根据第一比较器152的激活的输出信号将计数信号CNT的值存储在第一寄存器153中。另一方面，如果计数信号CNT的值不大于第一寄存器153的输出信号MAX的值，则可以根据第一比较器152的去激活的输出信号来保持存储在第一寄存器153中的值。
类似地，第二寄存器155可以存储计数信号CNT的多个值中的最小值。为此，第二比较器154可以接收计数信号CNT和第二寄存器155的输出信号MIN，并且可以将计数信号CNT的值与输出信号MIN的值进行比较。如果计数信号CNT的值小于第二寄存器155的输出信号MIN的值，则可以根据第二比较器154的激活的输出信号将计数信号CNT的值存储在第二寄存器155中。另一方面，如果计数信号CNT的值不小于第二寄存器155的输出信号MIN的值，则可以根据第二比较器154的去激活的输出信号来保持存储在第二寄存器155中的值。
可以从在预定间隔期间获得的计数信号CNT的多个值中提取最大值和最小值。例如，第一寄存器153和第二寄存器155可以在经过预定时间(例如，几毫秒(ms)到几秒(sec))之后被复位，并且响应于该复位，第一寄存器153可以被设置为零，第二寄存器155可以被设置为可存储的值的上限。
减法器156可以接收第一寄存器153的输出信号MAX和第二寄存器155的输出信号MIN，以生成对应于最大值与最小值之间的差的抖动输出信号J_OUT。在一些实施例中，可以省略减法器156，抖动估计器150b也可以输出第一寄存器153的输出信号MAX和第二寄存器155的输出信号MIN。
图15A和图15B是示出了均包括时钟抖动测量电路的半导体装置300和400的示例实施例的框图。如上所述，根据示例实施例的时钟抖动测量电路可以不包括诸如放大器的模拟元件，因此可以数字合成。因此，时钟抖动测量电路易于模块化并且易于在包括数字电路的半导体装置中实现。半导体装置可以基于由时钟抖动测量电路测量的时钟抖动来调整操作参数，以优化包括在半导体装置中的电路(例如，图15A的功能块350和图15B的功能块450)的性能。在下文中，在描述图15A和图15B时省略重复的描述。
在一些实施例中，如图15A所示出的，时钟抖动测量电路370可以设置在功能块350的外部，但是不限于此。在一些实施例中，如图15B所示出的，时钟抖动测量电路452可以设置在功能块450中。例如，图15A的半导体装置300和图15B的半导体装置400可以均是包括如应用处理器(AP)、中央处理单元(CPU)、图形处理单元(GPU)等的内核的处理器，可以是包括闪速存储器、动态随机存取存储器(DRAM)等的存储装置，或者可以是包括处理器、信息提供者(IP)、存储器等的单片系统(SoC)。
参照图15A，半导体装置300可以包括电源管理单元(PMU)310、时钟发生器330、功能块350、时钟抖动测量电路370和性能控制电路390。PMU 310可以从半导体装置300的外部接收外部电力PWR_EXT以向功能块350提供电力PWR。PMU 310可以从性能控制电路390接收第一控制信号CTRL1，并且响应于该第一控制信号CTRL1，PMU 310可以调整提供给功能块350的电力PWR。例如，响应于第一控制信号CTRL1，PMU 310可以增大或减小提供给功能块350的电压，或者可以切断电压的供应。
时钟发生器330可以从半导体装置300的外部接收外部时钟信号CK_EXT以生成输入时钟信号CK_IN，并且可以将输入时钟信号CK_IN供应给功能块350。例如，时钟发生器330可以包括锁相环(PLL)。时钟发生器330可以从性能控制电路390接收第二控制信号CTRL2，并且响应于第二控制信号CTRL2，时钟发生器330可以调整供应给功能块350的输入时钟信号CK_IN。例如，响应于第二控制信号CTRL2，时钟发生器330可以增大或减小供应给功能块350的输入时钟信号CK_IN的频率，或者可以切断输入时钟信号CK_IN的供应。
功能块350可以包括与输入时钟信号CK_IN同步操作的电路。例如，功能块350可以是用于执行指令的处理器，或者可以是被设计成执行特定功能的逻辑电路。功能块350的性能可以基于从PMU 310供应的电力PWR和从时钟发生器330接收的输入时钟信号CK_IN来确定。例如，当具有相对高的电压的电力PWR和高频率的输入时钟信号CK_IN被供应给功能块350时，功能块350可以具有高性能。
在一些实施例中，功能块350可以包括与输入时钟信号CK_IN同步操作的一个或更多个电路。例如，如果半导体装置300是存储装置，则功能块350可以包括用于执行写入操作或读取操作的外围电路(例如，地址缓冲器、解码器、命令解码器等)。
时钟抖动测量电路370可以接收输入时钟信号CK_IN并且可以测量输入时钟信号CK_IN的抖动以输出抖动输出信号J_OUT。例如，时钟抖动测量电路370可以将图14A所示出的和图14B所示出的计数信号CNT和与输入时钟信号CK_IN的平均周期相对应的信号AVG输出为抖动输出信号J_OUT，时钟抖动测量电路370可以输出与在预定时段期间输入时钟信号CK_IN的周期的最大值与最小值之间的差相对应的信号，或者可以输出对应于最大值的信号和对应于最小值的信号。
性能控制电路390可基于从时钟抖动测量电路370接收到的抖动输出信号J_OUT来确定输入时钟信号CK_IN的抖动。在一些实施例中，性能控制电路390可以先验地“知道”包括在时钟抖动测量电路中的边沿延迟单元的数目(例如图3中的“M”)，因此可以基于由抖动输出信号J_OUT表示的值来确定输入时钟信号CK_IN的抖动。在一些实施例中，在时钟抖动测量电路370将与输入时钟信号CK_IN的周期相对应的计数信号CNT输出为抖动输出信号J_OUT的情况下，性能控制电路390可以从抖动输出信号J_OUT的多个值中提取最大值和最小值。
性能控制电路390可以基于所确定的输入时钟信号CK_IN的抖动来控制功能块350的性能。例如，当确定出输入时钟信号CK_IN的抖动大于参考值时，性能控制电路390可以通过使用第一控制信号CTRL1来控制PMU 310以降低供应给功能块350的电力PWR的电压，和/或可以通过使用第二控制信号CTRL2来控制时钟发生器330以降低供应给功能块350的输入时钟信号CK_IN的频率。另一方面，当确定出输入时钟信号的抖动CK_IN小于参考值时，性能控制电路390可以通过使用第一控制信号CTRL1来控制PMU 310以增加供应给功能块350的电力PWR的电压，和/或可以通过使用第二控制信号CTRL2来控制时钟发生器330以增大供应给功能块350的输入时钟信号CK_IN的频率。在一些实施例中，性能控制电路390可以包括查找表，并且可以基于所确定的输入时钟信号CK_IN的抖动和查找表，生成第一控制信号CTRL1和第二控制信号CTRL2。
参照图15B，半导体装置400可以包括PMU 410、时钟发生器430和功能块450，并且功能块450可以包括时钟抖动测量电路452和性能控制电路454。在一些实施例中，半导体装置400可以包括多个功能块，并且多个功能块中的一些功能块可以包括时钟抖动测量电路和性能控制电路，如图15B所示，由此可以基于所确定的输入时钟信号CK_IN的抖动来控制半导体装置400的性能。
在图15A和图15B中，示出了性能控制电路390和454中的每一个生成两个控制信号CTRL1和CTRL2的示例，但是本实施例不限于此。例如，性能控制电路390(454)可以仅生成用于控制PMU 310(410)和时钟发生器330(430)中的一者的控制信号。
图16是示出了时钟抖动测量方法的示例实施例的流程图。详细地说，图16示出了输出与时钟信号的周期相对应的计数信号的方法(S100)。例如，图16的时钟抖动测量方法(S100)可以包括操作S120、S140、S160和S180，并且可以由图1的时钟抖动测量电路100来执行。在下文中，将参照图1描述图16。
参照图16，在操作S120中，可以执行生成内部时钟信号CK_INT和多个边沿检测信号E_DET的操作。内部时钟信号CK_INT可以是与输入时钟信号CK_IN同步的信号，并且例如可以通过对输入时钟信号CK_IN的频率进行分频而生成。内部时钟信号CK_INT的频率可以等于或小于输入时钟信号CK_IN的频率。内部时钟信号CK_INT可以穿过包括在边沿延迟链120中的串联连接的多个边沿延迟单元，因此可以生成多个边沿检测信号E_DET。如以上参照图3所描述的，当串联连接的边沿延迟单元的数目是M时，不管PVT的变化或者由噪声引起的每个边沿延迟单元的延迟时间的变化如何，在内部时钟信号CK_INT的周期中出现的边沿检测信号E_DET的上升沿的数目都可以是M并且可以是恒定的。
在操作S140中，可以执行生成单脉冲信号SP的操作。单脉冲信号SP可以与输入时钟信号CK_IN同步，并且单脉冲信号SP的有效脉宽可以与输入时钟信号CK_IN的周期相对应。例如，单脉冲信号SP的有效脉宽可以与输入时钟信号CK_IN的周期相匹配，并且也可以与输入时钟信号CK_IN的周期成比例。因此，输入时钟信号CK_IN的周期可以通过测量单脉冲信号SP的有效脉宽来测量。
在操作S160中，可以执行生成采样信号SA的操作。锁存块130可以包括分别与边沿延迟链120的多个边沿延迟单元相对应的多个锁存电路，并且该多个锁存电路可以将单脉冲信号SP与边沿检测信号E_DET同步地锁存以生成采样信号SA。也就是说，接收在单脉冲信号SP的有效脉宽中具有上升沿的边沿检测信号的锁存电路可以输出激活的采样信号，接收在单脉冲信号SP的有效脉宽中不具有上升沿的边沿检测信号的锁存电路可以输出去激活的采样信号。
在操作S180中，可以执行对激活的采样信号的数目进行计数的操作。在操作S160中生成的采样信号SA中的激活的采样信号的数目可以与单脉冲信号SP的有效脉宽成比例，因此与单脉冲信号SP的有效脉宽(即，输入时钟信号CK_IN的周期)相对应的计数信号CNT可以通过对激活的采样信号的数目进行计数来生成。根据示例实施例，如图15A和图15B所示出的，可以在内部时钟信号CK_INT的多个连续周期期间与内部时钟信号CK_INT同步地执行操作(S170)。
图17和图18是示出了时钟抖动测量方法的示例实施例的流程图。详细地说，图17示出了基于在图16的方法(S100)中生成的计数信号来估计输入时钟信号的周期的方法，图18示出了基于在图16的方法(S100)中生成的计数信号来估计输入时钟信号的抖动的方法。在下文中，将参照图1描述图17和图18。
参照图17，在操作S100'中，可以执行输出计数信号CNT的操作。例如，如以上参照图16所描述的，多个边沿检测信号E_DET可以根据与输入时钟信号CK_IN同步的内部时钟信号CK_INT而生成，并且计数信号CNT可以根据激活的采样信号生成，该激活的采样信号通过根据多个边沿检测信号E_DET而将与输入时钟信号CK_IN同步的单脉冲信号SP的有效脉宽进行锁存而生成。
在操作S200中，可以执行基于计数信号CNT来估计输入时钟信号CK_IN的周期的操作。如上所述，在内部时钟信号CK_INT的周期期间的多个边沿检测信号E_DET中的一个或更多个边沿检测信号中会出现与边沿延迟单元的数目相对应的边沿，并且当单脉冲信号SP的有效脉宽与输入时钟信号CK_IN的周期相对应时，可以基于由计数信号CNT表示的边沿的数目来估计输入时钟信号CK_IN的周期。输入时钟信号CK_IN的抖动可以基于估计的周期与预定周期之间的差来估计。
参照图18，在操作S100”中，可以执行输出计数信号CNT的操作。例如，如以上参照图16所描述，多个边沿检测信号E_DET可以根据与输入时钟信号CK_IN同步的内部时钟信号CK_INT而生成，计数信号CNT可以根据激活的采样信号而生成，该激活的采样信号通过根据多个边沿检测信号E_DET而将与输入时钟信号CK_IN同步的单脉冲信号SP的有效脉宽进行锁存而生成。
在操作S320中，可以执行对多个计数值中的最大值和最小值进行更新的操作。为了测量输入时钟信号CK_IN的抖动，可以多次测量输入时钟信号CK_IN的周期，并且在这样的测量间隔期间，可以通过对由在操作S100”中输出的计数信号CNT所表示的计数值中的最大值和最小值进行更新来提取当测量间隔结束时的最大值和最小值。
在操作S340中，可以执行确定测量间隔是否结束的操作。例如，为了多次测量输入时钟信号CK_IN的周期，可以预先设置通过测量输入时钟信号CK_IN的周期而获得的值的数目，或者可以预先设置测量输入时钟信号CK_IN的周期的间隔。当通过测量输入时钟信号CK_IN的周期而获得的值的数目未达到预定数目或者测量输入时钟信号CK_IN的周期的间隔未结束时，可以在操作S100”中执行输出计数信号CNT的操作。另一方面，当通过测量输入时钟信号CK_IN的周期而获得的值的数目达到预定数目或者测量输入时钟信号CK_IN的周期的间隔结束时，可以确定最大值和最小值。
在操作S360中，可以执行基于最大值和最小值来估计输入时钟信号CK_IN的抖动的操作。在前面的操作中提取出的最大值与最小值之间的差可以与输入时钟信号CK_IN的抖动成比例，因此可以通过计算最大值与最小值之间的差来估计输入时钟信号CK_IN的抖动。
尽管已经参照本发明构思的实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (24)

1.一种时钟抖动测量电路，所述时钟抖动测量电路包括：
内部信号发生器，所述内部信号发生器被配置为生成单脉冲信号和内部时钟信号，所述单脉冲信号和所述内部时钟信号两者都与由所述内部信号发生器接收的输入时钟信号同步；
多个边沿延迟单元，所述多个边沿延迟单元被配置为生成多个边沿检测信号，所述多个边沿检测信号分别与通过延迟所述内部时钟信号的边沿而获得的多个延迟边沿相对应，所述多个边沿延迟单元彼此串联连接；
多个锁存电路，所述多个锁存电路被配置为将所述单脉冲信号与所述多个边沿检测信号同步地锁存，以输出多个采样信号；
计数子电路，所述计数子电路被配置为对所述多个采样信号中的激活的采样信号的数目进行计数，并且基于激活的采样信号的计数数目来输出计数值；以及
抖动估计器，所述抖动估计器被配置为基于所述计数值生成抖动输出信号，所述抖动输出信号包括关于所述输入时钟信号的抖动的信息。
2.根据权利要求1所述的时钟抖动测量电路，其中，所述多个边沿延迟单元均包括：
边沿检测器，所述边沿检测器被配置为根据输入信号的上升沿或下降沿生成边沿检测信号，所述边沿检测信号在特定间隔期间被激活；以及
延迟单元，所述延迟单元被配置为延迟所述边沿检测信号，从而生成输出信号。
3.根据权利要求2所述的时钟抖动测量电路，其中，
所述边沿检测器包括触发器，并且
所述触发器包括：
时钟端子，所述时钟端子被配置为接收所述输入信号；
数据端子，所述数据端子被配置为接收逻辑高电平；
输出端子，所述输出端子被配置为输出所述边沿检测信号；以及
复位端子，所述复位端子连接到所述输出端子。
4.根据权利要求1所述的时钟抖动测量电路，其中，
所述内部信号发生器包括周期信号发生器，所述周期信号发生器被配置为生成具有与所述输入时钟信号的周期成比例的有效脉宽的所述单脉冲信号，
由所述计数子电路对所述激活的采样信号的计数数目与所述输入时钟信号的周期成比例。
5.根据权利要求4所述的时钟抖动测量电路，其中，所述抖动估计器包括：
第一寄存器和第二寄存器；
第一比较器，所述第一比较器被配置为将所述计数值与存储在所述第一寄存器中的值进行比较；
第二比较器，所述第二比较器被配置为将所述计数值与存储在所述第二寄存器中的值进行比较，
其中：
所述第一寄存器根据所述第一比较器的输出信号进行更新，并且存储由所述计数子电路在特定间隔期间计数的值中的最大值，
所述第二寄存器根据所述第二比较器的输出信号进行更新，并且存储由所述计数子电路在所述特定间隔期间计数的所述值中的最小值，
所述最大值与所述最小值之间的差与所述输入时钟信号的抖动成比例。
6.根据权利要求1所述的时钟抖动测量电路，其中：
所述内部信号发生器包括占空信号发生器，所述占空信号发生器被配置为生成具有与所述输入时钟信号的正脉宽或负脉宽成比例的有效脉宽的所述单脉冲信号，
由所述计数子电路对所述激活的采样信号的计数数目与所述多个边沿延迟单元的数目的比例，与所述输入时钟信号的占空比成比例。
7.根据权利要求1所述的时钟抖动测量电路，其中，所述内部信号发生器包括分频器，所述分频器被配置为通过对所述输入时钟信号的频率进行分频来生成所述内部时钟信号。
8.根据权利要求1所述的时钟抖动测量电路，其中：
所述多个锁存电路均包括触发器，
所述触发器包括：
时钟端子，所述时钟端子被配置为接收所述多个边沿检测信号中的一个；
数据端子，所述数据端子被配置为接收所述单脉冲信号；以及
输出端子，所述输出端子被配置为输出所述多个采样信号中的一个。
9.根据权利要求1所述的时钟抖动测量电路，其中：
所述多个锁存电路均包括触发器和或门，所述或门包括第一输入端子和第二输入端子，
所述单脉冲信号被输入到所述或门的所述第一输入端子，
所述触发器包括：
时钟端子，所述时钟端子连接到所述或门的所述第二输入端子，并且被配置为接收所述多个边沿检测信号中的一个；
数据端子，所述数据端子被配置为接收所述或门的输出信号；以及
输出端子，所述输出端子被配置为输出所述多个采样信号中的一个。
10.根据权利要求1所述的时钟抖动测量电路，其中：
所述多个锁存电路被配置为接收用于将所述多个采样信号去激活的复位信号，
所述内部信号发生器被配置为生成被激活的并且然后在所述单脉冲信号被激活之前被去激活的复位信号。
11.根据权利要求1所述的时钟抖动测量电路，其中：
所述多个边沿延迟单元包括2N个边沿延迟单元，其中N为大于1的整数，并且所述多个锁存电路包括2N个锁存电路，
所述多个采样信号包括2N个信号，
所述计数子电路被配置为对所述多个采样信号中的所述激活的采样信号进行计数，并且基于激活的采样信号的计数数目来生成N位的输出信号。
12.根据权利要求1所述的时钟抖动测量电路，其中，所述时钟抖动测量电路是包括多个标准单元的集成电路。
13.一种半导体装置，所述半导体装置包括：
功能块，所述功能块包括逻辑电路，所述逻辑电路被配置为接收输入时钟信号并且与所述输入时钟信号同步地操作；
时钟抖动测量电路，所述时钟抖动测量电路被配置为基于对与所述输入时钟信号同步的单脉冲期间的多个延迟边沿进行计数而得到的值，来测量所述输入时钟信号的抖动，所述多个延迟边沿是通过延迟所述输入时钟信号的边沿而得到的；以及
性能控制电路，所述性能控制电路被配置为基于测量到的所述输入时钟信号的抖动来控制所述逻辑电路的性能。
14.根据权利要求13所述的半导体装置，其中，所述性能控制电路被配置为通过控制供应给所述功能块的所述逻辑电路的所述输入时钟信号的频率和电源电压中的至少一个，来控制所述逻辑电路的性能。
15.根据权利要求13所述的半导体装置，其中，所述时钟抖动测量电路包括：
内部信号发生器，所述内部信号发生器被配置为生成单脉冲信号和内部时钟信号，所述单脉冲信号和所述内部时钟信号两者都与所述输入时钟信号同步；
多个边沿延迟单元，所述多个边沿延迟单元被配置为生成分别与所述多个延迟边沿相对应的多个边沿检测信号，所述多个边沿延迟单元彼此串联连接；
多个锁存电路，所述多个锁存电路被配置为将所述单脉冲信号与所述多个边沿检测信号同步地锁存，以输出多个采样信号；以及
计数子电路，所述计数子电路被配置为对所述多个采样信号中的激活的采样信号的数目进行计数，并且基于激活的采样信号的计数数目来输出计数值。
16.根据权利要求15所述的半导体装置，其中，
所述多个锁存电路均包括触发器和或门，所述或门包括第一输入端子和第二输入端子，
所述单脉冲信号被输入到所述或门的所述第一输入端子，
所述触发器包括：
时钟端子，所述时钟端子连接到所述或门的所述第二输入端子，并且被配置为接收所述多个边沿检测信号中的一个；
数据端子，所述数据端子被配置为接收所述或门的输出信号；以及
输出端子，所述输出端子被配置为输出所述多个采样信号中的一个。
17.一种时钟抖动测量方法，所述时钟抖动测量方法包括：
生成与输入时钟信号同步的内部时钟信号；
生成多个边沿检测信号，所述多个边沿检测信号分别与通过延迟所述内部时钟信号的边沿而获得的多个延迟边沿相对应；
生成与所述输入时钟信号同步的单脉冲信号；
将所述单脉冲信号与所述多个边沿检测信号同步地锁存，以生成多个采样信号；
对所述多个采样信号中的激活的采样信号的数目进行计数，并且基于激活的采样信号的计数数目来生成计数值；以及
基于所述计数值生成抖动输出信号，所述抖动输出信号包括关于所述输入时钟信号的抖动的信息。
18.根据权利要求17所述的时钟抖动测量方法，其中，
生成所述内部时钟信号的步骤包括：对所述输入时钟信号的频率进行分频，从而生成所述内部时钟信号，
生成所述单脉冲信号的步骤包括：生成在与所述输入时钟信号的周期成比例的间隔期间被激活的所述单脉冲信号。
19.根据权利要求18所述的时钟抖动测量方法，所述时钟抖动测量方法还包括：基于所述计数值来估计所述输入时钟信号的所述周期。
20.根据权利要求18所述的时钟抖动测量方法，其中，生成所述抖动输出信号的步骤包括：
获得多个计数值，并且提取所获得的多个计数值中的最大值和最小值；以及
基于所述最大值与所述最小值之间的差，通过估计所述输入时钟信号的抖动来生成所述抖动输出信号。
21.根据权利要求17所述的时钟抖动测量方法，所述时钟抖动测量方法还包括：在生成所述多个采样信号之前，将所述多个采样信号去激活。
22.一种测量时钟抖动的方法，所述方法包括：
根据输入时钟信号生成多个边沿检测信号，其中，每个所述边沿检测信号均在相对于与所述输入时钟信号同步的内部时钟信号中的边沿延迟的相应的时间点，检测所述内部时钟信号中的边沿；
对在与所述输入时钟信号的周期成比例的预定时间间隔内呈现跳变的所述多个边沿检测信号的数目进行计数；以及
根据计数的结果估计所述输入时钟信号中的抖动。
23.根据权利要求22所述的方法，其中，对在与所述输入时钟信号的周期成比例的限定时间间隔内呈现跳变的所述多个边沿检测信号的数目进行计数的步骤进一步包括：
将与所述输入时钟信号同步的脉冲信号与所述多个边沿检测信号同步地进行锁存，以产生多个采样信号；以及
对在所述预定时间间隔内响应于所述边沿检测信号而被激活的采样信号的数目进行计数。
24.根据权利要求22所述的方法，所述方法还包括：
获得在多个预定时间间隔中的每一个预定时间间隔内呈现跳变的边沿检测信号的多个计数值；
提取所获得的多个计数值中的最大值和最小值；以及
基于所述最大值与所述最小值之间的差来估计所述输入时钟信号中的抖动。
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