JP2002006003A

JP2002006003A - 位相ロック・ループ用全ディジタル内蔵自己検査回路および検査方法

Info

Publication number: JP2002006003A
Application number: JP2001123055A
Authority: JP
Inventors: Pramodchandran N Variyam; エヌ、バリヤムプラモドチャンドラン; Hari Balachandran; バラチャンドランハリ
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2000-04-20
Filing date: 2001-04-20
Publication date: 2002-01-09
Also published as: EP1148340A2; EP1148340A3; EP1148340B1; DE60122960D1; DE60122960T2

Abstract

(57)【要約】【課題】位相ロック・ループ（ＰＬＬ）出力クロック
信号における誤差を測定する内蔵自己検査回路および方
法を提供する。【解決手段】短パルス発生器が、ＰＬＬ出力クロック
信号と同じ周波数の短パルス信号を発生し、これに応じ
て、複数の遅延エレメントを含む遅延チェーンが短パル
ス信号からＮ個の遅延パルスを発生する。ヒット・パル
ス発生器はＮ個の遅延パルスを受け、各遅延パルスをＰ
ＬＬ出力クロック信号と２^K回比較し、双方の信号が高
のとき、ヒット・パルスを発生する。また、ヒット・パ
ルスの数を表すヒット・カウントも発生する。２^k回比
較した後、比較器がヒット・カウントを所定のしきい値
と比較する。ヒット・カウントおよびしきい値が同等で
ある場合、記憶部がＮの値を記憶する。処理部は、ＰＬ
Ｌクロック信号において発見されたジッタの累積分布に
直接関係する各記憶値Ｎを用いて、ＰＬＬクロック信号
の誤差を計算する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内蔵自己検査回路
（ＢＩＳＴ）に関し、更に特定すれば、位相ロック・ル
ープ用全ディジタル内蔵自己検査回路および検査回路に
関する。

【０００２】

【従来の技術】位相ロック・ループ（ＰＬＬ）は、混合
信号およびディジタル・システムにおいて種々の用途に
用いられている。典型的な用途の一部には、（１）基準
クロックから異なる周波数のクロックを発生すること、
（２）ジッタの少ないクロックを発生すること、（３）
直列に伝達されるデータからデータ同期クロックを抽出
すること、および（４）ノイズの多いクロック信号から
安定したクロックを発生することが含まれる。動作パラ
メータを厳しく制御することは、ＰＬＬを埋め込んであ
る混合信号回路またはディジタル回路の満足な動作には
必須である。即ち、ＰＬＬを内蔵ブロックとして用い、
混合信号回路においてクロック信号を共有する場合、Ｐ
ＬＬによって発生するクロック信号は安定していなけれ
ばならない。

【０００３】理想的には、図１に示すように、クロック
信号のパルス幅Ｐ、周期Ｔ、および周波数は、サイクル
毎に同一のまま維持していなければならない。しかしな
がら、ＰＬＬ回路内部およびその至近において発生する
ノイズによって、周期は平均値を中心としてばらつく可
能性がある。理想的な基準に対するクロック信号の周期
変動は、ジッタとして知られている。ノイズはこの変動
の原因となるので、ジッタは、性質上ガウス型のランダ
ムな統計的現象であると見なすことができる。図２は、
理想的なジッタのないクロックと比較した、ジッタの多
いクロックを示す。

【０００４】あるクロックに対してｎ回クロック測定を
行うと仮定すると、測定された周期を［Ｔ₁，
Ｔ₂，．．．，Ｔ_n］で表すことができる。クロック
（Ｔ）の平均周期は、以下の式で与えられる。

【数１】

【０００５】周期の標準偏差は２乗平均（ＲＭＳ）ジッ
タとして知られており、ＲＭＳジッタは以下の式で与え
られる。

【数２】

【０００６】ピーク・ピーク・ジッタは以下の式で与え
られる。

【数３】

【０００７】ジッタおよびデューティ比は、ＰＬＬ出力
回路の２つの重要なパラメータであり、クロック信号の
デューティ比は、以下のように、パルス幅の周期に対す
る比率として定義されている。

【数４】

【０００８】Teradyne^TMのＡ５８０，Catalyst等のよう
な多くの市販されている自動検査機器（ＡＴＥ）は、タ
イム・ジッタ・デジタイザ（ＴＪＤ）回路を組み込んで
おり、生産検査の間にこれらのパラメータを測定する。
ＴＪＤ回路は、クロック・エッジの立ち上がりまたは立
ち下がりのような特定のイベントが発生する時点を非常
に精度高く取り込むことができる。これらのイベントを
アレイに記憶し、後に式１から式４を用いて処理するこ
とにより、種々の回路パラメータを計算することができ
る。ＴＪＤ回路を用いてクロック・パラメータを測定す
る種々の方法が、"Test Technique Note MS30: Analog
Jitter Demodulation"（検査技術要点ＭＳ３０：アナロ
グ・ジッタ復調）,Teradyne Inc. (1991)に詳細に記載
されている。その内容は、この言及により、本願にも含
まれるものとする。

【０００９】ＴＪＤ回路は、ナノ秒以下の範囲において
非常に精度が高いが、これらは高価である。したがっ
て、これらのＴＪＤ回路を、Texas Instrument^TMのV-se
ries低価格生産テスタのような低価格生産テスタに実装
するのは現実的でない。このため、ＴＪＤ回路は、低価
格生産テスタには一般的には見られない。

【００１０】内蔵自己検査（ＢＩＳＴ）回路の組み込み
を用いた別の手法がある。ＢＩＳＴ回路は、検査信号を
被検査回路（ＣＵＴ）に適用し、その応答を分析して、
回路が適正に機能しているか否か検証することによっ
て、ＡＴＥオンチップの機能を実装する。プロセス技術
の発展により、集積回路上により多くの機能を実装しつ
つも、そのコストは低下しつつある。ＢＩＳＴ回路の使
用は、この利点を生かし、生産検査時間を短縮し、生産
検査において低価格テスタの使用を可能にする。これに
よって、ＢＩＳＴ回路は、集積回路の生産検査コスト削
減をもたらす。

【００１１】米国特許第５，６６３，９９１号に開示さ
れている別の手法は、ＰＬＬ回路のピーク・ピーク・ジ
ッタを測定するＢＩＳＴ方式について記載している。そ
の内容は、この言及により本願にも含まれるものとす
る。低ジッタ・クロックを基準として用い、ＰＬＬのジ
ッタを特徴付ける。反転器のストリングを用いて遅延チ
ェーンを実現し、基準クロックを遅延させて、ジッタの
あるＰＬＬクロックのエッジ位置を発見する。必要に応
じて、アナログ部分を含む較正回路が反転器の遅延を制
御する。アナログ部分のパラメータ仕様は、プロセス変
動のために、期待値から逸脱する可能性があるので、Ｐ
ＬＬジッタの高精度な測定を保証するためには、較正回
路を検査し、その仕様を満たすか否か判定しなければな
らない。生憎、この特許は、較正回路を検査する回路も
方法も含んでいない。したがって、この手法では、精度
またはその欠如が問題点となる場合が多い。更に、この
手法は、低ジッタ・クロックを基準クロックとして用
い、ＰＬＬのジッタを特徴付けなければならない。

【００１２】Sunter et al.は、"BIST for Phase-Locke
d Loops in Digital Applications"（ディジタル用途に
おける位相ロック・ループ用ＢＩＳＴ）と題する刊行物
（International Test Conference, IEEE Computer Soc
iety Press, P. 532 - 540 (1999)）において、ＰＬＬ
仕様を測定するための別のＢＩＳＴ方式を提唱してい
る。彼らも低ジッタ・クロックを基準として用い、ＰＬ
Ｌジッタを測定するために組み込んでいる。このＢＩＳ
Ｔ方式は、図３に示すように、反転器１０〜２４のスト
リングを用いて基準クロックを遅延させる。遅延チェー
ンの一部は、ディジタル・ロジックを用いており、この
部分の全遅延がＰＬＬのピーク・ピークまたはＲＭＳジ
ッタと等しくなるようにしていることがわかる。更に、
（１）遅延チェーンの先頭から反転器１０から１６の全
てを遅延チェーンの特定部分の先頭まで接続するか（Ｔ
₁）、または（２）遅延チェーンの先頭から反転器１０
から２４の全てを遅延チェーンの特定部分まで接続する
（Ｔ₂）ことによって、２つのリング・オシレータを形
成する。このＢＩＳＴ方式は、これらのリング・オシレ
ータの周期測定を行い、これらの周期間の差によって、
ピーク・ピークおよびＲＭＳジッタが与えられる。しか
しながら、ジッタ測定中の反転器の遅延は、遅延チェー
ンおよびＰＬＬ間の相互作用のために、リング・オシレ
ータとして接続した場合の遅延とは異なる可能性があ
る。したがって、この構成は、低精度のジッタ測定を招
く傾向がある。

【００１３】更に、前述のＢＩＳＴ方式は、低ジッタの
基準クロックが得られることを想定している。しかし、
低コストのテスタは低ジッタ・クロックを含まないこと
が多い。更に、低ジッタ基準クロックを用いる場合、ク
ロック信号を注意深くＰＬＬまで導出しなければならな
い。何故なら、ジッタはＰＬＬに至るまでの経路でクロ
ック信号に注入される可能性があるからである。加え
て、オンチップ発振器を用いてクロック信号を発生する
ことは推奨できない。何故なら、その周波数およびジッ
タがＢＩＳＴの結果に影響を及ぼし得るからである。更
にまた、提唱されている他の解決策では、法外にコスト
がかかったり、個々の設計環境に相当なベンダの介入が
必要となる場合がある。

【００１４】

【発明が解決しようとする課題】このため、外部基準ク
ロックやオンチップ発振器を含まずに、ナノ秒以下でＰ
ＬＬジッタを測定する、コスト効率的な全ディジタルＢ
ＩＳＴ方式が求められている。

【００１５】

【課題を解決するための手段】ジッタを測定するＢＩＳ
Ｔ回路の前述の欠点に取り組むために、本発明は、位相
ロック・ループ出力クロック信号における誤差を測定す
る内蔵自己検査回路チップを提供する。この回路は、位
相ロック・ループ出力クロック信号と同じ周波数を有す
る短パルス信号を発生する短パルス発生器を含む。これ
に応じて、複数の遅延エレメントを含む遅延チェーン
が、短パルス信号からＮ個の遅延パルスを発生する。ヒ
ット・パルス発生器はＮ個の遅延パルスを受け取り、各
遅延パルスを位相ロック・ループ出力クロック信号と２
^K回比較し、双方の信号が高のとき、ヒット・パルス発
生器もヒット・パルスを発生するようにする。また、ヒ
ット・パルスの数を表すヒット・カウントも発生する。
Ｎ個の遅延パルスの各々をクロック信号と２^k回比較し
た後、比較器が、ＰＬＬクロック信号に対するジッタの
累積分布に対応する所定の１組のしきい値をヒット・カ
ウントと比較する。ヒット・カウントおよび所定の１組
のしきい値の１つが同等である場合、記憶部がＮの値を
記憶する。処理部は、ＰＬＬクロック信号において発見
されたジッタの累積分布に直接関係するＮの各記憶値を
用いて、ＰＬＬクロック信号の誤差を計算する。

【００１６】本発明の利点は、検査にかかる時間を短縮
した、効率的でモジュール型の検査対応ＢＩＳＴを含む
が、これに限定されるのではない。更に、本発明による
ＢＩＳＴ案は全ディジタルであるので、標準的なディジ
タル検査技法を用いれば検査可能である。更に節約する
ために、このＢＩＳＴ回路は、他の検査と合わせて実行
することができる。したがって、高価な混合信号ＡＴＥ
を用いる混合信号集積回路の生産検査時間量をかなり節
約することができる。

【００１７】本発明の最も重要な利点は、外部基準クロ
ックが不要なことである。したがって、本発明によるＢ
ＩＳＴ回路は、現在および今後の半導体検査の技術的要
望と整合する低コスト・テスタにおいて、ＰＬＬの検査
を可能にする。半導体製造業者は、ジッタが少ない外部
基準クロックが容易には得られない低コストの検査およ
び低コストのテスタを求める方向に進んでおり、本発明
は特に効果的である。

【００１８】

【発明の実施の形態】本発明およびその利点の理解を更
に深めるために、これより添付図面に関連付けて以下に
本発明の説明を行なう。図面では、同様の参照番号は同
様の構成を示すものとする。

【００１９】図４は、本発明の教示にしたがって構成し
た、ナノ秒以下のＰＬＬジッタを測定する、全ディジタ
ル内蔵自己検査（ＢＩＳＴ）回路の一実施形態を示す。
回路１００は、入力１０２に供給されるＰＬＬクロック
と同じ周波数を有する短パルスを発生する短パルス発生
器１０４を含む。

【００２０】遅延チェーン１０６は、複数の遅延エレメ
ントを含み、図示のように、短パルス信号からＮ個の遅
延パルスを形成する。マルチプレクサ１０８がその入力
にＮ個の遅延パルスを受け入れる。マルチプレクサ・カ
ウンタ１１２は、１からＮまでのカウントを有し、Ｎ個
の遅延パルスのどれがマルチプレクサ１０８の出力に現
れたかをマルチプレクサ・カウンタが判定するように、
マルチプレクサ１０８を制御する。ヒット・パルス発生
器１１４は、マルチプレクサ１０８の出力信号および位
相ロック・ループ出力クロック信号を受け取り、双方の
信号が高の場合ヒット・パルスを発生する。ヒット・カ
ウンタ１１６は、ヒット・パルスの数をカウントするこ
とにより、ヒット・カウントを発生する。比較器１１８
は、所定の１組のしきい値をヒット・カウントと比較す
る。ヒット・カウントおよび所定の１組のしきい値の内
の１つが同等の場合、比較器１１８は信号を記憶部１２
０に送り、マルチプレクサ・カウンタ１１２の値を記憶
する。統計カウンタ１１０は、１から２^kまでのカウン
トを有し、マルチプレクサ・カウンタ１１２およびヒッ
ト・パルス発生器１１４を結合し、Ｎ個の遅延パルスの
各々を位相ロック・ループ出力クロック信号と２^k回比
較するようにしている。処理部１２２は記憶部１２０に
結合し、周期で除算した位相ロック・ループ出力クロッ
ク信号に対するジッタの２乗平均、周期およびデューテ
ィ比で除算した位相ロック・ループ出力クロック信号に
対するピーク・ピーク・ジッタを含む、位相ロック・ル
ープ出力クロック信号の誤差を計算する。

【００２１】動作において、回路１００は、ジッタの確
率分布および所定の統計値を用いて、位相ロック・ルー
プ・クロック信号の誤差判定を行なう。即ち、図５に示
すように、ジッタはガウス分布に従うと仮定する。した
がって、クロック信号の立ち上がりエッジは、Ｔ１およ
びＴ２のどこかにある可能性がある。いずれの時点に発
生するエッジの確率も、ジッタの確率分布によって与え
られる。ジッタがガウス型である場合、確率分布は、平
均Ｔに対して正規であり、標準偏差はＲＭＳジッタに等
しくなる。

【００２２】図６は、クロックが「高」となる回数が、
ジッタ確率分布の累積分布関数に比例することを示す。
クロック信号を１０００クロック・サイクルに渡って観
察すると仮定すると、時点Ｔ１において、クロック信号
は２００回「高」となり、クロック信号は８００回
「低」となる。時点Ｔ２では、クロック信号は７００回
「高」となり、クロック信号は３００回「低」となる。
したがって、遅延チェーン１０６における遅延数を用い
ることによって、ジッタ分布の累積確率関数を求めるこ
とができる。

【００２３】図７は、各遅延の終了時にクロックが
「高」となっている回数、およびその点までの遅延数に
のプロットを示す。遅延量が等しい遅延チェーン１０６
を用いることにより、チェーンの一部の遅延が、当該部
分における遅延数に比例することになる。遅延点を１０
００回サンプルすると仮定すると、点ｎ₁は最初の
「高」が発生した点までの遅延数を表し、点ｎ₂は
「高」が５００回発生するまでの遅延数を表す。点ｎ₃
は、「高」が８４１回発生する点までの遅延数を表し、
点ｎ₄は、「高」が１０００回発生する点までの遅延数
を表す。点ｎ₅およびｎ₆は、「高」が５００回発生する
までの遅延数である。ガウス・ジッタ分布を想定する
と、種々のクロック・パラメータは以下の式で与えられ
る。

【数５】

【数６】

【数７】

【００２４】個々のバッファ遅延を高精度に制御するこ
とはできないが、バッファ遅延の比率は制御することが
できる。したがって、クロック・パラメータは、周期に
対する比率として得られる。比率を絶対時間単位に変換
する必要がある場合、ＡＴＥを用いれば平均ＰＬＬクロ
ック周期を測定することができる。

【００２５】１から２^kまでのカウントを有する統計カ
ウンタ１１０は、Ｎ個の遅延短パルス信号の各々に対し
てサンプリングを２^k回行なうように実装されていると
いう事実から、値ｎ₁からｎ₆は、以下の表に示すよう
に、２^kと関係付けられる。

【表１】

【００２６】統計カウンタ１００がその最大値に達した
とき、信号が発行され、ヒット・カウンタ１１６をリセ
ットし、マルチプレクサ・カウンタ１１２を増分して次
の遅延バッファ出力を選択する。

【００２７】本発明の利点は、低ジッタの基準クロック
もリング・オシレータも不要であることを含むが、これ
に限定されるのではない。従来技術はＰＬＬのエッジ・
ジッタを測定しており、エッジ・ジッタは、完全にジッ
タのない基準クロックに対するジッタとして定義されて
いる。したがって、本発明は、従来技術よりも精度が高
い測定結果をもたらす。

【００２８】図８は、本発明の教示にしたがって構成し
た、ナノ秒以下のＰＬＬジッタを測定する、位相ロック
・ループ（ＰＬＬ）用全ディジタル内蔵自己検査（ＢＩ
ＳＴ）回路の別の実施形態を示す。回路２００は、ＡＮ
Ｄゲート２０８に接続されている遅延ブロックＡ２０４
および遅延ブロックＢ２０６を備えた短パルス発生器を
含む。これは、入力２０２に供給されるＰＬＬクロック
と同じ周波数を有する短パルスを発生する。遅延チェー
ン２１０は、複数の遅延エレメント２１２から２１８を
含み、図示のように、短パルス信号からＮ個の遅延パル
スを形成する。

【００２９】マルチプレクサ２２０は、Ｎ個の遅延パル
スをその入力に受け取る。マルチプレクサ・カウンタ２
２２は、１からＮまでのカウントを有し、マルチプレク
サ２２０の出力にＮ個の遅延パルスの内どれが現れるか
をマルチプレクサ・カウンタが判定するように、マルチ
プレクサ２２０を制御する。ＡＮＤゲート２２４は、マ
ルチプレクサ１０８の出力信号および位相ロック・ルー
プの出力クロック信号を受け取り、双方の信号が高のと
きにヒット・パルスを発生する。ヒット・カウンタ２２
６は、ヒット・パルスの数をカウントすることによっ
て、ヒット・カウントを発生する。反転器２２８がヒッ
ト・カウントを受け取る。反転したヒット・カウントお
よび反転しないヒット・カウントが第２マルチプレクサ
２３０に供給される。マルチプレクサ２３０の出力は、
所定の１組のしきい値と共に、ＡＮＤゲート２３２に結
合し、ヒット・カウントが所定のしきい値と一致すると
きに、制御信号を記憶部２４０に送り、マルチプレクサ
・カウント２２２を記憶する。

【００３０】制御信号は、レジスタ２３４にも送られ、
反転させる必要があるサンプルの値を有する別のレジス
タ２３６と比較される（この場合、５または２進数の
「１０１」）。ＡＮＤゲート２３８は、レジスタ２３４
および２３６内の両値を比較する。ＡＮＤゲート２３８
の出力が「高」の場合、反転ヒット・カウントがマルチ
プレクサ２３０を通過する。比較器１１８は、所定の１
組のしきい値をヒット・カウントと比較する。統計カウ
ンタ２４４は、１から２^kまでのカウントを有し、マル
チプレクサ・カウンタ２２２およびＡＮＤゲート２２４
に結合し、Ｎ個の遅延パルスの各々を位相ロック・ルー
プの出力クロック信号と２^k回比較するようにしてい
る。処理部２４２は記憶部２４０に結合し、周期で除算
した位相ロック・ループ出力クロック信号に対するジッ
タの２乗平均、周期およびデューティ比で除算した位相
ロック・ループ出力クロック信号に対するピーク・ピー
ク・ジッタを含む、位相ロック・ループ出力クロック信
号の誤差を計算する。

【００３１】動作において、ＡＮＤゲート２０８に接続
されている遅延ブロックＡ２０４および遅延ブロックＢ
２０６を用いて、ＰＬＬ出力から短パルスを発生する。
各ブロック２０４および２０６の遅延は、ＰＬＬおよび
回路２００の設計段階の間に予め決められる。ブロック
Ｂの遅延は、ブロックＡの遅延よりもδだけ大きい。デ
ルタδは、典型的に、周期の１／１００に等しくなけれ
ばならない。したがって、例えば、検査対象のＰＬＬク
ロックの周期が１００ｎｓの場合、デルタは１ｎｓとな
る。この仮説に従うと、ブロックＡ２０４の遅延は７５
ｎｓとなり、したがってブロックＢ２０６の遅延は７６
ｎｓ（７５ｎｓ＋１ｎｓ）となる。図示のように、これ
ら２つの遅延クロックは論理ゲートで処理され、短パル
ス信号を発生する。遅延クロックから短パルスを発生す
る論理ブロックの真理値表を以下の表に示す。

【表２】

【００３２】図９は、図８の短パルス発生器からの種々
の波形を示す。短パルスを非反転バッファの遅延チェー
ンに通過させることにより、これらを遅延させる。ま
た、遅延チェーン２１０は、ＩＣにおける伝送線構造を
用いても実現することができる。図１１は、Ｎ個の遅延
短パルス信号を示す。各バッファの個々の出力は、マル
チプレクサを用いることによって選択可能である。マル
チプレクサ２２０の制御信号は、ｍ−ビット・カウンタ
２２２によって供給される。ここで、である。マルチプレクサ２２０に供給される制御信号に
応じて、バッファの適切な出力をマルチプレクサ２２０
の出力に伝搬する。ＡＮＤゲート２２４を用いて、マル
チプレクサ２２０の出力をＰＬＬクロック出力と比較す
る。パルスの間ＰＬＬクロック信号が高の場合、ヒット
・パルス信号を高にセットし、これによってヒット・カ
ウンタ２２６を増分する。

【００３３】１から２^kまでのカウントを有する統計カ
ウンタ２４４は、Ｎ個の遅延短パルス信号の各々に対し
て、サンプリングを２^k回行なうように実装されてい
る。２^kの値は、多数のクロック・サイクルを用いてジ
ッタ分布の特性を判定するようにセットされている。統
計カウンタ２４４は少なくとも１０−ビット・カウンタ
であることを推奨する。統計カウンタ２４４がその最大
値に達すると、信号STAT_MAXが発行され、ヒット・カウ
ンタ２２６をリセットし、マルチプレクサ・カウンタ２
２２を増分して次の遅延バッファ出力を選択する。

【００３４】図１１は、回路２００のこの部分の動作に
関するタイミング図を示す。図示のように、ジッタのあ
るＰＬＬクロックＣＬＫの立ち上がりエッジから発生す
るパルスを、遅延チェーン２１０を用いて、一定遅延Ｄ
だけ遅延させる。ＡＮＤゲート２２４は、遅延パルスの
間ＣＬＫが高の場合、信号HIT_PULSEを発生する。図示
のように、ジッタのために、MUX_OUTの３パルスの間だ
けＣＬＫは高であり、他の２パルスの間ＣＬＫは低とな
っている。したがって、ヒット・カウンタ２２６は、５
つのクロック・パルスの間３回だけ増分される。統計カ
ウンタ２４４が飽和するまでこのプロセスを行なうと、
ヒット・カウンタ２２６の内容は、ジッタの累積分布関
数に比例する。

【００３５】統計カウンタがその最大数２^Kに達した場
合、STAT_MAXが高にセットされ、ヒット・カウンタ２２
６の内容を所定のしきい値Ｔと比較する。この所定のし
きい値Ｔは、先に図７および表１に関して説明した理論
に基づいている。ヒット・カウンタ２２６の値が所定の
しきい値Ｔ以上の場合、マルチプレクサ・カウンタ２２
２の値を記憶部２４０に記憶する。３つのクロック・パ
ラメータ、即ち、ＲＭＳジッタ、ピーク・ピーク・ジッ
タおよびデューティ比を測定するために、ヒット・カウ
ンタ２２６を順次、表１に示すような、異なる６つのし
きい値と比較する。しかしながら、立ち下がりエッジ遷
移の間、ｎ５が２^k×０．５ヒットに相関し、ヒット・
カウンタ２２６の内容は、これをしきい値Ｔと比較する
前に、反転される。統計カウンタがｋビットを有すると
仮定すると、これらのしきい値は表１に与えられる。マ
ルチプレクサ・カウンタ２２２の記録値を走査して出力
し、先に示した式５から式７を用いて、クロック・パラ
メータを計算することができる。

【００３６】本発明の利点は、検査にかかる時間を短縮
した、効率的でモジュール型の検査対応ＢＩＳＴを含む
が、これに限定されるのではない。典型的に、Teradyne
^TMの混合信号テスタにおいてＴＪＤを用いてピコ秒の１
０ｓの範囲でジッタを測定するための検査時間は、約１
００ｍｓと推定される。本発明によるＢＩＳＴ方式の検
査時間は、約２００×２０００クロック・サイクルであ
る。２０ＭＨｚクロックを想定すると、これは２０ｍｓ
に換算される。

【００３７】本発明の最も重要な利点は、外部基準クロ
ックが不要なことである。したがって、本発明によるＢ
ＩＳＴ回路は、現在および今後の半導体検査の技術的要
望と整合する低コスト・テスタにおいて、ＰＬＬの検査
を可能にする。半導体製造業者は、ジッタが少ない外部
基準クロックが容易には得られない低コストの検査およ
び低コストのテスタを求める方向に進んでおり、本発明
は特に効果的である。

【００３８】あらゆるＢＩＳＴ方式に関する共通の懸念
の１つは、ＢＩＳＴ回路をどのように検査するかという
ことである。本発明によるＢＩＳＴ解決策は全ディジタ
ルであるので、標準的なディジタル検査技法を用いれば
検査可能である。遅延チェーン２１０において集中遅延
(lumped delay)のようなパラメータ障害が生じた場合、
ピコ秒の１００ｓで遅延を検証可能な経路遅延検査を実
施すれば、この障害を検出することができる。

【００３９】更に節約するために、このＢＩＳＴ回路
は、他の検査と合わせて実行することができる。したが
って、高価な混合信号ＡＴＥを用いる混合信号集積回路
の生産検査時間量をかなり節約することができる。

【００４０】更に、本発明によるＢＩＳＴ回路は、低コ
スト・テスタ上でのＰＬＬ検査を容易にする。ＡＳＩＣ
における多くのＩＣを検査するには、現在Ｖ−シリーズ
またはＶＬＣＬＴテスタを用いている。これらのテスタ
は、ジッタやデューティ比というようなＰＬＬパラメー
タを測定することができない。これらは、生産検査中に
ＰＬＬ周波数を測定するに過ぎない。ＩＣに要求される
ＰＬＬクロック信号の周波数が高くなるに連れて、ジッ
タやデューティ比のようなＰＬＬ仕様は、これらＩＣの
性能に対して重大となる。本発明によるＢＩＳＴ回路
は、低コストのテスタを用いてＰＬＬのジッタおよびデ
ューティ比を検査する際に役に立つ。

【００４１】特定の温度および電源状態では、遅延チェ
ーン２１０における遅延の比率を厳しく制御することが
できる。この比を６ビットまで精度高く制御できると仮
定すると、ジッタは１０バッファ遅延に等しくなり、ク
ロック周期は２００バッファ遅延に等しくなる。これに
よって、ジッタ測定による誤差は、ピコ秒範囲におい
て、〜５０％の誤差ジッタ測定を推定する別の手法と比
較して、３．１７％となる。

【００４２】図１２は、本発明の教示にしたがって、ナ
ノ秒以下で位相ロック・ループ（ＰＬＬ）クロックのジ
ッタを測定する方法を示す。ステップ１００において、
ＰＬＬ出力から、周期的な短パルス列を発生する。ステ
ップ１１２は、一連のＮ個の遅延信号を、ステップ１０
０の短パルス信号から発生することを指令する。ステッ
プ１１４では、マルチプレクサ・カウンタ、ヒット・カ
ウンタ、統計カウンタおよび状態に、図示のように、変
数をセットする。ステップ１１６において、元のクロッ
ク信号をＮ個の遅延信号の１つと比較する。ステップ１
１８に示すように、クロック信号および遅延パルスの双
方が高である場合、ヒット信号を発生し、ステップ１２
０に示すように、ヒット・カウンタを増分する。ステッ
プ１２２において、統計カウンタを増分する。ステップ
１２４は、統計カウンタの最大数に達したか否かについ
て判定を行なう。達していない場合、ステップ１１８か
ら１２４を繰り返す。達している場合、ステップ１２６
は、状態がクロック信号におけるジッタの累積分布の立
ち下がりエッジに対応するか否か判定を行なう。本実施
形態では、この状態は、５番目のサンプル点、ｎ₅（図
７参照）に対応する。対応する場合、ステップ１３０に
示すように、所定のしきい値と比較する前に、ヒット・
カウントを反転させなければならない。対応しない場
合、ステップ１２８に示すように、ヒット・カウントを
所定のしきい値と比較する。マルチプレクサ・カウント
が所定のしきい値に達していない場合、ステップ１３４
に示すように、状態を増分する。所定のしきい値を超過
している場合、ステップ１３２は状態を増分し、マルチ
プレクサ・カウントを記憶部に記憶し、しきい値を次の
所定値に交換するように指令する。その後、ステップ１
３４において、マルチプレクサ・カウントおよび状態を
同様に増分する。ステップ１３６の間、ジッタを測定す
るために、状態変数を状態の最大値を比較する。本実施
形態では、この最大値は、点ｎ₇（図７参照）に対応す
る７である。最大値に達した場合、ステップ１３８にお
いて誤差を計算し、サブルーチンはステップ１４０にお
いて終了する。最大値に達していない場合、ステップ１
１６から１３６を繰り返す。

【００４３】要約すると、ステップ１００において、Ｐ
ＬＬクロック信号から短パルス信号を発生する。ステッ
プ１１２は、マルチプレクサおよびマルチプレクサ・カ
ウンタを用いて短パルス信号からＮ個の遅延信号を発生
することを示す。ステップ１１６から１３６において、
Ｎ個の遅延信号の各々をＰＬＬクロック信号と２^k回比
較する。２^kは所定値である。クロック信号および遅延
信号の双方が高である場合、ヒット・カウンタがヒット
・カウントを発生する。即ち、ステップ１２６から１３
２の間、ヒット・カウントおよび所定のしきい値双方が
同一であるか否か判定を行い、結果として、マルチプレ
クサ・カウンタの値を記憶する。ステップ１３８におい
て、記憶したマルチプレクサ・カウンタの値を用いてジ
ッタ・パラメータを計算する。

【００４４】本明細書と同時に提出し、本明細書と共に
公の閲覧のために公開した全ての論文および文書に、読
者は注意を向けていただきたい。かかる書類および文書
の内容は、この言及により本願にも含まれるものとす
る。

【００４５】本明細書（添付したあらゆる特許請求の範
囲、要約書および図面を含む）に開示した機能は、特に
明示的に述べていない限り、同一、同等または同様の目
的に供する代替機能と置換可能である。したがって、特
に明示的に述べていない限り、開示した各機能は、数多
くの同等または同様の機能を一般化した一例に過ぎない
ものとする。

【００４６】前述の明細書において用いた用語および表
現は、限定ではなく説明の用語として用いたのであり、
かかる用語および表現の使用に、図示し説明した機能ま
たはその一部の均等物を除外する意図はなく、本発明の
範囲は、以下に続く特許請求の範囲によってのみ規定さ
れ限定されることは認められよう。

【００４７】以上の説明に関して更に以下の項を開示す
る。（１）位相ロック・ループ出力クロック信号の誤差を測
定する内蔵自己検査回路を有する集積回路であって、前
記位相ロック・ループ出力信号を受け取るように結合さ
れ、該位相ロック・ループ出力クロック信号と同じパル
ス幅を有する短パルス信号を発生する短パルス発生器
と、前記短パルス信号を受け取るように結合されている
遅延チェーンであって、複数の遅延エレメントを含み、
前記短パルス信号からＮ個の遅延パルスを発生する、遅
延チェーンと、前記Ｎ個の遅延パルスを受け取るように
結合され、該Ｎ個の遅延パルスの各々を前記位相ロック
・ループの出力クロック信号と２^k回比較し、双方の信
号が高の場合ヒット・パルスを発生し、更にヒット・カ
ウントを発生するヒット・パルス発生器であって、ｋは
所定数であり、前記ヒット・カウントはヒット・パルス
の数である、ヒット・パルス発生器と、前記ヒット・カ
ウントと少なくとも１つの所定のしきい値とを受け取る
ように結合され、前記Ｎ個の遅延パルスの各々に対し
て、前記ヒット・カウントを前記少なくとも１つの所定
のしきい値と比較する第１比較器と、前記第１比較器お
よび前記ヒット・パルス発生器に結合されている記憶部
であって、前記ヒット・カウントおよび前記所定の１組
のしきい値の１つが同等である場合、Ｎの値を記憶す
る、記憶部と、前記記憶部に結合され、各対応する所定
のしきい値に対して記憶されているＮの各値を用いて、
前記位相ロック・ループ出力クロック信号の誤差を計算
する処理部と、を含む集積回路。

【００４８】（２）前記ヒット・パルス発生器が、複数
の入力および出力を有し、前記複数の入力が前記Ｎ個の
遅延パルスを受け取るように結合されているマルチプレ
クサと、１からＮまでのカウントを有する第１カウンタ
であって、マルチプレクサ・カウントを発生するように
結合され、該マルチプレクサ・カウントが、前記マルチ
プレクサの出力に、前記Ｎ個の遅延パルスの内どれが現
れるかを判定する、第１カウンタと、前記マルチプレク
サ出力信号および前記位相ロック・ループ出力クロック
信号を受け取るように結合され、双方の信号が高である
場合、ヒット・パルスを発生する第２比較器と、前記ヒ
ット・パルス発生器に結合され、ヒット・カウントを発
生する第２カウンタと、を含む、第１項記載の位相ロッ
ク・ループ出力クロック信号の誤差を測定する内蔵自己
検査回路を有する集積回路チップ。

【００４９】（３）前記短パルス発生器が、入力および
出力を有し、該入力が前記位相ロック・ループ出力クロ
ック信号を受け取るように結合されている、第１遅延素
子と、入力および出力を有し、該入力が前記位相ロック
・ループ出力クロック信号を受け取るように結合されて
いる第２遅延素子であって、当該第２遅延素子の遅延
が、前記第１遅延素子の遅延よりも大きい、第２遅延素
子と、出力と、反転および非反転入力とを有し、該非反
転入力が前記第１遅延の出力に結合され、前記反転入力
が前記第２遅延の出力に結合され、前記出力が前記短パ
ルス信号を与える、ＡＮＤゲートと、を含む、第１項記
載の位相ロック・ループ出力クロック信号の誤差を測定
する内蔵自己検査回路を有する集積回路チップ。

【００５０】（４）前記第２比較器は、第１および第２
入力と出力とを有するＡＮＤゲートを含み、前記第１入
力が前記マルチプレクサの出力に結合され、前記第２入
力が前記位相ロック・ループ出力クロック信号を受け取
るように結合されており、前記ＡＮＤゲートは前記ヒッ
ト・パルスを出力に発生するように結合する、第２項記
載の位相ロック・ループ出力クロック信号の誤差を測定
する内蔵自己検査回路を有する集積回路チップ。

【００５１】（５）前記第１比較器が、入力および出力
を有し、該入力が前記ヒット・カウンタの出力に結合さ
れている、反転器と、制御入力と、第１および第２入力
と、出力とを有し、前記第１入力が前記反転器の出力に
結合され、前記第２入力が前記ヒット・カウンタの出力
に結合されている、第２マルチプレクサと、第１および
第２入力と出力とを有し、前記第１入力が前記第２マル
チプレクサの出力に結合され、前記第２入力が前記所定
のしきい値を受け取るように結合されている、ＡＮＤゲ
ートと、を含む、第２項記載の位相ロック・ループ出力
クロック信号の誤差を測定する内蔵自己検査回路を有す
る集積回路チップ。

【００５２】（６）前記誤差値が、前記位相ロック・ル
ープ出力クロック信号に対するジッタの２乗平均を周期
で除算した値である、第１項記載の位相ロック・ループ
出力クロック信号の誤差を測定する内蔵自己検査回路を
有する集積回路チップ。

【００５３】（７）前記誤差値が、前記位相ロック・ル
ープ出力クロック信号に対するピーク・ピーク・ジッタ
を周期で除算した値である、第１項記載の位相ロック・
ループ出力クロック信号の誤差を測定する内蔵自己検査
回路を有する集積回路チップ。

【００５４】（８）前記誤差値がディーティ比である、
第１項記載の位相ロック・ループ出力クロック信号の誤
差を測定する内蔵自己検査回路を有する集積回路チッ
プ。

【００５５】（９）Ｎ＞１０００である、第１項記載の
位相ロック・ループ出力クロック信号の誤差を測定する
内蔵自己検査回路を有する集積回路チップ。

【００５６】（１０）２^k＞１０００である、第１項記
載の位相ロック・ループ出力クロック信号の誤差を測定
する内蔵自己検査回路を有する集積回路チップ。

【００５７】（１１）前記所定のしきい値の数が、前記
位相ロック・ループ出力クロック信号に対する累積分布
の１．５周期をマップする、６つの点ｎ₁からｎ₆に対応
する６であり、ｎ₁は、前記累積分布の第１周期の立ち
上がりエッジの開始における前記しきい値が１である点
を表し、ｎ₂は、前記累積分布の第１周期の立ち上がり
エッジ上における前記しきい値が２^k×０．５である点
を表し、ｎ₃は、前記累積分布の第１周期の立ち上がり
エッジ上における前記しきい値が２^k×０．８４である
点を表し、ｎ₄は、前記累積分布の第１周期の立ち上が
りエッジ上における前記しきい値が２^kである点を表
し、ｎ₅は、前記累積分布の立ち下がりエッジ上におけ
る前記しきい値が２^k×０．５である点を表し、ｎ₆は、
前記累積分布の第２周期の立ち上がりエッジ上における
前記しきい値が２^k×０．５である点を表す、第１項記
載の位相ロック・ループ出力クロック信号の誤差を測定
する内蔵自己検査回路を有する集積回路チップ。

【００５８】（１２）前記誤差値が（ｎ₃−ｎ₂）／（ｎ
₆−ｎ₂）であり、（ｎ₃−ｎ₂）は前記位相ロック・ルー
プ出力信号のジッタの２乗平均を表し、（ｎ₆−ｎ₂）は
前記位相ロック・ループ出力クロック信号の周期を表
す、第１１項記載の位相ロック・ループ出力クロック信
号の誤差を測定する内蔵自己検査回路を有する集積回路
チップ。

【００５９】（１３）前記誤差値が（ｎ₄−ｎ₁）／（ｎ
₆−ｎ₂）であり、（ｎ₄−ｎ₁）は前記位相ロック・ルー
プ出力信号のジッタのピーク・ピーク・ジッタを表し、
（ｎ₆−ｎ₂）は前記位相ロック・ループ出力クロック信
号の周期を表す、第１１項記載の位相ロック・ループ出
力クロック信号の誤差を測定する内蔵自己検査回路を有
する集積回路チップ。

【００６０】（１４）前記複数のＮ個の遅延パルスの各
パルスが、前記位相ロック・ループ出力クロック信号の
ピーク・ピーク・ジッタの１／１０未満である、第１３
項記載の位相ロック・ループ出力クロック信号の誤差を
測定する内蔵自己検査回路を有する集積回路チップ。

【００６１】（１５）前記誤差値が（ｎ₅−ｎ₂）／（ｎ
₆−ｎ₂）であり、（ｎ₅−ｎ₂）は前記位相ロック・ルー
プ出力信号の平均位相ロック・ループ出力パルス幅を表
し、（ｎ₆−ｎ₂）が前記位相ロック・ループ出力クロッ
ク信号の周期を表す、第１１項記載の位相ロック・ルー
プ出力クロック信号の誤差を測定する内蔵自己検査回路
を有する集積回路チップ。

【００６２】（１６）位相ロック・ループ出力クロック
信号の誤差を測定する内蔵自己検査回路を有する集積回
路チップであって、入力および出力を有し、前記位相ロ
ック・ループ出力クロック信号を受け取るように結合さ
れている第１遅延素子と、入力および出力を有し、前記
位相ロック・ループ出力クロック信号を受け取るように
結合されている第２遅延素子であって、当該第２遅延素
子の遅延が前記第１遅延素子の遅延よりも大きい、第２
遅延素子と、反転および非反転入力を有し、該非反転入
力が前記第１遅延の出力に結合され、前記反転入力が前
記第２遅延の出力に結合されている、第１ＡＮＤゲート
と、前記第１ＡＮＤゲートの出力からＮ個の遅延パルス
を形成する複数の遅延エレメントを含む分類回路と、複
数の入力および出力を有し、該複数の入力が前記Ｎ個の
遅延パルスを受け取るように結合されている、第１マル
チプレクサと、前記位相ロック・ループ出力クロックを
受け取るように結合されている第１カウンタであって、
統計的最大カウントを発生する、第１カウンタと、制御
入力および出力を有し、該制御入力が前記統計的最大カ
ウントを受け取りマルチプレクサ・カウントを発生する
ように結合され、前記出力が前記第１マルチプレクサに
結合されている、第２カウンタと、第１および第２入力
と出力とを有し、該第１入力が前記マルチプレクサの出
力に結合され、前記第２入力が前記位相ロック・ループ
出力クロック信号を受け取るように結合されている、第
２ＡＮＤゲートと、制御入力と、入力と出力とを有し、
該制御入力が前記統計的最大カウントを受け取るように
結合され、前記入力が前記第２ＡＮＤゲートの出力に結
合されている、第３カウンタと、前記第３カウンタの出
力に結合されている反転器と、制御入力と、第１および
第２入力と、出力とを有し、該第１入力が前記反転器に
結合され、前記第２入力が前記第３カウンタの出力に結
合されている、第２マルチプレクサと、第１および第２
入力と出力とを有し、前記第１入力が前記第２マルチプ
レクサの出力に結合され、前記第２入力が所定のしきい
値を受け取るように結合されている、第３ＡＮＤゲート
と、前記第３ＡＮＤゲートの出力に結合されている記憶
部と、を含む集積回路チップ。

【００６３】（１７）信号におけるジッタを測定する方
法であって、前記信号から短パルス信号を発生するステ
ップと、マルチプレクサおよびマルチプレクサ・カウン
タを用いて、前記短パルス信号からＮ個の遅延信号を発
生するステップと、前記Ｎ個の遅延信号の各々を前記信
号と２^k回比較するステップであって、２^kが所定数であ
る、ステップと、前記クロック信号および前記遅延信号
の双方が高である場合、ヒット・カウンタによってヒッ
ト・カウントを発生するステップと、前記Ｎ個の遅延信
号の各々に対するヒット・カウントを所定のしきい値と
比較するステップと、前記ヒット・カウントおよび前記
所定のしきい値の双方が等しい場合、前記マルチプレク
サ・カウント値を記憶するステップと、前記記憶したマ
ルチプレクサ・カウント値から誤差を計算するステップ
と、を含む方法。

【００６４】（１８）前記誤差が、前記位相ロックルー
プ出力信号に対するジッタの２乗平均を周期で除算した
値を含む、第１７項記載の方法。

【００６５】（１９）前記誤差が、前記位相ロックルー
プ出力信号に対するピーク・ピーク・ジッタを周期で除
算した値を含む、第１７項記載の方法。

【００６６】（２０）前記誤差がデューティ比を含む、
第１７項記載の方法。

【００６７】（２１）概して言えば、あらゆる周期的信
号における誤差、特に位相ロック・ループ（ＰＬＬ）出
力クロック信号における誤差を測定する内蔵自己検査回
路および方法を提供する。回路は、位相ロック・ループ
出力クロック信号と同じ周波数を有する短パルス信号を
発生する短パルス発生器を含む。これに応じて、複数の
遅延エレメントを含む遅延チェーンが、短パルス信号か
らＮ個の遅延パルスを発生する。ヒット・パルス発生器
はＮ個の遅延パルスを受け取り、各遅延パルスを位相ロ
ック・ループ出力クロック信号と２^K回比較し、双方の
信号が高のとき、ヒット・パルス発生器がヒット・パル
スも発生するようにする。また、ヒット・パルスの数を
表すヒット・カウントも発生する。Ｎ個の遅延パルスの
各々をクロック信号と２^k回比較した後、比較器が、Ｐ
ＬＬクロック信号に対するジッタの累積分布に対応する
所定の１組のしきい値をヒット・カウントと比較する。
ヒット・カウントおよび所定の１組のしきい値の１つが
同等である場合、記憶部がＮの値を記憶する。処理部
は、ＰＬＬクロック信号において発見されたジッタの累
積分布に直接関係するＮの各記憶値を用いて、ＰＬＬク
ロック信号の誤差を計算する。

【００６８】

【表３】

【表４】

【表５】

【表６】

【表７】

【表８】

【図面の簡単な説明】

【図１】ジッタのないクロック信号のタイミング図。

【図２】２つのクロック信号、即ち、ジッタのあるクロ
ック信号およびジッタのないクロック信号のタイミング
図。

【図３】ＰＬＬジッタを測定するＢＩＳＴ回路の公知の
実施形態を示す図。

【図４】本発明によるＢＩＳＴ回路の一実施形態を示す
図。

【図５】クロック信号内のジッタのガウス分布を示すタ
イミング図。

【図６】ジッタのある信号と累積分布関数との間のタイ
ミング図の比較を示す図。

【図７】ＰＬＬジッタの累積分布を示す図。

【図８】本発明によるＢＩＳＴ回路の別の実施形態を示
す図。

【図９】図８のＢＩＳＴ回路における４つの信号に関す
るタイミング図。

【図１０】遅延チェーンによって発生した短パルス信号
のタイミング図。

【図１１】図８のＢＩＳＴ回路における３つの追加信号
のタイミング図。

【図１２】本発明にしたがって、クロック信号における
ジッタを測定するプロセスのフロー・チャート。

【符号の説明】

１００全ディジタル内蔵自己検査（ＢＩＳＴ）回路１０４短パルス発生器１０６遅延チェーン１０８マルチプレクサ１１０統計カウンタ１１２マルチプレクサ・カウンタ１１４ヒット・パルス発生器１１６ヒット・カウンタ１１８比較器１２０記憶部１２２処理部２００回路２０４遅延ブロックＡ２０６遅延ブロックＢ２０８ＡＮＤゲート２１０遅延チェーン２１２から２１８遅延エレメント２２０マルチプレクサ２２２マルチプレクサ・カウンタ２２４ＡＮＤゲート２２６ヒット・カウンタ２２８反転器２３０マルチプレクサ２３２ＡＮＤゲート２３４レジスタ２３６レジスタ２３８ＡＮＤゲート２４０記憶部２４２処理部２４４統計カウンタ

フロントページの続きＦターム(参考） 2G132 AA00 AA11 AB02 AC06 AK07 AL11 5F038 BH19 DF01 DT08 EZ20

Claims

【特許請求の範囲】

【請求項１】位相ロック・ループ出力クロック信号の
誤差を測定する内蔵自己検査回路を有する集積回路であ
って、前記位相ロック・ループ出力信号を受け取るように結合
され、該位相ロック・ループ出力クロック信号と同じパ
ルス幅を有する短パルス信号を発生する短パルス発生器
と、前記短パルス信号を受け取るように結合されている遅延
チェーンであって、複数の遅延エレメントを含み、前記
短パルス信号からＮ個の遅延パルスを発生する、遅延チ
ェーンと、前記Ｎ個の遅延パルスを受け取るように結合され、該Ｎ
個の遅延パルスの各々を前記位相ロック・ループの出力
クロック信号と２^k回比較し、双方の信号が高の場合ヒ
ット・パルスを発生し、更にヒット・カウントを発生す
るヒット・パルス発生器であって、ｋは所定数であり、
前記ヒット・カウントはヒット・パルスの数である、ヒ
ット・パルス発生器と、前記ヒット・カウントと少なくとも１つの所定のしきい
値とを受け取るように結合され、前記Ｎ個の遅延パルス
の各々に対して、前記ヒット・カウントを前記少なくと
も１つの所定のしきい値と比較する第１比較器と、前記第１比較器および前記ヒット・パルス発生器に結合
されている記憶部であって、前記ヒット・カウントおよ
び前記所定の１組のしきい値の１つが同等である場合、
Ｎの値を記憶する、記憶部と、前記記憶部に結合され、各対応する所定のしきい値に対
して記憶されているＮの各値を用いて、前記位相ロック
・ループ出力クロック信号の誤差を計算する処理部と、
を含む集積回路。
【請求項２】信号におけるジッタを測定する方法であ
って、前記信号から短パルス信号を発生するステップと、マルチプレクサおよびマルチプレクサ・カウンタを用い
て、前記短パルス信号からＮ個の遅延信号を発生するス
テップと、前記Ｎ個の遅延信号の各々を前記信号と２^k回比較する
ステップであって、２^kが所定数である、ステップと、前記クロック信号および前記遅延信号の双方が高である
場合、ヒット・カウンタによってヒット・カウントを発
生するステップと、前記Ｎ個の遅延信号の各々に対するヒット・カウントを
所定のしきい値と比較するステップと、前記ヒット・カウントおよび前記所定のしきい値の双方
が等しい場合、前記マルチプレクサ・カウント値を記憶
するステップと、前記記憶したマルチプレクサ・カウント値から誤差を計
算するステップと、を含む方法。