TWI542155B - 時脈產生器、通訊裝置與循序時脈閘控電路 - Google Patents

時脈產生器、通訊裝置與循序時脈閘控電路 Download PDF

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Description

時脈產生器、通訊裝置與循序時脈閘控電路
本發明是關於時脈產生、應用與控制，尤其是關於能夠保持一時脈輸出週期數的關係的時脈產生器、通訊裝置與循序時脈閘控電路。
在乙太網路通訊系統中，二連線端會依據一預設機制分別扮演主控端(Master)與受控端(Slave)的角色，主控端與受控端各自有一時脈產生電路，二時脈產生電路分別獨立運作，所產生的時脈並無直接關係且通常存在差異。然而主控端與受控端為了能互相解出對方所傳送的訊號，受控端之時脈產生電路會先依據主控端傳送訊號解出主控端傳送時脈，再造出與該主控端傳送時脈相仿或具有特定關係的受控端接收時脈，然後依據受控端接收時脈決定受控端傳送時脈，接著主控端的時脈產生電路會依據受控端傳送訊號解出受控端傳送時脈，並造出與受控端傳送時脈相仿或具有特定關係的主控端接收時脈，藉由上述操作，雙方即能在共同的時脈基礎下傳送與接收訊號。
一般而言，在產生前述受控端或主控端接收時脈的過程中，受控端或主控端會利用時脈產生電路產生頻率相同但相位不同的多個時脈，並透過時序回復(Timing Recovery)的技術選擇該些時脈的其中之一以做為接收時脈，然而，為了節省功耗，有些乙太網路標準規範(例如IEEE 802.3az節能乙太網路(Energy Efficient Ethernet,EEE)規範)會要求二連線端在無封包收送需求時進入EEE模式以關閉部分耗電的元件(例如關閉部分實體層電路)，並要求二連線端在有封包收送需求時於一預定時間 內離開EEE模式以回復正常運作，在連線速度為100Megabit/s的裝置中，該預定時間是20.5μs，在連線速度為1Gigabit/s的裝置中則是16.5μs。
承上所述，以連線速度為1Gigabit/s的裝置為例，目前乙太網路連線技術為了符合EEE的規範，二連線端於建立連線並決定適當的時脈後，會儲存已建立的時脈關係的參數，並於進入EEE模式時令時脈產生電路保持運作，藉此在有封包收送需求時能夠於前述預定時間內離開EEE模式，然而，乙太網路裝置中的時脈產生電路相當耗電，若時脈產生電路於處於EEE模式時仍繼續正常運作，會消耗相當多的電力；但若時脈產生電路於進入EEE模式後關閉而於離開EEE模式時再開啟以節省電力，考慮到時脈產生電路於關閉及重啟時可能會輸出錯誤的時脈(例如時脈突波(Clock Glitch))或於重啟後失去各時脈的相對關係，二連線端反而需要更長時間來重新校準或建立時脈關係，以至於無法在EEE規範所要求的時間內回復正常運作。
因此，本領域需要一種能夠在時脈產生電路關閉與重啟的過程中避免時脈突波以及維持複數時脈間的關係的技術。
部分先前技術的內容可參見相同申請人的美國專利申請案第13793604號。
本發明之一目的在於提出一種時脈產生器、通訊裝置與循序時脈閘控電路，以解決先前技術的問題。
本發明之另一目的在於提出一種時脈產生器、通訊裝置與循序時脈閘控電路，以於關閉並再開啟一多相位時脈產生電路的一部或全部後保持一時脈輸出週期數的關係。
本發明之又一目的在於提出一種時脈產生器、通訊裝置與循序時脈閘控電路，以在符合節能乙太網路規範的同時藉由關閉時脈產生器的一部或全部來節省更多電力。
本發明提出一種時脈產生器，其一實施例包含：一振盪器，用來產生一參考時脈；一多相位時脈產生電路，耦接該振盪器，用來依據該參考時脈產生複數個輸出時脈，並依據一電源控制訊號停止或開始輸出該複數個輸出時脈，其中該複數個輸出時脈具有相同頻率及不同相位；一循序時脈閘控電路，耦接該多相位時脈產生電路，用來依據一閘控控制訊號以及該複數個輸出時脈循序地停止或開始輸出複數個閘控時脈，並於該多相位時脈產生電路停止與再開始輸出該複數個輸出時脈後保持該複數個閘控時脈之輸出週期數的關係；以及一時脈運作控制電路，耦接該多相位時脈產生電路與該循序時脈閘控電路，用來提供該電源控制訊號以及該閘控控制訊號。
本發明另提出一種通訊裝置，能夠於建立連線後暫時關閉一多相位時脈產生電路的一部或全部，該通訊裝置之一實施例包含：一時脈產生器；一傳送與接收時脈產生電路；一傳送電路；以及一接收電路。所述時脈產生器包含：一振盪器，用來產生一參考時脈；一多相位時脈產生電路，耦接該振盪器，用來依據該參考時脈產生複數個輸出時脈，並依據一電源控制訊號停止或開始輸出該複數個輸出時脈，其中該複數個輸出時脈具有相同頻率及不同相位；一循序時脈閘控電路，耦接該多相位時脈產生電路，用來依據一閘控控制訊號以及該複數個輸出時脈循序地停止或開始輸出複數個閘控時脈，以及於該時脈產生器停止與再開始輸出該複數個輸出時脈後保持該複數個閘控時脈之輸出週期數的關係；以及一時脈運作控制電路，耦接該多相位時脈產生電路與該循序時脈閘控電路，用來提供該電源控制訊號以及該閘控控制訊號。所述傳送與接收時脈產生電路耦接該時脈產生器，用來依據該複數個閘控時脈的至少其中之一產生至少一傳送時脈與至少一接收時脈。所述傳送電路用來依據該至少一傳送時脈執行至少一傳送操作。所述接收電路用來依據該至少一接收時脈執行至少一接收操作。
本發明亦提出一種循序時脈閘控電路，用來循序地停止及開始輸出複數個閘控時脈，該循序時脈閘控電路之一實施例包含：一時脈致能校準單元，用來依據一閘控控制訊號以及複數個時脈中一校準時脈產生一初始致能訊號；一第一閘控單元，耦接該時脈致能校準單元，用來依據該初始致能訊號或其衍生訊號以及該複數個時脈中一第一時脈產生複數個閘控時脈中一第一閘控時脈；以及一第二閘控單元，耦接該時脈致能校準單元，用來依據該初始致能訊號或其衍生訊號以及該複數個時脈中一第二時脈產生該複數個閘控時脈中一第二閘控時脈，其中該第一與第二時脈具有相同頻率與不同相位，且該第一與第二閘控時脈之輸出週期數的關係在該閘控控制訊號之準位發生複數次變化後仍能保持。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
100‧‧‧時脈產生器
110‧‧‧振盪器
120‧‧‧多相位時脈產生電路
122‧‧‧鎖相迴路
124‧‧‧多相位時脈產生單元
130‧‧‧循序時脈閘控電路
132‧‧‧時脈致能校準單元
134‧‧‧閘控單元
1342‧‧‧第一閘控單元
1344‧‧‧第二閘控單元
140‧‧‧時脈運作控制電路
150‧‧‧相位選擇電路
160‧‧‧相位控制電路
170‧‧‧除頻電路
712、722、732‧‧‧暫存單元
724、734‧‧‧邏輯閘
810‧‧‧第一閘控單元
820‧‧‧第二閘控單元
830‧‧‧第三閘控單元
910‧‧‧時脈致能校準單元
920‧‧‧第一閘控單元
930‧‧‧第二閘控單元
940‧‧‧第三閘控單元
950‧‧‧選擇電路
1010‧‧‧時脈致能校準單元
1012‧‧‧第一校準單元
1014‧‧‧第二校準單元
1016‧‧‧邏輯及閘
1020‧‧‧第一閘控單元
1030‧‧‧第二閘控單元
1040‧‧‧補償電路
1042‧‧‧反相閘
1044‧‧‧邏輯及閘
1046‧‧‧多工器
1050‧‧‧後端電路
10‧‧‧通訊裝置
1110‧‧‧時脈產生器
1120‧‧‧傳送與接收時脈產生電路
1122‧‧‧相位選擇電路
1124‧‧‧相位控制電路
1126‧‧‧除頻電路
1130‧‧‧傳送電路
1140‧‧‧接收電路
1150‧‧‧第二時脈產生器
1160‧‧‧時序回復電路
圖1是本發明之時脈產生器之一實施例的示意圖；圖2是圖1之時脈產生器之一實施變化的示意圖；圖3是圖2之時脈產生器之一實施變化的示意圖；圖4是圖2之時脈產生器之另一實施變化的示意圖；圖5是圖1之多相位時脈產生電路之一實施例的示意圖；圖6是圖1之循序時脈閘控電路之一實施例的示意圖；圖7a是圖6之時脈致能校準單元之一實施例的示意圖；圖7b是圖7a之訊號的時序圖；圖7c是圖6之閘控單元之一實施例的示意圖；圖7d是圖7c之訊號的時序圖；圖7e是圖6之時脈致能校準單元與閘控單元之組合的一實施例的示意圖；圖7f是圖7e之訊號的時序圖； 圖8a是圖6之循序時脈閘控電路之一實作範例的示意圖；圖8b是圖8a之訊號的時序圖；圖8c是圖8a之循序時脈閘控電路的一實施變化的示意圖；圖9a是圖6之循序時脈閘控電路之另一實作範例的示意圖；圖9b是圖9a之循序時脈閘控電路的一實施變化的示意圖；圖9c是圖9a之訊號的時序圖；圖10a是圖6之循序時脈閘控電路之再一實作範例的示意圖；圖10b是圖10a之循序時脈閘控電路的一實施變化的示意圖；圖10c是圖10之訊號的時序圖；圖11是本發明之通訊裝置的一實施例的示意圖；圖12是圖11之傳送與接收時脈產生電路的一實施例的示意圖；圖13是圖11之傳送與接收時脈產生電路的另一實施例的示意圖；圖14是圖11之通訊裝置的一實施變化的示意圖；以及圖15是圖11之通訊裝置的一實施變化的示意圖。
以下說明內容之技術用語是參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋應以本說明書之說明或定義為準。另外，在實施為可能的前提下，本說明書所描述之物件或步驟間的相對關係，涵義可包含直接或間接的關係，所謂「間接」是指物件間尚有中間物或物理空間之存在，或指步驟間尚有中間步驟或時間間隔之存在。此外，以下內容是關於時脈產生、應用與控制，對於本領域習見之技術或原理，若不涉及本發明之技術特徵，將不予贅述。再者，圖示中元件之形狀、尺寸以及比例等僅為示意，是供本技術領域具有通常知識者瞭解本發明之用，非對本發明之實施範圍加以限制。
本發明包含時脈產生器、包含該時脈產生器的通訊裝置與應 用於前二者的循序時脈閘控電路，該些裝置能夠於複數個時脈停止與再開始輸出後或者於一閘控控制訊號之準位發生複數次變化後維持一時脈輸出週期數的關係，藉此達成快速地從省電運作回到正常運作的效果。在實施為可能的前提下，本技術領域具有通常知識者可依本說明書的揭露內容選擇相同或等效元件來實現本發明，部分該些元件可能是已知元件，為避免贅述，在不影響揭露要求及可實施性的前提下，已知元件的說明將被適度節略。
請參閱圖1，其是本發明之時脈產生器的一實施例的示意圖，該時脈產生器能夠於一多相位時脈產生電路停止與再開始輸出複數個輸出時脈後保持一閘控時脈輸出週期數的關係。如圖1所示，時脈產生器100包含：一振盪器110；一多相位時脈產生電路120；一循序時脈閘控電路(Sequential Clock Gating Circuit)130；以及一時脈運作控制電路140。所述振盪器110例如是一石英振盪器或其它能產生相對精準振盪訊號的元件，用來產生一參考時脈。所述多相位時脈產生電路120耦接振盪器110，用來依據該參考時脈產生複數個輸出時脈，並依據一電源控制訊號停止或開始部分電路的運作，從而停止或開始輸出該複數個輸出時脈，以達到省電的效果，其中該複數個輸出時脈具有相同頻率及不同相位。所述循序時脈閘控電路130耦接多相位時脈產生電路120，用來依據一閘控控制訊號以及該複數個輸出時脈循序地停止或開始輸出複數個閘控時脈，並於多相位時脈產生電路120停止與再開始輸出該複數個輸出時脈後保持該複數個閘控時脈之輸出週期數的關係，舉例來說，保持輸出週期數的關係可指保持任二閘控時脈之輸出週期數均相等、任二閘控時脈之輸出週期數之差額固定、或任二閘控時脈之數目變化數或變化率的相對關係固定等等，另外，閘控控制訊號與電源控制訊號連動，舉例而言，當欲關閉時脈產生器100時，閘控控制訊號令循序時脈閘控電路130循序地停止輸出閘控時脈，接著電源控制訊號令多相位時脈產生電路120停止產生輸出時脈；而當欲啟動時脈產生器100時，電源控制訊號令多相位時脈產生電路120開始產生輸出時脈，於一段時間 後(例如多相位時脈產生電路120能夠穩定地產生輸出時脈所需之時間，例如數μs)閘控控制訊號再令循序時脈閘控電路130循序地放行閘控時脈。所述時脈運作控制電路140耦接多相位時脈產生電路120與該循序時脈閘控電路130，用來提供上述電源控制訊號與閘控控制訊號，例如是源自於節能乙太網路(Energy Efficient Ethernet,EEE)之模式切換的訊號。
請參閱圖2，時脈產生器100可進一步包含：一相位選擇電路150以及一相位控制電路160。所述相位選擇電路150耦接循序時脈閘控電路130，包含一或複數個相位選擇單元(未顯示)，每該相位選擇單元用來依據一相位控制訊號輸出該複數個閘控時脈的其中之一以供利用，舉例來說，該輸出閘控時脈是做為乙太網路連線之受控端(Slave)的傳送及/或接收時脈或其來源時脈，或做為乙太網路連線之主控端(Master)的接收時脈或其來源時脈。所述相位控制電路160則用來依據一時序回復(Timing Recovery)結果提供該相位控制訊號，該時序回復結果可以是一時序回復電路依據一接收訊號而產生，該接收訊號例如是一乙太網路連線的接收訊號。更多時序回復技術的說明請參見申請號099146590之相同申請人的台灣專利申請案或其它已公開的文獻。
請參閱圖3，時脈產生器100可進一步包含：一除頻電路170，包含複數個除頻單元(未顯示)，用來依據相位選擇電路150之複數個相位選擇單元所輸出的閘控時脈進行除頻，藉此產生複數個除頻時脈以供利用，舉例來說，該些除頻時脈是做為乙太網路連線之傳送及/或接收時脈。另外，該些除頻時脈之相位關係於多相位時脈產生電路120停止與再開始輸出該複數個輸出時脈後仍能保持，詳言之，由於本發明能夠維持複數個閘控時脈的輸出週期數的關係，因此除頻電路170依據該些閘控時脈所產生的除頻時脈的相位關係也能因此保持。
請注意，倘本時脈產生器應用於乙太網路之連線裝置，當該連線裝置是主控端時，其傳送時脈是二連線端的時脈基準，因此可以不經相位選擇，直接是循序時脈閘控電路130所輸出的閘控時脈或其除頻時脈，然而其它傳送 與接收時脈例如受控端的傳送與接收時脈以及主控端的接收時脈則通常需藉由相位選擇來維持與主控端的傳送時脈的關係，進一步言之，請參閱圖4，時脈產生器100包含：一除頻電路170，包含複數個除頻單元(未顯示)，耦接相位選擇電路150與循序時脈閘控電路130，用來依據至少一相位選擇單元所輸出之至少一閘控時脈以及循序時脈閘控電路130所直接輸出之複數個閘控時脈的其中之一進行除頻，以產生複數個除頻時脈，類似地，本例中該複數個除頻時脈之相位關係於多相位時脈產生電路120停止與再輸出該複數個輸出時脈後仍能保持。
請參閱圖5，多相位時脈產生電路120之一實施例包含：一鎖相迴路122，耦接振盪器110，用來依據該參考時脈產生一輸入時脈，並依據前述電源控制訊號停止或開始運作以節省電力；以及一多相位時脈產生單元124，耦接鎖相迴路122，用來依據該輸入時脈產生前述複數個輸出時脈。雖然本實施例是以鎖相迴路122為例，然此並非實施限制，本領域人士可依其需求選擇已知或自行設計的多相位時脈產生電路(例如單一多相位時脈產生單元；或一振盪電路與一多相位時脈產生單元之組合等等)來實現本發明。
請參閱圖6，循序時脈閘控電路130之一實施例包含：一時脈致能校準單元132(Clock Enablement Aligning Unit)，耦接時脈運作控制電路140與多相位時脈產生電路120，用來依據閘控控制訊號以及該複數個輸出時脈的其中之一產生一初始致能訊號；以及複數個閘控單元134，用來依據初始致能訊號以及該複數個輸出時脈產生複數個閘控時脈。舉例來說，時脈致能校準單元132用來於閘控控制訊號之準位為一致能準位且該複數個輸出時脈的其中之一(後稱校準時脈)的準位發生變化時，令該初始致能訊號的準位反映該致能準位，像是令該初始致能訊號的準位由一非致能準位變成該致能準位或是令該初始致能訊號的準位保持在該致能準位，藉此提供複數個閘控單元134之運作依據，更明確地說，複數個閘控單元134中一第一閘控單元1342用來依據該初始致能訊號或其衍生訊號之準位與該複數個輸出時脈中一第一時脈之準位決定該複數 個閘控時脈中一第一閘控時脈之準位，以及複數個閘控單元134中一第二閘控單元1344用來依據該初始致能訊號或其衍生訊號之準位與該複數個輸出時脈中一第二時脈之準位決定該複數個閘控時脈中一第二閘控時脈之準位，由於第一與第二閘控單元1342、1344均參考相同的初始致能訊號而運作，因此二者之閘控時脈的輸出週期數的關係能夠保持，或說二者之閘控時脈的輸出週期數會同步變化。
請參閱圖7a、7c與7e，分別是時脈致能校準單元132、閘控單元134以及二者之組合的實施例。如圖7a所示，時脈致能校準單元132包含一暫存單元712(標誌R)，用來依據閘控控制訊號(標誌GC)與複數個輸出時脈中一校準時脈(標誌CLK_0)產生初始致能訊號(標誌EN_0)，該些訊號之關係的一例如下表1所示，時序圖如圖7b所示。如圖7c所示，閘控單元134包含一暫存單元722與一邏輯閘724，暫存單元722用來依據初始致能訊號或其衍生訊號(標誌EN_X0)以及依據一輸出時脈(標誌CLK_X)產生一衍生致能訊號(標誌EN_X)，邏輯閘724再依據衍生致能訊號與該輸出時脈產生一閘控時脈(標誌CLK_GX)，該些訊號之關係的一例如下表2與表3所示，時序圖如圖7d所示。如圖7e所示，時脈致能校準單元132與閘控單元134之組合包含一暫存單元732與一邏輯閘734，暫存單元732用來依據閘控控制訊號、初始致能訊號與其衍生訊號的其中之一以及依據校準時脈與輸出時脈的其中之一產生初始致能訊號或衍生致能訊號，邏輯閘724再依據此初始致能訊號或衍生致能訊號與該輸出時脈產生閘控時脈(標誌CLK_G0/CLK_X)，該些訊號之關係的一例如下表4所示，時序圖如圖7f所示。請注意，本領域具有通常知識者能依據表1至表4的訊號關係及其均等選用已知或自行設計的元件來構成時脈致能校準單元132與閘控單元134，例如使用閂鎖器(Latch)、正反器(Flip-Flop)或其均等來實現暫存單元712、722以及使用邏輯及閘(AND Gate)或其等效電路來實現邏輯閘724，這意味著圖7a至圖7f的實施例是供瞭解本發明之用，非用以限制本發明。另請注意，表1至表4中，雖然致能訊號是依據校準時脈或輸入時脈 的下降緣(即準位1→0)而變化，然本領域具有通常知識者亦可依本說明書之揭露將上升緣(即準位0→1)做為致能訊號變化的觸發依據。
為使本領域人士更容易瞭解本發明，以下列舉在圖6的架構下循序時脈閘控電路130的數個例子。請參閱圖8a，循序時脈閘控電路130包含：一第一閘控單元810；一第二閘控單元820；以及一第三閘控單元830。第一閘控單元810之一實施例如圖7c所示，是時脈致能校準單元與閘控單元(例如圖7c之邏輯閘724)的組合，用來依據閘控控制訊號(標誌GC)以及複數個輸出時脈中一校準時脈(標誌CLK_0)產生初始致能訊號(標誌EN_0)，再依據初始致能訊號以及複數個輸出時脈中一第一時脈(標誌CLK_1)產生一第一閘控時脈(標誌CLK_G1)，其中校準時脈在此為第一時脈，然亦可為其它輸出時脈。第二閘控單元820之一實施例亦如圖7c所示，用來依據初始致能訊號以及複數個輸出時脈中一第二時脈(標誌CLK_2)產生一第二衍生致能訊號(標誌EN_2)，再依據第二衍生致能訊號以及第二時脈產生一第二閘控時脈(標誌CLK_G2)。第三閘控單元830之一實施例如圖7a所示，用來依據第二衍生致能訊號以及複數個輸出時脈中一第三時脈(標誌CLK_3)產生一第三閘控時脈 (標誌CLK_G3)，其中第一、第二與第三時脈具有相同頻率與不同相位，且第一、第二與第三閘控時脈之輸出週期數的關係在閘控控制訊號之準位發生複數次變化後仍能保持，該些訊號的時序圖如圖8b所示，其中閘控控制訊號之準位變化反映多相位時脈產生電路120之停止與再開始輸出時脈，亦即對應電源控制訊號的準位變化。另外，圖8a之架構僅是舉例，本領域人士可對其施予均等變化，舉例來說，圖8a之架構可變化如圖8c所示，此處第二與第三閘控單元820、830之實施例如圖7a所示，均依據初始致能訊號來運作且無需輸出衍生致能訊號。請注意，由於二個閘控單元即能體現本發明之優點「保持複數個時脈之輸出週期數的關係」，因此上述第三閘控單元830並非實施循序時脈閘控電路130所必需；另外，更多的閘控單元的施作可循上述說明來完成。
接著請參閱圖9a，本例中，循序時脈閘控電路130包含：一時脈致能校準單元910；一第一閘控單元920；一第二閘控單元930；以及一第三閘控單元940。時脈致能校準單元910之一實施例如圖7a所示，用來依據閘控控制訊號與校準時脈產生初始致能訊號，其中校準時脈在此為第一時脈，然亦可為其它輸出時脈，舉例來說，如圖9b所示，一選擇電路950可依據一選擇訊號(標誌SEL)輸出複數個輸出時脈(標誌CLK_1~N)的其中之一做為校準時脈，其中該選擇訊號可由實施者任意決定。另外，第一、第二與第三閘控單元920、930、940的實施例如圖7a所示，分別用來於初始致能訊號的控制下依據第一、第二與第三時脈與第一、第二與第三衍生致能訊號(標誌EN_1、EN_2、EN_3)產生第一、第二與第三閘控時脈，該些訊號的時序圖如圖9c所示。類似地，由於二個閘控單元即能體現本發明之優點，因此上述第三閘控單元940並非實施循序時脈閘控電路130所必需，而更多的閘控單元的施作可循上述說明來完成。
如前所述，保持輸出週期數的關係可指保持任二閘控時脈之輸出週期數均相等、任二閘控時脈之輸出週期數之差額固定、或任二閘控時脈之數目變化數或變化率之相對關係固定等等，而為滿足不同設計需求或增加設計彈性，如圖10a所示，循序時脈閘控電路130除包含時脈致能校準單元1010、第 一閘控單元1020與第二閘控單元1030外，可進一步包含一補償電路1040，用來依據前述閘控控制訊號以及複數個輸出時脈(本例中為第一與第二時脈)的至少其中之一輸出一補償訊號，藉此讓一後端電路1050(例如一除頻電路)能依據該補償訊號以及分別依據第一與第二閘控時脈輸出第一與第二處理訊號，其中第一與第二處理訊號之輸出週期數的關係在該閘控控制訊號之準位發生複數次變化後仍能保持。舉例而言，如圖10b所示，時脈致能校準單元1010包含一第一校準單元1012用來輸出一第一致能訊號(標誌EN_1)、一第二校準單元1014用來輸出一第二致能訊號(標誌EN_2)、以及一邏輯及閘1016用來輸出一第三致能訊號(標誌EN_3)，其中第一與第二校準單元1012、1014之實施例如圖7a所示；第一與第二閘控單元1020、1030之實施例如圖7a所示；補償電路1040包含一反相閘1042用來輸出第二致能訊號的反相訊號、一邏輯及閘1044用來輸出一第四致能訊號(標誌EN_4)、以及一多工器1046用來輸出前述補償訊號予後端電路1050，藉此後端電路1050便能輸出週期數之關係符合原先預期的第一與第二處理訊號(標誌Div1、Div2)，該些訊號的時序圖如圖10c所示。由於上述各元件之運作及元件間的連接關係已明確揭露，本領域具有通常知識者可依揭露內容瞭解並實施循序時脈閘控電路130的補償機制，並可藉由延遲元件、觸發元件、校準元件、邏輯元件、選擇元件等等的使用以及電路連接關係的調整來自行設計補償機制，因此重複及冗餘之說明在此予以節略。
藉由前揭設計，時脈產生器100能夠於停止輸出複數個輸出時脈之期間收到電源控制訊號要求輸出該複數個輸出時脈後的一預定時間內即輸出該複數個閘控時脈，舉例來說，上述預定時間是採用時脈產生器100之乙太網路通訊裝置回復正常運作所需之時間，且不大於16.5μs以符合節能乙太網路對於1Gigabit/s傳輸裝置的規範，或不大於20.5μs以符合節能乙太網路對於100Megabit/s傳輸裝置的規範，更精確地說，本發明之時脈產生器100相較於採用它的裝置能夠更快地恢復正常運作(例如只要數μs的時間即能恢復正常運作)，因此能讓採用本時脈產生器100的裝置有足夠餘裕來符合該預定時間。
除前揭裝置外，本發明另揭露一種通訊裝置，採用前述時脈產生器與當中的循序時脈閘控電路，因此能夠於建立連線後暫時關閉一多相位時脈產生電路的一部或全部。如圖11所示，該通訊裝置10之一實施例包含：一時脈產生器1110，用來產生複數個閘控時脈；一傳送與接收時脈產生電路1120，耦接時脈產生器1110，用來依據該複數個閘控時脈的至少其中之一產生至少一傳送時脈與至少一接收時脈；一傳送電路1130，包含一或複數個傳送單元(未顯示)，用來依據該至少一傳送時脈執行至少一傳送操作；以及一接收電路1140，包含一或複數個接收單元(未顯示)，用來依據該至少一接收時脈執行至少一接收操作。
承上所述，時脈產生器1110之一實施例是圖1之時脈產生器100，本領域人士可由前揭說明瞭解時脈產生器1110之實施與變化。傳送與接收時脈產生電路1120之一實施例如圖12所示，包含：一相位選擇電路1122，耦接循序時脈閘控電路130，包含複數個相位選擇單元(未顯示)，每該相位選擇單元用來依據一相位控制訊號輸出複數個閘控時脈的其中之一；一相位控制電路1124，用來依據一時序回復結果提供該相位控制訊號；以及一除頻電路1126，耦接相位選擇電路1122，用來對該複數個相位選擇單元所輸出之閘控時脈進行除頻，以產生複數個除頻時脈做為該至少一傳送時脈與該至少一接收時脈，其中複數個除頻時脈之相位關係於多相位時脈產生電路120停止與再開始輸出時脈後仍能保持，本實施例適用於通訊裝置10做為二連線端之受控端或主控端之情形。
傳送與接收時脈產生電路1120之另一實施例如圖13所示，包含：一相位選擇電路1122，耦接循序時脈閘控電路130，包含至少一相位選擇單元(未顯示)，每該相位選擇單元用來依據一相位控制訊號輸出該複數個閘控時脈的其中之一；一相位控制電路1124，用來依據一時序回復結果提供該相位控制訊號；以及一除頻電路1126，耦接該相位選擇電路1122與該循序時脈閘控電路130，用來對至少一相位選擇單元所輸出之至少一閘控時脈以及循序時脈閘控 電路130所直接輸出之複數個閘控時脈的其中之一進行除頻，以產生複數個除頻時脈做為該至少一傳送時脈與該至少一接收時脈，其中該複數個除頻時脈之相位關係於多相位時脈產生電路120停止與再開始輸出時脈後仍能保持。
本實施例中，通訊裝置10是支援每秒十億位元(Gigabit per second)或每秒1億位元(100Megabit per second)之傳輸速率的裝置，例如是一乙太網路裝置，因此，通訊裝置10於收到電源控制訊號要求回復正常運作(亦即要求多相位時脈產生電路120輸出該複數個輸出時脈)後的一預定時間內即會輸出該複數個閘控時脈，且該預定時間(即通訊裝置10回復正常運作所需之時間)符合節能乙太網路(EEE)的規範，例如是16.5μs或20.5μs，其中通訊裝置10中多相位時脈產生電路120比通訊裝置10更快地回復運作，例如只需數μs的時間即回復運作。然而，本領域人士亦可將通訊裝置10應用於乙太網路以外的通訊技術。另外，如圖14所示，在通訊裝置10應用於節能乙太網路的情形下，為了維持通訊裝置10處於EEE模式下的必要運作，通訊裝置10可進一步包含：一第二時脈產生器1150，用來於多相位時脈產生電路120停止輸出該複數個輸出時脈時提供至少一第二時脈以供通訊裝置10使用(例如供傳送與接收電路1130、1140使用)，其中第二時脈產生器1150之功耗小於多相位時脈產生電路120之被關閉的部分的功耗，且第二時脈的精準度小於閘控時脈的精準度。再者，如圖15所示，倘通訊裝置10是做為二連線端之一受控端，可進一步包含：一時序回復電路1160，用來於多相位時脈產生電路120停止與再開始輸出該複數個輸出時脈後依據一主控端傳送訊號提供一時序回復結果予傳送與接收時脈產生電路1120，藉此控制傳送與接收時脈產生電路1120選擇該複數個閘控時脈的其中之一做為一基準接收時脈(例如對應乙太網路之四對線的其中一對的時脈)，由於本發明能保持同一連線端的所有傳送與接收時脈之關係，其餘接收與傳送時脈均能依據與該基準接收時脈之間的關係而迅速回復。當然，倘通訊裝置10是做為二連線端之一主控端，亦可包含時序回復電路1160以於初始連線時依據一受控端傳送訊號決定一主控端接收時脈。
由於本領域具有通常知識者可透過圖1至圖10c的說明來瞭解通訊裝置10之實施細節與變化，更明確地說，前述時脈產生器100與循序時脈閘控電路130之實施例及其從屬技術特徵均可合理應用於通訊裝置10，因此，在不影響揭露要求與可實施性的前提下，重複及冗餘之說明在此予以節略。請注意，申請號13793604之申請人的美國專利申請案也是為了解決時脈產生電路於關閉及再重啟後可能發生的問題，然該申請案著重於在鎖相迴路重啟後依據精確的參考時脈(例如石英振盪器之時脈)來產生一校正訊號，進而依據該校正訊號輸出鎖相迴路的時脈至多相位時脈產生器以產生複數個輸出時脈，而本發明則是對多相位時脈產生電路之輸出時脈施以閘控，以輸出基於同樣致能基準的閘控時脈來確保後續運作正常，兩者目的相仿，但手段相異。
請注意，前揭各實施例包含一或複數個技術特徵，於實施為可能的前提下，本技術領域人士可依本發明之揭露內容及自身的需求選擇性地實施任一實施例之部分或全部技術特徵，或者選擇性地實施複數個實施例之部分或全部技術特徵之組合，藉此增加實施本發明的彈性。另請注意，本說明書之用語「第一、第二...」等等是用於元件命名以資區別，非指排序關係、功能限制或申請範圍的限制。
綜上所述，本發明之時脈產生器、包含該時脈產生器的通訊裝置與應用於前二者的循序時脈閘控電路能夠於一多相位時脈產生電路停止與再開始輸出複數個輸出時脈後或者於一閘控控制訊號之準位發生複數次變化後維持複數個閘控時脈的輸出週期數的關係，藉此避免電路運作之啟閉所導致的時脈突波與時脈關係遺失的問題，從而令電路能快速地從省電運作回到正常運作，相較於先前技術具有省電效率極佳與解決方案不複雜等優勢。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之 專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100‧‧‧時脈產生器
110‧‧‧振盪器
120‧‧‧多相位時脈產生電路
130‧‧‧循序時脈閘控電路
140‧‧‧時脈運作控制電路

Claims (30)

  1. 一種時脈產生器，包含：一振盪器，用來產生一參考時脈；一多相位時脈產生電路，耦接該振盪器，用來依據該參考時脈產生複數個輸出時脈，並依據一電源控制訊號停止或開始輸出該複數個輸出時脈，其中該複數個輸出時脈具有相同頻率及不同相位；一循序時脈閘控電路(Sequential Clock Gating Circuit)，耦接該多相位時脈產生電路，用來依據一閘控控制訊號以及該複數個輸出時脈循序地停止或循序地開始輸出複數個閘控時脈，並於該多相位時脈產生電路停止與再開始輸出該複數個輸出時脈後保持該複數個閘控時脈之輸出週期數的關係；以及一時脈運作控制電路，耦接該多相位時脈產生電路與該循序時脈閘控電路，用來提供該電源控制訊號以及該閘控控制訊號。
  2. 如申請專利範圍第1項所述之時脈產生器，進一步包含：一相位選擇電路，耦接該循序時脈閘控電路，包含一或複數個相位選擇單元，每該相位選擇單元用來依據一相位控制訊號輸出該複數個閘控時脈的其中之一；以及一相位控制電路，用來依據一時序回復(Timing Recovery)結果提供該相位控制訊號。
  3. 如申請專利範圍第2項所述之時脈產生器，進一步包含：一除頻電路，耦接該相位選擇電路，用來依據該複數個相位選擇單元所輸出之該些閘控時脈進行除頻，以產生複數個除 頻時脈，其中該複數個除頻時脈之相位關係於該多相位時脈產生電路停止與再開始輸出該複數個輸出時脈後仍能保持。
  4. 如申請專利範圍第2項所述之時脈產生器，進一步包含：一除頻電路，耦接該相位選擇電路與該循序時脈閘控電路，用來依據該至少一相位選擇單元所輸出之至少一該閘控時脈以及該循序時脈閘控電路所直接輸出之該複數個閘控時脈的其中之一進行除頻，以產生複數個除頻時脈，其中該複數個除頻時脈之相位關係於該多相位時脈產生電路停止與再輸出該複數個輸出時脈後仍能保持。
  5. 如申請專利範圍第1項所述之時脈產生器，其中該多相位時脈產生電路包含：一鎖相迴路，耦接該振盪器，用來依據該參考時脈產生一輸入時脈，並依據該電源控制訊號停止或開始運作；以及一多相位時脈產生單元，耦接該鎖相迴路，用來依據該輸入時脈產生該複數個輸出時脈。
  6. 如申請專利範圍第1項所述之時脈產生器，其中該循序時脈閘控電路包含：一時脈致能校準單元(Clock Enablement Aligning Unit)，耦接該時脈運作控制電路與該多相位時脈產生電路，用來依據該閘控控制訊號以及該複數個輸出時脈的其中之一產生一初始致能訊號；以及複數個閘控單元，用來依據該初始致能訊號以及該複數個輸出時脈產生該複數個閘控時脈。
  7. 如申請專利範圍第6項所述之時脈產生器，其中該時脈致能校準單元用來於該閘控控制訊號之準位為一致能準位且該複數個 輸出時脈中一校準時脈之準位發生變化時令該初始致能訊號之準位反映該致能準位，該複數個閘控單元中一第一閘控單元用來依據該初始致能訊號或其衍生訊號之準位與該複數個輸出時脈中一第一時脈之準位決定該複數個閘控時脈中一第一閘控時脈之準位，以及該複數個閘控單元中一第二閘控單元用來依據該初始致能訊號或其衍生訊號之準位與該複數個輸出時脈中一第二時脈之準位決定該複數個閘控時脈中一第二閘控時脈之準位。
  8. 如申請專利範圍第6項所述之時脈產生器，其中該時脈致能校準單元包含一暫存單元，且每該閘控單元包含一邏輯閘，其用來依據該初始致能訊號或其衍生訊號以及依據該複數個輸出時脈的其中之一產生該複數個閘控時脈的其中之一。
  9. 如申請專利範圍第8項所述之時脈產生器，其中該暫存單元是一閂鎖器(Latch)或一正反器(Flip-Flop)，且該邏輯閘是一邏輯及閘(AND Gate)。
  10. 如申請專利範圍第1項所述之時脈產生器，其於停止輸出該複數個輸出時脈之期間收到該電源控制訊號要求輸出該複數個輸出時脈後的一預定時間內即輸出該複數個閘控時脈，且該預定時間不大於20.5μs。
  11. 如申請專利範圍第10項所述之時脈產生器，其中該預定時間不大於16.5μs。
  12. 一種通訊裝置，能夠於建立連線後暫時關閉一多相位時脈產生電路的一部或全部，包含：一時脈產生器，包含：一振盪器，用來產生一參考時脈； 該多相位時脈產生電路，耦接該振盪器，用來依據該參考時脈產生複數個輸出時脈，並依據一電源控制訊號停止或開始輸出該複數個輸出時脈，其中該複數個輸出時脈具有相同頻率及不同相位；一循序時脈閘控電路，耦接該多相位時脈產生電路，用來依據一閘控控制訊號以及該複數個輸出時脈循序地停止或循序地開始輸出複數個閘控時脈，以及於該時脈產生器停止與再開始輸出該複數個輸出時脈後保持該複數個閘控時脈之輸出週期數的關係；以及一時脈運作控制電路，耦接該多相位時脈產生電路與該循序時脈閘控電路，用來提供該電源控制訊號以及該閘控控制訊號；一傳送與接收時脈產生電路，耦接該時脈產生器，用來依據該複數個閘控時脈的至少其中之一產生至少一傳送時脈與至少一接收時脈；一傳送電路，用來依據該至少一傳送時脈執行至少一傳送操作；以及一接收電路，用來依據該至少一接收時脈執行至少一接收操作。
  13. 如申請專利範圍第12項所述之通訊裝置，其中該傳送與接收時脈產生電路包含：一相位選擇電路，耦接該循序時脈閘控電路，包含複數個相位選擇單元，每該相位選擇單元用來依據一相位控制訊號輸出該複數個閘控時脈的其中之一；一相位控制電路，用來依據一時序回復結果提供該相位控制訊號；以及 一除頻電路，耦接該相位選擇電路，用來對該複數個相位選擇單元所輸出之該些閘控時脈進行除頻，以產生複數個除頻時脈做為該至少一傳送時脈與該至少一接收時脈，其中該複數個除頻時脈之相位關係於該多相位時脈產生電路停止與再開始輸出該複數個輸出時脈後仍能保持。
  14. 如申請專利範圍第12項所述之通訊裝置，其中該傳送與接收時脈產生電路包含：一相位選擇電路，耦接該循序時脈閘控電路，包含至少一相位選擇單元，每該相位選擇單元用來依據一相位控制訊號輸出該複數個閘控時脈的其中之一；一相位控制電路，用來依據一時序回復結果提供該相位控制訊號；以及一除頻電路，耦接該相位選擇電路與該循序時脈閘控電路，用來對該至少一相位選擇單元所輸出之至少一該閘控時脈以及該循序時脈閘控電路所直接輸出之該複數個閘控時脈的其中之一進行除頻，以產生複數個除頻時脈做為該至少一傳送時脈與該至少一接收時脈，其中該複數個除頻時脈之相位關係於該多相位時脈產生電路停止與再開始輸出該複數個輸出時脈後仍能保持。
  15. 如申請專利範圍第12項所述之通訊裝置，其中該多相位時脈產生電路包含：一鎖相迴路，耦接該振盪器，用來依據該參考時脈產生一輸入時脈，並依據該電源控制訊號停止或開始運作；以及一多相位時脈產生單元，耦接該鎖相迴路，用來依據該輸入時脈產生該複數個輸出時脈。
  16. 如申請專利範圍第12項所述之通訊裝置，其中該循序時脈閘控電路包含：一時脈致能校準單元，耦接該時脈運作控制電路，用來依據該閘控控制訊號以及該複數個輸出時脈的其中之一產生一初始致能訊號；以及複數個閘控單元，用來依據該初始致能訊號以及該複數個輸出時脈產生該複數個閘控時脈。
  17. 如申請專利範圍第16項所述之通訊裝置，其中該時脈致能校準單元用來於該閘控控制訊號之準位為一致能準位且該複數個輸出時脈中一校準時脈之準位發生變化時令該初始致能訊號之準位反映該致能準位，該複數個閘控單元中一第一閘控單元用來依據該初始致能訊號或其衍生訊號之準位與該複數個輸出時脈中一第一時脈之準位決定該複數個閘控時脈中一第一閘控時脈之準位，以及該複數個閘控單元中一第二閘控單元用來依據該初始致能訊號或其衍生訊號之準位與該複數個輸出時脈中一第二時脈之準位決定該複數個閘控時脈中一第二閘控時脈之準位。
  18. 如申請專利範圍第16項所述之通訊裝置，其中該時脈致能校準單元包含一暫存單元，且每該閘控單元包含一邏輯閘，其用來依據該初始致能訊號或其衍生訊號以及依據該複數個輸出時脈的其中之一產生該複數個閘控時脈的其中之一。
  19. 如申請專利範圍第12項所述之通訊裝置，其於停止輸出該複數個輸出時脈之期間收到該電源控制訊號要求輸出該複數個輸出時脈後的一預定時間內即輸出該複數個閘控時脈，且該預定時間符合一節能乙太網路(Energy Efficient Ethernet,EEE)之規範。
  20. 如申請專利範圍第19項所述之通訊裝置，其中該預定時間不大於16.5μs。
  21. 如申請專利範圍第12項所述之通訊裝置，進一步包含：一第二時脈產生器，用來於該多相位時脈產生電路停止輸出該複數個輸出時脈之期間提供至少一第二時脈以供該通訊裝置使用，其中該第二時脈產生器之功耗小於該多相位時脈產生電路之被關閉的部分的功耗。
  22. 如申請專利範圍第12項所述之通訊裝置，是做為一受控端，且進一步包含：一時序回復電路，用來於該多相位時脈產生電路停止與再開始輸出該複數個輸出時脈後依據一主控端傳送訊號提供一時序回復結果予該傳送與接收時脈產生電路，藉此控制該傳送與接收時脈產生電路依據該複數個閘控時脈的至少其中之一產生該至少一接收時脈與該至少一傳送時脈。
  23. 一種循序時脈閘控電路，用來循序地停止及開始輸出複數個閘控時脈，包含：一時脈致能校準單元，用來依據一閘控控制訊號以及複數個時脈中一校準時脈產生一初始致能訊號；一第一閘控單元，耦接該時脈致能校準單元，用來依據該初始致能訊號或其衍生訊號以及該複數個時脈中一第一時脈產生該複數個閘控時脈中一第一閘控時脈；以及一第二閘控單元，耦接該時脈致能校準單元，用來依據該初始致能訊號或其衍生訊號以及該複數個時脈中一第二時脈產生該複數個閘控時脈中一第二閘控時脈， 其中該第一與第二時脈具有相同頻率與不同相位，且該第一與第二閘控時脈之輸出週期數的關係在該閘控控制訊號之準位發生複數次變化後仍能保持。
  24. 如申請專利範圍第23項所述之循序時脈閘控電路，其中該時脈致能校準單元用來於該閘控控制訊號之準位為一致能準位且該校準時脈之準位發生變化時令該初始致能訊號之準位反映該致能準位，該第一閘控單元用來依據該初始致能訊號或其衍生訊號之準位與該第一時脈之準位決定該第一閘控時脈之準位，以及該第二閘控單元用來依據該初始致能訊號或其衍生訊號之準位與該第二時脈之準位決定該第二閘控時脈之準位。
  25. 如申請專利範圍第23項所述之循序時脈閘控電路，其中該時脈致能校準單元是一第一暫存單元，該第一閘控單元是一第一邏輯閘，以及該第二閘控單元包含：一第二暫存單元，用來依據該初始致能訊號以及該第二時脈產生一衍生致能訊號；以及一第二邏輯閘，用來依據該衍生致能訊號以及該第二時脈產生該第二閘控時脈。
  26. 如申請專利範圍第25項所述之循序時脈閘控電路，其中該第一與第二暫存單元的每一個是一閂鎖器或一正反器，該第一與第二邏輯閘的每一個是一邏輯及閘。
  27. 如申請專利範圍第23項所述之循序時脈閘控電路，其中該時脈致能校準單元是一在前暫存單元，該第一閘控單元包含：一第一暫存單元，用來依據該初始致能訊號以及該第一時脈產生一第一衍生致能訊號；以及一第一邏輯閘，用來依據該第一衍生致能訊號以及該第一時脈產生該第一閘控時脈， 以及該第二閘控單元包含：一第二暫存單元，用來依據該初始致能訊號以及該第二時脈產生一第二衍生致能訊號；以及一第二邏輯閘，用來依據該第二衍生致能訊號以及該第二時脈產生該第二閘控時脈。
  28. 如申請專利範圍第27項所述之循序時脈閘控電路，其中該在前、第一與第二暫存單元的每一個是一閂鎖器或一正反器，該第一與第二邏輯閘的每一個是一邏輯及閘。
  29. 如申請專利範圍第23項所述之循序時脈閘控電路，進一步包含：一選擇電路，耦接該時脈致能校準單元，用來依據一選擇訊號輸出該複數個時脈的其中之一做為該校準時脈。
  30. 如申請專利範圍第23項所述之循序時脈閘控電路，進一步包含：一補償電路，用來依據該閘控控制訊號以及該第一與第二時脈的至少其中之一執行補償，藉此讓一除頻電路分別依據該第一與第二閘控時脈輸出一第一處理訊號與一第二處理訊號，其中該第一與第二處理訊號之輸出週期數的關係在該閘控控制訊號之準位發生複數次變化後仍能保持。
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