JP2002116231A - ゲート遷移をカウントする回路 - Google Patents

ゲート遷移をカウントする回路

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JP2002116231A JP2001245747A JP2001245747A JP2002116231A JP 2002116231 A JP2002116231 A JP 2002116231A JP 2001245747 A JP2001245747 A JP 2001245747A JP 2001245747 A JP2001245747 A JP 2001245747A JP 2002116231 A JP2002116231 A JP 2002116231A
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Shad R Shepston
シャッド・アール・シェップストン
Jeff Rearick
ジェフ・リアリック
John G Rohrbaugh
ジョン・ジー・ローバー
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    • G04F10/04—Apparatus for measuring unknown time intervals by electric means by counting pulses or half-cycles of an ac

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Abstract

(57)【要約】 【課題】 遅延時間の少ないゲート遷移カウント回路を
提供する。 【解決手段】 入力および出力１０３、１０５、１０
７、１０９、１１１をそれぞれ備え、入力および出力が
互いに接続されて連続ループを形成している複数で奇数
であるＮ個の反転回路１０２、１０４、１０６、１０
８、１１０を含むリング・オシレータ１０と、停止制御
信号を受信して、前記リング・オシレータの発振を停止
させるための手段４０と、入力および出力をそれぞれ備
え、各入力がＮ個の反転回路の出力１０３、１０５、１
０７、１０９、１１１の１つに接続されている複数のＮ
個のラッチ１３２、１３４、１３６、１３８、１４０と
を含んでなり、前記停止制御信号を受信すると、前記Ｎ
の反転回路の出力を捕捉する前記複数のＮ個のラッチ１
３２、１３４、１３６、１３８、１４０に前記停止制御
信号を結合することを特徴とするゲート遷移をカウント
する回路を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、タイミン
グ回路の分野に関するものである。特に、本発明は、ゲ
ート遷移のカウントにリング・カウンタを用いるための
装置及び方法に関するものである。
【０００２】
【従来の技術】多くの回路用途では、従来の時間測定
（例えば、秒またはマイクロ秒）とは無関係といえるで
あろう離散時間セグメント（discrete time segment）
により時間を測定するのが一般的である。単純な例とし
て、マイクロプロセッサが、所定のタスク（例えば、加
算または除算操作）を完了するのに必要とするクロック
遷移数（clock transition）がある。もう１つの例で
は、クロック周期がＴの従来のクロック回路を用いてあ
る回路を動作させる場合には、クロック遷移後で時間周
期Ｔの約１／１６の経過時に、論理遷移が生じるように
設定することが必要となろう。カウンタとして構成され
たラッチ及び／またはレジスタは、一般に、いくつかの
ラッチまたはレジスタに関連した時間遅延を累積して、
所望の時間遅延を生じさせることによって、こうした遷
移時間を設定することが可能である。こうしたラッチ及
びレジスタは、複数のゲート遷移によって遅延を生じさ
せるので、それらに関連した遅延は比較的に長くなる可
能性がある。多くの用途では、とりわけ周波数が高くな
ると、ラッチまたはレジスタの切り替え（toggling）に
関連した時間遅延は、所望のタイミング正確度を実現す
るのに十分な分解能が得られるほど、十分に細かい時間
インクリメント（time increment）ではない。クロック
周期Ｔが２．０ナノ秒で、ゲート遅延が３０ピコ秒であ
り、ラッチが、６ゲート遅延すなわち１８０ピコ秒を必
要とする１．８μｍのＣＭＯＳ回路例について考察して
みることにする。この例の場合には、Ｔ／１６＝１２５
ピコ秒である。従って、この例の場合には、１ラッチ遅
延は、あまりに大きすぎて、大部分の用途に必要とされ
るクロック周期の１／１６に近似することはできない。
一般に、この適用例の場合には、所望の時間は、約３ゲ
ート遅延（ラッチの６ゲート遅延の半分）内でしか保証
することはできない。
【０００３】さらに、集積回路の製品プロセスの変動に
より、所定のラッチ及びレジスタに関連した絶対時間に
かなりの量の変化を生じる可能性がある。分解における
エラーがプロセスの変化によって誇張される可能性があ
るため、状況によっては、ラッチまたはレジスタの利用
に関する問題をさらに悪化させる場合もある。上記の例
について検討すると、クロック周期が固定されている
（例えば、水晶制御発振器によって）場合には、プロセ
スの変化によって、ゲート遅延時間が１０％だけしか延
長されなくても、１９８ピコ秒（必要とされるＴ／１６
＝１２５ピコ秒よりさらに長い）のラッチ遅延が生じ
る。
【０００４】
【発明が解決しようとする課題】従って、こうしたエラ
ーを最小限に抑えるために利用可能な最小の時間測定イ
ンクリメントを利用するのが有利になる。集積回路設計
の場合には、最短の遅延時間は一般に単一ゲート遷移で
ある。しかし、プロセスパラメータが大幅に変動するた
め、ゲート遷移の絶対数も確実には知ることはできな
い。上記例では、４ゲート遷移は、１２０ピコ秒に等し
いが、これは多くの用途にとって十分な必要とされる１
２５ピコ秒に近い。しかしながら、当該技術者には明ら
かなように、このプロセスに関する１ゲート遷移は、約
２０ピコ秒〜５０ピコ秒にわたる可能性がある。これ
は、１２５ピコ秒に近似するために必要とされる正確な
ゲート遷移数がほぼ２〜６回でありうることを表してい
る。
【０００５】
【課題を解決するための手段】本発明は、一般に、ゲー
ト遷移カウンタ回路及びそのための方法に関するもので
ある。本発明の目的、利点、及び特徴については、本発
明に関する下記の詳細な説明を検討すれば、当該技術者
には明らかになるであろう。
【０００６】本発明の一実施態様において、ゲート遷移
をカウントする本発明に合わせた回路は、複数のＮ個の
反転回路を備えたリング・オシレータを含んでいる。こ
こで、Ｎは奇数であり、各反転回路は入力および出力を
備えている。これらの反転回路は、入力および出力が互
いに接続されて連続ループを形成している。反転回路
は、停止制御信号を受信してリング・オシレータの発振
を停止させるための入力を含んでいる。反転回路は複数
のＮ個のラッチも含み、各ラッチは入力および出力をそ
れぞれ備え、Ｎ個のラッチのそれぞれの入力がＮ個の反
転回路の出力の１つに接続されている。停止制御信号
は、停止制御信号を受信すると、Ｎ個の反転回路の出力
を捕捉する複数のＮ個のラッチに結合される。
【０００７】別の一実施態様では、ゲート遷移をカウン
トする本発明に合わせた回路は、複数のＮ個の反転回路
を備えるリング・オシレータを含んでいる。ここで、Ｎ
は奇数である。各反転回路は入力および出力を備えてい
る。反転回路は、入力および出力を互いに接続して連続
ループを形成している。リング・オシレータは、開始制
御信号を受信してリング・オシレータの発振を開始させ
るための回路と、停止制御信号を受信してリング・オシ
レータの発振を停止するための回路とを含んでいる。複
数のＮ個のバッファが設けられていて、入力および出力
をそれぞれ備える複数のＮ個のラッチは、それぞれの入
力がＮ個のバッファの１つを介してＮ個の反転回路出力
の１つに接続されている。停止制御信号は、停止制御信
号を受信すると、Ｎ個の反転回路の出力を捕捉する複数
のＮ個のラッチに結合されている。リップル・カウンタ
は、ラッチ出力の１つに結合された入力を備えている。
リップル・カウンタは、ラッチ出力の遷移数をカウント
し、リップル・カウンタ出力を送り出す。論理回路は、
Ｎ個のラッチ出力を受信し、Ｎ個のラッチ出力を２進値
に変換する。
【０００８】本発明の所定の実施態様に合わせた入力お
よび出力をそれぞれ備え、入力および出力を互いに接続
して連続ループを形成する複数で奇数であるＮ個の反転
回路を含むリング・オシレータの状態を捕捉する方法
は、リング・オシレータを発振させるステップと、停止
制御信号を受信してリング・オシレータの発振を停止さ
せるステップと、複数のＮ個のラッチの１つに各出力の
値を保持して保持値Ｒを生成するステップとを含んでい
る。
【０００９】入力および出力をそれぞれ備え、入力およ
び出力を互いに接続して連続ループを形成する複数のＮ
個の論理ゲートを含むリング・オシレータの状態を捕捉
する本発明に合わせた別の方法は、リング・オシレータ
を発振させるステップと、停止制御信号を受信してリン
グ・オシレータの発振を停止させるステップと、複数の
Ｎ個のラッチの１つに各出力の値を保持して保持値Ｒを
生成するステップとを含んでいる。
【００１０】下記の説明を検討すれば、当該技術者は、
上記の例証となる典型的な本発明の実施態様に対する多
くの変更、同等物、及び、置換を思い浮かべることであ
ろう。上記特定の例は、本発明の範囲を規定するものと
みなすべきではない。
【００１１】新規と考えられる本発明の特徴は添付の特
許請求の範囲に記載されている。しかしながら、本発明
の構成、動作方法、目的および長所は、本発明の特定の
例示的な実施態様について説明した以下の詳細な説明を
添付の図面と併わせて参照することにより最も良く理解
される。
【００１２】
【発明の実施の形態】本発明は多種多様な形態の実施態
様が可能であるが、本開示は本発明の原理の一例として
みなされるべきものであり、本発明が図示及び解説され
る特定の実施態様に制限されることを意図したものでは
ないという理解のもとに、詳細な特定の実施態様におい
て、図面に示して本明細書において説明を加える。以下
の説明において、図面のいくつかの図において同一か、
類似または対応する部分を表すために、同様の参照番号
を用いる。
【００１３】図１を参照すると、本発明は、単一ゲート
遷移において経過する時間を測定するための本発明の機
構として、出力がリングの各インバータの出力において
捕捉されるリング・オシレータ１０を利用する。リング
・オシレータ１０の各インバータの出力は複数のラッチ
２０に結合されている。リング・オシレータ１０は、開
始信号３０を受信すると発振を開始し、停止信号４０を
受信すると発振を停止する。停止信号４０を受信する
と、リング・オシレータ１０における各インバータの出
力をラッチ２０のアレイによって捕捉して、値Ｒが生成
されることになる。図解の例では、５つのインバータが
用いられており、そのため、停止信号４０を受信する
と、５つの２進値ｒ1〜ｒ5がラッチ２０へと保持され
る。リング・オシレータ１０における最後のインバータ
の出力は、ｒ5として捕捉される。このｒ5の値を用い
て、リング・オシレータ１０の完全なサイクル数をカウ
ントするために用いられるリップル・カウンタ５０に入
力を供給する。
【００１４】図示のリップル・カウンタ５０は、出力値
ｃ0〜ｃ3をもち、ｃ3が４ビット・カウントの最上位ビ
ットをもつ４つのカウント段を備える。従って、リップ
ル・カウンタＣの２進出力によって、リング・オシレー
タ１０の完全なサイクル数のカウントが得られる。リン
グ・オシレータ１０は、５段あるので、オシレータの完
全な１サイクルによって、全部で１０ゲート遷移（各ゲ
ート毎に１つの上方遷移と１つの下方遷移）を生じるこ
とになる。すなわち、リング・オシレータ内の各インバ
ータが、リング・オシレータ１０のサイクル毎に、正に
向かうある遷移（positive going transition）と、負
に向かうある遷移（negative going transition）を通
過させる。従って、リップル・カウンタ５０は、２進法
で１０のゲート遷移数をカウントする。
【００１５】論理マシン（logic machine）６０によっ
て、ラッチ２０の出力Ｒに操作を加え、値ｂ0〜ｂ3を有
し、ｂ0が最下位ビットである２進値Ｂが得られるよう
にすることが可能である。変換器７０において、論理マ
シン６０からのそれぞれのＢ値およびリップル・カウン
タ５０からのＣ値を組み合わせ、リング・オシレータ１
０のゲート遷移数を２進法で表した、この例の場合では
ビットｆ0〜ｆ6を有する出力Ｆが得られるようにするこ
とが可能である。当業者には明らかなように、いつでも
タスクに十分な大きさの２進カウントが使えるように、
リップル・カウンタ５０を必要な数の段だけ拡張するこ
とが可能である。
【００１６】図２を参照すると、リング・オシレータ１
０と、ラッチ２０と、リップル・カウンタ５０とのより
詳細な図解を回路１００として示す。回路１００によっ
て、リング・オシレータ１０の各インバータのゲート遷
移をカウントする基本カウント機能が得られる。回路１
００の実施態様において、リング・オシレータ１０に必
要とされる反転機能は、５つのＮＡＮＤゲート１０２と
１０４と１０６と１０８と１１０とによって得られる
（一般に、任意の奇数であるＮ個の反転回路を用いるこ
とができる。もし、非反転ゲートをそのリングに使用す
る場合には、Ｎが偶数のときに発振が生じうる。）。Ｎ
ＡＮＤゲート１０４と１０６と１０８とは、入力が論理
１（Ｖdd）に接続されているため、単純なインバータの
働きをする。ＮＡＮＤゲート１０２も、その第２の入力
で論理１開始信号３０を受信すると、単純なインバータ
の働きをする。同様に、停止信号４０が、インバータ１
１４を介して供給されると、ＮＡＮＤゲート１１０の第
２の入力における低に向かう信号は、ＮＡＮＤゲート１
１０でリングを介する信号の移動を停止し、このためリ
ング・オシレータによる発振が停止させられる。
【００１７】当業者には明らかなように、図２の回路図
は、本発明の概念を例示するために用いられる単純化さ
れた図である。ゲート遷移数を正確に捕捉するために
は、さまざまな回路調整を施して、回路の適正なタイミ
ングが容易にとれるようにすることが必要となりうる。
例えば、リング・オシレータによる正確なカウントの実
現を保証するためには、インバータ１１４を通過する停
止信号のゲート遅延を考慮すべきである。
【００１８】ＮＡＮＤゲート１０２と１０４と１０６と
１０８と１１０との第２の入力を無視すると、各インバ
ータの入力が先行インバータの出力に接続された直列に
接続されたインバータ・リングが残ることになる。各入
力／出力接合は、１０３と１０５と１０７と１０９と１
１１とそれぞれ表示されている。これらの接合１０３と
１０５と１０７と１０９と１１１とのそれぞれにおける
信号が、バッファ１２２と１２４と１２６と１２８と１
３０とにそれぞれ供給される。これらのバッファは、組
をなす５つの（一般にＮ個）のラッチ１３２と１３４と
１３６と１３８と１４０との入力の駆動にそれぞれ用い
られる。やはり、当業者には明らかなように、適正な数
のゲート遷移が適正に捕捉されることを保証するには、
バッファ１２２と１２４と１２６と１２８と１３０とに
関連したタイミングを考慮すべきである。ラッチ１３２
と１３４と１３６と１３８と１４０とは、リング・オシ
レータ１０の発振を停止するために用いられる停止信号
４０をそれぞれ受信する。停止信号４０を受信すると、
ラッチ２０は、ノード１０３と１０５と１０７と１０９
と１１１とに生じる値を保持して、ｒ1とｒ2とｒ3とｒ4
とｒ5とがそれぞれ得られることになる。
【００１９】最後のラッチ１４０の出力は、インバータ
１４２によって反転され、リップル・カウンタ５０に用
いられる４つのラッチのクロック信号として利用され
る。これらの４つのラッチが、１５２と１５４と１５６
と１５８としてそれぞれ示されている。リップル・カウ
ンタ５０は、適合する任意の設計とすることができ、リ
ング・オシレータ１０に生じる数十のゲート遷移数を表
す２進出力ｃ0とｃ1とｃ 2とｃ3とを送り出す。換言すれ
ば、出力ｒ5は、リング・オシレータ１０のラッチ２０
によって捕捉されるカウントに生じるオーバフロー数を
カウントするリップル・カウンタ５０によって、一種の
オーバフロー標識として利用される。値ｃ 0〜ｃ3は、フ
ィードバックされ、インバータ１８２と１８４と１８６
と共に排他的ＯＲ（ＥＸＯＲ）ゲート１６２と１６４と
１６６、並びに、ＮＡＮＤゲート１７２および１７４を
介して既知の方法で組み合わせられて２進カウントＣを
生じることになる。本発明を逸脱することなく、他の任
意の適当なリップル・カウンタ設計を適応させて利用す
ることもできる。
【００２０】従って、動作時において、ゲート１０２の
入力に開始信号３０が加えられると、リング・オシレー
タ１０の発振が開始される。後続の停止信号４０を受信
すると、リング・オシレータは発振を停止し、その停止
状態がラッチ２０に捕捉され、リング・オシレータの各
サイクルがリップル・カウンタ５０にカウントとして表
示される。従って、出力値ｒ1〜ｒ5（すなわち、Ｒ）お
よびｃ0〜ｃ3（すなわち、Ｃ）を利用して、開始信号の
時点と停止信号の時点との間に生じたゲート遷移数を表
すことができる。しかしながら、留意すべきことは、Ｃ
の値は２進数の形をとるがＲの値は２進数の形をとらな
いという点である。カウントを有効に利用するため、多
くの実施態様では、カウントＣ＋Ｒから２進（または１
０進または他の）表現への変換を必要とする。他の実施
態様では、これらの値Ｒ及びＣは、直接に利用すること
ができる。
【００２１】リング・カウンタ１０とラッチ２０の組み
合わせの働きが、ノード１０３と１０５と１０７と１０
９と１１１との値（あるいはまた、ｒ1とｒ2とｒ3とｒ4
とｒ 5とを示す、左から右に時間が増す図３のタイミン
グ図に例示されている。時点ｔ1では、ＮＡＮＤゲート
１０２に開始信号が加えられ、時点ｔ2では、ノード１
０３に生じる論理値によって正から負への遷移が生じ
る。任意の２つの隣接する垂直時間線間の時間量は、１
ゲート遷移時間を表す∈ｔによって示される。時点ｔ2
から１ゲート遷移時間が経過した時点ｔ3では、ノード
１０５での出力によって低から高への遷移が生じる。同
様に、１ゲート遷移時間遅延した時点ｔ４では、ノード
１０７での出力によって高から低への遷移が生じる。１
ゲート遷移時間遅延した時点ｔ5では、ノード１０９で
の出力によって低から高への遷移が生じ、時点ｔ6で
は、ノード１１１の出力によって高から低への遷移が生
じる。この時点において、リング・オシレータ１０のイ
ンバータのそれぞれが、トリガされて発振にかかわるこ
とになる。ノード１１１では、ゲート１０２に新たな入
力信号が供給されると、それの次の遷移が以下同様に生
じる。
【００２２】発振は、停止信号によって低から高への遷
移が生じる時点ｔ7まで続行される。この信号が反転さ
れてＡＮＤゲート１１０に加えられると、この遷移によ
って、リング・オシレータ１０の発振が停止する。さら
に、停止信号によって、ノード１０３と１０５と１０７
と１０９と１１１とからの値ｒ1〜ｒ5が、ラッチ１３２
と１３４と１３６と１３８と１４０とに保持されて、停
止信号の時点の値が得られる。図３に示すように、ノー
ド１１１における信号は、完全な２サイクルの通過をす
るので、リップル・カウンタ５０がカウントする。この
単純な例の場合には、１のカウントだけがリップル・カ
ウンタに記録される。しかしながら、停止信号を後に受
信すると、リップル・カウンタは、２進カウントＣとし
て現れるノード１１１における信号の完全なサイクルを
全てカウントすることになる。
【００２３】ｒの値がラッチ２０によって捕捉される
と、論理マシン６０は、下記の方程式を用いて、ｒの値
を２進数に変換する。
【数２】
【００２４】論理マシン６０は、本実施態様に関するこ
れらの方程式によって十分に定義されるので、ビット数
がより少ないか、または、より多い代替実施態様を容易
に導き出すことができる。従って、停止信号の時点にお
けるリング・オシレータ１０の状態を表すＲの５つの個
別ビット値は、上記ｂ0〜ｂ3として示される４ビット２
進表現に変換される。論理マシン６０からのカウント
（Ｂ）及びリップル・カウンタ５０からのカウント
（Ｃ）を単一２進カウントに変換するため、ＣおよびＢ
の値が変換器７０によって組み合わせられる。これは、
例えば、図４に示す回路を用いて実施され、Ｆ値がＦ＝
（１０×Ｃ）＋Ｂとして示されるが、ここで、１０は１
０進法の１０である（２進法の１０ではない）。これ
は、Ｆ＝（２Ｃ＋８Ｃ）に分割することができる。これ
を実施するため、図４の回路７０によってＣの値を１ビ
ット分だけ左にシフトすると２倍されることになる。さ
らに、Ｃの値を左に３ビット分シフトすると８倍にな
る。これら２つの値は行をなす７つの１ビット全加算器
４０２によって加算され、その出力は第２の行をなす７
つの１ビット全加算器４０４を用いてＢの値に加算され
る。結果として得られる出力は、リング・オシレータ１
０に生じるゲート遷移数の２進表現Ｆである。
【００２５】これまで述べてきた回路の場合において、
開始信号３０と停止信号４０との間の時間量の計時に利
用可能な回路構成が示された。この例の場合には、時間
は、リング・オシレータ１０において遭遇するゲート遅
延数を表した７ビット２進数であるＦで表現される。こ
の構成を利用して、例えば、クロック周期の開始時にお
ける開始信号３０、および、クロック周期の終了時にお
ける停止信号４０のトリガに利用されるクロック周期に
相当するゲート遅延数を求めることができる。従って、
２．０ナノ秒のクロック周期及び３０ピコ秒のゲート遅
延の間に、リング・オシレータ１０において約６６ゲー
ト遷移に遭遇することになる。この例の場合には、最小
の測定可能な時間単位（１ゲート遅延）は３０ピコ秒で
ある。クロック周期Ｔの１／１６（１２５ピコ秒）が必
要とされる場合には、必要とされる遅延時間は、３０ピ
コ秒のゲート遅延４つ分（１２０ピコ秒）で近似させる
ことができる。
【００２６】ゲート遅延が約２０ピコ秒の場合には、同
じクロック周期Ｔの１／１６が必要になると仮定する
と、必要な時間遅延は、２０ピコ秒のゲート遅延６つ分
で近似させることができる。そのため、適合するゲート
遅延数は、必要とされる適正なゲート遅延数の決定時に
所望の任意の方法を用いて構成することができる。任意
の場合において、先行例の３ゲート遅延とは対照的に、
１／２ゲート遅延内に必要な時間を生じさせることがで
きる。
【００２７】一実施態様では、リップル・カウンタ５０
およびラッチ２０の出力から直接に時間を求めることが
できる。これは、リップル・カウンタ５０およびリング
・オシレータ１０にプリセットすることによって実施す
ることができる。この実施態様では、リップル・カウン
タ５０がオーバフローすると、適正なカウントに達した
ことになる。リップル・カウンタ５０のプリセットは、
既知のプリセット技法によって実施することができる。
リング・オシレータのプリセットは、リップル・カウン
タの駆動に用いられる開始信号の位置変更、及び／また
は、５つのＮＡＮＤゲートのうち、第２の入力で停止信
号を受信するゲートの変更によって実施することができ
る。このように、リング・カウンタ１０の第１のカウン
トは、完全な１０ゲート遷移未満になる。
【００２８】また、Ｆの値を利用して、開始信号３０と
停止信号４０との時間間隔の分数値Ｐを直接に計算する
こともできる。従って、図５の回路５００を利用して、
Ｆの２進カウントの分解能について任意の分数値を選択
することができる。図５の回路は、６行をなすマルチプ
レクサ５０２と５０４と５０６と５０８と５１０と５１
２とを含んでいる。Ｆのビット・シフト・バージョンを
５行の加算器５２０と５２２と５２４と５２６と５２８
とに供給するために、これらのマルチプレクサを用い
る。上部から下部までの各加算器の出力が次の加算器の
入力となり、次のマルチプレクサ・アレイによってこれ
らの加算器の第２の入力が得られるようになっている。
マルチプレクサの最初の行５０２は、加算器５２０に対
するＢ入力として、ゼロの配列か、または、右に１ビッ
ト分シフトしたＦ値を選択的に供給する。Ｆ値を右に１
ビット分シフトすると、ライン５３０を適正に選択する
ことによって、Ｆ／２の値が加算される。
【００２９】ライン５３２は、マルチプレクサ５０４の
アレイを制御して、右に２ビット分シフトしたＦ値すな
わちＦ／４の値を選択的に加算させる。従って、ライン
５３２を選択することによって、加算器５２０に対する
入力として、値０または右に２ビット分シフトしたＦ値
が供給され、ゼロによってＦの最上位ビットをバックフ
ィリング（backfilling）する。同様に、ライン５３４
によって制御されるマルチプレクサ５０６と、ライン５
３６によって制御されるマルチプレクサ５０８と、ライ
ン５３８によって制御されるマルチプレクサ５１０と、
ライン５４０によって制御されるマルチプレクサ５１２
との各行によって、Ｆの値はさらに１ビット分シフトさ
れる。従って、ライン５３４を選択するとＦ／８の値が
加算される。ライン５３６を選択するとＦ／１６の値が
加算され、一方、ライン５３８および５４０を選択する
とＦ／３２およびＦ／６４の値がそれぞれ加算される。
ライン５３０と５３２と５３４と５３６と５３８と５４
０とを任意の組み合わせをなすように組み合わせること
によって、回路５００によって得られる分数として１／
６４〜６３／６４の任意の値を選択することができる。
一般的な場合には、プログラマブル除算回路は、２進カ
ウントＦを受信して、この２進カウントＦを（２M-1）
／Ｋに等しいプログラム値で割った値に相当する出力値
Ｐを送り出す。ここで、Ｋは、１から（２M-1−１）の
間の整数であり、Ｍは、２進カウントＦのビット数であ
る。
【００３０】この除算値Ｐをオーバフロー値から引き、
本発明の所定の実施態様に従って、プリセットに用いる
ことができる。除算器５００については、引用すること
により本明細書の一部をなすものとするShad Shepston
他の「Programmable Divider」と題する米国特許出願に
さらに詳述されている。
【００３１】以上の開示は、発振が開始信号で開始する
ことを前提としているが、発振は、回路に電力を印加す
ることによって開始することもできるので、これは当然
制限的なものではない。厳密に実施するには、回路の実
施例における遅延（例えば、開始および停止信号の発
生、バッファリング遅延等）を考慮し、ゲート遷移の正
確なカウントを保証することが望ましい。上記の例で
は、４ビット・リップル・カウンタを用いているが、任
意のサイズのリップル・カウンタを利用することができ
る。同様に、リング・オシレータに用いられる反転回路
数Ｎは、本発明を逸脱することなく変更することができ
る。さらに、装置が所定のカウントをカウントするため
に用いられる場合には、任意の適合する手段を用いて、
ラッチをプリセットすることができる。除算器５００の
代わりに、演算論理装置または他の除算器を利用するこ
ともできる。さらに、本発明では、リング・オシレータ
のＮＡＮＤゲートの入力の１つに信号を加えて、オシレ
ータの停止および開始を実施するが、他の技法を用いる
こともできる。例えば、制限するつもりはないが、イン
バータ、ＯＲ、ＮＯＲ、ＡＮＤ、ＸＯＲゲート等のよう
な他の論理ゲートや、それらの組み合わせを利用して、
類似のリング・オシレータを実施し、本発明を逸脱する
ことなく、発振の開始および停止に利用することが可能
なこれらのゲートに対する入力制御（リングを開く一連
のスイッチの開放またはゲート入力の制御を含む）を施
すことができる。
【００３２】本発明の解説は、特定の実施態様に関連し
て行われたが、もちろん、当業者には、以上の解説に鑑
みて、さまざまな代替、修正、置換、及び、変更案が明
らかになるであろう。従って、本発明は、付属の請求項
の範囲内にあるこうした代替、修正、及び、変更案の全
てを包含することを意図したものである。
【図面の簡単な説明】
【図１】本発明の実施態様の１つによるゲート遷移カウ
ンタのブロック図である。
【図２】本発明のある実施態様に関する図１のリング・
オシレータ、ラッチ、及び、リップル・カウンタの概略
図である。
【図３】図１のリング・カウンタに関する開始信号と停
止信号の繰り返しを例示したタイミング図である。
【図４】図１の変換器７０のを具現化した回路図であ
る。
【図５】本発明のある実施態様において、図１のＦ値を
選択的に割るために用いることが可能なプログラマブル
除算器の実施態様を示す概略図である。
【符号の説明】
３０ 開始制御信号 ４０ 停止制御信号 ５０ リップル・カウンタ ６０ 論理回路 ７０ 変換回路 １０２、１０４、１０６、１０８、１１０ 反転回路 １０３、１０５、１０７、１０９、１１１ 出力 ５００ プログラマブル除算回路
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ. (72)発明者 ジェフ・リアリック アメリカ合衆国コロラド州80526， フォ ートコリンズ， ネスビット・コート 3206 (72)発明者 ジョン・ジー・ローバー アメリカ合衆国コロラド州80525， フォ ートコリンズ， サン・ルイス・ストリー ト 3173

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 入力および出力をそれぞれ備え、入力お
    よび出力が互いに接続されて連続ループを形成してい
    る、複数であって奇数であるＮ個の反転回路を含むリン
    グ・オシレータと、 停止制御信号を受信して、前記リング・オシレータの発
    振を停止させるための手段と、 入力および出力をそれぞれ備え、各入力が前記Ｎ個の反
    転回路の出力の１つに接続されている複数のＮ個のラッ
    チとを含んでなり、 前記停止制御信号を受信すると、前記Ｎ個の反転回路の
    出力を捕捉するために前記複数のＮ個のラッチに前記停
    止制御信号を結合することを特徴とするゲート遷移をカ
    ウントする回路。
  2. 【請求項２】 前記Ｎ個の反転回路の少なくとも１つ
    が、第１および第２の入力を備え、前記第１の入力が先
    行反転回路に接続されているＮＡＮＤゲートを有し、前
    記停止制御信号を受信するための前記手段が、前記第２
    の入力を有していることを特徴とする請求項１に記載の
    回路。
  3. 【請求項３】 前記Ｎ個の反転回路の少なくとも１つ
    が、第１および第２の入力を備え、前記第１の入力が先
    行反転回路に接続されているＮＡＮＤゲートを含み、前
    記第２の入力に開始制御信号が加えられて、前記リング
    ・オシレータの発振が開始することを特徴とする請求項
    １に記載の回路。
  4. 【請求項４】 前記複数のＮ個の反転回路が、第１の反
    転回路と最後の反転回路とを含んでおり、 前記複数のＮ個のラッチが第１のラッチと最後のラッチ
    とを含み、前記第１のラッチの入力が前記第１の反転回
    路の出力を受信し、前記最後のラッチの入力が前記最後
    の反転回路の出力を受信し、 前記最後の反転回路の出力に結合された入力を備え、前
    記最後の反転回路の遷移数をカウントしてリップル・カ
    ウンタ出力を生成するリップル・カウンタ（５０）をさ
    らに含んでいることを特徴とする請求項１に記載の回
    路。
  5. 【請求項５】 Ｎ個のラッチの出力を受信して、Ｎ個の
    ラッチの出力を２進値に変換する論理回路をさらに含ん
    でいることを特徴とする請求項４に記載の回路。
  6. 【請求項６】 Ｎ＝５であり、ｒ1とｒ2とｒ3とｒ4とｒ
    5とで５つのラッチ出力を表示し、前記論理回路が、下
    記の方程式によって、 【数１】 最下位ビットから最上位ビットまでのビットｂ0とｂ1と
    ｂ2とｂ3とを有する２進値Ｂに５つのラッチ出力を変換
    することを特徴とする請求項５に記載の回路。
  7. 【請求項７】 前記リップル・カウンタの出力が、最下
    位ビットから最上位ビットまでのビットｃ0とｃ1ｃ2と
    ｃ3とを有するＣで表示された４ビット２進カウントで
    あることと、ＣとＢを組み合わせてＦ＝Ｂ＋１０Ｃとな
    る最下位ビットから最上位ビットまでのビットｆ0とｆ1
    とｆ2とｆ3とｆ4とｆ5とｆ6とを有する７ビット２進値
    Ｆを生成する変換回路とをさらに含んでいることを特徴
    とする請求項６に記載の回路。
  8. 【請求項８】 前記論理回路及び前記リップル・カウン
    タの前記出力から前記２進カウントを受信し、前記反転
    回路の遷移数を表した２進カウントＦを生成する変換回
    路をさらに含んでいることを特徴とする請求項６に記載
    の回路。
  9. 【請求項９】 前記２進カウントＦを受信し、Ｋが１か
    ら（２M-1−１）の間の整数であり、前記２進カウント
    を（２M-1）／Ｋに等しいプログラム値で割った値に相
    当する出力値を送り出すプログラマブル除算回路をさら
    に含んでいることを特徴とする請求項８に記載の回路。
  10. 【請求項１０】 前記リップル・カウンタが前記リップ
    ル・カウンタの初期値をプリセットするプリセット入力
    をさらに含み、前記プリセット入力が前記プログラマブ
    ル除算回路の出力値を受信することを特徴とする請求項
    ９に記載の回路。
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