JP3217314B2 - タイマ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術の分野】本発明は、基準時から所定
時間が経過したことを検出するタイマ回路に係り、特
に、電源電圧の変動にかかわらず一定のタイマ時間を得
るのに好適なタイマ回路に関する。

【０００２】

【従来の技術】タイマ回路は、基準時から所定時間が経
過したことを検出する回路であって、基準となる信号を
与えると、基準時からタイムアウトするまでのタイマ時
間の計測を開始し、これが経過したときは、その旨を示
す検出信号を出力するものである。これは、例えば、Ｅ
ＥＰＲＯＭにおいて、データを書き込む際に必要なライ
トイネーブル信号（以下、単にＷＥ信号という。）のア
クティブ時間を決定するために用いられている。

【０００３】従来、ＥＥＰＲＯＭのタイマ回路として
は、例えば、図９に示すようなものがあった。これは、
電圧Ｖ_PPI にドレインを接続したｎ型チャネル電解効果
トランジスタ（以下、単にｎ型ＭＯＳという。）４５
と、ｎ型ＭＯＳ４５のソースにドレインを接続しかつソ
ースを接地したｎ型ＭＯＳ４２と、ｎ型ＭＯＳ４２と並
列に接続したコンデンサ４３と、ｎ型ＭＯＳ４５のソー
スに接続した２段の出力用インバータ５１，５２と、で
構成されている。そしてさらに、ｎ型ＭＯＳ４５のゲー
トには、スイッチとして動作させるための制御信号を入
力するようにし、ｎ型ＭＯＳ４２のゲートには、基準電
圧Ｖ_ref を入力するようになっている。

【０００４】このような構成であれば、入力される制御
信号がハイレベルであるときは、ｎ型ＭＯＳ４５がオン
状態となり、電圧Ｖ_PPI によりコンデンサ４３に電荷が
蓄積される。この状態で、入力される制御信号がローレ
ベルとなったときは、ｎ型ＭＯＳ４５がオフ状態とな
り、ｎ型ＭＯＳ４２によりコンデンサ４３に蓄積された
電荷が所定電流値で放電させられる。この放電過程にお
いて、コンデンサ４３の電圧が所定値を下回るまでは、
インバータ５１，５２を介してハイレベルの信号が出力
されるが、コンデンサ４３の電圧が所定値を下回ったと
きは、インバータ５１，５２を介してローレベルの信号
が検出信号として出力される。

【０００５】すなわち、コンデンサ４３に蓄積された電
荷は、ｎ型ＭＯＳ４２により所定電流で放電されるの
で、コンデンサ４３が一定の電圧で充電されている場合
は、放電時間は、常に一定となる。つまり、この放電時
間をタイマ時間として利用するのであり、出力される信
号がハイレベルからローレベルに遷移した時点をもっ
て、タイマ時間が経過したことが検出される。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のタイマ回路にあっては、電源電圧Ｖ_DDの変動
に影響を受けにくい電圧Ｖ_PPI や基準電圧Ｖ_ref を用い
るといっても、電源電圧Ｖ_DDが変動したときは、わずか
ながらでも基準電圧Ｖ_ref が変動し、これに伴ってコン
デンサ４３から放電される電荷量が増減するため、放電
時間に影響を与え、一定のタイマ時間を得ることが困難
であるという問題があった。

【０００７】そこで、本発明は、このような従来の問題
を解決することを課題としており、電源電圧の変動にか
かわらず一定のタイマ時間を得るのに好適なタイマ回路
を提供することを目的としている。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る請求項１記載のタイマ回路は、基準時
から所定時間が経過したことを検出するタイマ回路であ
って、基準時からタイムアウトするまでの第１のタイマ
時間が電源電圧の増加につれて伸長する第１の回路と、
基準時からタイムアウトするまでの第２のタイマ時間が
前記電源電圧の増加につれて短縮する第２の回路と、を
備え、前記第１のタイマ時間と前記第２のタイマ時間と
を加えた値に基づいて、前記所定時間が経過したことを
検出するようになっている。

【０００９】このような構成であれば、電源電圧が基準
値よりも増加したときは、第１の回路において、第１の
タイマ時間が伸長されるとともに、第２の回路におい
て、第２のタイマ時間が短縮されるので、第１のタイマ
時間に第２のタイマ時間を加えると、第１のタイマ時間
の伸長分と第２のタイマ時間の短縮分とが相殺される。
したがって、これらタイマ時間を加えた値に基づけば、
結果として、電源電圧が基準値であるときとほぼ同一の
所定時間が経過したことが検出される。

【００１０】一方、電源電圧が基準値よりも減少したと
きは、第１の回路において、第１のタイマ時間が短縮さ
れるとともに、第２の回路において、第２のタイマ時間
が伸長されるので、第１のタイマ時間に第２のタイマ時
間を加えると、第１のタイマ時間の短縮分と第２のタイ
マ時間の伸長分とが相殺される。したがって、これらタ
イマ時間を加えた値に基づけば、結果として、電源電圧
が基準値であるときとほぼ同一の所定時間が経過したこ
とが検出される。

【００１１】さらに、本発明に係る請求項２記載のタイ
マ回路は、基準時から所定時間が経過したことを検出す
るタイマ回路であって、電源電圧の変動に応じた周期の
発振信号を出力する発振回路と、基準時から前記電源電
圧の変動に応じた時間が経過したときに前記発振信号の
カウントを開始するためのトリガ信号を出力するトリガ
回路と、前記トリガ信号に基づいて前記発振信号を所定
数までカウントしたことを示すカウント信号を出力する
カウンタ回路と、を備え、前記基準時から前記カウント
信号が出力されるまでの時間が、前記電源電圧の変動に
かかわらずほぼ一定となるようになっている。

【００１２】このような構成であれば、基準時から電源
電圧の変動に応じた時間が経過したときは、トリガ回路
により、トリガ信号がカウンタ回路に出力される。する
と、カウンタ回路により、電源電圧の変動に応じた周期
の発振信号のカウントが開始され、その発振信号のカウ
ントが所定数に達したときは、カウント信号が出力され
る。すなわち、カウント信号は、電源電圧が変動しても
基準時からほぼ一定の時間が経過したときに出力され
る。

【００１３】より具体的には、電源電圧の増加につれて
短縮する周期の発振信号を出力するリングオシレータ
（発振回路）と、基準時からトリガ信号を出力するまで
の時間が電源電圧の増加につれて伸長するアナログタイ
マ（トリガ回路）と、トリガ信号に基づいて発振信号の
カウントを開始してこれが所定数に達したときにカウン
ト信号を出力するリプルカウンタ（カウンタ回路）と、
を備えた場合において、基準時から電源電圧の変動に応
じた時間が経過したときは、アナログタイマにより、ト
リガ信号がリプルカウンタに出力される。すると、リプ
ルカウンタにより、発振信号のカウントが開始され、そ
の発振信号のカウントが所定数に達したときは、カウン
ト信号が出力される。すなわち、カウント信号は、電源
電圧が変動しても基準時からほぼ一定の時間が経過した
ときに出力される。

【００１４】この請求項２記載の発明において、「電源
電圧の変動に応じた時間」とは、例えば、電源電圧の増
加または減少に比例した時間をいい、また、「電源電圧
の変動に応じた周期」とは、例えば、電源電圧の増加ま
たは減少に反比例した周期をいう。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。図１は、本発明の実施の形態
を示す図である。

【００１６】本発明に係るタイマ回路は、図１に示すよ
うに、電源電圧Ｖ_DDの増加につれて発振信号の周期が短
縮するリングオシレータ１０と、電源電圧Ｖ_DDの増加に
つれてタイマ時間が伸長するアナログタイマ４０と、リ
ングオシレータ１０からの発振信号の振幅数を所定数ま
でカウントするリプルカウンタ７０と、で構成されてい
る。

【００１７】まず、リングオシレータ１０の構成につい
て説明する。図２は、リングオシレータ１０の構成を示
す回路図であり、図３は、リングオシレータ１０の電源
電圧Ｖ_DDの変化に対する発振信号の周期の変化を示す特
性図である。

【００１８】リングオシレータ１０は、電源電圧Ｖ_DDの
変動に応じた周期の発振信号を出力する回路であって、
電源電圧Ｖ_DDの変動に応じた周期のパルス信号を出力用
インバータ３１，３２を介して出力端子Ｏｕｔから出力
するものである。

【００１９】リングオシレータ１０は、図２に示すよう
に、縦続接続された９段のインバータ２１〜２９と、各
インバータ２１〜２９に流れる電流を規定する定電流源
１４と、定電流源１４からの電流を各インバータ２１〜
２９にミラーするためのｎ型ＭＯＳ１１と、２段の出力
用インバータ３１，３２と、で構成されている。

【００２０】インバータ２１〜２９は、ｐ型チャネル電
界効果トランジスタ（以下、単にｐ型ＭＯＳという。）
２１ａ〜２９ａとｎ型ＭＯＳ２１ｂ〜２９ｂとのドレイ
ン同士を接続し、ｐ型ＭＯＳ２１ａ〜２９ａのソースを
それぞれ電源電圧Ｖ_DDに接続し、ｎ型ＭＯＳ２１ｂ〜２
９ｂのソースをそれぞれ接地して構成されている。さら
に、前段のｐ型ＭＯＳのドレインを次段のｐ型ＭＯＳの
ゲートに接続するとともに、最終出力段のｐ型ＭＯＳの
ドレインを初段のｐ型ＭＯＳゲートに接続して構成され
ている。

【００２１】また、ｎ型ＭＯＳ１１のドレインと定電流
源１４とを接続し、ｎ型ＭＯＳ１１のソースを接地し、
そしてさらに、ｎ型ＭＯＳ１１のゲートと各ｎ型ＭＯＳ
２１ｂ〜２９ｂのゲートとを接続することにより、ｎ型
ＭＯＳ１１とｎ型ＭＯＳ２１ｂ〜２９ｂとでカレントミ
ラー回路を構成できるようになっている。カレントミラ
ー回路となっているときは、定電流源１４からの電流と
同一のものを、各ｎ型ＭＯＳ２１ｂ〜２９ｂに流すよう
になっている。

【００２２】一方、ｎ型ＭＯＳ１１のゲートとソース
間、およびｎ型ＭＯＳ１１のゲートとドレイン間には、
ｎ型ＭＯＳ１２，１３がそれぞれ接続され、それらのゲ
ートにはそれぞれＷＥ信号とＷＥ信号の反転信号が入力
される。したがって、ＷＥ信号がローレベルであるとき
は、ｎ型ＭＯＳ１３がオン状態となり、ｎ型ＭＯＳ１２
がオフ状態となるため、ｎ型ＭＯＳ１１のゲートが接地
され、ｎ型ＭＯＳ１１，２１ｂ〜２９ｂはオフ状態とな
る。一方、ＷＥ信号がハイレベルであるときは、ｎ型Ｍ
ＯＳ１２がオン状態となり、ｎ型ＭＯＳ１３がオフ状態
となるため、ｎ型ＭＯＳ１１，２１ｂ〜２９ｂはカレン
トミラー回路を構成する。

【００２３】このような構成であれば、リングオシレー
タ１０は、次のように動作する。まず、入力されるＷＥ
信号がローレベルであるときは、ｎ型ＭＯＳ１２がオフ
状態となるとともに、ｎ型ＭＯＳ１３がオン状態となる
ので、各ｎ型ＭＯＳ２１ｂ〜２９ｂがすべてオフ状態と
なるとともに、各ｐ型ＭＯＳ２１ａ〜２９ａがすべてオ
フ状態となって発振せず、出力端子Ｏｕｔからハイレベ
ルの信号が出力される。

【００２４】一方、入力されるＷＥ信号がハイレベルで
あるときは、ｎ型ＭＯＳ１２がオン状態となるととも
に、ｎ型ＭＯＳ１３がオフ状態となって、ｎ型ＭＯＳ１
１と各ｎ型ＭＯＳ２１ｂ〜２９ｂとでカレントミラー回
路が構成されるので、各ｐ型ＭＯＳ２１ａ〜２９ａに定
電流が供給され、各ｐ型ＭＯＳ２１ａ〜２９ａのゲート
に入力される信号が反転されて次段のゲートに入力され
る。つまり、ｐ型ＭＯＳ２１ａの入力電圧は、遅延され
て次段のｐ型ＭＯＳ２２ａに出力される。ここでの遅延
時間Ｔ_R は、例えば、ｐ型ＭＯＳ２１ａのゲート容量Ｃ
_P と、ｎ型ＭＯＳ２１ｂを流れる電流Ｉ_N （定電流源１
４の供給値）と、ｐ型ＭＯＳ２１ａに供給される電圧値
Ｖ_P （∝Ｖ_DD）と、に依存し、具体的には、下式（１）
に示すようになる。

【００２５】 Ｔ_R ＝（２×Ｃ_P ×Ｖ_P ）／Ｉ_N …（１） 同様に、各ｐ型ＭＯＳ２２ａ〜２８ａの入力電圧は、遅
延されて次段のｐ型ＭＯＳ２３ａ〜２９ａに出力され、
ｐ型ＭＯＳ２９ａの入力電圧は、遅延されてｐ型ＭＯＳ
２１ａに出力される。したがって、出力端子Ｏｕｔから
所定周期のパルス信号が出力される。インバータの段
数、ゲート容量Ｃ_P および電流Ｉ_N が一定値であるの
で、発振信号の周期は、図３に示すように、供給電圧Ｖ
_P に、すなわち電源電圧Ｖ_DDの増加につれて伸長され
る。

【００２６】次に、アナログタイマ４０の構成について
説明する。図４は、アナログタイマ４０の構成を示す回
路図であり、図５は、アナログタイマ４０の電源電圧Ｖ
_DDの変化に対する発振信号の周期の変化を示す特性図で
ある。

【００２７】アナログタイマ４０は、電源電圧Ｖ_DDの変
動に応じたタイマ時間を計測し、これが経過したことを
検出する回路であって、検出した旨のパルス信号を出力
用インバータ５１，５２を介して出力端子Ｏｕｔから出
力するものである。

【００２８】アナログタイマ４０は、図４に示すよう
に、電源電圧Ｖ_DDにソースを接続したｐ型ＭＯＳ４１
と、ｐ型ＭＯＳ４１のドレインにドレインを接続しかつ
ソースを接地したｎ型ＭＯＳ４２と、ｎ型ＭＯＳ４２と
並列に接続したコンデンサ４３と、一端を電源電圧Ｖ_DD
に接続した抵抗４４と、抵抗４４の他端にドレインを接
続しかつソースを接地したｎ型ＭＯＳ４５と、コンデン
サ４３の電圧を整形する２段の出力用インバータ５１，
５２と、で構成されている。

【００２９】そしてさらに、ｎ型ＭＯＳ４２のゲート
と、ｎ型ＭＯＳ４５のドレインおよびゲートと、を接続
し、すなわち、ｎ型ＭＯＳ４２とｎ型ＭＯＳ４５とでカ
レントミラー回路を構成し、抵抗４４に流れる電流と同
一のものを、ｎ型ＭＯＳ４２に供給するようになってい
る。また、ｐ型ＭＯＳ４１のゲートには、ＷＥ信号を入
力するようになっている。

【００３０】このような構成であれば、アナログタイマ
４０は、次のように動作する。まず、入力されるＷＥ信
号がローレベルであるときは、ｐ型ＭＯＳ４１がオン状
態となるので、コンデンサ４３に電荷が蓄積され、コン
デンサ４３の電圧が所定値に達したときは、出力端子Ｏ
ｕｔからハイレベルの信号が出力される。

【００３１】この状態で、入力されるＷＥ信号がハイレ
ベルとなったときは、ｐ型ＭＯＳ４１がオフ状態となる
ので、ｎ型ＭＯＳ４２とｎ型ＭＯＳ４５とのカレントミ
ラー回路により、コンデンサ４３に蓄積された電荷が所
定電流で放電させられ、コンデンサ４３の電圧が上記所
定値を下回ったときは、出力端子Ｏｕｔからローレベル
の信号が出力される。つまり、コンデンサ４３に蓄積さ
れた電荷は、抵抗４４に流れる電流と同一のもので放電
させられる。抵抗４４に流れる電流は、電源電圧Ｖ_DDの
大きさに比例するので、ここでの放電時間Ｔ_A は、電源
電圧Ｖ_DDの大きさに依存し、具体的には、下式（２）に
示すようになる。

【００３２】 Ｔ_A ＝（Ｒ×Ｃ_A ×Ｖ_DD）／（Ｖ_DD−Ｖ_T ） …（２） ただし、式（２）において、Ｒは抵抗４４の容量、Ｃ_A
はコンデンサ４３の容量、Ｖ_T はｎ型ＭＯＳ４５のしき
い値電圧であり、（Ｖ_DD−Ｖ_T ）≫（Ｒ×Ｃ_A×Ｖ_DD）
である。したがって、コンデンサ４３の放電時間は、図
５に示すように、電源電圧Ｖ_DDの増加につれて短縮され
る。

【００３３】次に、リプルカウンタ７０の構成について
説明する。図６は、リプルカウンタ７０の構成を示す回
路図である。リプルカウンタ７０は、リングオシレータ
１０からの発振信号の振幅数を所定数までカウントする
回路であって、アナログタイマ４０からの信号がハイレ
ベルからローレベルに遷移するとカウントを開始し、上
記所定数に達したときは、その旨のパルス信号を出力用
インバータ９１を介して出力端子Ｏｕｔから出力するも
のである。

【００３４】リプルカウンタ７０は、図６に示すよう
に、リングオシレータ１０からの発振信号の振幅数をカ
ウントするための１３段のＤ型フリップフロップ（以
下、単にＤＦＦという。）７１〜８３と、各ＤＦＦ７１
〜８３のＱ端子からの出力信号を入力するＮＡＮＤ９０
と、ＮＡＮＤ９０からの出力信号を入力する出力用イン
バータ９１と、で構成されている。

【００３５】ＤＦＦ７１は、リングオシレータ１０から
の発振信号をＣ端子に、自己のＱＢ端子からの出力信号
をＤ端子に入力するようになっており、他のＤＦＦ７２
〜８３は、前段のＤＦＦ７１〜８２のＱ端子からの出力
信号をＣ端子に、自己のＱＢ端子からの出力信号をＤ端
子に入力するようになっている。また、各ＤＦＦ７１〜
８３は、アナログタイマ４０からの出力信号をＲ端子に
入力するようになっている。

【００３６】ＮＡＮＤ９０は、例えば、リングオシレー
タ１０からの発振信号の振幅数を“５９８４”までカウ
ントした場合における各ＤＦＦ７１〜８３のＱ端子から
の出力信号を入力したときは、ローレベルの信号を出力
し、それ以外の場合における出力信号を入力したとき
は、ハイレベルの信号を出力するようになっている。

【００３７】このような構成であれば、アナログタイマ
１３からの出力信号がハイレベルからローレベルに遷移
したときは、リングオシレータ１０からの発振信号のカ
ウントが開始され、その振幅数が“５９８４”までカウ
ントされたときは、出力端子Ｏｕｔからハイレベルの信
号が出力される。

【００３８】次に、上記実施の形態の動作を図面を参照
しながら説明する。図７は、電源電圧Ｖ_DDが低い場合に
おける動作を説明するためのタイムチャートであり、図
８は、電源電圧Ｖ_DDが高い場合における動作を説明する
ためのタイムチャートである。なお、図７および図８に
おいて、ＣＬＯＣＫ信号は、リングオシレータ１０から
の発振信号であり、Ａ_OUT 信号は、アナログタイマ４０
からの出力信号であり、Ｄ_OUT 信号は、リプルカウンタ
７０からの出力信号である。

【００３９】まず、電源電圧Ｖ_DDが低い場合（Ｖ_DD＝
０．９［Ｖ］）について説明する。まず、ＷＥ信号をハ
イレベルとする前は、図７に示すように、リングオシレ
ータ１０において、ハイレベルの信号が出力されるとと
もに、アナログタイマ４０において、ハイレベルの信号
が出力される。したがって、リプルカウンタ７０におい
ては、各ＤＦＦ７１〜８３のＲ端子にハイレベルの信号
が入力されるので、カウントが開始されずローレベルの
信号が出力される。

【００４０】次いで、ＷＥ信号をハイレベルとしたとき
は、リングオシレータ１０において、電源電圧Ｖ_DDの変
動に応じた周期０．９４［μｓ］のパルス信号が出力さ
れるが、一方、アナログタイマ４０においては、ＷＥ信
号がハイレベルとなってから電源電圧Ｖ_DDの変動に応じ
た第１のタイマ時間２０００［μｓ］が経過するまで
は、ハイレベルの信号が出力され、その後は、ローレベ
ルの信号が出力される。したがって、リプルカウンタ７
０においては、ＷＥ信号がハイレベルとなってから２０
００［μｓ］が経過するまでは、各ＤＦＦ７１〜８３の
Ｒ端子にハイレベルの信号が入力されるので、カウント
が開始されないが、ＷＥ信号がハイレベルとなってから
２０００［μｓ］が経過したときは、各ＤＦＦ７１〜８
３のＲ端子にローレベルの信号が入力されるので、カウ
ントが開始される。

【００４１】このようにカウントが開始された後は、リ
プルカウンタ７０において、リングオシレータ１０から
の発振信号の振幅数が“５９８４”までカウントされる
まで、すなわちカウントが開始されてから第２のタイマ
時間５６４０［μｓ］が経過するまでは、ローレベルの
信号が出力されるが、発振信号の振幅数が“５９８４”
となったときは、ハイレベルの信号が出力される。

【００４２】したがって、ＷＥ信号をハイレベルとした
時点から、リプルカウンタ７０からの出力信号がハイレ
ベルとなるまでに要した合計のタイマ時間は、７．６４
［μｓ］となる。

【００４３】なお、ＷＥ信号は、リプルカウンタ７０か
らの出力信号がハイレベルとなったときに、ローレベル
にする。これによりアナログタイマ４０の出力信号がハ
イレベルとなるので、リプルカウンタ７０の出力信号は
再びローレベルとなる。

【００４４】次に、電源電圧Ｖ_DDが高い場合（Ｖ_DD＝４
［Ｖ］）について説明する。まず、ＷＥ信号をハイレベ
ルとする前は、図８に示すように、リングオシレータ１
０において、ハイレベルの信号が出力されるとともに、
アナログタイマ４０において、ハイレベルの信号が出力
される。したがって、リプルカウンタ７０においては、
各ＤＦＦ７１〜８３のＲ端子にハイレベルの信号が入力
されるので、カウントが開始されずローレベルの信号が
出力される。

【００４５】次いで、ＷＥ信号をハイレベルとしたとき
は、リングオシレータ１０において、電源電圧Ｖ_DDの変
動に応じた周期１．１９［μｓ］のパルス信号が出力さ
れるが、一方、アナログタイマ４０においては、ＷＥ信
号がハイレベルとなってから電源電圧Ｖ_DDの変動に応じ
た第１のタイマ時間３６０［μｓ］が経過するまでは、
ハイレベルの信号が出力され、その後は、ローレベルの
信号が出力される。したがって、リプルカウンタ７０に
おいては、ＷＥ信号がハイレベルとなってから３６０
［μｓ］が経過するまでは、各ＤＦＦ７１〜８３のＲ端
子にハイレベルの信号が入力されるので、カウントが開
始されないが、ＷＥ信号がハイレベルとなってから３６
０［μｓ］が経過したときは、各ＤＦＦ７１〜８３のＲ
端子にローレベルの信号が入力されるので、カウントが
開始される。

【００４６】このようにカウントが開始された後は、リ
プルカウンタ７０において、リングオシレータ１０から
の発振信号の振幅数が“５９８４”までカウントされる
まで、すなわちカウントが開始されてから第２のタイマ
時間７１４０［μｓ］が経過するまでは、ローレベルの
信号が出力されるが、発振信号の振幅数が“５９８４”
となったときは、ハイレベルの信号が出力される。

【００４７】したがって、ＷＥ信号をハイレベルとした
時点から、リプルカウンタ７０からの出力信号がハイレ
ベルとなるまでに要した合計のタイマ時間は、７．５０
［μｓ］となり、電源電圧Ｖ_DDが低い場合とほぼ同一と
なる。

【００４８】なお、ＷＥ信号は、上記同様に、リプルカ
ウンタ７０からの出力信号がハイレベルとなったとき
に、ローレベルにする。これによりアナログタイマ４０
の出力信号がハイレベルとなるので、リプルカウンタ７
０の出力信号は再びローレベルとなる。

【００４９】このようにして、電源電圧Ｖ_DDの増加につ
れて発振信号の周期が短縮するリングオシレータ１０
と、電源電圧Ｖ_DDの増加につれてタイマ時間が伸長する
アナログタイマ４０と、アナログタイマ４０からの出力
信号に基づいてカウントを開始してリングオシレータ１
０からの発振信号の振幅数を所定数までカウントするリ
プルカウンタ７０と、を備え、電源電圧Ｖ_DDが増減した
ときは、リングオシレータ１０からの発振信号の周期の
変動分と、アナログタイマ４０のタイマ時間の変動分
と、が相殺されるようにしたから、従来に比して、電源
電圧Ｖ_DDの変動にかかわらず比較的一定のタイマ時間を
得ることができる。

【００５０】なお、上記実施の形態においては、電源電
圧Ｖ_DDの増加につれて発振信号の周期が短縮するリング
オシレータ１０と、電源電圧Ｖ_DDの増加につれてタイマ
時間が伸長するアナログタイマ４０と、を設けて構成し
たが、これに限らず、電源電圧Ｖ_DDの増加につれて発振
信号の周期が伸長する発振回路と、電源電圧Ｖ_DDの増加
につれてタイマ時間が短縮するタイマ回路と、を設けて
構成してもよい。

【００５１】上記実施の形態において、リングオシレー
タ１０およびリプルカウンタ７０は、請求項１記載の第
１の回路に対応し、アナログタイマ４０は、請求項１記
載の第２の回路に対応している。

【００５２】また、リングオシレータ１０は、請求項２
記載の発振回路に対応し、アナログタイマ４０は、請求
項２記載のトリガ回路に対応し、リプルカウンタ７０
は、請求項２記載のカウンタ回路に対応している。

【００５３】

【発明の効果】以上説明したように、本発明に係るタイ
マ回路によれば、従来に比して、電源電圧の変動にかか
わらず比較的一定のタイマ時間を得ることができるとい
う効果が得られる。

【図面の簡単な説明】

【図１】実施の形態の構成を示すブロック図である。

【図２】リングオシレータ１０の構成を示す回路図であ
る。

【図３】リングオシレータ１０の電源電圧Ｖ_DDの変化に
対する発振信号の周期の変化を示す特性図である。

【図４】アナログタイマ４０の構成を示す回路図であ
る。

【図５】アナログタイマ４０の電源電圧Ｖ_DDの変化に対
する発振信号の周期の変化を示す特性図である。

【図６】リプルカウンタ７０の構成を示す回路図であ
る。

【図７】電源電圧Ｖ_DDが低い場合における動作を説明す
るためのタイムチャートである。

【図８】電源電圧Ｖ_DDが高い場合における動作を説明す
るためのタイムチャートである。

【図９】従来のタイマ回路の構成を示す回路図である。

【符号の説明】

１０ リングオシレータ １１〜１３ ｎ型ＭＯＳ １４ 定電流源 ２１〜２９ インバータ ２１ａ〜２９ａ ｐ型ＭＯＳ ２１ｂ〜２９ｂ ｎ型ＭＯＳ ３１，３２ 出力用インバータ ４０ アナログタイマ ４１ ｐ型ＭＯＳ ４２，４５ ｎ型ＭＯＳ ４３ コンデンサ ４４ 抵抗 ５１，５２ 出力用インバータ ７０ リプルカウンタ ７１〜８３ ＤＦＦ ９０ ＮＡＮＤ ９１ 出力用インバータ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 基準時から所定時間が経過したことを検
   出するタイマ回路であって、 基準時からタイムアウトするまでの第１のタイマ時間が
   電源電圧の増加につれて伸長する第１の回路と、基準時
   からタイムアウトするまでの第２のタイマ時間が前記電
   源電圧の増加につれて短縮する第２の回路と、を備え、 前記第１のタイマ時間と前記第２のタイマ時間とを加え
   た値に基づいて、前記所定時間が経過したことを検出す
   るようになっていることを特徴とするタイマ回路。
2. 【請求項２】 基準時から所定時間が経過したことを検
   出するタイマ回路であって、 電源電圧の変動に応じた周期の発振信号を出力する発振
   回路と、基準時から前記電源電圧の変動に応じた時間が
   経過したときに前記発振信号のカウントを開始するため
   のトリガ信号を出力するトリガ回路と、前記トリガ信号
   に基づいて前記発振信号を所定数までカウントしたこと
   を示すカウント信号を出力するカウンタ回路と、を備
   え、 前記基準時から前記カウント信号が出力されるまでの時
   間が、前記電源電圧の変動にかかわらずほぼ一定となる
   ようになっていることを特徴とするタイマ回路。