JPH07294602A

JPH07294602A - 発振用集積回路

Info

Publication number: JPH07294602A
Application number: JP6083283A
Authority: JP
Inventors: Eiichi Hasegawa; 栄一長谷川
Original assignee: Nippon Precision Circuits Inc
Current assignee: Nippon Precision Circuits Inc
Priority date: 1994-04-21
Filing date: 1994-04-21
Publication date: 1995-11-10

Abstract

(57)【要約】【目的】負荷容量の良否判定の容易な発振用集積回路
を提供することにある。【構成】水晶振動子４を入出力端子間に外付けし、入
出力端子それぞれに負荷容量としてのコンデンサ３を接
続したＣＭＯＳインバータ１の発振出力は選択回路６に
入力される。選択回路６は発振動作時にはＣＭＯＳイン
バータ１からの発振出力を出力し、これは出力端子Ｑよ
り外部に出力される。テスト時には、ＣＭＯＳインバー
タ１の出力を“Ｈ”に固定し、コンデンサ３と同一工程
で製造されたコンデンサ５１を含むテスト回路５にテス
ト端子Ｔよりクロックパルスをテスト信号として印加す
る。コンデンサ５１に欠陥がなければ、その積分動作に
より、テスト回路５の出力は“Ｈ”に固定され、欠陥が
あれば、クロックパルスがそのまま出力される。テスト
回路５の出力は選択回路６を介して出力端子Ｑより出力
され、これをもってコンデンサ３の良否判定とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は発振用集積回路に関する
ものである。

【０００２】

【従来の技術】現在、時計などで基準クロック発生源と
して用いられる発振用集積回路では、図５に示すよう
に、ＣＭＯＳインバータ６１と、このＣＭＯＳインバー
タ６１の入力端子ｉｎと出力端子ｏｕｔとの間に接続さ
れた帰還抵抗６２と、ＣＭＯＳインバータ６１の入力端
子ｉｎと出力端子ｏｕｔのそれぞれに接続された負荷容
量６３とを具備し、ＣＭＯＳインバータ６１の入力端子
ｉｎと出力端子ｏｕｔとの間に圧電振動子、例えば、水
晶振動子６４を接続して用いられる。また、同図に示す
ように、ＣＭＯＳインバータ６１の出力を一方の端子に
受けるＮＡＮＤゲート６５を設け、このＮＡＮＤゲート
６５の他方の端子を外部端子６６からの信号により、
“Ｈ”、“Ｌ”とすることにより、ＣＭＯＳインバータ
６１の出力をその後段に設けられた出力バッファ用のＣ
ＭＯＳインバータ６７に選択的に送るようにしてあり、
外部へのクロック出力を制御している。

【０００３】このような発振用集積回路では、負荷容量
６３としてゲート容量等を用いているが、このゲート容
量は製造過程に付着する異物のため、目的の値に形成さ
れないことがある。例えば、ウェハー上の絶縁層にゴミ
等が付着すれば、その上に形成されるゲート電極と絶縁
層との間隔が増加し、ゲート容量は目的の値より小さく
なり、ひどい場合には容量が形成されないこととなる。
このような負荷容量による不良率を減少させるために、
ウェハー上に形成された全てのチップをウェハープロー
ビングするか、ウェハー上に形成されたチップの内より
数個をプロービングして、負荷容量の良否判定を行なっ
ていた。

【０００４】

【発明が解決しようとする課題】しかしながら、ウェハ
ー上に形成された全てのチップをウェハープロービング
することは、コストの面で問題がある。また、ウェハー
上に形成されたチップの内より数個をプロービングする
のでは、ゴミ等により局所的に発生する不良チップを判
定するのには効果的な方法とはいえない。

【０００５】そこで、本発明の目的は、負荷容量の良否
判定の容易な発振用集積回路を提供することにある。

【０００６】

【課題を解決するための手段】入出力端子間に圧電振動
子を外部から接続されるＣＭＯＳインバータと、上記Ｃ
ＭＯＳインバータの入力端子および出力端子のそれぞれ
に接続される負荷容量と、上記負荷容量と同一工程で製
造された容量素子を遅延または積分要素として含むテス
ト回路と、このテスト回路に外部からテスト信号を入力
するためのテスト端子と、上記テスト回路の出力信号と
上記ＣＭＯＳインバータの出力信号を選択的に出力する
選択回路とを設け、上記テスト端子に上記テスト信号を
入力したときに上記選択回路から出力される信号から容
量素子の良否判定を行なうことにより上記目的を達成す
る。

【０００７】なお、上記テスト回路は上記テスト端子に
入力を接続された第１のＣＭＯＳインバータと、この第
１のＣＭＯＳインバータの出力を上記容量素子からなる
積分回路を介して受ける第２のＣＭＯＳインバータとか
らなることが好ましい。

【０００８】

【実施例】次に本発明の第一実施例について説明する。
図１ａは本例の構成を示す電気回路図であり、同図にお
いて１はＣＭＯＳインバータである。２はＣＭＯＳイン
バータ１に並列に接続された帰還抵抗である。３は負荷
容量としてのコンデンサであり、ＣＭＯＳインバータ１
の入力端子ＩＮと出力端子ＯＵＴのそれぞれに接続され
ている。このコンデンサ３は、ＭＯＳトランジスタのゲ
ート容量を用いることとする。４は圧電振動子として用
いられる水晶振動子であり、ＣＭＯＳインバータ１の入
力端子ＩＮと出力端子ＯＵＴとの間に外部端子ＸＴ、Ｘ
ＴＢを介して外付けされる。

【０００９】５はテスト回路であり、遅延または積分要
素として動作する容量素子としてのコンデンサ５１と、
ＣＭＯＳインバータ５２、５３とからなる。このテスト
回路５は、後述のテスト信号に応じた出力を発生する。
Ｔはテスト端子であり、このテスト端子ＴはＩＣ外部よ
りテスト信号を入力するためのものである。また、テス
ト端子Ｔは抵抗５４を介して電源ＶＤＤに接続されてい
る。ここで、コンデンサ５１はコンデンサ３と同一工程
で同一構造に製造されており、後述するように、テスト
回路５の出力に基づきコンデンサ５１の良否をテストす
ることにより、ひいてはコンデンサ３の良否を判定を可
能としてある。

【００１０】６は選択回路であり、ＮＡＮＤゲートから
なり、一方の入力端子にＣＭＯＳインバータ１からの出
力を受け、もう一方の入力端子にテスト回路５からの入
力を受ける。この選択回路６は後述するように、通常の
発振動作時にはテスト回路５側の入力を“Ｈ”に固定す
ることにより、インバータとして動作しＣＭＯＳインバ
ータ１からの発振出力を後述の出力バッファに出力し、
テスト時には外部端子ＸＴを“Ｌ”に固定することによ
り、ＣＭＯＳインバータ１側の入力端子を“Ｈ”に固定
し、テスト回路からの出力を出力バッファに出力する。

【００１１】７は出力バッファであり、選択回路６から
の出力を出力端子ＱよりＩＣ外部に出力する。

【００１２】次に本例の動作について図１ａおよび同図
ｂのタイミングチャートを参照しながら説明する。ここ
で、図１ｂには、各タイミングにおける図１ａに示す各
端子Ｔ、Ａ、Ｂ、Ｑの状態を示すこととする。

【００１３】まず、通常の発振動作について説明する。
このとき、テスト端子Ｔは抵抗５４を介して電源ＶＤＤ
に接続されて“Ｈ”に保持されており、選択回路６の一
方の入力端子に接続されたテスト回路５の出力、すなわ
ち、ＣＭＯＳインバータ５３の出力も“Ｈ”に保持され
ている。このため、選択回路６は、ＣＭＯＳインバータ
１からの出力を受けるインバータとして動作し、ＣＭＯ
Ｓインバータ１からの発振出力を出力バッファ７に送
る。

【００１４】次にテスト時の動作について説明する。ま
ず、外部端子ＸＴを“Ｌ”に固定すると、ＣＭＯＳイン
バータ１の出力端子が“Ｈ”に固定される。これによ
り、選択回路６は、テスト回路５に対してインバータと
して動作し、テスト回路５からの出力を出力バッファ７
に送ることとなる。ここでテスト端子Ｔに図１ｂのＴに
示すような信号ｐをテスト信号として入力しテストを行
なう。

【００１５】まず、タイミングｔ１にテスト端子Ｔを
“Ｌ”にすると、ＣＭＯＳインバータ５２の出力が
“Ｈ”となり、コンデンサ５１の充電が開始され、端子
Ａの電位は図１ｂのＡのように上昇していく。この後の
タイミングｔ２において、端子Ａの電位がＣＭＯＳイン
バータ５３の反転電位Ｖｔｈに達すると、ＣＭＯＳイン
バータ５３の出力が“Ｌ”となり、出力端子Ｑの出力も
“Ｌ”となる。

【００１６】次に、タイミングｔ３〜ｔ８の間、テスト
端子Ｔにテスト信号として、コンデンサ５１をＣＭＯＳ
インバータ５３のしきい値電位Ｖｔｈまで充電するのに
要する時間より短い周期のテスト信号ｐを入力する。こ
こで、まず、タイミングｔ３におけるテスト信号ｐの立
ち上がりにより、ＣＭＯＳインバータ５２の出力が
“Ｌ”となり、コンデンサ５１の電荷が放電される。こ
れにより、ＣＭＯＳインバータ５３の出力が立ち上が
り、出力端子Ｑは“Ｈ”となる。次にタイミングｔ４に
おいてテスト信号ｐが立ち下がると、コンデンサ５１の
充電が開始されて端子Ａの電位が上昇するが、端子Ａの
電位が反転電位Ｖｔｈに達する前のタイミングｔ５に次
のテスト信号ｐが立ち上がり、再びコンデンサ５１は放
電される。このように、タイミングｔ３〜ｔ８の間、コ
ンデンサはテスト信号ｐの立下がり毎に充電されるが、
次の立上がりに放電されるので、端子Ａの電位は反転電
位Ｖｔｈより低い値に維持される。このため、ＣＭＯＳ
インバータ５３の出力は、タイミングｔ８におけるテス
ト信号ｐの立下がりの後、タイミングｔ９において端子
Ａの電位が反転電位に達するまで“Ｈ”に維持される。
これとともに、出力端子Ｑの出力もタイミングｔ３〜ｔ
９の間“Ｈ”に維持されることとなる。ここで、タイミ
ングｔ３〜ｔ９の間出力端子Ｑの出力が“Ｈ”に維持さ
れていれば、コンデンサ５１が遅延、積分要素として機
能しており、コンデンサ５１に欠陥はないと判定する。
これにより、集積回路の製作上の均一性の点から同一工
程で製造されたコンデンサ３にも欠陥がないと判定す
る。

【００１７】なお、コンデンサ５１に欠陥がある場合、
例えば、コンデンサ５１をゲート容量を用いて構成した
際にゲート酸化膜の膜圧が厚くなってしまい、容量が得
られなかった場合では、出力端子Ｑからはテスト信号と
同じ信号が出力される。また、所定の容量より小さかっ
た場合、出力端子Ｑからは、テスト信号よりデューティ
の大きなパルス信号が出力されることとなる。このよう
に、タイミングｔ３〜ｔ９の間出力端子Ｑの出力が
“Ｈ”に維持されないような場合はコンデンサ５１に欠
陥があり、同一工程で製造されたコンデンサ３にも欠陥
があると判定される。

【００１８】以上のように本例では、外部端子ＸＴを特
定電位に保持し、テスト端子からテスト信号を入力し、
出力端子Ｑをモニタすることにより、コンデンサ３の容
量の良否判定を行なうことができ、すなわち、テスト端
子にテスト信号を印加し、出力端子Ｑをモニタするのみ
の安価な構成により容量の良否判定ができるので、ウェ
ハ上の全チップに渡りそのような良否判定を行なった場
合では、チップ上をウェハープロービングして良否判定
を行なう従来のものに比べ、大幅にコストの低減を図る
ことが可能となる。

【００１９】また、本例において、図１ａに示した各Ｃ
ＭＯＳインバータを構成するＭＯＳトランジスタのオン
抵抗より十分に大きな抵抗値の抵抗（図示せず。）をＣ
ＭＯＳインバータ５２と端子Ａの間に設け、テスト信号
ｐの立下がりに対する出力端子Ｑの立下がりの遅れ、例
えば、タイミングｔ１〜ｔ２の時間間隔を計測すること
により、コンデンサ５１と上記抵抗とのＣＲ時定数を特
定し、これからその容量を特定することができる。すな
わち、このＣＲ時定数に拘る抵抗成分は、基板上に設け
られる抵抗がコンデンサに比べて高い精度で所望の値に
形成できるため、抵抗値を適当に設定しておくことによ
り特定でき、これによりコンデンサの容量が特定でき
る。このため、コンデンサ５１をコンデンサ３と同一製
造工程で同一サイズ、同一形状にて形成しておけば、以
上のようにコンデンサ５１の容量を特定することによ
り、コンデンサ３のそれをも特定できることとなる。

【００２０】次に第二実施例について説明する。上記第
一実施例では、テスト端子Ｔの状態に応じ、選択回路６
はＣＭＯＳインバータ１の発振出力を通過、遮断するこ
とができ、実際、第一実施例の発振用集積回路を使用す
る際には、テスト端子Ｔはイネーブル端子として用いる
ことが考えられ、その際にはこのテスト端子Ｔに制御信
号“Ｈ”を印加することにより、ＣＭＯＳインバータ１
の発振出力を出力端子Ｑより出力させ、制御信号“Ｌ”
を印加することにより出力を停止させる。しかしなが
ら、テスト端子Ｔ、選択回路６間に設けられたテスト回
路５にはコンデンサ５１による遅延回路が含まれてお
り、テスト端子から選択回路６へ送られる信号は遅延さ
れることとなり、テスト端子に印加される制御信号に対
する応答性の面では若干不利といえる。第二実施例は、
このような上記第一実施例を使用する際に生ずる不具合
を解消するものである。

【００２１】まず、第二実施例の構成を図２を参照しな
がら説明する。同図ａにおいて上述の図１ａに示したも
のと同じ番号は同じ構成要素を示してあり、本例の構成
はテスト回路８を除いて第一実施例のものと同様のもの
である。本例のテスト回路８の詳細は図２ｂに示してあ
る。図２ｂにおいて、８１〜８３はＣＭＯＳインバータ
である。８４、８５はコンデンサであり、コンデンサ３
と同一工程で製造されている。８６はＮＡＮＤゲートで
あり、８７はＮＯＲゲートであり、８８はＰチャネル型
のＭＯＳトランジスタであり、８９は抵抗である。これ
らＣＭＯＳインバータ８１〜抵抗８９からテスト回路８
は構成される。ここで、ＣＭＯＳインバータ８１の入力
端子はテスト端子Ｔに接続されており、このＣＭＯＳイ
ンバータ８１とＣＭＯＳインバータ８２とは直列に接続
されており、また、これらＣＭＯＳインバータ８１、８
２の間にはコンデンサ８４による遅延回路８４ｄが設け
られている。また、ＮＡＮＤゲート８６の一方の入力端
子にはＣＭＯＳインバータ８２の出力が接続されてお
り、もう一方の入力端子にはテスト端子Ｔを入力に接続
されたＣＭＯＳインバータ８３の出力が接続されてあ
り、このＮＡＮＤゲート８６の出力（端子８Ｂ）はＭＯ
Ｓトランジスタ８８のゲートに接続されている。ＭＯＳ
トランジスタ８８のソースは電源ＶＤＤに接続されてお
り、ドレインは抵抗８９を介して接地されている。ま
た、ＭＯＳトランジスタ８８のドレイン（端子８Ｃ）は
ＮＯＲゲート８７の一方の入力端子に接続されており、
さらに、このＭＯＳトランジスタ８８のドレインとこれ
と接続されるＮＯＲゲート８７の一方の入力端子との間
にはコンデンサ８５のなす積分回路８５ｉが設けられて
いる。また、ＮＯＲゲート８７のもう一方の入力端子に
はテスト端子Ｔが接続されている。後述するように、本
例では上記一実施例と異なりテスト端子Ｔを“Ｌ”に保
持することにより発振を行なわせ、“Ｈ”に保持するこ
とにより発振を停止させる。次に本例の動作について、
図２および図３のタイミングチャートを参照しながら説
明する。ここで、図３には各タイミングにおける図２に
示す各端子Ｔ、８Ａ、８Ｂ、８Ｃ、８Ｄ、Ｑの状態を示
すこととし、図３のａには発振時の波形、ｂにはテスト
時の波形を示してある。

【００２２】まず、通常の発振時の動作について説明す
る。発振時においてはテスト端子を“Ｌ”に保持してあ
る。このときテスト端子Ｔの状態を受けるＣＭＯＳイン
バータ８１は“Ｈ”を出力しており、コンデンサ８４は
電荷を蓄えた状態にあり、ＣＭＯＳインバータ８２は
“Ｌ”を出力している。また、テスト端子Ｔの状態を受
けるＣＭＯＳインバータ８３は“Ｈ”を出力している。
このため、ＣＭＯＳインバータ８２、８３の出力を受け
るＮＡＮＤゲート８６は“Ｈ”を出力しており、ＭＯＳ
トランジスタ８８はオフとされている。このため、コン
デンサ８５は放電された状態にあり、端子８Ｃの状態は
“Ｌ”であり、ＮＯＲゲート８７の出力は“Ｈ”とな
る。このとき、テスト回路８からの出力“Ｈ”を受けた
選択回路６はＣＭＯＳインバータ１からの発振出力を反
転して出力し、出力端子Ｑからは発振出力が発生する。

【００２３】ここで、テスト端子を“Ｌ”から“Ｈ”に
切り換えると、これを直接受けたＮＯＲゲート８７は
“Ｌ”を出力し、テスト端子Ｔの状態に遅れることなく
テスト回路８からは“Ｌ”が出力される。テスト回路８
からの出力“Ｌ”を受けた選択回路６は“Ｈ”を出力し
てＣＭＯＳインバータ１からの発振出力を遮断し、出力
端子Ｑからの発振出力は停止される。

【００２４】次に、再びテスト端子を“Ｌ”にするとテ
スト端子Ｔの状態を受けるＮＯＲゲート８７の出力は
“Ｈ”となり、テスト回路８は“Ｈ”を出力し、出力端
子Ｑからは発振出力が発生する。なお、ＮＯＲゲート８
７は端子８Ｃの状態をも受けるが、このとき、端子８Ｃ
の状態は“Ｌ”に保持されており、この点は無視でき
る。すなわち、ここで、端子８Ｃの状態を定める一因と
してのＮＡＮＤゲート８６は、その一方の入力端子に
は、ＣＭＯＳインバータ８１、８２および遅延回路８４
ｄを介して遅延されたテスト端子Ｔよりの入力信号を受
け、もう一方の入力端子にはＣＭＯＳインバータ８３を
介して反転されたテスト端子Ｔよりの入力信号を受けて
いる。このため、このＮＡＮＤゲート８６は、図３ａに
示すように、テスト端子Ｔの立下がりから遅延時間ｔｔ
の間、出力を“Ｌ”にする。これにより、この遅延時間
ｔｔの間、ＭＯＳトランジスタ８８がオンとされ、コン
デンサ８５が充電され、端子８Ｃの電位は上昇するが、
ここでは、この端子８Ｃの電位はＮＯＲゲート８７のし
きい値電位Ｖｔｈに達することなく、端子８Ｃの状態は
“Ｌ”に保持されるのである。

【００２５】次に、図３ｂを参照しながらテスト時の動
作について説明する。ここでは、各コンデンサに欠陥が
無い、すなわち、テストされるＩＣが良品であった場合
について述べる。テスト時においては、まず、外部端子
ＸＴを“Ｌ”に固定すると、ＣＭＯＳインバータ１の出
力端子ＯＵＴが“Ｈ”に固定される。これにより、選択
回路６は、テスト回路８に対してインバータとして動作
し、テスト回路８からの出力を出力バッファ７に送るこ
ととなる。

【００２６】ここでテスト端子Ｔに図３ｂのＴに示すよ
うなクロックパルスをテスト信号として入力しテストを
行なう。このクロックパルスは、コンデンサ８５が、上
述の遅延時間ｔｔの間に充電した電荷の全てを放電する
のに要する時間に比べて十分に短い周期のクロックパル
スである。このクロックパルスはＣＭＯＳインバータ８
１、８２および遅延回路８４ｄにより遅延時間ｔｔだけ
遅延され、図３ｂの８Ａに示すような信号となり、ＮＡ
ＮＤゲート８６の一方の入力端子に印加される。また、
ＮＡＮＤゲート８６のもう一方の入力端子には、ＣＭＯ
Ｓインバータ８３により反転されたテスト端子Ｔからの
クロックパルスが印加されている。このため、ＮＡＮＤ
ゲート８６の出力端子からは、図３ｂの８Ｂに示すよう
な、テスト端子Ｔの立下がりとともに“Ｈ”から“Ｌ”
に立ち下がり、これより、遅延時間ｔｔ後に再び“Ｈ”
に立ち上がるパルスが出力される。このＮＡＮＤゲート
８６の出力が“Ｌ”となることにより、ＭＯＳトランジ
スタ８８がオンとなり、この間（時間ｔｔの間）、コン
デンサ８５が充電され、また、ＮＡＮＤゲート８６の出
力が“Ｌ”から“Ｈ”に立ち上がるとコンデンサ８５の
充電電荷は放電される。ここで、上述したように、テス
ト端子Ｔに印加されるクロックパルスは、コンデンサ８
５の充電電荷の放電に要する時間に比べ十分に短い周期
としてあるので、図３ｂの８Ｃに示すように、コンデン
サ８５の非接地側の端子８Ｃの電位はＭＯＳトランジス
タ８８がオンとされる毎に上昇する。

【００２７】さて、端子８ＣはＮＯＲゲート８７の一方
の入力端子に接続されており、ＮＯＲゲート８７のもう
一方の入力端子にはテスト端子Ｔに接続されている。こ
れらの出力を受けるＮＯＲゲート８７の各タイミングに
おける出力は以下の通りになる。まず、図３ｂに示すタ
イミングｔ０におけるテスト端子Ｔのクロックパルスの
最初の立下がりからタイミングｔ１における最初の立上
がりまでの間では、端子８Ｃの電位はＮＯＲゲートのし
きい値電位Ｖｔｈに達しておらず、ＮＯＲゲート８７の
出力は“Ｈ”となる。なお、ここで、ＮＯＲゲート８７
の出力は選択回路６、出力バッファ７を介してそのまま
の状態で出力端子Ｑより出力される。タイミングｔ１に
おけるテスト端子Ｔのクロックパルスの立上がりととも
に、ＮＯＲゲート８７の出力は“Ｌ”となる。次にタイ
ミングｔ２においてテスト端子Ｔのクロックパルスが立
ち下がるとともに、ＮＯＲゲート８７の出力は“Ｈ”と
なる。このとき、タイミングｔ２においてオンとされた
ＭＯＳトランジスタ８８によってコンデンサ８５が充電
されることにより、端子８Ｃの電位は上昇し、タイミン
グｔ３において、ＮＯＲゲート８７のしきい値電位Ｖｔ
ｈに達する。これによってＮＯＲゲート８７の出力は
“Ｌ”となる。これに続いてタイミングｔ４においてＭ
ＯＳトランジスタ８８はオフとされ、コンデンサ８５の
充電電荷は徐々に放電され、端子８Ｃの電位は次第に低
下するが、ここでは、テスト端子Ｔのクロックパルスの
立ち上がるタイミングｔ５においてもその電位はしきい
値電位Ｖｔｈ以上であり、これによってＮＯＲゲート８
７の出力は“Ｌ”に保持される。次にタイミングｔ６に
テスト端子Ｔからのクロックパルスが立ち下がるととも
に、端子８Ｃの電位はしきい値電位Ｖｔｈを超え、ＮＯ
Ｒゲート８７の出力は“Ｌ”に保持される。次にタイミ
ングｔ７においてコンデンサ８５の充電電荷の放電が開
始され、端子８Ｃの電位は徐々に低下するが、この後の
タイミングｔ８においても端子８Ｃの電位はしきい値電
位Ｖｔｈより高い値に保持されており、やはりＮＯＲゲ
ート８７の出力は依然として“Ｌ”に保持される。以
降、タイミングｔ９におけるテスト端子Ｔのクロックパ
ルスの最後の立下がりの後、タイミングｔ１０よりコン
デンサ８５の放電が開始され、タイミングｔ１１におい
て端子８Ｃの電位がしきい値電位Ｖｔｈより低くなるま
で、ＮＯＲゲート８７の出力は“Ｌ”に保持される。ま
た、このタイミングｔ１１においてＮＯＲゲート８７の
出力、すなわち、出力端子Ｑの出力が“Ｈ”に立ち上が
ることによりテスト動作が終了する。

【００２８】以上のように、各コンデンサに欠陥がない
場合には、テスト端子Ｔのクロックパルスの２回目の立
下がりとともにＮＯＲゲート８７いいかえれば、出力端
子Ｑが１パルス出力した後、“Ｌ”に保持される。ま
た、各コンデンサに欠陥がある場合について述べると、
まず、コンデンサ８４が目的の容量に形成されていなけ
れば、テスト端子Ｔのクロックパルスは目的の期間（遅
延時間ｔｔ）遅延されずに、ＮＡＮＤゲート８６に印加
される。このため、ＮＡＮＤゲート８６の出力は目的の
期間“Ｌ”とならず、または、その出力は“Ｈ”に保持
され、端子８Ｃの電位は、しきい値電位Ｖｔｈより低く
保持される。このため、ＮＯＲゲート８７からはテスト
端子Ｔのクロックパルスを反転したものが出力される。
また、コンデンサ８５の容量が形成されていない場合
は、端子８Ｃには端子８Ｂの信号を反転したものが現れ
る。このため、ＮＯＲゲート８７からはテスト端子Ｔの
クロックパルスを反転した信号に対して端子８Ｃの出力
パルス分だけ立上がりが遅延されている他は、テスト端
子Ｔのクロックパルスを反転したものとほぼ同様な信号
が出力される。以上のように、いずれかのコンデンサに
欠陥がある場合は、テスト端子Ｔのクロックパルスの２
回目の立下がりとともに、出力端子Ｑが１パルス出力し
た後、“Ｌ”に保持されることはなく、何らかのパルス
が出力される。このような場合は、上述したように、同
一工程で製造されたコンデンサ３にも欠陥があると判定
される。

【００２９】以上のように、本例は、発振動作時にテス
ト端子Ｔをイネーブル端子として用いた際にはテスト端
子Ｔからの信号に遅れることなく、出力端子ＱよりのＣ
ＭＯＳインバータ１からの発振出力の送出、停止を制御
することができるとともに、テスト動作時には、上記第
一実施例と同様にコンデンサ３の良否判定が行なえる。

【００３０】また、本例のテスト回路８の構成は様々に
変更可能であり、例えば、図４ａおよびｂに示すように
変更しても同様の作用効果を得る。ここで、図４に示し
た番号の内、図２に示した番号と同一のものは同様の構
成要素を示してある。

【００３１】まず、図４ａのものでは、ＮＡＮＤゲート
８６、ＮＯＲゲート８７を正論理のＮＡＮＤゲート４
１、ＮＯＲゲート４２に置換してある。さらに、図２に
示した上述のテスト回路８では、ＭＯＳトランジスタ８
８をオン、オフするＮＡＮＤゲート８６の一方の入力端
子にはテスト端子Ｔからのクロックパルスを遅延した信
号が印加され、もう一方の入力端子にはクロックパルス
を反転した信号が印加されているが、ここでは、ＣＭＯ
Ｓインバータ８２を廃し、ＣＭＯＳインバータ８３の後
段にＣＭＯＳインバータ４３を設けてあり、ＭＯＳトラ
ンジスタ８８をオン、オフするＮＡＮＤゲート４１の一
方の入力端子にはクロックパルスを反転してさらに遅延
した信号が印加され、もう一方の入力端子にはクロック
パルスが反転されず入力される。このように変更された
図４ａのものでも、図２に示したテスト回路８と同様の
動作を行い、同様の作用効果を得る。

【００３２】また、図４ｂに示すものでは、図２に示し
た上述のテスト回路８におけるＮＡＮＤゲート８６、Ｎ
ＯＲゲート８７をそれぞれＮＯＲゲート４４、ＮＡＮＤ
ゲート４５に置換してあり、さらに、Ｐチャネル型のＭ
ＯＳトランジスタ８８をＮチャネル型のＭＯＳトランジ
スタ４６に置換してあり、そのドレインに一方の端子を
接続される抵抗８９、コンデンサ８５のもう一方の端子
は電源端子ＶＤＤ（例えば＋５Ｖ）に接続される。この
ように変更された図４ｂのものでも、図２に示したテス
ト回路８と同様の動作を行い、同様の作用効果を得る。

【００３３】図４に示すように、本例のテスト回路８
は、テスト端子Ｔからのクロックパルスの立下がり（な
お、立上がりでもよい。）と、そのクロックをある特定
時間遅延した信号の立下がりとの時差だけ、コンデンサ
８５を充電させ、コンデンサ８５にある特定値以上の電
荷が充電されるとテスト端子Ｔからのクロックパルスに
対応するパルス状の信号の出力を停止し、出力端子８Ｄ
を例えば“Ｌ”など一定の状態に保持するような構成な
らばいかようにも変更することが可能である。

【００３４】

【発明の効果】本発明によれば、負荷容量と同一工程で
製造された容量素子を含むテスト回路にテスト端子より
テスト信号を入力し、このとき、テスト回路の出力信号
と上記ＣＭＯＳインバータの出力信号を選択的に出力す
る選択回路から出力される信号から容量素子の良否判定
を行なうものである。このため、テスト端子からテスト
信号を入力し、選択回路からの信号をモニタするだけで
簡単に容量素子の良否判定、ひいては同一工程で製造さ
れた負荷容量の良否判定が行なえるので、従来のウェハ
ープロービングによる負荷容量の良否判定の際に要求さ
れる如き高精度の装置や煩雑な作業は必要とせず、安価
な構成にて簡単に負荷容量の良否判定が行なえる。この
ため、ウェハー上に形成された全てのチップをテストし
たとしても従来と比べコストの増加は抑えられ、全ての
チップをテストすることも容易であり、そのようにした
場合、ゴミ等により局所的に発生する不良チップを漏ら
さず検出することが可能となる。このように、本発明は
負荷容量の良否判定の容易な発振用集積回路を提供する
ことが可能となる。

【図面の簡単な説明】

【図１】本発明の第一実施例の構成を示す説明図。

【図２】本発明の第二実施例の構成を示す電気回路図。

【図３】図２の動作説明のための波形図。

【図４】図２の要部の変更例を示す電気回路図。

【図５】従来の発振用集積回路の構成を示す電気回路
図。

【符号の説明】

１ＣＭＯＳインバータ３コンデンサ（負荷容量）４水晶振動子（圧電振動子）５テスト回路Ｔテスト端子６選択回路５１コンデンサ（容量素子）８テスト回路８４コンデンサ（容量素子）８５コンデンサ（容量素子）

Claims

【特許請求の範囲】

【請求項１】入出力端子間に圧電振動子を外部から接
続されるＣＭＯＳインバータと、上記ＣＭＯＳインバータの入力端子および出力端子のそ
れぞれに接続される負荷容量と、上記負荷容量と同一工程で製造された容量素子を遅延ま
たは積分要素として含むテスト回路と、このテスト回路に外部からテスト信号を入力するための
テスト端子と、上記テスト回路の出力信号と上記ＣＭＯＳインバータの
出力信号を選択的に出力する選択回路とを具備し、上記
テスト端子に上記テスト信号を入力したときに上記選択
回路から出力される信号から容量素子の良否判定を行な
うことを特徴とする発振用集積回路。
【請求項２】上記テスト回路は上記テスト端子に入力
を接続された第１のＣＭＯＳインバータと、この第１の
ＣＭＯＳインバータの出力を上記容量素子からなる積分
回路を介して受ける第２のＣＭＯＳインバータとからな
ることを特徴とする請求項１記載の発振用集積回路。