JP3235006B2 - 発振用集積回路 - Google Patents
発振用集積回路Info
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- JP3235006B2 JP3235006B2 JP27045393A JP27045393A JP3235006B2 JP 3235006 B2 JP3235006 B2 JP 3235006B2 JP 27045393 A JP27045393 A JP 27045393A JP 27045393 A JP27045393 A JP 27045393A JP 3235006 B2 JP3235006 B2 JP 3235006B2
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- circuit
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、圧電振動子を外付けし
て用いられる発振用集積回路に関するものである。
て用いられる発振用集積回路に関するものである。
【０００２】
【従来の技術】時計などで、基準クロック発生源として
用いられる発振回路は、図５に示すように、ＣＭＯＳイ
ンバータ５１と、このＣＭＯＳインバータ５１に並列に
接続された帰還抵抗５２および圧電振動子、例えば、水
晶振動子５３と、ＣＭＯＳインバータ５１の入力端子ｉ
ｎと出力端子ｏｕｔのそれぞれに接続された負荷容量５
４とからなる。このような発振回路は一般に、ＣＭＯＳ
インバータ５１と出力バッファを集積化した発振用集積
回路に負荷容量を外付けし、さらに水晶振動子等の圧電
振動子と帰還抵抗をＣＭＯＳインバータ５１に外付けし
ている。
用いられる発振回路は、図５に示すように、ＣＭＯＳイ
ンバータ５１と、このＣＭＯＳインバータ５１に並列に
接続された帰還抵抗５２および圧電振動子、例えば、水
晶振動子５３と、ＣＭＯＳインバータ５１の入力端子ｉ
ｎと出力端子ｏｕｔのそれぞれに接続された負荷容量５
４とからなる。このような発振回路は一般に、ＣＭＯＳ
インバータ５１と出力バッファを集積化した発振用集積
回路に負荷容量を外付けし、さらに水晶振動子等の圧電
振動子と帰還抵抗をＣＭＯＳインバータ５１に外付けし
ている。
【０００３】また、現在、ＣＭＯＳインバータととも
に、負荷容量をも１チップに集積化した発振用集積回路
もある。例えば、特開平５−１９１１４５号公報には、
図６に示すように、シリコン基板６１上にフィールド絶
縁層６２を形成し、この上に負荷容量の下面電極となる
金属層６３を形成し、この上に誘電体層６４を形成し、
この上に負荷容量の上面電極となる第２の金属層６５を
形成して負荷容量を設けたものが開示されている。な
お、図６において、６６は層間絶縁層であり、６７は下
面電極の引き出し電極である。
に、負荷容量をも１チップに集積化した発振用集積回路
もある。例えば、特開平５−１９１１４５号公報には、
図６に示すように、シリコン基板６１上にフィールド絶
縁層６２を形成し、この上に負荷容量の下面電極となる
金属層６３を形成し、この上に誘電体層６４を形成し、
この上に負荷容量の上面電極となる第２の金属層６５を
形成して負荷容量を設けたものが開示されている。な
お、図６において、６６は層間絶縁層であり、６７は下
面電極の引き出し電極である。
【０００４】
【発明が解決しようとする課題】このような集積化され
た負荷容量は、製造工程上、誘電体層６４の正確な層厚
制御が難しく、層厚精度のばらつきが生じるため、容量
値がばらついてしまう。一定の発振周波数を得るために
は、容量の測定は不可欠であるが、ＣＭＯＳインバータ
の入力端子と出力端子に圧電振動子を付けて実際に発振
させて動作テストを行なっていた。これでは、実際に圧
電振動子を外付けして製品化されるまで集積回路のチェ
ックが行なえず、生産効率を低下させる一因となってい
た。
た負荷容量は、製造工程上、誘電体層６４の正確な層厚
制御が難しく、層厚精度のばらつきが生じるため、容量
値がばらついてしまう。一定の発振周波数を得るために
は、容量の測定は不可欠であるが、ＣＭＯＳインバータ
の入力端子と出力端子に圧電振動子を付けて実際に発振
させて動作テストを行なっていた。これでは、実際に圧
電振動子を外付けして製品化されるまで集積回路のチェ
ックが行なえず、生産効率を低下させる一因となってい
た。
【０００５】そこで、本発明の目的は、発振用集積回路
に圧電振動子を外付けする以前に、簡単に負荷容量の測
定を可能とすることにある。
に圧電振動子を外付けする以前に、簡単に負荷容量の測
定を可能とすることにある。
【０００６】
【課題を解決するための手段】ＣＭＯＳインバータと、
このＣＭＯＳインバータに並列に接続された帰還抵抗
と、上記ＣＭＯＳインバータの入力端子と出力端子のそ
れぞれに接続された負荷容量とからなる発振部を具備
し、この発振部に圧電振動子を外付けして用いられる発
振用集積回路において、上記負荷容量と同一構成の容量
素子と、この容量素子を構成要素とするＣＲ発振回路を
内蔵し、かつ、上記発振部からの出力と上記ＣＲ発振回
路からの出力を受けこれらの出力を選択的に出力させる
選択部を設けることにより上記目的を達成する。
このＣＭＯＳインバータに並列に接続された帰還抵抗
と、上記ＣＭＯＳインバータの入力端子と出力端子のそ
れぞれに接続された負荷容量とからなる発振部を具備
し、この発振部に圧電振動子を外付けして用いられる発
振用集積回路において、上記負荷容量と同一構成の容量
素子と、この容量素子を構成要素とするＣＲ発振回路を
内蔵し、かつ、上記発振部からの出力と上記ＣＲ発振回
路からの出力を受けこれらの出力を選択的に出力させる
選択部を設けることにより上記目的を達成する。
【０００７】ここで、選択部はクロックドインバータか
らなることが好ましい。
らなることが好ましい。
【０００８】
【実施例】次に本発明の一実施例について説明する。図
１は本例の構成を示す電気回路図であり、同図において
１はＣＭＯＳインバータである。２はＣＭＯＳインバー
タ１に並列に接続された帰還抵抗である。この帰還抵抗
２としては精度の面で薄膜抵抗を用いることが好ましい
が、拡散抵抗などでもよい。３は、ＣＭＯＳインバータ
１の入力端子ＩＮと出力端子ＯＵＴのそれぞれに接続さ
れた負荷容量である。この負荷容量３は図６に示したも
のを用いる他、ＭＯＳトランジスタのゲート容量を用い
てもよい。これらＣＭＯＳインバータ１、帰還抵抗２お
よび負荷容量３により発振部４は構成されている。５は
圧電振動子として用いられる水晶振動子であり、ＣＭＯ
Ｓインバータ１の入力端子ＩＮと出力端子ＯＵＴとの間
に両端を接続するように外付けされる。６、７はクロッ
クドインバータであり、８、９、１０はインバータであ
る。１１はＮＡＮＤゲートであり、Ｔはテスト端子であ
り、Ｑは発振出力端子である。また、Ｃは負荷容量３と
同一構成、すなわち同一製造工程にて同一サイズ、同一
形状に形成された容量素子である。Ｒは抵抗であり、こ
こでは薄膜抵抗を用いる。これら容量素子Ｃおよび抵抗
Ｒは後述するように、クロックドインバータ６、インバ
ータ８、ＮＡＮＤゲート１１とともにＣＲ発振回路１２
を構成する。テスト端子Ｔと、クロックドインバータ
６、７と、インバータ９、１０とより選択部を構成す
る。
１は本例の構成を示す電気回路図であり、同図において
１はＣＭＯＳインバータである。２はＣＭＯＳインバー
タ１に並列に接続された帰還抵抗である。この帰還抵抗
２としては精度の面で薄膜抵抗を用いることが好ましい
が、拡散抵抗などでもよい。３は、ＣＭＯＳインバータ
１の入力端子ＩＮと出力端子ＯＵＴのそれぞれに接続さ
れた負荷容量である。この負荷容量３は図６に示したも
のを用いる他、ＭＯＳトランジスタのゲート容量を用い
てもよい。これらＣＭＯＳインバータ１、帰還抵抗２お
よび負荷容量３により発振部４は構成されている。５は
圧電振動子として用いられる水晶振動子であり、ＣＭＯ
Ｓインバータ１の入力端子ＩＮと出力端子ＯＵＴとの間
に両端を接続するように外付けされる。６、７はクロッ
クドインバータであり、８、９、１０はインバータであ
る。１１はＮＡＮＤゲートであり、Ｔはテスト端子であ
り、Ｑは発振出力端子である。また、Ｃは負荷容量３と
同一構成、すなわち同一製造工程にて同一サイズ、同一
形状に形成された容量素子である。Ｒは抵抗であり、こ
こでは薄膜抵抗を用いる。これら容量素子Ｃおよび抵抗
Ｒは後述するように、クロックドインバータ６、インバ
ータ８、ＮＡＮＤゲート１１とともにＣＲ発振回路１２
を構成する。テスト端子Ｔと、クロックドインバータ
６、７と、インバータ９、１０とより選択部を構成す
る。
【０００９】以上の回路構成は水晶振動子５を除いて１
チップに集積化されている。
チップに集積化されている。
【００１０】次に、図１と、図１の各端子での波形を示
す図２の波形図を参照しながら、本例の動作について説
明する。本例は、負荷容量３と容量素子Ｃとが同一容量
値を有していると見なせることから、容量素子Ｃを用い
てＣＲ発振させ、その発振周波数から負荷容量値の測定
をおこなうものであり、まず、その負荷容量を測定する
テスト時の動作について説明する。
す図２の波形図を参照しながら、本例の動作について説
明する。本例は、負荷容量３と容量素子Ｃとが同一容量
値を有していると見なせることから、容量素子Ｃを用い
てＣＲ発振させ、その発振周波数から負荷容量値の測定
をおこなうものであり、まず、その負荷容量を測定する
テスト時の動作について説明する。
【００１１】テスト端子Ｔの状態を“Ｈ”にすると、ク
ロックドインバータ７がオフとなり、発振部４からの出
力を遮断する。また、同時にクロックドインバータ６が
オンとなり、ＮＡＮＤゲート１１はインバータとして動
作する。これにより、容量素子Ｃと、抵抗Ｒと、クロッ
クドインバータ６と、インバータ８と、ＮＡＮＤゲート
１１とからなるＣＲ発振回路１２が形成され、ＣＲ発振
を開始する。このとき、各端子ＶＡ、ＶＢ、ＶＣには、
それぞれ、図２のＶＡ、ＶＢ、ＶＣに示すような波形が
現れる。端子ＶＣのパルスはインバータ１０を介してレ
ベル反転されて発振出力端子Ｑから出力され、この発振
出力端子Ｑに現れる波形の周期からＣＲ時定数を測定す
る。
ロックドインバータ７がオフとなり、発振部４からの出
力を遮断する。また、同時にクロックドインバータ６が
オンとなり、ＮＡＮＤゲート１１はインバータとして動
作する。これにより、容量素子Ｃと、抵抗Ｒと、クロッ
クドインバータ６と、インバータ８と、ＮＡＮＤゲート
１１とからなるＣＲ発振回路１２が形成され、ＣＲ発振
を開始する。このとき、各端子ＶＡ、ＶＢ、ＶＣには、
それぞれ、図２のＶＡ、ＶＢ、ＶＣに示すような波形が
現れる。端子ＶＣのパルスはインバータ１０を介してレ
ベル反転されて発振出力端子Ｑから出力され、この発振
出力端子Ｑに現れる波形の周期からＣＲ時定数を測定す
る。
【００１２】ＣＲ発振時定数は、ＣＲ発振出力の周期と
各インバータの反転電位Ｖthをふまえて特定するが、こ
の反転電位ＶthはインバータのＰチャネル型トランジス
タ、Ｎチャネル型トランジスタのそれぞれのしきい値電
圧ＶPth 、ＶNth より推定する。これらしきい値電圧Ｖ
Pth 、ＶNth は、各インバータをＣＭＯＳインバータ１
と同一の構成（同一の製造工程の為、同じ特性を示
す。）にて形成しておき、図３ａ、ｂに示すように、Ｃ
ＭＯＳインバータ１の入出力端子を短絡し、Ｎチャネル
型トランジスタ、Ｐチャネル型トランジスタのそれぞれ
のドレインソース電圧および電流を測定することにより
得る。
各インバータの反転電位Ｖthをふまえて特定するが、こ
の反転電位ＶthはインバータのＰチャネル型トランジス
タ、Ｎチャネル型トランジスタのそれぞれのしきい値電
圧ＶPth 、ＶNth より推定する。これらしきい値電圧Ｖ
Pth 、ＶNth は、各インバータをＣＭＯＳインバータ１
と同一の構成（同一の製造工程の為、同じ特性を示
す。）にて形成しておき、図３ａ、ｂに示すように、Ｃ
ＭＯＳインバータ１の入出力端子を短絡し、Ｎチャネル
型トランジスタ、Ｐチャネル型トランジスタのそれぞれ
のドレインソース電圧および電流を測定することにより
得る。
【００１３】また、このＣＲ時定数に拘る抵抗成分は、
基板上に設けられる抵抗が容量素子に比べて高い精度で
所望の値に形成できるため、抵抗Ｒを所定の値に設定し
ておくことにより特定できる。または、抵抗Ｒを発振部
４の帰還抵抗と２同一構成とすれば、図３ｃに示すよう
に、発振部４の帰還抵抗を測定することにより、抵抗Ｒ
の抵抗値がわかる。また、ここで、抵抗Ｒは各インバー
タのオン抵抗に比べ大きく設定してあり、各インバータ
のオン抵抗がＣＲ発振の時定数に与える影響は無視でき
る。なお、帰還抵抗２の値を小さくしてオバートーン発
振を行なわせる水晶発振用集積回路において、この帰還
抵抗と同一構成の抵抗Ｒを用いてＣＲ発振回路を構成す
ると各インバータの抵抗値が無視できなくなるが、この
場合、発振部４のＣＭＯＳインバータのオン抵抗を測定
することで各インバータの抵抗値を得ることができる。
基板上に設けられる抵抗が容量素子に比べて高い精度で
所望の値に形成できるため、抵抗Ｒを所定の値に設定し
ておくことにより特定できる。または、抵抗Ｒを発振部
４の帰還抵抗と２同一構成とすれば、図３ｃに示すよう
に、発振部４の帰還抵抗を測定することにより、抵抗Ｒ
の抵抗値がわかる。また、ここで、抵抗Ｒは各インバー
タのオン抵抗に比べ大きく設定してあり、各インバータ
のオン抵抗がＣＲ発振の時定数に与える影響は無視でき
る。なお、帰還抵抗２の値を小さくしてオバートーン発
振を行なわせる水晶発振用集積回路において、この帰還
抵抗と同一構成の抵抗Ｒを用いてＣＲ発振回路を構成す
ると各インバータの抵抗値が無視できなくなるが、この
場合、発振部４のＣＭＯＳインバータのオン抵抗を測定
することで各インバータの抵抗値を得ることができる。
【００１４】以上のようにして得られたＣＲ時定数、抵
抗から容量素子Ｃの容量値を特定し、これを負荷容量３
の測定値とする。
抗から容量素子Ｃの容量値を特定し、これを負荷容量３
の測定値とする。
【００１５】次に水晶発振させる場合について説明す
る。発振部４に水晶振動子５を外付けする。テスト端子
の状態を“Ｌ”にすると、クロックドインバータ６がオ
フとなり、ＮＡＮＤゲート１１は出力側を“Ｈ”に固定
されるため、ＣＲ発振回路１２によるＣＲ発振は行なわ
れない。クロックドインバータ６がオフとなると同時に
クロックドインバータ７がオンとなり、ＣＭＯＳインバ
ータ１の出力端子ＯＵＴからのパルスは、クロックドイ
ンバータ７、インバータ１０を介して発振出力端子ＯＵ
Ｔから出力される。
る。発振部４に水晶振動子５を外付けする。テスト端子
の状態を“Ｌ”にすると、クロックドインバータ６がオ
フとなり、ＮＡＮＤゲート１１は出力側を“Ｈ”に固定
されるため、ＣＲ発振回路１２によるＣＲ発振は行なわ
れない。クロックドインバータ６がオフとなると同時に
クロックドインバータ７がオンとなり、ＣＭＯＳインバ
ータ１の出力端子ＯＵＴからのパルスは、クロックドイ
ンバータ７、インバータ１０を介して発振出力端子ＯＵ
Ｔから出力される。
【００１６】以上のように本例は、集積回路の製作上の
均一性を生かし、同一基板上に負荷容量３と同一構成の
容量素子ＣからなるＣＲ発振回路１２を形成し、これを
選択的にＣＲ発振させて発振出力端子ＯＵＴから出力さ
せ、その発振周波数より負荷容量３の容量を測定するた
め、発振用集積回路に水晶振動子を外付けする以前に、
基板上の負荷容量の測定が可能となる。このため、基板
単体で品質保証ができ、基板のまま出荷できることとな
るなど、コストを低減できる。
均一性を生かし、同一基板上に負荷容量３と同一構成の
容量素子ＣからなるＣＲ発振回路１２を形成し、これを
選択的にＣＲ発振させて発振出力端子ＯＵＴから出力さ
せ、その発振周波数より負荷容量３の容量を測定するた
め、発振用集積回路に水晶振動子を外付けする以前に、
基板上の負荷容量の測定が可能となる。このため、基板
単体で品質保証ができ、基板のまま出荷できることとな
るなど、コストを低減できる。
【００１７】また、選択部は、ＣＲ発振回路１２からの
発振出力と、発振部４からの発振出力とを選択的に発振
出力端子ＯＵＴから出力させるため、容量測定用のＣＲ
発振回路１２を設けたことによる出力端子の増加も抑え
ることができる。
発振出力と、発振部４からの発振出力とを選択的に発振
出力端子ＯＵＴから出力させるため、容量測定用のＣＲ
発振回路１２を設けたことによる出力端子の増加も抑え
ることができる。
【００１８】また、ＣＲ発振回路の構成は上記一実施例
のものに限られるものではなく様々に変更可能である。
例えば、図４に示すように構成してもよい。図４におい
て、１３はインバータであり、１４はＮＡＮＤゲートで
あり、１５はＣＲ発振回路であり、その他の構成要素は
上記一実施例と同一のものである。ここで、テスト端子
Ｔの状態を“Ｈ”とすると、クロックドインバータ６は
オンとなる。これと同時に、ＮＡＮＤゲート１４は、そ
の入力端子の一方をテスト端子Ｔに接続してあるので、
インバータとして動作し、ＣＲ発振回路１５はＣＲ発振
を開始する。この発振出力はインバータ１０を介して発
振出力端子Ｑより出力される。このように上記一実施例
と同様の作用効果が得られる。
のものに限られるものではなく様々に変更可能である。
例えば、図４に示すように構成してもよい。図４におい
て、１３はインバータであり、１４はＮＡＮＤゲートで
あり、１５はＣＲ発振回路であり、その他の構成要素は
上記一実施例と同一のものである。ここで、テスト端子
Ｔの状態を“Ｈ”とすると、クロックドインバータ６は
オンとなる。これと同時に、ＮＡＮＤゲート１４は、そ
の入力端子の一方をテスト端子Ｔに接続してあるので、
インバータとして動作し、ＣＲ発振回路１５はＣＲ発振
を開始する。この発振出力はインバータ１０を介して発
振出力端子Ｑより出力される。このように上記一実施例
と同様の作用効果が得られる。
【００１９】また、上記各実施例では、圧電振動子とし
て、水晶振動子を用いることとしたがこれに限れるもの
ではなく、例えば、ＰＺＴ系、ＰｂＴｉＯ3系等のセラ
ミック振動子を用いてもよい。
て、水晶振動子を用いることとしたがこれに限れるもの
ではなく、例えば、ＰＺＴ系、ＰｂＴｉＯ3系等のセラ
ミック振動子を用いてもよい。
【００２０】
【発明の効果】本発明によれば、発振用集積回路に圧電
振動子を外付けする前に、この集積回路内の負荷容量を
簡単に測定することが可能となる。
振動子を外付けする前に、この集積回路内の負荷容量を
簡単に測定することが可能となる。
【図１】本発明の一実施例の構成を示す電気回路図。
【図２】図１の動作を示す波形図。
【図３】ＣＲ発振の周期およびＣＲ時定数の抵抗成分等
を測定する方法を示す説明図。
を測定する方法を示す説明図。
【図４】他の実施例の構成を示す説明図。
【図５】従来の発振回路の構成を示す電気回路図。
【図６】負荷容量の構成を示す説明図。
１ ＣＭＯＳインバータ ２ 帰還抵抗 ＩＮ 入力端子 ＯＵＴ 出力端子 ３ 負荷容量 ４ 発振部 ５ 水晶振動子（圧電振動子） Ｃ 容量素子 ６、７ クロックドインバータ（選択部） ９、１０ インバータ（選択部） Ｔ テスト端子（選択部） １２ ＣＲ発振回路
Claims (2)
- 【請求項１】 ＣＭＯＳインバータと、このＣＭＯＳイ
ンバータに並列に接続された帰還抵抗と、上記ＣＭＯＳ
インバータの入力端子と出力端子のそれぞれに接続され
た負荷容量とからなる発振部を具備し、この発振部に圧
電振動子を外付けして用いられる発振用集積回路におい
て、 上記負荷容量と同一構成の容量素子と、この容量素子を
構成要素とするＣＲ発振回路を内蔵し、かつ、上記発振
部からの出力と上記ＣＲ発振回路からの出力を受けこれ
らの出力を選択的に出力させる選択部を設けたことを特
徴とする発振用集積回路。 - 【請求項２】 上記選択部はクロックドインバータから
なることを特徴とする請求項１記載の発振用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27045393A JP3235006B2 (ja) | 1993-10-28 | 1993-10-28 | 発振用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27045393A JP3235006B2 (ja) | 1993-10-28 | 1993-10-28 | 発振用集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07131248A JPH07131248A (ja) | 1995-05-19 |
| JP3235006B2 true JP3235006B2 (ja) | 2001-12-04 |
Family
ID=17486505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27045393A Expired - Lifetime JP3235006B2 (ja) | 1993-10-28 | 1993-10-28 | 発振用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235006B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100496853B1 (ko) * | 1998-03-13 | 2005-09-15 | 삼성전자주식회사 | 반도체장치의다기능발진기 |
| JP4336946B2 (ja) * | 2003-03-20 | 2009-09-30 | セイコーエプソン株式会社 | 回転角速度の測定方法および装置 |
-
1993
- 1993-10-28 JP JP27045393A patent/JP3235006B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07131248A (ja) | 1995-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010823 |
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