JP3729872B2 - 発振回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、所定の条件において発振信号を生成する発振回路に関する。
【０００２】
【従来の技術】
従来より、静電容量及び抵抗値に応じて決定される周波数の発振信号を生成する発振回路は、いわゆるＣＲ発振回路として広く知られている。
【０００３】
図６ないし図８は、ガス圧等の圧力を検出する圧力センサであって、新たに開発されたものに適用した静電容量検出回路の例を示す図である。なお、かかる圧力センサに適用した静電容量検出回路については、本願の１の出願人により出願中（特願平５−６３２９６号）である。
【０００４】
図６はシュミット発振回路の回路図である。図６において、１は２つの可変コンデンサＣ１及びＣ２からなる検出部であり、可変コンデンサの静電容量がガス圧等の外部環境により変化する。２ａ及び２ｂはシュミットインバータ回路であり、それぞれ接続されている抵抗Ｒ１及びＲ２の抵抗値と、検出部１からの静電容量に応じて、周波数ｆ１及びｆ２の発振信号を送出する。従って、例えば検出部１の構造を、圧力に応じて変位する可動電極と、この可動電極を挟んで両側に設けられた固定電極で構成し、外部から圧力を受けない状態ではコンデンサＣ１及びＣ２の静電容量が等しくなるように構成すれば、外部からの圧力に応じて静電容量が変化するので、固定値である抵抗値との時定数が変化する。従って、外部の圧力変化を周波数の変化として検出することができる。なお、抵抗Ｒ２が可変となっているのは抵抗Ｒ１の抵抗値に合わせるためである。
【０００５】
図７はトランスミッションゲートであるアナログスイッチを使用した発振回路の構成を示す回路図である。図７において、１は図６と同様、２つの可変コンデンサＣ１及びＣ２からなる検出部、３ａ及び３ｂはそれぞれ制御信号ｃｔｒｌ１及びｃｔｒｌ２のレベルによってオン又はオフとなるアナログスイッチ、４ａ〜４ｅはインバータ回路である。これらインバータ回路は２つの発振部の構成要素であり、インバータ回路４ａ、４ｂ、４ｃ、コンデンサＣ１及び抵抗Ｒ１により第１発振部を構成する。また、インバータ回路４ａ、４ｄ、４ｅ、コンデンサＣ２及び抵抗Ｒ２により第２発振部を構成する。
【０００６】
図７の構成において、制御信号ｃｔｒｌ１及びｃｔｒｌ２は同時にアクティブとなることはなく、従ってアナログスイッチ３ａ及び３ｂは同時にオンとなることはない。また、アナログスイッチがオンとなる側の発振部は発振動作を行うが、アナログスイッチがオフとなる側の発振部は発振動作が停止する。従って、各発振部は検出部１のコンデンサＣ１又はＣ２の静電容量を独立して周波数ｆ１又はｆ２の発振信号に変換することができる。
【０００７】
図８は図７の構成の変形例としての発振回路の回路図であり、図６の構成要素と同一のものは同じ符号にて表している。図８において、４ｆは新たに追加されたインバータ回路であり、制御信号ｃｔｒｌのレベルを反転する。反転されない制御信号はアナログスイッチ３ａに供給され、インバータ回路４ｆで反転された制御信号はアナログスイッチ３ｂに供給される。従って、インバータ回路４ａ、４ｂ、４ｃ、コンデンサＣ１及び抵抗Ｒ１により構成される第１発振部と、インバータ回路４ａ、４ｄ、４ｅ、コンデンサＣ２及び抵抗Ｒ２により構成される第２発振部とは交互に発振動作を行う。このように図８の構成の発振回路によれば、一つの制御信号のみで、第１発振部及び第２発振部が検出部１のコンデンサＣ１又はＣ２の静電容量を独立して周波数ｆ１又はｆ２の発振信号に変換する。
【０００８】
上記図６ないし図８においては、ＣＭＯＳのゲート回路等で発振回路を構成しているので、可変コンデンサＣ１及びＣ２の他、抵抗Ｒ１及びＲ２を外付けにすることにより、ゲートアレイ等のＩＣで構成することが可能である。
【０００９】
その他従来より、静電容量・周波数変換手段としての静電容量検出回路に使用される発振回路には、高精度の検出が可能なスイッチドキャパシタ等を応用したＣ−Ｖ変換回路がある。
【００１０】
【発明が解決しようとする課題】
しかしながら上記発振回路のうち、図６に示すシュミット発振回路は、電源電圧の変動に対して弱く、特に低電圧時に発振動作が不安定になるため、高精度の電源を必要とし、発振回路自体は簡単で安価であるにもかかわらず、高価な電源回路が必要になるという問題があった。シュミット発振回路の場合には、理想的には、電源電圧に対し個々の発振部が相対的に変化するはずであるが、コンデンサの静電容量が小さい（発振抵抗が小さい）場合には、電源電圧の変化に応じて図９に示すような出力周波数の折れが発生する。
【００１１】
また、図７及び図８に示すアナログスイッチを使用した発振回路の場合には、アナログスイッチを使用するため高価になるとともに、オン抵抗のばらつきにより静電容量と周波数との特性に誤差が生じ、発振精度が悪くなるという問題があった。さらに、各発振部が交互に発振動作を行うので、コンデンサに残存する電荷量が均一にならないため、一方の発振部から他方の発振部に切り換える際に、発振動作が安定するのに時間がかかり、高速の切り換え動作ができないという問題もあった。
【００１２】
スイッチドキャパシタ等を応用したＣ−Ｖ変換回路の場合には、静電容量検出回路に応用すると、静電容量を電圧に変換しているため、高精度のＡ／Ｄコンバータを必要とするうえ、ディジタル信号に変換されたデータを処理するために、マイクロコンピュータ等の演算制御手段を必要とする。さらに、電源変動のみならず、温度、湿度、気体等の外部環境の変化に対する各種補償回路や素子を必要とするため高価なものになるという問題があった。
【００１３】
本発明はかかる諸問題に鑑みてなされたものであり、高精度の電源を必要とせず、外部環境の変化に対しても変動の少なく、かつ、安価な発振回路を提供することを目的とする。
【００１４】
また、本発明は、複数の発振部の高速の切り換え動作が可能な発振回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明は上記目的を達成するために、ＮＡＮＤ回路６ａ、クロックドゲート回路８ａおよび８ｂ、ＮＡＮＤ回路６ｂ、インバータ回路４ａを直列に接続し、可変コンデンサＣ１および抵抗Ｒ１で決定される時定数に応じて周波数ｆ１の発振信号を発生する第１発振回路と、ＮＡＮＤ回路６ａ、クロックドゲート回路８ｃおよび８ｄ、ＮＡＮＤ回路６ｃ、インバータ回路４ｂを直列に接続し、可変コンデンサＣ２および抵抗Ｒ２で決定される時定数に応じて周波数ｆ２の発振信号を発生する第２発振回路と、ＮＡＮＤ回路６ｄ、クロックドゲート回路８ｅおよび８ｆ、ＮＡＮＤ回路６ｃ、インバータ回路４ｃを直列に接続し、コンデンサＣＲおよび抵抗Ｒ３で決定される時定数に応じて固定の周波数ｆ３の基準発振信号を発生する基準発振回路と、タイミングジェネレータからの複数の制御信号に基づいて前記第１発振回路および前記第２発振回路の発振開始・停止を制御する複数のクロック信号Ｅ４，Ｅ５，Ｅ６，Ｅ７，Ｅ８を発生するＮＡＮＤ回路６ｆ、６ｇおよび６ｈ、インバータ回路４ｄ、ＮＯＲ回路７ａおよび７ｂとからなるゲート回路と、を備え、前記ゲート回路は、Ｈレベルのクロック信号Ｅ４を前記ＮＡＮＤ回路６ａに供給するとともに、Ｈレベルのクロック信号Ｅ５およびクロック信号Ｅ７をそれぞれ前記クロックドゲート回路８ａおよび８ｂに供給して前記第１発振回路を発振状態にすると同時に、Ｌレベルのクロック信号Ｅ６およびクロック信号Ｅ８をそれぞれ前記クロックドゲート回路８ｃおよび８ｄに供給して前記第２発振回路を発振停止状態にするとともに、Ｌレベルのクロック信号Ｅ５およびクロック信号Ｅ７をそれぞれクロックドゲート回路８ａおよび８ｂに供給して前記第１発振回路を発振停止状態にすると同時に、Ｈレベルのクロック信号Ｅ４を前記ＮＡＮＤ回路６ａに供給するとともに、Ｈレベルのクロック信号Ｅ６およびクロック信号Ｅ８をそれぞれクロックドゲート回路８ｃおよび８ｄに供給して前記第２発振回路を発振状態にし、更に、前記ゲート回路は、Ｌレベルのクロック信号Ｅ７およびＥ８をそれぞれクロックドゲート回路８ｂおよび８ｄに供給して前記第１発振回路および前記第２発振回路を発振停止状態にし、前記第１発振回路および前記第２発振回路の動作停止期間に、前記可変コンデンサＣ１および前記可変コンデンサＣ２の電荷量を均一にすることを特徴とする。
【００１６】
また、本発明は、前記ゲート回路が、複数のクロック信号を前記第１発振回路および前記第２発振回路に供給することにより、前記第１発振回路と前記第２発振回路の動作開始を交互に実行する、或いは、複数のクロック信号を前記第１発振回路および前記第２発振回路に供給することにより、前記第１発振回路と前記第２発振回路の動作停止期間に前記可変コンデンサＣ１および前記可変コンデンサＣ２の電荷量を均一にすることを特徴とするものである。
【００１７】
【作用】
本発明は上記構成により、各発振部はそれぞれに与えられるクロック信号に応じて発振動作を停止又は開始するので、高精度の電源を必要とせず、外部環境の変化に対しても変動が少なく、かつ、安価な発振回路を提供する。
【００１８】
また、本発明は、コンデンサに残存する電荷量を均一にする回路を備えることにより、ある一つの発振部から他の発振部に切り換える際に、発振動作が安定するまでの時間が短いので、複数の発振部の高速の切り換え動作が可能となる。
【００１９】
【実施例】
以下、本発明の実施例について図１ないし図５を参照して説明する。
【００２０】
図１は本発明による発振回路の第１の実施例の回路図であって、ＣＭＯＳゲートアレイ化した静電容量検出回路に適用したものである。
【００２１】
図１において、まず、ゲートアレイに外付けする構成要素について説明する。Ｃ１及びＣ２は可変コンデンサ、ＣＲは固定コンデンサであり、外部からの圧力を検出する検出部を構成する。コンデンサＣ１及びＣ２は、２つの固定電極とこの２つの固定電極間に設けられた可動電極で構成されている。この可動電極は、一方の固定電極の一部に穴を設け、その穴に通されたプランジャーに直結している。さらにこのプランジャーは、油圧、ガス圧等の液体、気体の圧力や加速度等の外部からの作用に応じて変位する受圧部に結合されている。あるいはこのプランジャー自体が外部の物体の変位に応じて偏倚する構成となっている。すなわちこの可動電極は、外部からの作用に応じていずれか一方の固定電極側に偏倚し、外部からの作用がない状態（以下「通常状態」という）では、２つの固定電極間を２分する丁度中間に位置している。従って、通常伏態においては、一方の固定電極と可動電極とで形成されるコンデンサＣ１の静電容量は、他方の固定電極と可動電極とで形成されるコンデンサＣ２の静電容量と等しい値となる。
【００２２】
可動電極が外部からの圧力等に応じて偏倚した状態（以下「偏倚伏態」という）においては、コンデンサＣ１及びＣ２の静電容量は異なる値となる。従って、両者の静電容量の差を測定することにより、外部からの作用の大きさを検出することができる。
【００２３】
一方、コンデンサＣＲは基準部（リファレンス部）であり、２つの固定電極で構成されている。従って、この２つの固定電極で形成されるコンデンサＣＲの静電容量の値は外部からの作用によっては変化しない。なお、コンデンサＣ１、Ｃ２、ＣＲは、周囲の環境によって誘電率等が変化したときには、それぞれの静電容量も変化することになる。
【００２４】
Ｒ１、Ｒ２及びＲ３は外付けの固定抵抗であり、それぞれコンデンサＣ１、Ｃ２及びＣＲとともに、発振周波数を決定する時定数を定める。なお、コンデンサＣ１及びＣ２を構成する固定電極はリード線等でゲートアレイの端子に接続され、可動電極は抵抗Ｒ１及びＲ２の一方の端とともに検出部のコモン側としてゲートアレイの端子に接続され、抵抗Ｒ１及びＲ２のもう一方の端は、それぞれ単独でゲートアレイの端子に接続される。また、基準部のコンデンサＣＲの２つの固定電極はゲートアレイの端子にそれぞれ接続され、抵抗Ｒ３はその一方の端が単独でゲートアレイの端子に、他方がコンデンサＣＲの一方の固定電極に接続されている。
【００２５】
次に、ゲートアレイの内部回路について説明する。図１において、４ａないし４ｄはインバータ回路、６ａないし６ｈは２入力ＮＡＮＤ回路、７ａ及び７ｂは２入力ＮＯＲ回路、８ａないし８ｇはクロックドゲート回路である。なおこの場合、各ゲートのトランジスタサイズ及び構成を同一にすることが望ましい。
【００２６】
図２はＣＭＯＳ半導体素子で構成されるクロックドゲート回路を示す一例の図であり、図２（ａ）はその内部回路を、図２（ｂ）はその等価回路８６を示す。図２（ａ）において、クロック信号φがハイレベルの場合にはインバータ動作となり、その出力信号Ｙは入力信号Ａの反転した信号となる。一方、クロック信号φがローレベルの場合には出力はハイインピーダンスとなり、入力と出力とは遮断状態となる。図２（ａ）において、クロック信号φを反転するインバータ８１は２つのＭＯＳトランジスタ（内部回路は図示せず）で形成される。また、クロックドゲート回路は、インバータ８１と、４個のＭＯＳトランジスタ８２、８３、８４及び８５で構成される。この場合、ＭＯＳトランジスタ８２及び８５はクロック信号φがＨの時共にＯＮとなり、インバータ構成になっているＭＯＳトランジスタ８３及び８４に電源が供給されるため、クロックドゲート回路はインバータ動作となる。逆に、クロック信号φがＬの時、ＭＯＳトランジスタ８２及び８５は共にＯＦＦとなり、インバータ構成になっているＭＯＳトランジスタ８３及び８４に電源が供給されないため、クロックドゲート回路の出力はハイインピーダンスとなる。ここでインバータ構成されるＭＯＳトランジスタは、８２及び８５もしくは、８２及び８４もしくは、８３及び８５でも構成可能である。いずれにしても、クロックドゲート回路は６個のＭＯＳトランジスタで形成することができ、非常に簡単な構成となるので、ゲートアレイ化が容易で安価に実現することができる。また、特性の製造上のばらつきがアナログスイッチより少なく量産性が良い。さらに、インバータ状態とハイインピーダンス状態との状態反転が早く、高速のクロック信号φで駆動することができる。
【００２７】
図１に戻り、ＮＡＮＤ回路６ａ、クロックドゲート回路８ａ及び８ｂ、ＮＡＮＤ回路６ｂ、インバータ回路４ａは直列に接続されて第１発振部を構成し、コンデンサＣ１及び抵抗Ｒ１で決定される時定数に応じて周波数ｆ１の発振信号を発生する。同様に、ＮＡＮＤ回路６ａ、クロックドゲート回路８ｃ及び８ｄ、ＮＡＮＤ回路６ｂ、インバータ回路４ｂは直列に接続されて第２発振部を構成し、コンデンサＣ２及び抵抗Ｒ２で決定される時定数に応じて周波数ｆ２の発振信号を発生する。また、ＮＡＮＤ回路６ｄ、クロックドゲート回路８ｅ、８ｇ及び８ｆ、ＮＡＮＤ回路６ｅ、インバータ回路４ｃは直列に接続されて第３発振部を構成し、コンデンサＣＲ及び抵抗Ｒ３で決定される時定数に応じて固定の周波数ｆ３の基準発振信号を発生する。
【００２８】
なお、第３発振部のクロックドゲート回路８ｅ、８ｆ及び８ｇのクロック信号入力端子は電源にプルアップされているので、常時インバータ回路を構成している。にもかかわらずクロックドゲート回路を使用してるのは、ＮＡＮＤ回路６ｄの負荷容量を第１発振部及び第２発振部におけるＮＡＮＤ回路６ａの負荷容量と等しくして、各発振部の特性の同一化を図るためである。また、第１及び第２発振部において、初段のＮＡＮＤ回路６ａを共用しているのも同様の理由による。
【００２９】
また、第１の発振部及び第２の発振部の初段ＮＡＮＤ回路を共用とすることにより、各発振回路の入力寄生容量を同一とすることが可能となり発振の誤差を少なくする効果がある。
【００３０】
一方、ＮＡＮＤ回路６ｆ、６ｇ及び６ｈ、インバータ回路４ｄ並びにＮＯＲ回路７ａ及び７ｂのゲート回路は、ゲートアレイ内のタイミングジェネレータ（図示せず）からの制御信号であるパルス信号Ｅ０、Ｅ１、Ｅ２及びＥ３をこの発振回路の制御端子に受けて、第１、第２及び第３発振部の発振動作等の条件を定めるパルス信号Ｅ４ないしＥ８を生成する。なお、これらのパルス信号の基準となる信号は、第３発振部から発生される周波数ｆ３の基準発振信号である。
【００３１】
次に、図１の発振回路の動作について説明する。図３はパルス信号Ｅ０〜Ｅ８のタイミングチャートである。また、表１はこの発振回路の制御端子に入力されるパルス信号Ｅ０、Ｅ１、Ｅ２及びＥ３に対する発振状態を示すものである。
【００３２】
【表１】
パルス信号Ｅ０がＬ（ローレベル）の場合は、ＮＡＮＤ回路６ａ及びＮＡＮＤ回路６ｄがノンアクティブとなり、他のパルス信号の状態にかかわらず全ての発振が停止する（図３のＴ６の期間）。パルス信号Ｅ０がＨ（ハイレベル）の場合には、ＮＡＮＤ回路６ｄがアクティブとなるので第３発振部は発振状態となり、周波数ｆ３の基準発振信号が発生される（図３のＴ１〜Ｔ５の期間）。パルス信号Ｅ０がＨの場合で、かつ、パルス信号Ｅ１がＨ、Ｅ２がＬ、Ｅ３がＨの場合には、クロックドゲート回路８ａ及び８ｂのクロック信号φであるパルス信号Ｅ５及びＥ７がともにＨとなる。すなわち図３のＴ２の期間には、第１発振部が発振状態となる。この期間において、クロックドゲート回路８ｃ及び８ｄはクロック信号φであるパルス信号Ｅ６及びＥ８がともにＬとなるので遮断状態となり、第２発振部は発振停止状態となる。
【００３３】
また、パルス信号Ｅ０がＨの場合で、かつ、パルス信号Ｅ１がＨ、Ｅ２がＨ、Ｅ３がＬの場合には、クロックドゲート回路８ｃ及び８ｄのクロック信号φであるパルス信号Ｅ６及びＥ８がともにＨとなる。すなわち図３のＴ４の期間には、第２発振部が発振状態となる。この期間において、クロックドゲート回路８ａ及び８ｂはクロック信号φであるパルス信号Ｅ５及びＥ７がともにＬとなるので遮断状態となり、第１発振部は発振停止状態となる。
【００３４】
パルス信号Ｅ０がＨの場合で、かつ、パルス信号Ｅ１がＬの場合には、クロックドゲート回路８ａ及び８ｃはクロック信号φであるＥ５及びＥ６がともにＨとなるのでアクティブとなる。また、クロックドゲート回路８ｂ及び８ｄはクロック信号φであるＥ７及びＥ８がともにＬとなるので遮断状態となる。かかる条件の場合、すなわち図３においてＴ１、Ｔ３及びＴ５の期間には、コンデンサＣ１及びＣ２を接続している共通端子は、クロックドゲート回路８ｂ及び８ｄが遮断状態であるため、開放状態となる。また、コンデンサＣ１及びＣ２のもう片方のそれぞれの端子は同電位となる。従って、一方の発振部から他方の発振部に発振状態を切り換える際に、図３のＴ１、Ｔ３又はＴ５の期間を設けることによりコンデンサＣ１及びＣ２に残存する電荷量を均一にすることにより、発振動作の安定する時間のばらつきをなくすことが可能となる。
【００３５】
また、図３には示してないが、図１において、パルス信号Ｅ０、Ｅ１、Ｅ２及びＥ３がＨの場合、パルス信号Ｅ４がＨになり、それにつながるＮＡＮＤ回路６ａがアクティブであるにもかかわらず、クロックドゲート回路８ａ、８ｂ、８ｃ及び８ｄが遮断状態になり前記ＮＡＮＤ回路６ａのもう片方の入力が開放状態になるため、この状態にならないように注意が必要である。
【００３６】
図４は本発明の発振回路の第２の実施例の構成を示す回路図である。この実施例の特徴は、図１に示す発振回路で第１発振部及び第２発振部に、発振周波数を決定する外付けの抵抗Ｒ１及びＲ２がそれぞれ接続されていたのを、一つの抵抗を共用して使用する点にある。かかる構成により、２つの抵抗のばらつきによる第１発振部及び第２発振部の発振周波数の誤差をさらに低減することができる。
【００３７】
なお、他の構成並びに図３のタイミングチャート及び表１については図１に示す第１の実施例の構成と同一であるので、その説明は省略する。
【００３８】
このように、クロック信号によってインバータ又はハイインピーダンス出力状態となるクロックドゲート回路を含む２つの発振部を備え、それぞれ静電容量及び抵抗値に応じて決定される周波数の発振信号を発生する場合に、各発振部はそれぞれに与えられるクロック信号に応じて発振動作を停止又は開始するので、高精度の電源を必要とせず、外部環境の変化に対しても変動が少なく、かつ、安価な発振回路を実現できる。
【００３９】
また、それぞれ静電容量及び抵抗値に応じて決定される周波数の発振信号を発生する発振部と、クロック信号に応じて静電容量に係るコンデンサの電荷量を均一化する回路とを有することにより、発振動作を開始する前にコンデンサに残存する電荷量を均一化することができるので、一方の発振部から他方の発振部に切り換える際に、発振動作が迅速に安定するため、静電容量の検出を高速に行うことが可能となる。
【００４０】
なお、上記実施例においては、静電容量検出回路に適用した２つの発振部（基準発振部である第３発振部を除く）の場合について記述したが、これに限ることなく、２以上のｎ個のポイントの圧力等を検出する場合には、ｎ個の発振部を設け、各ポイントの圧力等の検出を順次行うときは、当該検出に係る発振部と基準発振部のみを高速で切り換えつつ発振させることになる。従って、かかる静電容量検出回路に適用するために、クロックドゲート回路を使用した本発明の構成は、優れた効果を発揮することとなる。
【００４１】
なお、発振回路を通常のマクロセル等で構成する場合、あるいはゲートアレイの消費電流に余裕がある場合には、クロックドゲート回路でなくとも同様な発振回路を構成することができる。
【００４２】
図５は本発明の発振回路の第３の実施例の構成を示す回路図である。この実施例の特徴は、クロックドゲート回路の代わりに、ＮＡＮＤ回路とＩ／Ｏセルであるトライステートバッファを使用した点にある。かかる構成により、クロックドゲート回路の場合よりも消費電流は増加するものの、容易にゲートアレイ化が可能となるので、安価な発振回路を実現することができる。図５において１は従来例と同様、検出部である。基準部発振回路、ＮＡＮＤ回路６ｂと６ｃ、インバータ回路４ａと４ｂを除いた他の構成並びに図３のタイミングチャート及び表１については図１に示す第１の実施例の構成と同一であるので、その説明は省略する。
【００４３】
上記第１、第２及び第３の実施例においては、検出部を構成する可変コンデンサと基準部を構成する固定コンデンサとを同一の環境下に設けたので、この環境の変化、例えば検出する油圧の油の化学成分の変化により、検出部のコンデンサの誘電率が変化した場合等でも、基準部のコンデンサの誘電率も同じように変化するので、検出誤差を極力小さくすることが可能である。すなわち図には示してないが、ゲートアレイ内には、基準発振信号の周波数ｆ３に基づいて各種パルス信号を発生するタイミングジェネレータの他、図３に示すＴ２の期間に周波数ｆ１の発振信号をカウントアップし、Ｔ４の期間に周波数ｆ２の発振信号をカウントダウンするアップダウンカウンタを有している。
【００４４】
いま、誘電率の変化に伴い検出部のコンデンサＣ１及びＣ２の静電容量が３０％増加したとする。この場合には、第１及び第２発振部からの発振信号の周波数ｆ１及びｆ２が低下するので、アップダウンカウンタがＴ２及びＴ４の期間にカウントする数が３０％減少することになる。しかしこの場合には、基準部のコンデンサＣＲの静電容量も同じく３０％増加することになり、第３発振部からの基準となる発振信号の周波数ｆ３が低下するので、Ｔ２及びＴ４の期間も３０％長くなり、誘電率の変化に伴う検出誤差を吸収することができる。
【００４５】
また、上記実施例では外部から受ける作用を静電容量の変化として検出するようにしたが、これに限ることなく、外部作用により帰還抵抗の変化として検出する構成とすることも可能である。すなわち、本発明の発振回路は外部から受ける作用のアナログ量を直接周波数の変化に変換する回路に広く適用できることはもちろんである。
【００４６】
【発明の効果】
本発明は、上記実施例から明らかなように、クロック信号によってインバータ又はハイインピーダンス出力状態となるクロックドゲート回路を含みそれぞれ静電容量及び抵抗値に応じて決定される周波数の発振信号を生成する複数系統の発振部と、制御信号に応じてクロック信号を生成するゲート回路とを備え、各発振部はそれぞれに与えられるクロック信号に応じて発振動作を停止又は開始することにより、高精度の電源を必要とせず、外部環境の変化に対しても変動が少なく、かつ、安価な発振回路を実現する効果がある。
【００４７】
また、それぞれ静電容量及び抵抗値に応じて決定される周波数の発振信号を発生する発振部と、クロック信号に応じて静電容量に係るコンデンサに残存する電荷量を均一にする回路とを有することにより、複数の発振部の高速の切り換え動作が可能となるので、静電容量検出回路等に適用した場合には、検出速度を高速にできる効果がある。
【図面の簡単な説明】
【図１】本発明による発振回路の第１の実施例の回路図である。
【図２】ＣＭＯＳ半導体素子で構成されるクロックドゲート回路を示す図である。
【図３】パルス信号Ｅ０〜Ｅ８のタイミングチャートである。
【図４】本発明の発振回路の第２の実施例の構成を示す回路図である。
【図５】本発明の発振回路の第３の実施例の構成を示す回路図である。
【図６】従来のシュミット発振回路の回路図である。
【図７】従来のアナログスイッチを使用した発振回路の構成を示す回路図である。
【図８】図７の構成の変形例としての発振回路の回路図である。
【図９】シュミット発振回路において発生する出力周波数の折れを示す図である。
【符号の説明】
１ 検出部
２ａ，２ｂ シュミット入力インバータ回路
３ａ，３ｂ アナログスイッチ
４ａ〜４ｆ，８１ インバータ回路
５ａ〜５ｄ トライステートバッファ回路
６ａ〜６ｈ，８ａ′〜８ｄ′ ＮＡＮＤ回路
７ａ，７ｂ ＮＯＲ回路
８ａ〜８ｇ，８６ クロックドゲート回路
８２，８３ Ｐｃｈ ＭＯＳトランジスタ
８４，８５ Ｎｃｈ ＭＯＳトランジスタ
Ｃ１，Ｃ２ 可変コンデンサ
ＣＲ 固定コンデンサ
Ｒ１〜Ｒ３ 抵抗
ｃｔｒｌ，ｃｔｒｌ１，ｃｔｒｌ２ 制御信号
Ｅ０〜Ｅ８ パルス信号
ｆ１〜ｆ３，ｆ１′，ｆ２′ 周波数
φ クロック信号
Ａ 入力信号
Ｙ 出力信号
Ｔ１〜Ｔ６ 制御期間
【産業上の利用分野】
本発明は、所定の条件において発振信号を生成する発振回路に関する。
【０００２】
【従来の技術】
従来より、静電容量及び抵抗値に応じて決定される周波数の発振信号を生成する発振回路は、いわゆるＣＲ発振回路として広く知られている。
【０００３】
図６ないし図８は、ガス圧等の圧力を検出する圧力センサであって、新たに開発されたものに適用した静電容量検出回路の例を示す図である。なお、かかる圧力センサに適用した静電容量検出回路については、本願の１の出願人により出願中（特願平５−６３２９６号）である。
【０００４】
図６はシュミット発振回路の回路図である。図６において、１は２つの可変コンデンサＣ１及びＣ２からなる検出部であり、可変コンデンサの静電容量がガス圧等の外部環境により変化する。２ａ及び２ｂはシュミットインバータ回路であり、それぞれ接続されている抵抗Ｒ１及びＲ２の抵抗値と、検出部１からの静電容量に応じて、周波数ｆ１及びｆ２の発振信号を送出する。従って、例えば検出部１の構造を、圧力に応じて変位する可動電極と、この可動電極を挟んで両側に設けられた固定電極で構成し、外部から圧力を受けない状態ではコンデンサＣ１及びＣ２の静電容量が等しくなるように構成すれば、外部からの圧力に応じて静電容量が変化するので、固定値である抵抗値との時定数が変化する。従って、外部の圧力変化を周波数の変化として検出することができる。なお、抵抗Ｒ２が可変となっているのは抵抗Ｒ１の抵抗値に合わせるためである。
【０００５】
図７はトランスミッションゲートであるアナログスイッチを使用した発振回路の構成を示す回路図である。図７において、１は図６と同様、２つの可変コンデンサＣ１及びＣ２からなる検出部、３ａ及び３ｂはそれぞれ制御信号ｃｔｒｌ１及びｃｔｒｌ２のレベルによってオン又はオフとなるアナログスイッチ、４ａ〜４ｅはインバータ回路である。これらインバータ回路は２つの発振部の構成要素であり、インバータ回路４ａ、４ｂ、４ｃ、コンデンサＣ１及び抵抗Ｒ１により第１発振部を構成する。また、インバータ回路４ａ、４ｄ、４ｅ、コンデンサＣ２及び抵抗Ｒ２により第２発振部を構成する。
【０００６】
図７の構成において、制御信号ｃｔｒｌ１及びｃｔｒｌ２は同時にアクティブとなることはなく、従ってアナログスイッチ３ａ及び３ｂは同時にオンとなることはない。また、アナログスイッチがオンとなる側の発振部は発振動作を行うが、アナログスイッチがオフとなる側の発振部は発振動作が停止する。従って、各発振部は検出部１のコンデンサＣ１又はＣ２の静電容量を独立して周波数ｆ１又はｆ２の発振信号に変換することができる。
【０００７】
図８は図７の構成の変形例としての発振回路の回路図であり、図６の構成要素と同一のものは同じ符号にて表している。図８において、４ｆは新たに追加されたインバータ回路であり、制御信号ｃｔｒｌのレベルを反転する。反転されない制御信号はアナログスイッチ３ａに供給され、インバータ回路４ｆで反転された制御信号はアナログスイッチ３ｂに供給される。従って、インバータ回路４ａ、４ｂ、４ｃ、コンデンサＣ１及び抵抗Ｒ１により構成される第１発振部と、インバータ回路４ａ、４ｄ、４ｅ、コンデンサＣ２及び抵抗Ｒ２により構成される第２発振部とは交互に発振動作を行う。このように図８の構成の発振回路によれば、一つの制御信号のみで、第１発振部及び第２発振部が検出部１のコンデンサＣ１又はＣ２の静電容量を独立して周波数ｆ１又はｆ２の発振信号に変換する。
【０００８】
上記図６ないし図８においては、ＣＭＯＳのゲート回路等で発振回路を構成しているので、可変コンデンサＣ１及びＣ２の他、抵抗Ｒ１及びＲ２を外付けにすることにより、ゲートアレイ等のＩＣで構成することが可能である。
【０００９】
その他従来より、静電容量・周波数変換手段としての静電容量検出回路に使用される発振回路には、高精度の検出が可能なスイッチドキャパシタ等を応用したＣ−Ｖ変換回路がある。
【００１０】
【発明が解決しようとする課題】
しかしながら上記発振回路のうち、図６に示すシュミット発振回路は、電源電圧の変動に対して弱く、特に低電圧時に発振動作が不安定になるため、高精度の電源を必要とし、発振回路自体は簡単で安価であるにもかかわらず、高価な電源回路が必要になるという問題があった。シュミット発振回路の場合には、理想的には、電源電圧に対し個々の発振部が相対的に変化するはずであるが、コンデンサの静電容量が小さい（発振抵抗が小さい）場合には、電源電圧の変化に応じて図９に示すような出力周波数の折れが発生する。
【００１１】
また、図７及び図８に示すアナログスイッチを使用した発振回路の場合には、アナログスイッチを使用するため高価になるとともに、オン抵抗のばらつきにより静電容量と周波数との特性に誤差が生じ、発振精度が悪くなるという問題があった。さらに、各発振部が交互に発振動作を行うので、コンデンサに残存する電荷量が均一にならないため、一方の発振部から他方の発振部に切り換える際に、発振動作が安定するのに時間がかかり、高速の切り換え動作ができないという問題もあった。
【００１２】
スイッチドキャパシタ等を応用したＣ−Ｖ変換回路の場合には、静電容量検出回路に応用すると、静電容量を電圧に変換しているため、高精度のＡ／Ｄコンバータを必要とするうえ、ディジタル信号に変換されたデータを処理するために、マイクロコンピュータ等の演算制御手段を必要とする。さらに、電源変動のみならず、温度、湿度、気体等の外部環境の変化に対する各種補償回路や素子を必要とするため高価なものになるという問題があった。
【００１３】
本発明はかかる諸問題に鑑みてなされたものであり、高精度の電源を必要とせず、外部環境の変化に対しても変動の少なく、かつ、安価な発振回路を提供することを目的とする。
【００１４】
また、本発明は、複数の発振部の高速の切り換え動作が可能な発振回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明は上記目的を達成するために、ＮＡＮＤ回路６ａ、クロックドゲート回路８ａおよび８ｂ、ＮＡＮＤ回路６ｂ、インバータ回路４ａを直列に接続し、可変コンデンサＣ１および抵抗Ｒ１で決定される時定数に応じて周波数ｆ１の発振信号を発生する第１発振回路と、ＮＡＮＤ回路６ａ、クロックドゲート回路８ｃおよび８ｄ、ＮＡＮＤ回路６ｃ、インバータ回路４ｂを直列に接続し、可変コンデンサＣ２および抵抗Ｒ２で決定される時定数に応じて周波数ｆ２の発振信号を発生する第２発振回路と、ＮＡＮＤ回路６ｄ、クロックドゲート回路８ｅおよび８ｆ、ＮＡＮＤ回路６ｃ、インバータ回路４ｃを直列に接続し、コンデンサＣＲおよび抵抗Ｒ３で決定される時定数に応じて固定の周波数ｆ３の基準発振信号を発生する基準発振回路と、タイミングジェネレータからの複数の制御信号に基づいて前記第１発振回路および前記第２発振回路の発振開始・停止を制御する複数のクロック信号Ｅ４，Ｅ５，Ｅ６，Ｅ７，Ｅ８を発生するＮＡＮＤ回路６ｆ、６ｇおよび６ｈ、インバータ回路４ｄ、ＮＯＲ回路７ａおよび７ｂとからなるゲート回路と、を備え、前記ゲート回路は、Ｈレベルのクロック信号Ｅ４を前記ＮＡＮＤ回路６ａに供給するとともに、Ｈレベルのクロック信号Ｅ５およびクロック信号Ｅ７をそれぞれ前記クロックドゲート回路８ａおよび８ｂに供給して前記第１発振回路を発振状態にすると同時に、Ｌレベルのクロック信号Ｅ６およびクロック信号Ｅ８をそれぞれ前記クロックドゲート回路８ｃおよび８ｄに供給して前記第２発振回路を発振停止状態にするとともに、Ｌレベルのクロック信号Ｅ５およびクロック信号Ｅ７をそれぞれクロックドゲート回路８ａおよび８ｂに供給して前記第１発振回路を発振停止状態にすると同時に、Ｈレベルのクロック信号Ｅ４を前記ＮＡＮＤ回路６ａに供給するとともに、Ｈレベルのクロック信号Ｅ６およびクロック信号Ｅ８をそれぞれクロックドゲート回路８ｃおよび８ｄに供給して前記第２発振回路を発振状態にし、更に、前記ゲート回路は、Ｌレベルのクロック信号Ｅ７およびＥ８をそれぞれクロックドゲート回路８ｂおよび８ｄに供給して前記第１発振回路および前記第２発振回路を発振停止状態にし、前記第１発振回路および前記第２発振回路の動作停止期間に、前記可変コンデンサＣ１および前記可変コンデンサＣ２の電荷量を均一にすることを特徴とする。
【００１６】
また、本発明は、前記ゲート回路が、複数のクロック信号を前記第１発振回路および前記第２発振回路に供給することにより、前記第１発振回路と前記第２発振回路の動作開始を交互に実行する、或いは、複数のクロック信号を前記第１発振回路および前記第２発振回路に供給することにより、前記第１発振回路と前記第２発振回路の動作停止期間に前記可変コンデンサＣ１および前記可変コンデンサＣ２の電荷量を均一にすることを特徴とするものである。
【００１７】
【作用】
本発明は上記構成により、各発振部はそれぞれに与えられるクロック信号に応じて発振動作を停止又は開始するので、高精度の電源を必要とせず、外部環境の変化に対しても変動が少なく、かつ、安価な発振回路を提供する。
【００１８】
また、本発明は、コンデンサに残存する電荷量を均一にする回路を備えることにより、ある一つの発振部から他の発振部に切り換える際に、発振動作が安定するまでの時間が短いので、複数の発振部の高速の切り換え動作が可能となる。
【００１９】
【実施例】
以下、本発明の実施例について図１ないし図５を参照して説明する。
【００２０】
図１は本発明による発振回路の第１の実施例の回路図であって、ＣＭＯＳゲートアレイ化した静電容量検出回路に適用したものである。
【００２１】
図１において、まず、ゲートアレイに外付けする構成要素について説明する。Ｃ１及びＣ２は可変コンデンサ、ＣＲは固定コンデンサであり、外部からの圧力を検出する検出部を構成する。コンデンサＣ１及びＣ２は、２つの固定電極とこの２つの固定電極間に設けられた可動電極で構成されている。この可動電極は、一方の固定電極の一部に穴を設け、その穴に通されたプランジャーに直結している。さらにこのプランジャーは、油圧、ガス圧等の液体、気体の圧力や加速度等の外部からの作用に応じて変位する受圧部に結合されている。あるいはこのプランジャー自体が外部の物体の変位に応じて偏倚する構成となっている。すなわちこの可動電極は、外部からの作用に応じていずれか一方の固定電極側に偏倚し、外部からの作用がない状態（以下「通常状態」という）では、２つの固定電極間を２分する丁度中間に位置している。従って、通常伏態においては、一方の固定電極と可動電極とで形成されるコンデンサＣ１の静電容量は、他方の固定電極と可動電極とで形成されるコンデンサＣ２の静電容量と等しい値となる。
【００２２】
可動電極が外部からの圧力等に応じて偏倚した状態（以下「偏倚伏態」という）においては、コンデンサＣ１及びＣ２の静電容量は異なる値となる。従って、両者の静電容量の差を測定することにより、外部からの作用の大きさを検出することができる。
【００２３】
一方、コンデンサＣＲは基準部（リファレンス部）であり、２つの固定電極で構成されている。従って、この２つの固定電極で形成されるコンデンサＣＲの静電容量の値は外部からの作用によっては変化しない。なお、コンデンサＣ１、Ｃ２、ＣＲは、周囲の環境によって誘電率等が変化したときには、それぞれの静電容量も変化することになる。
【００２４】
Ｒ１、Ｒ２及びＲ３は外付けの固定抵抗であり、それぞれコンデンサＣ１、Ｃ２及びＣＲとともに、発振周波数を決定する時定数を定める。なお、コンデンサＣ１及びＣ２を構成する固定電極はリード線等でゲートアレイの端子に接続され、可動電極は抵抗Ｒ１及びＲ２の一方の端とともに検出部のコモン側としてゲートアレイの端子に接続され、抵抗Ｒ１及びＲ２のもう一方の端は、それぞれ単独でゲートアレイの端子に接続される。また、基準部のコンデンサＣＲの２つの固定電極はゲートアレイの端子にそれぞれ接続され、抵抗Ｒ３はその一方の端が単独でゲートアレイの端子に、他方がコンデンサＣＲの一方の固定電極に接続されている。
【００２５】
次に、ゲートアレイの内部回路について説明する。図１において、４ａないし４ｄはインバータ回路、６ａないし６ｈは２入力ＮＡＮＤ回路、７ａ及び７ｂは２入力ＮＯＲ回路、８ａないし８ｇはクロックドゲート回路である。なおこの場合、各ゲートのトランジスタサイズ及び構成を同一にすることが望ましい。
【００２６】
図２はＣＭＯＳ半導体素子で構成されるクロックドゲート回路を示す一例の図であり、図２（ａ）はその内部回路を、図２（ｂ）はその等価回路８６を示す。図２（ａ）において、クロック信号φがハイレベルの場合にはインバータ動作となり、その出力信号Ｙは入力信号Ａの反転した信号となる。一方、クロック信号φがローレベルの場合には出力はハイインピーダンスとなり、入力と出力とは遮断状態となる。図２（ａ）において、クロック信号φを反転するインバータ８１は２つのＭＯＳトランジスタ（内部回路は図示せず）で形成される。また、クロックドゲート回路は、インバータ８１と、４個のＭＯＳトランジスタ８２、８３、８４及び８５で構成される。この場合、ＭＯＳトランジスタ８２及び８５はクロック信号φがＨの時共にＯＮとなり、インバータ構成になっているＭＯＳトランジスタ８３及び８４に電源が供給されるため、クロックドゲート回路はインバータ動作となる。逆に、クロック信号φがＬの時、ＭＯＳトランジスタ８２及び８５は共にＯＦＦとなり、インバータ構成になっているＭＯＳトランジスタ８３及び８４に電源が供給されないため、クロックドゲート回路の出力はハイインピーダンスとなる。ここでインバータ構成されるＭＯＳトランジスタは、８２及び８５もしくは、８２及び８４もしくは、８３及び８５でも構成可能である。いずれにしても、クロックドゲート回路は６個のＭＯＳトランジスタで形成することができ、非常に簡単な構成となるので、ゲートアレイ化が容易で安価に実現することができる。また、特性の製造上のばらつきがアナログスイッチより少なく量産性が良い。さらに、インバータ状態とハイインピーダンス状態との状態反転が早く、高速のクロック信号φで駆動することができる。
【００２７】
図１に戻り、ＮＡＮＤ回路６ａ、クロックドゲート回路８ａ及び８ｂ、ＮＡＮＤ回路６ｂ、インバータ回路４ａは直列に接続されて第１発振部を構成し、コンデンサＣ１及び抵抗Ｒ１で決定される時定数に応じて周波数ｆ１の発振信号を発生する。同様に、ＮＡＮＤ回路６ａ、クロックドゲート回路８ｃ及び８ｄ、ＮＡＮＤ回路６ｂ、インバータ回路４ｂは直列に接続されて第２発振部を構成し、コンデンサＣ２及び抵抗Ｒ２で決定される時定数に応じて周波数ｆ２の発振信号を発生する。また、ＮＡＮＤ回路６ｄ、クロックドゲート回路８ｅ、８ｇ及び８ｆ、ＮＡＮＤ回路６ｅ、インバータ回路４ｃは直列に接続されて第３発振部を構成し、コンデンサＣＲ及び抵抗Ｒ３で決定される時定数に応じて固定の周波数ｆ３の基準発振信号を発生する。
【００２８】
なお、第３発振部のクロックドゲート回路８ｅ、８ｆ及び８ｇのクロック信号入力端子は電源にプルアップされているので、常時インバータ回路を構成している。にもかかわらずクロックドゲート回路を使用してるのは、ＮＡＮＤ回路６ｄの負荷容量を第１発振部及び第２発振部におけるＮＡＮＤ回路６ａの負荷容量と等しくして、各発振部の特性の同一化を図るためである。また、第１及び第２発振部において、初段のＮＡＮＤ回路６ａを共用しているのも同様の理由による。
【００２９】
また、第１の発振部及び第２の発振部の初段ＮＡＮＤ回路を共用とすることにより、各発振回路の入力寄生容量を同一とすることが可能となり発振の誤差を少なくする効果がある。
【００３０】
一方、ＮＡＮＤ回路６ｆ、６ｇ及び６ｈ、インバータ回路４ｄ並びにＮＯＲ回路７ａ及び７ｂのゲート回路は、ゲートアレイ内のタイミングジェネレータ（図示せず）からの制御信号であるパルス信号Ｅ０、Ｅ１、Ｅ２及びＥ３をこの発振回路の制御端子に受けて、第１、第２及び第３発振部の発振動作等の条件を定めるパルス信号Ｅ４ないしＥ８を生成する。なお、これらのパルス信号の基準となる信号は、第３発振部から発生される周波数ｆ３の基準発振信号である。
【００３１】
次に、図１の発振回路の動作について説明する。図３はパルス信号Ｅ０〜Ｅ８のタイミングチャートである。また、表１はこの発振回路の制御端子に入力されるパルス信号Ｅ０、Ｅ１、Ｅ２及びＥ３に対する発振状態を示すものである。
【００３２】
【表１】
【００３３】
また、パルス信号Ｅ０がＨの場合で、かつ、パルス信号Ｅ１がＨ、Ｅ２がＨ、Ｅ３がＬの場合には、クロックドゲート回路８ｃ及び８ｄのクロック信号φであるパルス信号Ｅ６及びＥ８がともにＨとなる。すなわち図３のＴ４の期間には、第２発振部が発振状態となる。この期間において、クロックドゲート回路８ａ及び８ｂはクロック信号φであるパルス信号Ｅ５及びＥ７がともにＬとなるので遮断状態となり、第１発振部は発振停止状態となる。
【００３４】
パルス信号Ｅ０がＨの場合で、かつ、パルス信号Ｅ１がＬの場合には、クロックドゲート回路８ａ及び８ｃはクロック信号φであるＥ５及びＥ６がともにＨとなるのでアクティブとなる。また、クロックドゲート回路８ｂ及び８ｄはクロック信号φであるＥ７及びＥ８がともにＬとなるので遮断状態となる。かかる条件の場合、すなわち図３においてＴ１、Ｔ３及びＴ５の期間には、コンデンサＣ１及びＣ２を接続している共通端子は、クロックドゲート回路８ｂ及び８ｄが遮断状態であるため、開放状態となる。また、コンデンサＣ１及びＣ２のもう片方のそれぞれの端子は同電位となる。従って、一方の発振部から他方の発振部に発振状態を切り換える際に、図３のＴ１、Ｔ３又はＴ５の期間を設けることによりコンデンサＣ１及びＣ２に残存する電荷量を均一にすることにより、発振動作の安定する時間のばらつきをなくすことが可能となる。
【００３５】
また、図３には示してないが、図１において、パルス信号Ｅ０、Ｅ１、Ｅ２及びＥ３がＨの場合、パルス信号Ｅ４がＨになり、それにつながるＮＡＮＤ回路６ａがアクティブであるにもかかわらず、クロックドゲート回路８ａ、８ｂ、８ｃ及び８ｄが遮断状態になり前記ＮＡＮＤ回路６ａのもう片方の入力が開放状態になるため、この状態にならないように注意が必要である。
【００３６】
図４は本発明の発振回路の第２の実施例の構成を示す回路図である。この実施例の特徴は、図１に示す発振回路で第１発振部及び第２発振部に、発振周波数を決定する外付けの抵抗Ｒ１及びＲ２がそれぞれ接続されていたのを、一つの抵抗を共用して使用する点にある。かかる構成により、２つの抵抗のばらつきによる第１発振部及び第２発振部の発振周波数の誤差をさらに低減することができる。
【００３７】
なお、他の構成並びに図３のタイミングチャート及び表１については図１に示す第１の実施例の構成と同一であるので、その説明は省略する。
【００３８】
このように、クロック信号によってインバータ又はハイインピーダンス出力状態となるクロックドゲート回路を含む２つの発振部を備え、それぞれ静電容量及び抵抗値に応じて決定される周波数の発振信号を発生する場合に、各発振部はそれぞれに与えられるクロック信号に応じて発振動作を停止又は開始するので、高精度の電源を必要とせず、外部環境の変化に対しても変動が少なく、かつ、安価な発振回路を実現できる。
【００３９】
また、それぞれ静電容量及び抵抗値に応じて決定される周波数の発振信号を発生する発振部と、クロック信号に応じて静電容量に係るコンデンサの電荷量を均一化する回路とを有することにより、発振動作を開始する前にコンデンサに残存する電荷量を均一化することができるので、一方の発振部から他方の発振部に切り換える際に、発振動作が迅速に安定するため、静電容量の検出を高速に行うことが可能となる。
【００４０】
なお、上記実施例においては、静電容量検出回路に適用した２つの発振部（基準発振部である第３発振部を除く）の場合について記述したが、これに限ることなく、２以上のｎ個のポイントの圧力等を検出する場合には、ｎ個の発振部を設け、各ポイントの圧力等の検出を順次行うときは、当該検出に係る発振部と基準発振部のみを高速で切り換えつつ発振させることになる。従って、かかる静電容量検出回路に適用するために、クロックドゲート回路を使用した本発明の構成は、優れた効果を発揮することとなる。
【００４１】
なお、発振回路を通常のマクロセル等で構成する場合、あるいはゲートアレイの消費電流に余裕がある場合には、クロックドゲート回路でなくとも同様な発振回路を構成することができる。
【００４２】
図５は本発明の発振回路の第３の実施例の構成を示す回路図である。この実施例の特徴は、クロックドゲート回路の代わりに、ＮＡＮＤ回路とＩ／Ｏセルであるトライステートバッファを使用した点にある。かかる構成により、クロックドゲート回路の場合よりも消費電流は増加するものの、容易にゲートアレイ化が可能となるので、安価な発振回路を実現することができる。図５において１は従来例と同様、検出部である。基準部発振回路、ＮＡＮＤ回路６ｂと６ｃ、インバータ回路４ａと４ｂを除いた他の構成並びに図３のタイミングチャート及び表１については図１に示す第１の実施例の構成と同一であるので、その説明は省略する。
【００４３】
上記第１、第２及び第３の実施例においては、検出部を構成する可変コンデンサと基準部を構成する固定コンデンサとを同一の環境下に設けたので、この環境の変化、例えば検出する油圧の油の化学成分の変化により、検出部のコンデンサの誘電率が変化した場合等でも、基準部のコンデンサの誘電率も同じように変化するので、検出誤差を極力小さくすることが可能である。すなわち図には示してないが、ゲートアレイ内には、基準発振信号の周波数ｆ３に基づいて各種パルス信号を発生するタイミングジェネレータの他、図３に示すＴ２の期間に周波数ｆ１の発振信号をカウントアップし、Ｔ４の期間に周波数ｆ２の発振信号をカウントダウンするアップダウンカウンタを有している。
【００４４】
いま、誘電率の変化に伴い検出部のコンデンサＣ１及びＣ２の静電容量が３０％増加したとする。この場合には、第１及び第２発振部からの発振信号の周波数ｆ１及びｆ２が低下するので、アップダウンカウンタがＴ２及びＴ４の期間にカウントする数が３０％減少することになる。しかしこの場合には、基準部のコンデンサＣＲの静電容量も同じく３０％増加することになり、第３発振部からの基準となる発振信号の周波数ｆ３が低下するので、Ｔ２及びＴ４の期間も３０％長くなり、誘電率の変化に伴う検出誤差を吸収することができる。
【００４５】
また、上記実施例では外部から受ける作用を静電容量の変化として検出するようにしたが、これに限ることなく、外部作用により帰還抵抗の変化として検出する構成とすることも可能である。すなわち、本発明の発振回路は外部から受ける作用のアナログ量を直接周波数の変化に変換する回路に広く適用できることはもちろんである。
【００４６】
【発明の効果】
本発明は、上記実施例から明らかなように、クロック信号によってインバータ又はハイインピーダンス出力状態となるクロックドゲート回路を含みそれぞれ静電容量及び抵抗値に応じて決定される周波数の発振信号を生成する複数系統の発振部と、制御信号に応じてクロック信号を生成するゲート回路とを備え、各発振部はそれぞれに与えられるクロック信号に応じて発振動作を停止又は開始することにより、高精度の電源を必要とせず、外部環境の変化に対しても変動が少なく、かつ、安価な発振回路を実現する効果がある。
【００４７】
また、それぞれ静電容量及び抵抗値に応じて決定される周波数の発振信号を発生する発振部と、クロック信号に応じて静電容量に係るコンデンサに残存する電荷量を均一にする回路とを有することにより、複数の発振部の高速の切り換え動作が可能となるので、静電容量検出回路等に適用した場合には、検出速度を高速にできる効果がある。
【図面の簡単な説明】
【図１】本発明による発振回路の第１の実施例の回路図である。
【図２】ＣＭＯＳ半導体素子で構成されるクロックドゲート回路を示す図である。
【図３】パルス信号Ｅ０〜Ｅ８のタイミングチャートである。
【図４】本発明の発振回路の第２の実施例の構成を示す回路図である。
【図５】本発明の発振回路の第３の実施例の構成を示す回路図である。
【図６】従来のシュミット発振回路の回路図である。
【図７】従来のアナログスイッチを使用した発振回路の構成を示す回路図である。
【図８】図７の構成の変形例としての発振回路の回路図である。
【図９】シュミット発振回路において発生する出力周波数の折れを示す図である。
【符号の説明】
１ 検出部
２ａ，２ｂ シュミット入力インバータ回路
３ａ，３ｂ アナログスイッチ
４ａ〜４ｆ，８１ インバータ回路
５ａ〜５ｄ トライステートバッファ回路
６ａ〜６ｈ，８ａ′〜８ｄ′ ＮＡＮＤ回路
７ａ，７ｂ ＮＯＲ回路
８ａ〜８ｇ，８６ クロックドゲート回路
８２，８３ Ｐｃｈ ＭＯＳトランジスタ
８４，８５ Ｎｃｈ ＭＯＳトランジスタ
Ｃ１，Ｃ２ 可変コンデンサ
ＣＲ 固定コンデンサ
Ｒ１〜Ｒ３ 抵抗
ｃｔｒｌ，ｃｔｒｌ１，ｃｔｒｌ２ 制御信号
Ｅ０〜Ｅ８ パルス信号
ｆ１〜ｆ３，ｆ１′，ｆ２′ 周波数
φ クロック信号
Ａ 入力信号
Ｙ 出力信号
Ｔ１〜Ｔ６ 制御期間
Claims (1)
- ＮＡＮＤ回路６ａ、クロックドゲート回路８ａおよび８ｂ、ＮＡＮＤ回路６ｂ、インバータ回路４ａを直列に接続し、可変コンデンサＣ１および抵抗Ｒ１で決定される時定数に応じて周波数ｆ１の発振信号を発生する第１発振回路と、
ＮＡＮＤ回路６ａ、クロックドゲート回路８ｃおよび８ｄ、ＮＡＮＤ回路６ｃ、インバータ回路４ｂを直列に接続し、可変コンデンサＣ２および抵抗Ｒ２で決定される時定数に応じて周波数ｆ２の発振信号を発生する第２発振回路と、
ＮＡＮＤ回路６ｄ、クロックドゲート回路８ｅおよび８ｆ、ＮＡＮＤ回路６ｃ、インバータ回路４ｃを直列に接続し、コンデンサＣＲおよび抵抗Ｒ３で決定される時定数に応じて固定の周波数ｆ３の基準発振信号を発生する基準発振回路と、
タイミングジェネレータからの複数の制御信号に基づいて前記第１発振回路および前記第２発振回路の発振開始・停止を制御する複数のクロック信号Ｅ４，Ｅ５，Ｅ６，Ｅ７，Ｅ８を発生するＮＡＮＤ回路６ｆ、６ｇおよび６ｈ、インバータ回路４ｄ、ＮＯＲ回路７ａおよび７ｂとからなるゲート回路と、を備え、
前記ゲート回路は、Ｈレベルのクロック信号Ｅ４を前記ＮＡＮＤ回路６ａに供給するとともに、Ｈレベルのクロック信号Ｅ５およびクロック信号Ｅ７をそれぞれ前記クロックドゲート回路８ａおよび８ｂに供給して前記第１発振回路を発振状態にすると同時に、Ｌレベルのクロック信号Ｅ６およびクロック信号Ｅ８をそれぞれ前記クロックドゲート回路８ｃおよび８ｄに供給して前記第２発振回路を発振停止状態にするとともに、
Ｌレベルのクロック信号Ｅ５およびクロック信号Ｅ７をそれぞれクロックドゲート回路８ａおよび８ｂに供給して前記第１発振回路を発振停止状態にすると同時に、Ｈレベルのクロック信号Ｅ４を前記ＮＡＮＤ回路６ａに供給するとともに、Ｈレベルのクロック信号Ｅ６およびクロック信号Ｅ８をそれぞれクロックドゲート回路８ｃおよび８ｄに供給して前記第２発振回路を発振状態にし、
更に、前記ゲート回路は、Ｌレベルのクロック信号Ｅ７およびＥ８をそれぞれクロックドゲート回路８ｂおよび８ｄに供給して前記第１発振回路および前記第２発振回路を発振停止状態にし、前記第１発振回路および前記第２発振回路の動作停止期間に、前記可変コンデンサＣ１および前記可変コンデンサＣ２の電荷量を均一にすることを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23242793A JP3729872B2 (ja) | 1993-08-25 | 1993-08-25 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23242793A JP3729872B2 (ja) | 1993-08-25 | 1993-08-25 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766694A JPH0766694A (ja) | 1995-03-10 |
| JP3729872B2 true JP3729872B2 (ja) | 2005-12-21 |
Family
ID=16939104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23242793A Expired - Lifetime JP3729872B2 (ja) | 1993-08-25 | 1993-08-25 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3729872B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230112726A1 (en) * | 2021-10-13 | 2023-04-13 | Mitsubishi Heavy Industries, Ltd. | Oil deterioration detection device, oil deterioration detection system, and oil deterioration detection method |
-
1993
- 1993-08-25 JP JP23242793A patent/JP3729872B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230112726A1 (en) * | 2021-10-13 | 2023-04-13 | Mitsubishi Heavy Industries, Ltd. | Oil deterioration detection device, oil deterioration detection system, and oil deterioration detection method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0766694A (ja) | 1995-03-10 |
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