JPH0529897A - 発振停止検出回路 - Google Patents
発振停止検出回路Info
- Publication number
- JPH0529897A JPH0529897A JP18069291A JP18069291A JPH0529897A JP H0529897 A JPH0529897 A JP H0529897A JP 18069291 A JP18069291 A JP 18069291A JP 18069291 A JP18069291 A JP 18069291A JP H0529897 A JPH0529897 A JP H0529897A
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- Japan
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- potential
- circuit
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Abstract
(57)【要約】
【目的】 回路的に簡単で、動作が安定的であり、かつ
消費電力が少ない発振停止検出回路を実現することであ
る。 【構成】 ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳ
ＦＥＴの組を２組と１つのコンデンサを接続し、発振回
路のクロック信号が周期的に入力する場合には、交互に
コンデンサの両端に所定電位を接続し、発振回路が停止
してクロック信号がハイレベルまたはロ−レベルのまま
の状態を継続した場合には、コンデンサと抵抗の時定数
曲線により電位を下降させ、閾値電位以下になったとき
に発振停止検出信号を出力させるようにしている。これ
により、簡単な回路構成で、コスト的にも安価であり、
低消費電力化が可能となる。
消費電力が少ない発振停止検出回路を実現することであ
る。 【構成】 ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳ
ＦＥＴの組を２組と１つのコンデンサを接続し、発振回
路のクロック信号が周期的に入力する場合には、交互に
コンデンサの両端に所定電位を接続し、発振回路が停止
してクロック信号がハイレベルまたはロ−レベルのまま
の状態を継続した場合には、コンデンサと抵抗の時定数
曲線により電位を下降させ、閾値電位以下になったとき
に発振停止検出信号を出力させるようにしている。これ
により、簡単な回路構成で、コスト的にも安価であり、
低消費電力化が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、発振のクロック信号に
より動作し、発振が停止した時にこれを検出することが
できる発振停止検出回路に関するものである。
より動作し、発振が停止した時にこれを検出することが
できる発振停止検出回路に関するものである。
【０００２】
【従来の技術】従来より、電子時計等の分野では発振が
停止すると電子時計も停止してしまうため、即時に発振
停止を検出して対策を施こす必要があった。また、電子
装置の中には、クロック信号の有無を検出する必要があ
る装置も存在する。例えば、特公昭６３−４５１２４号
公報に記載された技術では、発振信号のレベル変化（信
号の立上り／立下り）を検出することにより、そのレベ
ル変化が継続しているか否かで発振が停止しているか否
かを判別する発振停止検出回路が開示されている。図３
は、上記従来技術による発振停止検出回路の構成図であ
る。図３の回路において、（Ａ）は発振器の出力クロッ
クであって、クロックが入力すると、インバ−タ１１の
出力がコンデンサ１２のために立ち上り、立ち下がりは
なまる。この出力をインバ−タ１３で波形整形して、入
力（Ｃ）としてエクスクル−シブオア（ＥＯＲ）ゲ−ト
１４に入力する。このＥＯＲゲ−ト１４に入力する出力
（Ｃ）はクロック（Ａ）に比べて一定時間の遅れを持っ
ている。従って、ＥＯＲゲ−ト１４の出力（Ｄ）は、ク
ロック（Ａ）が立ち上りおよび立ち下り変化がある時に
パルス信号となり、変化のないとき、つまり発振が停止
している時にはパルス信号が出力しない。その結果、発
振しているときには、ＭＯＳＦＥＴ１５をＯＮにするこ
とにより、コンデンサ１９はＭＯＳＦＥＴ１５を通して
放電され、一方、発振が停止しているときには、ＭＯＳ
ＦＥＴ１５がＯＦＦのため、電源ＶＳＳからの電流によ
りコンデンサ１９は充電される。従って、信号（Ｄ）が
定常的に到来する場合、つまり発振信号のレベル変化が
あり、発振が継続している場合には、信号（Ｇ）は所定
電位に達することなく、検出信号（Ｈ）は出力されな
い。しかし、信号（Ｄ）が到達しなくなった場合には、
抵抗１６によりコンデンサ１９は充電され続けるため、
ある時点で信号（Ｇ）が所定電位に達し、検出信号
（Ｈ）が出力される。
停止すると電子時計も停止してしまうため、即時に発振
停止を検出して対策を施こす必要があった。また、電子
装置の中には、クロック信号の有無を検出する必要があ
る装置も存在する。例えば、特公昭６３−４５１２４号
公報に記載された技術では、発振信号のレベル変化（信
号の立上り／立下り）を検出することにより、そのレベ
ル変化が継続しているか否かで発振が停止しているか否
かを判別する発振停止検出回路が開示されている。図３
は、上記従来技術による発振停止検出回路の構成図であ
る。図３の回路において、（Ａ）は発振器の出力クロッ
クであって、クロックが入力すると、インバ−タ１１の
出力がコンデンサ１２のために立ち上り、立ち下がりは
なまる。この出力をインバ−タ１３で波形整形して、入
力（Ｃ）としてエクスクル−シブオア（ＥＯＲ）ゲ−ト
１４に入力する。このＥＯＲゲ−ト１４に入力する出力
（Ｃ）はクロック（Ａ）に比べて一定時間の遅れを持っ
ている。従って、ＥＯＲゲ−ト１４の出力（Ｄ）は、ク
ロック（Ａ）が立ち上りおよび立ち下り変化がある時に
パルス信号となり、変化のないとき、つまり発振が停止
している時にはパルス信号が出力しない。その結果、発
振しているときには、ＭＯＳＦＥＴ１５をＯＮにするこ
とにより、コンデンサ１９はＭＯＳＦＥＴ１５を通して
放電され、一方、発振が停止しているときには、ＭＯＳ
ＦＥＴ１５がＯＦＦのため、電源ＶＳＳからの電流によ
りコンデンサ１９は充電される。従って、信号（Ｄ）が
定常的に到来する場合、つまり発振信号のレベル変化が
あり、発振が継続している場合には、信号（Ｇ）は所定
電位に達することなく、検出信号（Ｈ）は出力されな
い。しかし、信号（Ｄ）が到達しなくなった場合には、
抵抗１６によりコンデンサ１９は充電され続けるため、
ある時点で信号（Ｇ）が所定電位に達し、検出信号
（Ｈ）が出力される。
【０００３】
【発明が解決しようとする課題】図３の回路において
は、信号（Ｄ）によりコンデンサ１９の電荷を放電しな
ければならないが、この信号（Ｄ）のパルス幅は極めて
細いため、コンデンサ１９の電荷を十分に放電しようと
すると、コンデンサ１９の大きさを小さくする必要があ
る。しかしながら、コンデンサ１９を小さくすると充電
時間が短くなってしまうために、抵抗１６の値をより大
きくしなければならないという回路調整上の不便さがあ
る。また、信号（Ｄ）のパルス幅がばらつくと考えられ
るので、動作的に安定させるための面倒さがある。さら
に、レベル変化を検出する回路が必要であるために、回
路が複雑となってしまい、回路規模が大きくなってコス
トアップを招くことになる。さらに、信号（Ｄ）の出力
中に、抵抗１６とＭＯＳＦＥＴ１５を通して電流が流れ
るため、消費電流が増加する等の問題もある。本発明の
目的は、これら従来の課題を解決し、回路的に簡単で、
かつ安定動作が可能であり、また消費電力が少ない発振
停止検出回路を提供することにある。
は、信号（Ｄ）によりコンデンサ１９の電荷を放電しな
ければならないが、この信号（Ｄ）のパルス幅は極めて
細いため、コンデンサ１９の電荷を十分に放電しようと
すると、コンデンサ１９の大きさを小さくする必要があ
る。しかしながら、コンデンサ１９を小さくすると充電
時間が短くなってしまうために、抵抗１６の値をより大
きくしなければならないという回路調整上の不便さがあ
る。また、信号（Ｄ）のパルス幅がばらつくと考えられ
るので、動作的に安定させるための面倒さがある。さら
に、レベル変化を検出する回路が必要であるために、回
路が複雑となってしまい、回路規模が大きくなってコス
トアップを招くことになる。さらに、信号（Ｄ）の出力
中に、抵抗１６とＭＯＳＦＥＴ１５を通して電流が流れ
るため、消費電流が増加する等の問題もある。本発明の
目的は、これら従来の課題を解決し、回路的に簡単で、
かつ安定動作が可能であり、また消費電力が少ない発振
停止検出回路を提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の発振停止検出回路は、コンデンサ（図１の
４）の両端を、発振回路で生成されたクロック信号
（Ａ）により、交互に所定電位に接続する手段（１，
５）と、コンデンサ（４）に蓄えられた電荷を放電させ
る手段（２，６）と、接続手段（１，５）によりコンデ
ンサ（４）の一端が所定電位に接続されたとき、コンデ
ンサ（４）の他端を放電手段（２，６）に接続する手段
（３）と、コンデンサ（４）の各端子の電位が放電のた
めに下降して予め定められた閾値電位以下に達したと
き、発振停止検出信号（Ｆ）を発生する手段（８）とを
具備することに特徴がある。
め、本発明の発振停止検出回路は、コンデンサ（図１の
４）の両端を、発振回路で生成されたクロック信号
（Ａ）により、交互に所定電位に接続する手段（１，
５）と、コンデンサ（４）に蓄えられた電荷を放電させ
る手段（２，６）と、接続手段（１，５）によりコンデ
ンサ（４）の一端が所定電位に接続されたとき、コンデ
ンサ（４）の他端を放電手段（２，６）に接続する手段
（３）と、コンデンサ（４）の各端子の電位が放電のた
めに下降して予め定められた閾値電位以下に達したと
き、発振停止検出信号（Ｆ）を発生する手段（８）とを
具備することに特徴がある。
【０００５】
【作用】本発明においては、発振回路のクロック信号が
一定周期でハイレベルとロ−レベルの電位を繰り返して
出力しているので、繰り返しが継続する限り、コンデン
サの両端に交互に所定電位を接続した後、その電荷を放
電させる。発振回路の動作が停止したときには、クロッ
ク信号がハイレベルまたはロ−レベルの電位に保持され
るので、コンデンサの放電電位がコンデンサと抵抗の時
定数曲線に従って下降し、予め定めた閾値電位以下にな
ったとき発振停止検出出力を供給する。これにより、回
路的に簡単で、かつ動作が安定的であり、しかも消費電
力の少ない発振停止検出回路が実現できる。
一定周期でハイレベルとロ−レベルの電位を繰り返して
出力しているので、繰り返しが継続する限り、コンデン
サの両端に交互に所定電位を接続した後、その電荷を放
電させる。発振回路の動作が停止したときには、クロッ
ク信号がハイレベルまたはロ−レベルの電位に保持され
るので、コンデンサの放電電位がコンデンサと抵抗の時
定数曲線に従って下降し、予め定めた閾値電位以下にな
ったとき発振停止検出出力を供給する。これにより、回
路的に簡単で、かつ動作が安定的であり、しかも消費電
力の少ない発振停止検出回路が実現できる。
【０００６】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の一実施例を示す発振停止検
出回路の構成図である。図１において、Ａは発振による
クロック信号であり、このクロック信号Ａはインバ−タ
３とＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）１のゲ−トと
ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）２のゲ−トに、そ
れぞれ入力される。インバ−タ３の出力、つまり信号Ｅ
は他の組であるＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）５
のゲ−トとＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）６のゲ
−トに入力される。ＰＭＯＳ１およびＰＭＯＳ５のソ−
スは、いずれもＧＮＤに接続されている。これにより、
一方のＰＭＯＳ１とＮＭＯＳ２の組に対して、他方のＰ
ＭＯＳ５とＮＭＯＳ６の組は一方がＯＮならば他方がＯ
ＦＦとなり、他方がＯＮになれば一方がＯＦＦになるよ
うな反対の動作を行う。回路接点Ｂにおいて、ＰＭＯＳ
１のドレインとＮＭＯＳ２のドレインとコンデンサ４の
一端が接続され、これらの合成された出力がＮＯＲゲ−
ト８に入力される。また、回路接点Ｃにおいては、ＰＭ
ＯＳ５のドレインとＮＭＯＳ６のドレインとコンデンサ
４の他端が接続され、これらの合成された出力が同じよ
うにＮＯＲゲ−ト８に入力される。ＮＭＯＳ２とＮＭＯ
Ｓ６のもう一方のドレインは、回路接点Ｄにおいて接続
され、さらに抵抗７の一端とも接続される。抵抗７の他
端は、電源端子ＶＳＳ（ここでは、負電位）に接続され
ている。また、回路接点ＢおよびＣには、ＰＭＯＳ１お
よびＰＭＯＳ５のドレインによる寄生ダイオ−ド９，１
０が、図１に示すように仮想的に接続される。本発明
は、このような回路構成を具備するものであって、コン
デンサ４の一方と他方を交互にＰＭＯＳ１とＮＭＯＳ２
のドレインまたはＰＭＯＳ５とＮＭＯＳ６のドレインに
接続して、所定電位に接続する。一方が所定電位に接続
されると、他方は放電回路に接続することにより、この
コンデンサ４の各端子の電位が所定閾値電位に達したと
きには検出信号を発生するようにしている。
説明する。図１は、本発明の一実施例を示す発振停止検
出回路の構成図である。図１において、Ａは発振による
クロック信号であり、このクロック信号Ａはインバ−タ
３とＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）１のゲ−トと
ＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）２のゲ−トに、そ
れぞれ入力される。インバ−タ３の出力、つまり信号Ｅ
は他の組であるＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）５
のゲ−トとＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）６のゲ
−トに入力される。ＰＭＯＳ１およびＰＭＯＳ５のソ−
スは、いずれもＧＮＤに接続されている。これにより、
一方のＰＭＯＳ１とＮＭＯＳ２の組に対して、他方のＰ
ＭＯＳ５とＮＭＯＳ６の組は一方がＯＮならば他方がＯ
ＦＦとなり、他方がＯＮになれば一方がＯＦＦになるよ
うな反対の動作を行う。回路接点Ｂにおいて、ＰＭＯＳ
１のドレインとＮＭＯＳ２のドレインとコンデンサ４の
一端が接続され、これらの合成された出力がＮＯＲゲ−
ト８に入力される。また、回路接点Ｃにおいては、ＰＭ
ＯＳ５のドレインとＮＭＯＳ６のドレインとコンデンサ
４の他端が接続され、これらの合成された出力が同じよ
うにＮＯＲゲ−ト８に入力される。ＮＭＯＳ２とＮＭＯ
Ｓ６のもう一方のドレインは、回路接点Ｄにおいて接続
され、さらに抵抗７の一端とも接続される。抵抗７の他
端は、電源端子ＶＳＳ（ここでは、負電位）に接続され
ている。また、回路接点ＢおよびＣには、ＰＭＯＳ１お
よびＰＭＯＳ５のドレインによる寄生ダイオ−ド９，１
０が、図１に示すように仮想的に接続される。本発明
は、このような回路構成を具備するものであって、コン
デンサ４の一方と他方を交互にＰＭＯＳ１とＮＭＯＳ２
のドレインまたはＰＭＯＳ５とＮＭＯＳ６のドレインに
接続して、所定電位に接続する。一方が所定電位に接続
されると、他方は放電回路に接続することにより、この
コンデンサ４の各端子の電位が所定閾値電位に達したと
きには検出信号を発生するようにしている。
【０００７】図２は、図１の回路における各信号のタイ
ミングチャ−トである。図１および図２により、本発明
の動作を詳述する。信号Ａがロ−レベル（Ｌ）のときに
は、ＰＭＯＳ１とＮＭＯＳ６がＯＮで、ＰＭＯＳ５とＮ
ＭＯＳ２がＯＦＦとなるため、電流はＧＮＤからＰＭＯ
Ｓ１、コンデンサ４、およびＮＭＯＳ６を通して（−）
電源端子ＶＳＳに流れる。そのとき、図２のＢに示すよ
うに、回路接点ＢはＧＮＤ電位となり、同じようにコン
デンサ４の一端もＧＮＤ電位となる。一方、Ｃの電位
は、図２のＣに示すように、コンデンサ４の電位により
一旦ＧＮＤより若干高い電位に引き上げられる。この電
位は、寄生ダイオ−ド９の順方向電圧である約０．５〜
０．６Ｖである。しかし、その後はコンデンサ４の電荷
がＮＭＯＳ６を通って抵抗７により放電されるため、Ｃ
の電位はコンデンサ４と抵抗７による放電の時定数曲線
で徐々に下ってくる。次に、信号Ａがハイレベル（Ｈ）
のときには、前述のＬのときとほぼ同じ動作となるが、
接続点ＢとＣは逆の電位となり、接続点ＣがＧＮＤ電位
となるのに対して、Ｂの電位は一旦ＧＮＤより若干高い
電位（寄生ダイオ−ド１０の順方向電圧分）に引き上げ
られるが、その後、放電時定数曲線で徐々に下ってくる
（図２参照）。このように、信号ＡがＨのときは接続点
Ｂが徐々に（−）ＶＳＳ電位に向って下降し、信号Ａが
Ｌのときは接続点Ｃが徐々に（−）ＶＳＳ電位に向って
下降する。
ミングチャ−トである。図１および図２により、本発明
の動作を詳述する。信号Ａがロ−レベル（Ｌ）のときに
は、ＰＭＯＳ１とＮＭＯＳ６がＯＮで、ＰＭＯＳ５とＮ
ＭＯＳ２がＯＦＦとなるため、電流はＧＮＤからＰＭＯ
Ｓ１、コンデンサ４、およびＮＭＯＳ６を通して（−）
電源端子ＶＳＳに流れる。そのとき、図２のＢに示すよ
うに、回路接点ＢはＧＮＤ電位となり、同じようにコン
デンサ４の一端もＧＮＤ電位となる。一方、Ｃの電位
は、図２のＣに示すように、コンデンサ４の電位により
一旦ＧＮＤより若干高い電位に引き上げられる。この電
位は、寄生ダイオ−ド９の順方向電圧である約０．５〜
０．６Ｖである。しかし、その後はコンデンサ４の電荷
がＮＭＯＳ６を通って抵抗７により放電されるため、Ｃ
の電位はコンデンサ４と抵抗７による放電の時定数曲線
で徐々に下ってくる。次に、信号Ａがハイレベル（Ｈ）
のときには、前述のＬのときとほぼ同じ動作となるが、
接続点ＢとＣは逆の電位となり、接続点ＣがＧＮＤ電位
となるのに対して、Ｂの電位は一旦ＧＮＤより若干高い
電位（寄生ダイオ−ド１０の順方向電圧分）に引き上げ
られるが、その後、放電時定数曲線で徐々に下ってくる
（図２参照）。このように、信号ＡがＨのときは接続点
Ｂが徐々に（−）ＶＳＳ電位に向って下降し、信号Ａが
Ｌのときは接続点Ｃが徐々に（−）ＶＳＳ電位に向って
下降する。
【０００８】図２に示すように、発振が持続していると
きには、信号ＡがＨとＬの状態をある周期で繰り返す。
その場合、回路接点ＢまたはＣの電位はそれぞれ交互に
コンデンサ４と抵抗７の時定数曲線に従って徐々に下降
するが、ＮＯＲゲ−ト８の所定検出電圧（図２参照）に
達する前にＧＮＤ電位に戻る。これは、信号Ａの周期よ
りもコンデンサ４と抵抗７の時定数の方が十分に長くと
ってあるためである。従って、ＮＯＲゲ−ト８の出力Ｆ
は、図２に示すように、Ｌのままの状態を継続し、発振
停止検出信号は出力されない。次に、信号Ａのクロック
が停止して、ＨまたはＬの状態を長く継続した場合に
は、図２に示すように、回路接点ＢまたはＣの電位がコ
ンデンサ４と抵抗７の時定数曲線で放電し続けるため、
ある時間経過すると、ＮＯＲゲ−ト８の所定検出電圧に
達する。これにより、ＮＯＲゲ−ト８の検出出力ＦがＨ
となるので、発振が停止したことを判別できる。
きには、信号ＡがＨとＬの状態をある周期で繰り返す。
その場合、回路接点ＢまたはＣの電位はそれぞれ交互に
コンデンサ４と抵抗７の時定数曲線に従って徐々に下降
するが、ＮＯＲゲ−ト８の所定検出電圧（図２参照）に
達する前にＧＮＤ電位に戻る。これは、信号Ａの周期よ
りもコンデンサ４と抵抗７の時定数の方が十分に長くと
ってあるためである。従って、ＮＯＲゲ−ト８の出力Ｆ
は、図２に示すように、Ｌのままの状態を継続し、発振
停止検出信号は出力されない。次に、信号Ａのクロック
が停止して、ＨまたはＬの状態を長く継続した場合に
は、図２に示すように、回路接点ＢまたはＣの電位がコ
ンデンサ４と抵抗７の時定数曲線で放電し続けるため、
ある時間経過すると、ＮＯＲゲ−ト８の所定検出電圧に
達する。これにより、ＮＯＲゲ−ト８の検出出力ＦがＨ
となるので、発振が停止したことを判別できる。
【０００９】本発明においては、（イ）発振停止を検出
するためのコンデンサと抵抗による時定数が、クロック
の周期と所定検出電圧に達するまでの時間により決まる
ため、動作的に安定している。また、（ロ）放電開始電
圧が寄生ダイオ−ドの順方向電圧分だけ高い所から開始
しているため、コンデンサと抵抗の時定数を見掛上大き
くする効果があり、時定数を小さくすることもできる。
さらに、（ハ）本発明の回路は、回路構成が簡単であっ
て、コスト的にも有利である。また、（ニ）回路内にお
いて、スイッチング時に定常的に電流が流れる経路がな
いため、消費電力を少なくできる。
するためのコンデンサと抵抗による時定数が、クロック
の周期と所定検出電圧に達するまでの時間により決まる
ため、動作的に安定している。また、（ロ）放電開始電
圧が寄生ダイオ−ドの順方向電圧分だけ高い所から開始
しているため、コンデンサと抵抗の時定数を見掛上大き
くする効果があり、時定数を小さくすることもできる。
さらに、（ハ）本発明の回路は、回路構成が簡単であっ
て、コスト的にも有利である。また、（ニ）回路内にお
いて、スイッチング時に定常的に電流が流れる経路がな
いため、消費電力を少なくできる。
【００１０】
【発明の効果】以上説明したように、本発明によれば、
回路的に簡単で、かつ安定的であり、しかも消費電力が
少ない発振停止検出回路を実現することができる。
回路的に簡単で、かつ安定的であり、しかも消費電力が
少ない発振停止検出回路を実現することができる。
【００１１】
【図１】本発明の一実施例を示す発振停止検出回路の構
成図である。
成図である。
【図２】図１における各部信号のタイミングチャ−トで
ある。
ある。
【図３】従来における発振停止検出回路の一例を示す構
成図である。
成図である。
１，５ ＰチャネルＭＯＳＦＥＴ ２，６ ＮチャネルＭＯＳＦＥＴ ３ インバ−タ ４ コンデンサ ７ 抵抗 ８ ＮＯＲゲ−ト ９，１０ 寄生ダイオ−ド Ａ 発振クロック信号 Ｂ，Ｃ ＮＯＲゲ−ト入力接続点 Ｄ ＮＭＯＳドレイン接続点 Ｆ 発振停止検出出力 ＶＳＳ （−）電源端子 ＧＮＤ グランド端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 コンデンサの両端を、発振回路で生成さ
れたクロック信号により、交互に所定電位に接続する手
段と、該コンデンサに蓄えられた電荷を放電させる手段
と、上記接続手段により該コンデンサの一端が所定電位
に接続されたとき、該コンデンサの他端を上記放電手段
に接続する手段と、該コンデンサの各端子の電位が放電
のために下降して予め定められた閾値電位以下に達した
とき、発振停止検出信号を発生する手段とを具備するこ
とを特徴とする発振停止検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03180692A JP3129767B2 (ja) | 1991-07-22 | 1991-07-22 | 発振停止検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03180692A JP3129767B2 (ja) | 1991-07-22 | 1991-07-22 | 発振停止検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529897A true JPH0529897A (ja) | 1993-02-05 |
| JP3129767B2 JP3129767B2 (ja) | 2001-01-31 |
Family
ID=16087640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03180692A Expired - Fee Related JP3129767B2 (ja) | 1991-07-22 | 1991-07-22 | 発振停止検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3129767B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100598088B1 (ko) * | 1999-06-03 | 2006-07-07 | 삼성전자주식회사 | 반도체 장치의 발진 검출 회로 |
| CN109412581A (zh) * | 2017-08-18 | 2019-03-01 | 杭州晶华微电子有限公司 | 一种时钟停振检测电路 |
-
1991
- 1991-07-22 JP JP03180692A patent/JP3129767B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100598088B1 (ko) * | 1999-06-03 | 2006-07-07 | 삼성전자주식회사 | 반도체 장치의 발진 검출 회로 |
| CN109412581A (zh) * | 2017-08-18 | 2019-03-01 | 杭州晶华微电子有限公司 | 一种时钟停振检测电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3129767B2 (ja) | 2001-01-31 |
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