JPH0446011B2 - - Google Patents
Info
- Publication number
- JPH0446011B2 JPH0446011B2 JP57114248A JP11424882A JPH0446011B2 JP H0446011 B2 JPH0446011 B2 JP H0446011B2 JP 57114248 A JP57114248 A JP 57114248A JP 11424882 A JP11424882 A JP 11424882A JP H0446011 B2 JPH0446011 B2 JP H0446011B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- detected
- pulse signal
- inverter
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 14
- 238000001514 detection method Methods 0.000 claims description 8
- 238000007599 discharging Methods 0.000 claims description 2
- 230000001105 regulatory effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、入力パルスの幅が設定値を越えるか
否かを検出するパルス幅検出回路に関し、特に該
設定値の安定化、高精度化を図ろうとするもので
ある。
否かを検出するパルス幅検出回路に関し、特に該
設定値の安定化、高精度化を図ろうとするもので
ある。
技術の背景
PCM方式の電話回線ではCODEC（符号、復号
器）内に用いられるPLL（フエイズロツクルー
プ）が引込み範囲を逸脱すると動作に支障が生じ
るので、この場合はパワーダウンをかける等の適
宜の対策をとる必要がある。PLL動作の正常、
異常はその位相比較器の出力を監視していれば判
るので（この出力は位相差に応じたパルス幅を有
するから、このパルス幅が異常に大きい場合は引
込み不能）パワーダウンなどは該比較器出力のパ
ルス幅検出で可能である。
器）内に用いられるPLL（フエイズロツクルー
プ）が引込み範囲を逸脱すると動作に支障が生じ
るので、この場合はパワーダウンをかける等の適
宜の対策をとる必要がある。PLL動作の正常、
異常はその位相比較器の出力を監視していれば判
るので（この出力は位相差に応じたパルス幅を有
するから、このパルス幅が異常に大きい場合は引
込み不能）パワーダウンなどは該比較器出力のパ
ルス幅検出で可能である。
従来技術と問題点
従来のパルス幅検出回路には例てば被検出パル
ス信号によつて駆動されるCMOSインバータと、
該信号がＬ（ロー）レベルである間はオン状態に
ある該インバータのｐチヤネル側トランジスタを
通して電源Vcc（例えば＋5V）により充電される
容量と、該容量の両端電圧がそのＬ側スレツシユ
ホールド電圧VthL以下に低下したときに出力を
反転するシユミツト回路とを備えるものがある。
該容量の電圧が低下するのは入力がＨ（ハイ）レ
ベルとなつてインバータのｎチヤネル側トランジ
スタがオンし、該容量の電荷が該トランジスタを
通してアースVssに放電するためである。検出し
ようとするパルス幅はこの放電時定数従つて放電
電流値の大小により設定される。
ス信号によつて駆動されるCMOSインバータと、
該信号がＬ（ロー）レベルである間はオン状態に
ある該インバータのｐチヤネル側トランジスタを
通して電源Vcc（例えば＋5V）により充電される
容量と、該容量の両端電圧がそのＬ側スレツシユ
ホールド電圧VthL以下に低下したときに出力を
反転するシユミツト回路とを備えるものがある。
該容量の電圧が低下するのは入力がＨ（ハイ）レ
ベルとなつてインバータのｎチヤネル側トランジ
スタがオンし、該容量の電荷が該トランジスタを
通してアースVssに放電するためである。検出し
ようとするパルス幅はこの放電時定数従つて放電
電流値の大小により設定される。
ところで従来のパルス幅検出回路では上述した
放電時定数を該容量とｎチヤネル側トランジスタ
だけにより、もしくは該トランジスタとVss間に
抵抗を挿入することにより設定しているので、温
度、製造ばらつき等によつて設定値が変動し、正
確なパルス幅検出ができない欠点があつた。
放電時定数を該容量とｎチヤネル側トランジスタ
だけにより、もしくは該トランジスタとVss間に
抵抗を挿入することにより設定しているので、温
度、製造ばらつき等によつて設定値が変動し、正
確なパルス幅検出ができない欠点があつた。
発明の目的
本発明は、放電電流の値を定電流源で一定化す
ることによりパルス幅検出の設定値を安定化しよ
うとするものである。
ることによりパルス幅検出の設定値を安定化しよ
うとするものである。
発明の構成
本発明のパルス幅検出回路は、高電位側電源線
と、低電位側電源線と、前記高電位側電源線と出
力端との間に接続された第１のトランジスタと、
前記出力端に接続された第２のトランジスタとを
有して被検出パルス信号を入力として受けるイン
バータと、前記被検出パルス信号の非到来時に前
記第１のトランジスタを通して充電される容量
と、該インバータの出力端に接続され、入力信号
の立上り、立下りに対して異なるしきい値を有す
るシユミツト回路と、前記被検出パルス信号の到
来時に前記容量の電荷を放電させるために前記イ
ンバータの前記第２のトランジスタと前記低電位
側電源線との間に直列に接続された放電電流規制
用の低電流源とを備え、前記被検出パルス信号の
パルス幅が所定値を越えたときに前記シユミツト
回路の出力が反転するように設定され、前記第１
のトランジスタは、被検出パルス信号の到来時に
しや断され、前記第２のトランジスタは被検出パ
ルス信号の非到来時にしや断され、前記定電流源
はゲートが一定の電圧でバイアスされたMISトラ
ンジスタより成ることを特徴とするが、以下図面
を参照しながらこれを詳細に説明する。
と、低電位側電源線と、前記高電位側電源線と出
力端との間に接続された第１のトランジスタと、
前記出力端に接続された第２のトランジスタとを
有して被検出パルス信号を入力として受けるイン
バータと、前記被検出パルス信号の非到来時に前
記第１のトランジスタを通して充電される容量
と、該インバータの出力端に接続され、入力信号
の立上り、立下りに対して異なるしきい値を有す
るシユミツト回路と、前記被検出パルス信号の到
来時に前記容量の電荷を放電させるために前記イ
ンバータの前記第２のトランジスタと前記低電位
側電源線との間に直列に接続された放電電流規制
用の低電流源とを備え、前記被検出パルス信号の
パルス幅が所定値を越えたときに前記シユミツト
回路の出力が反転するように設定され、前記第１
のトランジスタは、被検出パルス信号の到来時に
しや断され、前記第２のトランジスタは被検出パ
ルス信号の非到来時にしや断され、前記定電流源
はゲートが一定の電圧でバイアスされたMISトラ
ンジスタより成ることを特徴とするが、以下図面
を参照しながらこれを詳細に説明する。
発明の実施例
第１図は本発明の一実施例を示す概略構成図
で、１はCMOSインバータ、２はそのｐチヤン
ネル側トランジスタ１ａを通して電源Vccにより
充電される容量、３は２つのスレツシユホールド
電圧VthL、VthHを有するシユミツト回路、４は
容量２がｎチヤンネル側トランジスタ１ｂを通し
てグランドVssに電荷を放電する際の放電電流を
一定値に保つ定電流源である。第２図および第３
図は動作波形図である。入力Ａはパルスが入らな
い間はＬレベル（0V）であるので、トランジス
タ１ａがオンし、Ｂ点はほぼVcc（5V）まで充電
されている。シユミツト回路３のスレツシユホー
ルドがVthH＝3V、VthL＝1.5Vに設定されている
とすれば、このときの出力ＣはＨレベル（5V）
である。次に入力ＡがＬからＨに立上るつまりパ
ルスが入力するとトランジスタ１ａはオフ、１ｂ
がオンに切換わるので容量２の電荷はトランジス
タ１ｂを通してVssに放電を開始する。このとき
の放電電流は定電流源４によつて一定値に制限さ
れるので、Ｂ点の電位は一定の傾きで低下する。
Ｂ点がどこまで低下できるかは入力Ａのパルス幅
による。
で、１はCMOSインバータ、２はそのｐチヤン
ネル側トランジスタ１ａを通して電源Vccにより
充電される容量、３は２つのスレツシユホールド
電圧VthL、VthHを有するシユミツト回路、４は
容量２がｎチヤンネル側トランジスタ１ｂを通し
てグランドVssに電荷を放電する際の放電電流を
一定値に保つ定電流源である。第２図および第３
図は動作波形図である。入力Ａはパルスが入らな
い間はＬレベル（0V）であるので、トランジス
タ１ａがオンし、Ｂ点はほぼVcc（5V）まで充電
されている。シユミツト回路３のスレツシユホー
ルドがVthH＝3V、VthL＝1.5Vに設定されている
とすれば、このときの出力ＣはＨレベル（5V）
である。次に入力ＡがＬからＨに立上るつまりパ
ルスが入力するとトランジスタ１ａはオフ、１ｂ
がオンに切換わるので容量２の電荷はトランジス
タ１ｂを通してVssに放電を開始する。このとき
の放電電流は定電流源４によつて一定値に制限さ
れるので、Ｂ点の電位は一定の傾きで低下する。
Ｂ点がどこまで低下できるかは入力Ａのパルス幅
による。
第２図の例では入力Ａのパルス幅（Ｈレベルの
区間）が充分に長いのでＢ点電位は０（Vss）レ
ベルにまで下がり、そしてＢ点がVthLまで低下
したときシユミツト回路３は出力Ｃのレベルを反
転させる。これが設定値以上のパルス幅の検出信
号である。その後入力Ａが立下つてトランジスタ
１ａをオンにすると容量２がオン抵抗の小さいト
ランジスタ１ａを通して速やかに充電され、そし
てＢ点がVthHを越えたときにシユミツト回路３
の出力Ｃは元のレベル（5V）に復帰する。これ
に対し第３図の例は入力Ａのパルス幅が短かいた
めにトランジスタ１ｂがオンしても容量２の電荷
を充分に放電しきれない（Ｂ点がVthLまで低下
しない）。このためシユミツト回路３は出力Ｃを
そのままに保つ。
区間）が充分に長いのでＢ点電位は０（Vss）レ
ベルにまで下がり、そしてＢ点がVthLまで低下
したときシユミツト回路３は出力Ｃのレベルを反
転させる。これが設定値以上のパルス幅の検出信
号である。その後入力Ａが立下つてトランジスタ
１ａをオンにすると容量２がオン抵抗の小さいト
ランジスタ１ａを通して速やかに充電され、そし
てＢ点がVthHを越えたときにシユミツト回路３
の出力Ｃは元のレベル（5V）に復帰する。これ
に対し第３図の例は入力Ａのパルス幅が短かいた
めにトランジスタ１ｂがオンしても容量２の電荷
を充分に放電しきれない（Ｂ点がVthLまで低下
しない）。このためシユミツト回路３は出力Ｃを
そのままに保つ。
第４図は第１図の具体例である。定電流源４は
インバータ１のトランジスタ１ｂのソースとアー
スVssとの間に接続されるｎチヤンネルMOSト
ランジスタ４ａ、およびこのトランジスタのゲー
トに定電圧を印加する抵抗４ｂとダイオード接続
されたｎチヤンネルMOSトランジスタ４ｃの直
列回路からなる。この定電流源４の電流値はトラ
ンジスタ４ａのサイズ、或いはそのゲートに印加
する電圧等で設定する。シユミツト回路３は出力
Ｃのみならずその反転出力も発生できるように
してある。３ａはＨ側のスレツシユホールド電圧
VthHを有するCMOSインバータ、３ｂはＬ側の
スレツシユホールド電圧VthLを有するCMOSの
インバータである。インバータ３ａの出力は２段
のCMOSインバータ３ｃ，３ｄを通して出力Ｃ
のナンドゲート３ｅに導びかれ、またインバータ
３ｂの出力はCMOSインバータ３ｆを通して出
力のナンドゲート3gに導びかれる。ラツチ回
路を組むこれらのナンドゲート３ｅ，３ｇはそれ
ぞれ２入力で、残りの入力は相手方の出力であ
る。
インバータ１のトランジスタ１ｂのソースとアー
スVssとの間に接続されるｎチヤンネルMOSト
ランジスタ４ａ、およびこのトランジスタのゲー
トに定電圧を印加する抵抗４ｂとダイオード接続
されたｎチヤンネルMOSトランジスタ４ｃの直
列回路からなる。この定電流源４の電流値はトラ
ンジスタ４ａのサイズ、或いはそのゲートに印加
する電圧等で設定する。シユミツト回路３は出力
Ｃのみならずその反転出力も発生できるように
してある。３ａはＨ側のスレツシユホールド電圧
VthHを有するCMOSインバータ、３ｂはＬ側の
スレツシユホールド電圧VthLを有するCMOSの
インバータである。インバータ３ａの出力は２段
のCMOSインバータ３ｃ，３ｄを通して出力Ｃ
のナンドゲート３ｅに導びかれ、またインバータ
３ｂの出力はCMOSインバータ３ｆを通して出
力のナンドゲート3gに導びかれる。ラツチ回
路を組むこれらのナンドゲート３ｅ，３ｇはそれ
ぞれ２入力で、残りの入力は相手方の出力であ
る。
定電流源４は抵抗４ｂとダイオード接続した電
界効果トランジスタ４ｃとで一定電位Ｖを作り、
これを電界効果トランジスタ４ａのゲートに加え
ることで該トランジスタ４ａのドレイン電流を一
定にする。この回路は温度変動などがあつても電
流を一定に保つ。例えば周囲温度が上昇してトラ
ンジスタ電流が大になると抵抗４ｂによる電圧降
下でゲート電圧Ｖが下り、トランジスタ４ａの電
流増大が抑えられる。上述のようにこの電流はコ
ンデンサ２の放電電流を規定するから第２図、第
３図の直線Ｂの下降勾配が一定となり、パルス幅
検出が高精度になる。
界効果トランジスタ４ｃとで一定電位Ｖを作り、
これを電界効果トランジスタ４ａのゲートに加え
ることで該トランジスタ４ａのドレイン電流を一
定にする。この回路は温度変動などがあつても電
流を一定に保つ。例えば周囲温度が上昇してトラ
ンジスタ電流が大になると抵抗４ｂによる電圧降
下でゲート電圧Ｖが下り、トランジスタ４ａの電
流増大が抑えられる。上述のようにこの電流はコ
ンデンサ２の放電電流を規定するから第２図、第
３図の直線Ｂの下降勾配が一定となり、パルス幅
検出が高精度になる。
シユミツト回路３の最終段３ｅ，３ｇはクロス
接続されてラツチ（フリツプフロツプ）回路を構
成する。このラツチ回路のセツト、リセツト入力
を３段直列のインバータ３ａ，３ｃ，３ｄと２段
直列のインバータ３ｂ，３ｆが行なう。入力と電
位ＢがＨのとき、インバータ３ａ，３ｃ，３ｄの
各出力はＬ，Ｈ，Ｌ、従つてナンドゲート３ｅの
出力ＣはＨ、またインバータ３ｂ，３ｆの出力は
Ｌ，Ｈ、ナンドゲート3gの出力はＬである。
この状態は入力ＢがVthHのとき生じ、VthL以下
になると反転して出力ＣはＬ、出力はＨとな
る。
接続されてラツチ（フリツプフロツプ）回路を構
成する。このラツチ回路のセツト、リセツト入力
を３段直列のインバータ３ａ，３ｃ，３ｄと２段
直列のインバータ３ｂ，３ｆが行なう。入力と電
位ＢがＨのとき、インバータ３ａ，３ｃ，３ｄの
各出力はＬ，Ｈ，Ｌ、従つてナンドゲート３ｅの
出力ＣはＨ、またインバータ３ｂ，３ｆの出力は
Ｌ，Ｈ、ナンドゲート3gの出力はＬである。
この状態は入力ＢがVthHのとき生じ、VthL以下
になると反転して出力ＣはＬ、出力はＨとな
る。
発明の効果
以上述べたように本発明によれば、定電流源を
用いたので常に放電電流が一定に保たれ、温度変
化、製造ばらつき等によらず検出すべきパルス幅
の設定値を安定化できる。またこの定電流源とし
て負荷に接続されるトランジスタと、該トランジ
スタにゲート電圧を供給する、抵抗とダイオード
接続されたトランジスタの直列回路を用いたの
で、温度変動などに関係少なく正確に一定の定電
流を与えることができる。
用いたので常に放電電流が一定に保たれ、温度変
化、製造ばらつき等によらず検出すべきパルス幅
の設定値を安定化できる。またこの定電流源とし
て負荷に接続されるトランジスタと、該トランジ
スタにゲート電圧を供給する、抵抗とダイオード
接続されたトランジスタの直列回路を用いたの
で、温度変動などに関係少なく正確に一定の定電
流を与えることができる。
第１図は本発明の一実施例を示す概略構成図、
第２図および第３図はその動作波形図、第４図は
第１図の具体例を示す回路図である。 図中、１はCMOSインバータ、２は容量、３
はシユミレツト回路、４は定電流回路である。
第２図および第３図はその動作波形図、第４図は
第１図の具体例を示す回路図である。 図中、１はCMOSインバータ、２は容量、３
はシユミレツト回路、４は定電流回路である。
Claims (1)
- 【特許請求の範囲】 １ 高電位側電源線と、 低電位側電源線と、 前記高電位側電源線と出力端との間に接続され
た第１のトランジスタと、 前記出力端に接続された第２のトランジスタと
を有して被検出パルス信号を入力として受けるイ
ンバータと、前記被検出パルス信号の非到来時に
前記第１のトランジスタを通して充電される容量
と、該インバータの出力端に接続され、入力信号
の立上り、立下りに対して異なるしきい値を有す
るシユミツト回路と、前記被検出パルス信号の到
来時に前記容量の電荷を放電させるために前記イ
ンバータの前記第２のトランジスタと前記低電位
側電源線との間に直列に接続された放電電流規制
用の低電流源とを備え、前記被検出パルス信号の
パルス幅が所定値を越えたときに前記シユミツト
回路の出力が反転するように設定され、前記第１
のトランジスタは、被検出パルス信号の到来時に
しや断され、前記第２のトランジスタは被検出パ
ルス信号の非到来時にしや断され、前記定電流源
はゲートが一定の電圧でバイアスされたMISトラ
ンジスタより成ることを特徴とするパルス幅検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11424882A JPS595737A (ja) | 1982-07-01 | 1982-07-01 | パルス幅検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11424882A JPS595737A (ja) | 1982-07-01 | 1982-07-01 | パルス幅検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595737A JPS595737A (ja) | 1984-01-12 |
| JPH0446011B2 true JPH0446011B2 (ja) | 1992-07-28 |
Family
ID=14633001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11424882A Granted JPS595737A (ja) | 1982-07-01 | 1982-07-01 | パルス幅検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595737A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991003889A1 (en) * | 1989-08-29 | 1991-03-21 | Raynet Corporation | Integrated carrier detect circuit |
| US6597749B1 (en) | 1999-11-19 | 2003-07-22 | Atmel Corporation | Digital frequency monitoring |
| JP2007027960A (ja) * | 2005-07-13 | 2007-02-01 | Murata Mfg Co Ltd | 信号変化タイミング遅延回路、順序信号出力回路および停電監視回路 |
| JP2010028244A (ja) * | 2008-07-15 | 2010-02-04 | New Japan Radio Co Ltd | ヒステリシスコンパレータ回路及びそれを用いた遅延回路 |
| JP5282475B2 (ja) * | 2008-08-04 | 2013-09-04 | 株式会社デンソー | フィルタ回路のトリミング方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS517861A (ja) * | 1974-07-09 | 1976-01-22 | Nissan Motor | Parusuhabahanteikairo |
| JPS5616319A (en) * | 1979-07-19 | 1981-02-17 | Mitsubishi Electric Corp | Detector of pulse duration |
-
1982
- 1982-07-01 JP JP11424882A patent/JPS595737A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS517861A (ja) * | 1974-07-09 | 1976-01-22 | Nissan Motor | Parusuhabahanteikairo |
| JPS5616319A (en) * | 1979-07-19 | 1981-02-17 | Mitsubishi Electric Corp | Detector of pulse duration |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS595737A (ja) | 1984-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4983857A (en) | Power-up reset circuit | |
| US5151614A (en) | Circuit having charge compensation and an operation method of the same | |
| US4716322A (en) | Power-up control circuit including a comparator, Schmitt trigger, and latch | |
| US10090833B2 (en) | Low power reset circuit | |
| US20060012409A1 (en) | Power on reset circuit | |
| KR100593565B1 (ko) | 전력오프의매우빠른검출을사용하는전력온검출및인에이블링회로 | |
| US7482847B2 (en) | Power-on reset circuit | |
| US6388479B1 (en) | Oscillator based power-on-reset circuit | |
| CN108702149B (zh) | 信号输出电路 | |
| US11296691B2 (en) | Power-on reset circuit with reset transition delay | |
| JPH05168151A (ja) | 電源投入検出回路 | |
| KR910008941B1 (ko) | 입력신호 변화를 검출하는 회로를 지닌 반도체 집적회로 | |
| US7221199B2 (en) | Circuit and method for generating level-triggered power up reset signal | |
| US4230958A (en) | Loss of clock detector circuit | |
| JPH0446011B2 (ja) | ||
| JPS61222318A (ja) | パワ−オンリセツト回路 | |
| US7084684B2 (en) | Delay stage insensitive to operating voltage and delay circuit including the same | |
| US6329852B1 (en) | Power on reset circuit | |
| JPH0472912A (ja) | パワーオンリセット回路 | |
| EP0303257A1 (en) | Reset signal generating circuit | |
| US7262646B2 (en) | Power-on reset circuit | |
| EP0343872A2 (en) | CMOS power-on reset circuit | |
| KR910005608B1 (ko) | Mos 타이머 회로 | |
| KR940005430B1 (ko) | 전원전압 강하시 리세트 발생회로 | |
| US20100231273A1 (en) | Semiconductor device |